WO2020217592A1 - 表示装置 - Google Patents
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Definitions
- An embodiment of the present invention relates to a display device.
- each pixel has a holding capacity for holding the signal potential applied to the display element.
- it has been required to reduce the size of pixel electrodes while maintaining the holding capacity.
- a configuration including a three-layer transparent electrode in which each pixel is laminated In order to increase the holding capacity, there is known a configuration including a three-layer transparent electrode in which each pixel is laminated.
- An object of the present embodiment is to provide a display device capable of suppressing deterioration of display quality due to high definition.
- the first substrate and the second substrate facing the first substrate are provided, and the first substrate is an insulating substrate and a switching element located on the insulating substrate and having a relay electrode.
- An organic insulating film having a first through hole that covers the switching element and penetrates to the relay electrode, a pixel electrode that contacts the relay electrode in the first through hole, and the pixel in the first through hole.
- a display device comprising, is provided.
- FIG. 1 is a diagram showing a configuration and an equivalent circuit of the display device of the present embodiment.
- FIG. 2 is a plan view showing a configuration example of the pixels shown in FIG.
- FIG. 3 is a cross-sectional view of the display panel taken along the line AB shown in FIG.
- FIG. 4 is a cross-sectional view of the first substrate along the line CD shown in FIG.
- FIG. 5 is a modified example of the cross-sectional view of the first substrate along the line CD shown in FIG.
- FIG. 6 is a cross-sectional view showing a detailed configuration example of the relay electrode RE shown in FIG.
- FIG. 7 is a cross-sectional view showing a first modification of the first substrate.
- FIG. 8 is a cross-sectional view showing a second modification of the first substrate SUB1.
- FIG. 1 is a diagram showing a configuration and an equivalent circuit of the display device of the present embodiment.
- FIG. 2 is a plan view showing a configuration example of the pixels shown in FIG.
- FIG. 9 is a cross-sectional view showing a third modification of the first substrate.
- FIG. 10 is a cross-sectional view showing a fourth modification of the first substrate.
- FIG. 11 is a cross-sectional view showing a fifth modification of the first substrate.
- FIG. 12 is a plan view showing a configuration example of the capacitive electrode shown in FIG.
- FIG. 13 is a plan view showing a configuration example of the common electrode shown in FIG.
- FIG. 1 is a diagram showing a configuration and an equivalent circuit of the display device DSP of the present embodiment.
- the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
- the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate constituting the display device DSP
- the third direction Z corresponds to the thickness direction of the display device DSP.
- the direction toward the tip of the arrow indicating the third direction Z is referred to as upward (or simply upward), and the direction opposite from the tip of the arrow is referred to as downward (or simply downward).
- the display device DSP includes a display panel PNL and a wiring board WB mounted on the display panel PNL.
- the display panel PNL is a liquid crystal display panel, and includes a first substrate SUB1, a second substrate SUB2 facing the first substrate SUB1, a sealing material SE, a liquid crystal layer LC, a signal line S, a scanning line G, and the like. It includes a switching element SW, a pixel electrode PE, a common electrode CE, and the like.
- the display panel PNL includes a display area DA for displaying an image and a non-display area NDA surrounding the display area DA.
- the display panel PNL may be a display panel having an electrophoresis element.
- the first substrate SUB1 has a mounting portion MA exposed to the outside of the second substrate SUB2.
- the sealing material SE is located in the non-display area NDA and adheres the first substrate SUB1 and the second substrate SUB2.
- the area where the sealing material SE is arranged is indicated by diagonal lines.
- the display area DA is located inside surrounded by the sealing material SE.
- the display panel PNL includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y in the display area DA.
- the above-mentioned signal line S, scanning line G, switching element SW, pixel electrode PE, common electrode CE, and liquid crystal layer LC are located in the display area DA.
- the signal line S extends along the second direction Y
- the scanning line G extends along the first direction X.
- the switching element SW is composed of, for example, a thin film transistor (TFT), and is electrically connected to the scanning line G and the signal line S.
- the pixel electrode PE is electrically connected to the switching element SW.
- Each of the pixel electrode PEs faces the common electrode CE, and the liquid crystal layer LC is driven by the electric field generated between the pixel electrode PE and the common electrode CE.
- the holding capacitance CS is formed between, for example, an electrode having the same potential as the common electrode CE and an electrode having the same potential as the pixel electrode PE.
- the flexible wiring board WB is mounted on the mounting unit MA. Further, the wiring board WB includes a drive IC chip 2 that drives the display panel PNL. The drive IC chip 2 may be mounted on the mounting unit MA.
- the display panel PNL of the present embodiment is a transmissive type having a transmissive display function for displaying an image by selectively transmitting light from the back side of the first substrate SUB1, and light from the front side of the second substrate SUB2. It may be either a reflection type having a reflection display function for displaying an image by selectively reflecting the light, or a semitransparent type having a transmission display function and a reflection display function.
- FIG. 2 is a plan view showing a configuration example of the pixel PX shown in FIG.
- the capacitance electrode and the common electrode CE are not shown.
- the detailed plane of the capacitive electrode is shown in FIG. 10, and the detailed plane of the common electrode CE is shown in FIG.
- the scanning lines G1 and G2 extend along the first direction X, respectively, and are arranged at intervals in the second direction Y.
- the signal lines S1 and S2 extend along the second direction Y, respectively, and are arranged at intervals in the first direction X.
- the pixel PX corresponds to a region partitioned by scanning lines G1 and G2 and signal lines S1 and S2.
- the switching element SW is, for example, a double gate type thin film transistor.
- the switching element SW includes a relay electrode RE, a semiconductor layer SC, gate electrodes GE1 and GE2, and the like.
- the relay electrode RE is located between the signal line S1 and the signal line S2. A part of the relay electrode RE overlaps with the scanning line G1.
- the relay electrode RE has a width W1 in the first direction X.
- the distance GP1 between the relay electrode RE and the signal line S1 is smaller than the width W1.
- the distance GP2 between the relay electrode RE and the signal line S2 is smaller than the width W1.
- the semiconductor layer SC has a first portion SC1, a second portion SC2, and a third portion SC3.
- the first portion SC1 is located directly below the signal line S1.
- the first portion SC1 extends along the second direction Y and intersects the scanning line G1.
- the second portion SC2 is located between the signal line S1 and the signal line S2.
- the second portion SC2 extends along the second direction Y and intersects the scanning line G1.
- the third portion SC3 extends along the first direction X and connects the first portion SC1 and the second portion SC2.
- the semiconductor layer SC is connected to the signal line S1 in the through hole CH1.
- the signal line S1 functions as a source electrode of the switching element SW.
- the semiconductor layer SC is connected to the relay electrode RE in the through hole CH2.
- the relay electrode RE functions as a drain electrode of the switching element SW.
- the gate electrode GE1 corresponds to a portion of the scanning line G1 that overlaps with the first portion SC1.
- the gate electrode GE2 corresponds to a portion of the scanning line G1 that overlaps with the second portion SC2.
- the pixel electrode PE is located in a region surrounded by scanning lines G1 and G2 and signal lines S1 and S2. Further, the pixel electrode PE overlaps the scanning line G1, the relay electrode RE, and the through hole CH2.
- the pixel electrode PE has a substantially rectangular shape having a long side along the second direction Y, and is formed over almost the entire pixel PX.
- the pixel electrode PE is connected to the relay electrode RE in the through hole CH3.
- the through hole CH3 overlaps a part of the through hole CH2. That is, a part of the through hole CH2 is located in the through hole CH3 in a plan view.
- the through holes CH1 to CH3 are shown in a quadrangular shape in FIG. 2, they may have a circular shape or a shape in which each corner is rounded.
- the through hole CH3 has end portions EG1 to EG4. Further, the relay electrode RE has end portions EG11 to EG14.
- the end EG1 overlaps the end EG11.
- the end EG2 overlaps the end EG12.
- the end EG3 overlaps the through hole CH2.
- the end EG4 overlaps the scanning line G1.
- FIG. 3 is a cross-sectional view of the display panel PNL along the line AB shown in FIG.
- the display panel PNL of the present embodiment has a configuration corresponding to a display mode using a transverse electric field along the main surface of the substrate.
- the first substrate SUB1 includes an insulating substrate 10, a switching element SW, insulating films 11 to 15, capacitance electrode CEL, pixel electrode PE, filling member 100, common electrode CE, alignment film AL1, and the like.
- the insulating substrate 10 is a transparent substrate such as a glass substrate or a resin substrate.
- the switching element SW is located on the insulating substrate 10.
- the switching element SW includes gate electrodes GE1 and GE2, a semiconductor layer SC, and a relay electrode RE.
- the gate electrodes GE1 and GE2 are provided on the insulating substrate 10 and are covered with the insulating film 11.
- the semiconductor layer SC is provided on the insulating film 11 and is covered with the insulating film 12.
- the illustrated switching element SW is a bottom gate type thin film transistor in which the gate electrodes GE1 and GE2 are located on the insulating substrate 10 side of the semiconductor layer SC.
- the switching element SW may be a top gate type thin film transistor as described later.
- the signal line S1 and the relay electrode RE are provided on the insulating film 12.
- the signal line S1 and the relay electrode RE are in contact with the semiconductor layer SC in the through holes CH1 and CH2 penetrating the insulating film 12, respectively.
- the semiconductor layer SC is formed of, for example, polycrystalline silicon.
- the gate electrodes GE1 and GE2, the relay electrode RE, and the signal line S1 are aluminum (Al), titanium (Ti), silver (Ag), molybdenum (Mo), tungsten (W), copper (Cu), and chromium (Cr). ) And other metal materials, and alloys that combine these metal materials.
- the gate electrodes GE1 and GE2, the relay electrode RE, and the signal line S1 may have a single-layer structure or a multi-layer structure.
- the insulating film 13 covers the switching element SW.
- the insulating film 13 has a through hole CH3 that penetrates to the relay electrode RE.
- the ends EG3 and EG4 of the through hole CH3 correspond to the ends of the bottom of the through hole CH3.
- the ends EG3 and EG4 do not overlap the ends EG13 and EG14 of the relay electrode RE.
- the end EG3 is located on the end EG14 side with respect to the end EG13.
- the end EG4 is located on the end EG13 side with respect to the end EG14.
- the capacitive electrode CEL is formed on the insulating film 13.
- the capacitive electrode CEL is located between the insulating film 13 and the pixel electrode PE.
- the capacitive electrode CEL does not overlap with the through hole CH3.
- the insulating film 14 covers the capacitance electrode CEL and is also formed on the insulating film 13. A part of the insulating film 14 extends into the through hole CH3.
- the pixel electrode PE is formed on the insulating film 14. The pixel electrode PE is in contact with the relay electrode RE in the through hole CH3. As a result, the signal potential supplied to the signal line S1 is supplied to the pixel electrode PE via the relay electrode RE.
- the insulating film 15 covers the pixel electrode PE.
- the insulating film 15 is also provided in the through hole CH3 and covers the pixel electrode PE also in the through hole CH3.
- the insulating film 15 is also formed on the insulating film 14.
- the filling member 100 is filled in the through hole CH3.
- the filling member 100 is in contact with the insulating film 15 in the through hole CH3.
- the filling member 100 projects toward the second substrate SUB2 side. As will be described later, the filling member 100 does not have to protrude toward the second substrate SUB2 side.
- the filling member 100 is formed by, for example, the same process and the same material as the spacer formed on the first substrate SUB1.
- the common electrode CE is formed on the insulating film 15.
- the common electrode CE covers the filling member 100. Further, in one example, the common electrode CE has a plurality of opening OPs. Each of the opening OPs faces the pixel electrode PE.
- the common electrode CE is covered with the alignment film AL1.
- the alignment film AL1 is also provided on the insulating film 15 at the opening OP.
- the relay electrode RE, the pixel electrode PE, the insulating film 15, the filling member 100, the common electrode CE, and the alignment film AL1 are overlapped in this order at the position where they overlap with the through hole CH3.
- the insulating films 11, 12, 14, and 15 are formed of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
- the insulating film 13 is formed of an organic insulating material such as polyimide.
- the capacitive electrode CEL, the pixel electrode PE, and the common electrode CE are formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
- the capacitance electrode CEL and the common electrode CE have the same potential.
- the pixel electrode PE has a potential different from that of the capacitive electrode CEL and the common electrode CE.
- a common potential common to each pixel is supplied to the capacitance electrode CEL and the common electrode CE.
- the common potential may be a DC potential or an AC potential.
- a signal potential corresponding to each pixel is supplied to the pixel electrode PE.
- the fringe electric field for driving the liquid crystal layer LC is mainly formed by the pixel electrode PE and the common electrode CE facing each other via the insulating film 15.
- the capacitance for holding the signal potential is formed by the opposing pixel electrode PE and the common electrode CE via the insulating film 15, as well as the capacitance electrode CEL and the pixel electrode PE facing each other via the insulating film 14. Is also formed by.
- the second substrate SUB2 includes an insulating substrate 20, a light-shielding layer 21, a color filter layer 22, an overcoat layer 23, a spacer SP, and an alignment film AL2.
- the insulating substrate 20 is a transparent substrate such as a glass substrate or a resin substrate.
- the light-shielding layer 21 and the color filter layer 22 are provided on the side of the insulating substrate 20 facing the first substrate SUB1.
- the light-shielding layer 21 is formed of, for example, a resin colored in black, and partitions each pixel PX. In the illustrated example, the light-shielding layer 21 faces the signal line S1, the switching element SW, the through hole CH3, and the like.
- the overcoat layer 23 covers the color filter layer 22.
- the spacer SP is provided on the side of the overcoat layer 23 facing the first substrate SUB1.
- the spacer SP is arranged at a position where it overlaps with the filling member 100.
- the filling member 100 abuts on the spacer SP via the common electrode CE, the alignment films AL1 and AL2.
- the alignment film AL2 covers the overcoat layer 23 and the spacer SP.
- the alignment film AL2 may not be arranged on the surface of the spacer SP on the first substrate SUB1 side.
- the alignment film AL1 may not be arranged on the second substrate SUB2 side of the filling member 100.
- the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2.
- the first substrate SUB1 and the second substrate SUB2 are arranged so that the alignment film AL1 and the alignment film AL2 face each other.
- a predetermined cell gap is formed between the alignment film AL1 and the alignment film AL2 by a spacer (not shown).
- the liquid crystal layer LC is filled in this cell gap.
- FIG. 4 is a cross-sectional view of the first substrate SUB1 along the line CD shown in FIG.
- the through hole CH3 has a width W11 in the first direction X.
- the relay electrode RE has a width W12 in the first direction X.
- the width W12 is equal to or less than the width W11.
- “equivalent” means that these widths are the same, or the width W12 is slightly larger than the width W11, but there is only a slight difference that can be equated. In the present embodiment, when the difference between these widths is about ⁇ 1 ⁇ m, they are considered to be equivalent.
- the widths W11 and W12 are equivalent to each other, the end EG1 overlaps the end EG11 and the end EG2 overlaps the end EG12.
- the width W11 of the through hole CH3 is defined by the width of the bottom of the through hole CH3.
- the diameter thereof is taken as the width of the through hole CH3.
- FIG. 5 is a modified example of the cross-sectional view of the first substrate SUB1 along the line CD shown in FIG.
- the configuration shown in FIG. 5 is different from the configuration shown in FIG. 4 in that the through hole CH3 is displaced toward the signal line S1 with respect to the relay electrode RE.
- the insulating film 12 is located in the through hole CH3. Therefore, the insulating film 14 is in contact with the insulating film 12 in the through hole CH3.
- the end portion EG1 of the through hole CH3 is located on the signal line S1 side of the end portion EG11 of the relay electrode RE.
- the end portion EG2 of the through hole CH3 is located on the signal line S1 side of the end portion EG12 of the relay electrode RE.
- the relay electrode RE has a corner portion CN1 on the signal line S1 side and a corner portion CN2 on the signal line S2 side.
- the corner portion CN1 is located in the through hole CH3 without being covered by the insulating film 13.
- the corner portion CN2 is covered with the insulating film 13.
- the pixel electrode PE covers the corner portion CN1.
- the insulating film 15 is interrupted at a position where it overlaps with the corner portion CN1, for example.
- the pixel electrode PE is exposed from the interrupted portion of the insulating film 15.
- the filling member 100 covers the exposed pixel electrode PE at the corner portion CN1.
- the relay electrode When the display device is high-definition, the relay electrode is kept at a certain distance or more so as not to cause a short circuit between the relay electrode RE and the signal line S1 and between the relay electrode RE and the signal line S2.
- the width W12 of RE may be equal to or reduced with respect to the width W11 of the through hole CH3. Therefore, when the position of the relay electrode RE and the through hole CH3 is displaced, the corner portion CN1, that is, the stepped portion between the upper surface of the relay electrode RE and the insulating film 12 is located in the through hole CH3, and the stepped portion causes the step portion.
- the insulating film 15 is cut off and the pixel electrode PE cannot be completely covered. As a result, the pixel electrode PE and the common electrode CE formed on the pixel electrode PE via the insulating film 15 may be short-circuited.
- the filling member 100 is interposed between the pixel electrode PE and the common electrode CE at a position overlapping the through hole CH3. Therefore, even if the pixel electrode PE is exposed at the corner portion CN1, the insulating state between the pixel electrode PE and the common electrode CE is maintained by the filling member 100. Therefore, it is possible to prevent the occurrence of a short circuit between the pixel electrode PE and the common electrode CE.
- FIG. 6 is a cross-sectional view showing a detailed configuration example of the relay electrode RE shown in FIG.
- the relay electrode RE has a first layer REA made of titanium, a second layer REB made of aluminum, and a third layer REC made of titanium. Due to the difference in the etching rate of each layer, when the relay electrode RE is etched, the first layer REA formed of titanium and the second layer REB formed of aluminum rather than the third layer REC are scraped. Therefore, the third layer REC may have a shape that protrudes from the second layer REB. The protruding portion of the third layer REC corresponds to the corner portion CN1. This may deteriorate the coverage of the insulating film 15. Even in such a case, as described above, the occurrence of a short circuit between the pixel electrode PE and the common electrode CE can be suppressed.
- FIG. 7 is a cross-sectional view showing a first modification of the first substrate SUB1.
- the configuration shown in FIG. 7 differs from the configuration shown in FIG. 4 in that the width W12 of the relay electrode RE is smaller than the width W11 of the through hole CH3.
- the width W12 of the relay electrode RE is smaller than the width W11 of the through hole CH3.
- not only the relay electrode RE but also the insulating film 12 is in contact with the insulating film 14 and the pixel electrode PE in the through hole CH3.
- the end portion EG1 of the through hole CH3 is located on the signal line S1 side of the end portion EG11 of the relay electrode RE.
- the end portion EG2 of the through hole CH3 is located on the signal line S2 side of the end portion EG12 of the relay electrode RE.
- the corner portions CN1 and CN2 are located in the through hole CH3 without being covered by the insulating film 13. Further, the pixel electrode PE covers the corner portions CN1 and CN2.
- the insulating film 15 may be interrupted at a position where it overlaps with the corner portions CN1 and CN2 (that is, the stepped portion), but even if the pixel electrode PE is exposed from the interrupted portion of the insulating film 15, it is exposed by the filling member 100.
- the pixel electrode PE is covered. Therefore, it is possible to prevent the occurrence of a short circuit between the pixel electrode PE and the common electrode CE. In such a first modification, the same effect as that of the above-described embodiment can be obtained.
- FIG. 8 is a cross-sectional view showing a second modification of the first substrate SUB1.
- the configuration shown in FIG. 8 is different from the configuration shown in FIG. 7 in that the relay electrode RE is located on the signal line S2 side.
- the end portion EG1 of the through hole CH3 is located on the signal line S1 side of the end portion EG11 of the relay electrode RE. Further, the end portion EG2 of the through hole CH3 overlaps with the end portion EG12 of the relay electrode RE.
- the corner portion CN1 is located in the through hole CH3 without being covered by the insulating film 13. Further, the pixel electrode PE covers the corner portion CN1 in the through hole CH3 and also covers the surface of the insulating film 12.
- Other configurations are the same as those of FIG. 7, and the description thereof will be omitted.
- FIG. 9 is a cross-sectional view showing a third modification of the first substrate SUB1.
- the configuration shown in FIG. 9 is different from the configuration shown in FIG. 3 in that the switching element SW is a top gate type thin film transistor.
- the insulating film 11 covers the insulating substrate 10.
- the semiconductor layer SC is located on the insulating film 11.
- the insulating film 11A covers the semiconductor layer SC.
- the gate electrodes GE1 and GE2 are located on the insulating film 11A.
- the insulating film 12 covers the gate electrodes GE1 and GE2.
- the gate electrodes GE1 and GE2 are located on the second substrate SUB2 side of the semiconductor layer SC.
- the through holes CH1 and CH2 penetrate the insulating films 11A and 12 to the semiconductor layer SC. In such a third modification, the same effect as that of the above-described embodiment can be obtained.
- FIG. 10 is a cross-sectional view showing a fourth modification of the first substrate SUB1.
- the configuration shown in FIG. 10 is different from the configuration shown in FIG. 3 in that the first substrate SUB1 does not have the capacitive electrode CEL.
- the pixel electrode PE is located on the insulating film 13. Further, the pixel electrode PE is in contact with the side surface SS of the through hole CH3.
- the insulating film 15 covers the pixel electrode PE and is also in contact with the insulating film 13. In such a fourth modification, the same effect as that of the above-described embodiment can be obtained.
- FIG. 11 is a cross-sectional view showing a fifth modification of the first substrate SUB1.
- the configuration shown in FIG. 11 is different from the configuration shown in FIG. 3 in that the filling member 100 does not protrude toward the second substrate SUB2 side.
- the filling member 100 has an upper surface 100A on the second substrate SUB2 side. Further, the portion of the upper surface of the common electrode CE located between the openings OP is referred to as the upper surface CEA.
- the upper surface 100A is located closer to the insulating substrate 10 than the upper surface CEA.
- the spacer SP of the second substrate SUB2 may abut on the first substrate SUB1 at a position overlapping the filling member 100, or may be separated from the first substrate SUB1. In such a fifth modification, the same effect as that of the above-described embodiment can be obtained.
- FIG. 12 is a plan view showing a configuration example of the capacitive electrode CEL shown in FIG. In FIG. 12, the pixel electrode PE shown in FIG. 2 is not shown. Further, the illustration of the common electrode CE shown in FIG. 13 is omitted.
- the capacitive electrode CEL overlaps with a plurality of pixels PX arranged along the first direction X. More specifically, the capacitive electrodes CEL extend along the first direction X and are arranged at intervals along the second direction Y.
- the capacitive electrode CEL is formed in a band shape having a substantially constant width WE1.
- the width WE1 is smaller than the pitch P1 of the adjacent scanning lines G1 to G3.
- the width WE1 and the pitch P1 are both defined along the second direction Y.
- the capacitive electrode CEL partially overlaps the scanning lines G1 to G3, the signal lines S1 to S3, the semiconductor layer SC, and the relay electrode RE, but does not overlap the through hole CH3. That is, the through holes CH3 arranged along the first direction X are located between the capacitance electrodes CEL adjacent to each other along the second direction Y.
- FIG. 13 is a plan view showing a configuration example of the common electrode CE shown in FIG.
- the pixel electrode PE shown in FIG. 2 is not shown. Further, the illustration of the capacitive electrode CEL shown in FIG. 12 is omitted.
- the common electrode CE overlaps with a plurality of pixels PX arranged along the first direction X and the second direction Y.
- the common electrode CE is formed of a single member.
- the common electrode CE overlaps the relay electrode RE and the through hole CH3.
- the common electrode CE has an opening OP in each pixel PX.
- One aperture OP overlaps with one pixel electrode.
- the opening OP is located between adjacent signal lines S1 to S3 and between adjacent scanning lines G1 to G3.
- the opening OP does not overlap with the relay electrode RE.
- the opening OP has a first portion OPA extending in the second direction Y and a plurality of second portion OPBs extending in the first direction X.
- the plurality of second portion OPBs are connected to the first portion OPA. Since the common electrode CE has an opening OP, the area where the common electrode CE and the pixel electrode PE overlap is smaller than the area where the capacitive electrode CEL and the pixel electrode PE overlap.
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Abstract
第1基板と、前記第1基板と対向する第2基板と、を備え、前記第1基板は、絶縁基板と、前記絶縁基板上に位置し中継電極を有するスイッチング素子と、前記スイッチング素子を覆い、前記中継電極まで貫通する第1貫通孔を有する有機絶縁膜と、前記第1貫通孔内において前記中継電極に接する画素電極と、前記第1貫通孔内において前記画素電極を覆う第1容量絶縁膜と、少なくとも前記第1貫通孔内に充填され、前記画素電極及び前記第1容量絶縁膜上に位置する絶縁性の充填部材と、前記充填部材を覆う共通電極と、を備える表示装置。
Description
本発明の実施形態は、表示装置に関する。
表示装置においては、各画素は表示素子に印加される信号電位を保持するための保持容量を有している。近年、表示装置の高精細化に伴い、保持容量を維持しつつ画素電極を小型化することが求められている。保持容量を増大するために、各画素が積層された3層の透明電極を備える構成が知られている。
本実施形態の目的は、高精細化に伴う表示品質の低下を抑制することが可能な表示装置を提供することにある。
本実施形態によれば、第1基板と、前記第1基板と対向する第2基板と、を備え、前記第1基板は、絶縁基板と、前記絶縁基板上に位置し中継電極を有するスイッチング素子と、前記スイッチング素子を覆い、前記中継電極まで貫通する第1貫通孔を有する有機絶縁膜と、前記第1貫通孔内において前記中継電極に接する画素電極と、前記第1貫通孔内において前記画素電極を覆う第1容量絶縁膜と、少なくとも前記第1貫通孔内に充填され、前記画素電極及び前記第1容量絶縁膜上に位置する絶縁性の充填部材と、前記充填部材を覆う共通電極と、を備える表示装置が提供される。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図1は、本実施形態の表示装置DSPの構成及び等価回路を示す図である。
一例では、第1方向X、第2方向Y、及び、第3方向Zは、互いに直交しているが、90度以外の角度で交差していてもよい。第1方向X及び第2方向Yは、表示装置DSPを構成する基板の主面と平行な方向に相当し、第3方向Zは、表示装置DSPの厚さ方向に相当する。本明細書において、第3方向Zを示す矢印の先端に向かう方向を上方(あるいは、単に上)と称し、矢印の先端から逆に向かう方向を下方(あるいは、単に下)と称する。
一例では、第1方向X、第2方向Y、及び、第3方向Zは、互いに直交しているが、90度以外の角度で交差していてもよい。第1方向X及び第2方向Yは、表示装置DSPを構成する基板の主面と平行な方向に相当し、第3方向Zは、表示装置DSPの厚さ方向に相当する。本明細書において、第3方向Zを示す矢印の先端に向かう方向を上方(あるいは、単に上)と称し、矢印の先端から逆に向かう方向を下方(あるいは、単に下)と称する。
表示装置DSPは、表示パネルPNLと、表示パネルPNLに実装された配線基板WBと、を備えている。表示パネルPNLは、液晶表示パネルであり、第1基板SUB1と、第1基板SUB1と対向する第2基板SUB2と、シール材SEと、液晶層LCと、信号線Sと、走査線Gと、スイッチング素子SWと、画素電極PEと、共通電極CEなどを備えている。また、表示パネルPNLは、画像を表示する表示領域DAと、表示領域DAを囲む非表示領域NDAと、を備えている。なお、表示パネルPNLは、電気泳動素子を有する表示パネルであっても良い。
第1基板SUB1は、第2基板SUB2よりも外側に露出した実装部MAを有している。シール材SEは、非表示領域NDAに位置し、第1基板SUB1と第2基板SUB2とを接着している。図1において、シール材SEが配置された領域は斜線で示されている。表示領域DAは、シール材SEによって囲まれた内側に位置している。表示パネルPNLは、表示領域DAにおいて第1方向X及び第2方向Yにマトリクス状に配置された複数の画素PXを備えている。
上記した信号線S、走査線G、スイッチング素子SW、画素電極PE、共通電極CE、液晶層LCは、表示領域DAに位置している。信号線Sは第2方向Yに沿って延出し、走査線Gは第1方向Xに沿って延出している。スイッチング素子SWは、例えば薄膜トランジスタ(TFT)によって構成され、走査線G及び信号線Sと電気的に接続されている。画素電極PEは、スイッチング素子SWと電気的に接続されている。画素電極PEの各々は、共通電極CEと対向し、画素電極PEと共通電極CEとの間に生じる電界によって液晶層LCを駆動している。保持容量CSは、例えば、共通電極CEと同電位の電極、及び、画素電極PEと同電位の電極の間に形成される。
フレキシブルな配線基板WBは、実装部MAに実装されている。また、配線基板WBは、表示パネルPNLを駆動する駆動ICチップ2を備えている。なお、駆動ICチップ2は、実装部MAに実装されても良い。
本実施形態の表示パネルPNLは、第1基板SUB1の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第2基板SUB2の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
図2は、図1に示した画素PXの構成例を示す平面図である。図2においては、容量電極や共通電極CEを図示していない。容量電極の詳細な平面は図10に示し、共通電極CEの詳細な平面は、図11に示している。
走査線G1及びG2は、それぞれ第1方向Xに沿って延出し、第2方向Yに間隔を置いて並んでいる。信号線S1及びS2は、それぞれ第2方向Yに沿って延出し、第1方向Xに間隔を置いて並んでいる。画素PXは、走査線G1及びG2と、信号線S1及びS2とで区画された領域に相当する。
走査線G1及びG2は、それぞれ第1方向Xに沿って延出し、第2方向Yに間隔を置いて並んでいる。信号線S1及びS2は、それぞれ第2方向Yに沿って延出し、第1方向Xに間隔を置いて並んでいる。画素PXは、走査線G1及びG2と、信号線S1及びS2とで区画された領域に相当する。
スイッチング素子SWは、一例では、ダブルゲート型の薄膜トランジスタである。スイッチング素子SWは、中継電極RE、半導体層SC、ゲート電極GE1及びGE2などを備えている。
中継電極REは、信号線S1と信号線S2との間に位置している。中継電極REの一部は、走査線G1と重なっている。中継電極REは、第1方向Xに幅W1を有している。中継電極REと信号線S1との間の間隔GP1は、幅W1より小さい。同様に、中継電極REと信号線S2との間の間隔GP2は、幅W1より小さい。
半導体層SCは、第1部分SC1、第2部分SC2、及び、第3部分SC3を有している。第1部分SC1は、信号線S1の直下に位置している。第1部分SC1は、第2方向Yに沿って延出し、走査線G1と交差している。第2部分SC2は、信号線S1と信号線S2との間に位置している。第2部分SC2は、第2方向Yに沿って延出し、走査線G1と交差している。第3部分SC3は、第1方向Xに沿って延出し、第1部分SC1と第2部分SC2とを繋いでいる。
半導体層SCは、貫通孔CH1において、信号線S1と接続されている。信号線S1は、スイッチング素子SWのソース電極として機能する。また、半導体層SCは、貫通孔CH2において中継電極REと接続されている。中継電極REは、スイッチング素子SWのドレイン電極として機能する。ゲート電極GE1は、走査線G1のうち、第1部分SC1と重なる部分に相当する。ゲート電極GE2は、走査線G1のうち、第2部分SC2と重なる部分に相当する。
画素電極PEは、走査線G1及びG2と、信号線S1及びS2とによって囲まれた領域に位置している。また、画素電極PEは、走査線G1、中継電極RE、及び、貫通孔CH2と重なっている。図示した例では、画素電極PEは、第2方向Yに沿った長辺を有する略長方形状であり、画素PXのほぼ全体に亘って形成されている。画素電極PEは、貫通孔CH3において中継電極REと接続されている。貫通孔CH3は、貫通孔CH2の一部と重なっている。すなわち、貫通孔CH2の一部は、平面視で貫通孔CH3内に位置している。なお、図2においては、貫通孔CH1乃至CH3は、四角形状に図示されているが、円形状や、各角が丸みを帯びた形状であってもよい。
貫通孔CH3は、端部EG1乃至EG4を有している。また、中継電極REは、端部EG11乃至EG14を有している。端部EG1は、端部EG11と重なっている。図2に示す如く、端部EG2は、端部EG12と重なっている。端部EG3は、貫通孔CH2と重なっている。端部EG4は、走査線G1と重なっている。
図3は、図2に示したA-B線に沿った表示パネルPNLの断面図である。本実施形態の表示パネルPNLは、基板主面に沿った横電界を利用する表示モードに対応した構成を備えている。
第1基板SUB1は、絶縁基板10、スイッチング素子SW、絶縁膜11乃至15、容量電極CEL、画素電極PE、充填部材100、共通電極CE、配向膜AL1などを備えている。
絶縁基板10は、ガラス基板や樹脂基板などの透明な基板である。スイッチング素子SWは、絶縁基板10上に位置している。スイッチング素子SWは、ゲート電極GE1及びGE2、半導体層SC、及び、中継電極REを備えている。ゲート電極GE1及びGE2は、絶縁基板10の上に設けられ、絶縁膜11によって覆われている。半導体層SCは、絶縁膜11の上に設けられ、絶縁膜12によって覆われている。図示したスイッチング素子SWは、ゲート電極GE1及びGE2が半導体層SCより絶縁基板10側に位置するボトムゲート型の薄膜トランジスタである。なお、スイッチング素子SWは、後述するようにトップゲート型の薄膜トランジスタでもよい。信号線S1と中継電極REは、絶縁膜12の上に設けられている。信号線S1及び中継電極REは、絶縁膜12を貫通する貫通孔CH1及びCH2において、半導体層SCとそれぞれ接している。
半導体層SCは、例えば多結晶シリコンによって形成されている。ゲート電極GE1及びGE2、中継電極RE、及び、信号線S1は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、モリブデン(Mo)、タングステン(W)、銅(Cu)、クロム(Cr)などの金属材料や、これらの金属材料を組み合わせた合金などによって形成されている。ゲート電極GE1及びGE2、中継電極RE、及び、信号線S1は、単層構造であってもよく、多層構造であってもよい。
絶縁膜13は、スイッチング素子SWを覆っている。絶縁膜13は、中継電極REまで貫通する貫通孔CH3を有している。貫通孔CH3の端部EG3及びEG4は、貫通孔CH3の底部の端部に相当する。端部EG3及びEG4は、中継電極REの端部EG13及びEG14と重なっていない。端部EG3は、端部EG13に対して端部EG14側に位置している。端部EG4は、端部EG14に対して端部EG13側に位置している。容量電極CELは、絶縁膜13の上に形成されている。容量電極CELは、絶縁膜13と画素電極PEとの間に位置している。容量電極CELは、貫通孔CH3と重なっていない。絶縁膜14は、容量電極CELを覆うとともに、絶縁膜13の上にも形成されている。絶縁膜14は、一部が貫通孔CH3内まで延在している。画素電極PEは、絶縁膜14の上に形成されている。画素電極PEは、貫通孔CH3において、中継電極REと接している。これにより、信号線S1に供給される信号電位は、中継電極REを介して画素電極PEに供給される。
絶縁膜15は、画素電極PEを覆っている。絶縁膜15は、貫通孔CH3内にも設けられ、貫通孔CH3内においても画素電極PEを覆っている。図示した例では、絶縁膜15は、絶縁膜14の上にも形成されている。充填部材100は、貫通孔CH3内に充填されている。充填部材100は、貫通孔CH3内において絶縁膜15に接している。充填部材100は、第2基板SUB2側に突出している。なお、後述するように、充填部材100は、第2基板SUB2側に突出していなくても良い。充填部材100は、例えば、第1基板SUB1に形成されるスペーサと同一工程及び同一材料によって形成される。共通電極CEは、絶縁膜15の上に形成されている。また、共通電極CEは、充填部材100を覆っている。また、一例では、共通電極CEは、複数の開口OPを有している。開口OPは、各々が画素電極PEと対向している。共通電極CEは、配向膜AL1によって覆われている。配向膜AL1は、開口OPにおいて絶縁膜15の上にも設けられている。本実施形態においては、貫通孔CH3と重なる位置において、中継電極RE、画素電極PE、絶縁膜15、充填部材100、共通電極CE、配向膜AL1がこの順に重なっている。
絶縁膜11、12、14、及び15は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等の無機絶縁材料によって形成されている。絶縁膜13は、例えばポリイミド等の有機絶縁材料によって形成されている。容量電極CEL、画素電極PE、及び、共通電極CEは、例えばインジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの透明な導電材料によって形成されている。
本実施形態において、容量電極CELと共通電極CEとは同電位である。画素電極PEは、容量電極CEL及び共通電極CEと異なる電位である。一例では、容量電極CELと共通電極CEには、各画素に共通の共通電位が供給される。当該共通電位は、直流電位でもよいし、交流電位でも構わない。画素電極PEには、各画素に応じた信号電位が供給される。液晶層LCを駆動するためのフリンジ電界は、主に、絶縁膜15を介して対向する画素電極PEと共通電極CEとによって形成される。信号電位を保持するための容量は、絶縁膜15を介して対向する画素電極PEと共通電極CEとによって形成されることはもちろん、絶縁膜14を介して対向する容量電極CELと画素電極PEとによっても形成される。
第2基板SUB2は、絶縁基板20、遮光層21、カラーフィルタ層22、オーバーコート層23、スペーサSP、及び、配向膜AL2を備えている。
絶縁基板20は、ガラス基板や樹脂基板などの透明な基板である。遮光層21及びカラーフィルタ層22は、絶縁基板20の第1基板SUB1と対向する側に設けられている。遮光層21は、例えば黒色に着色された樹脂によって形成されており、各画素PXを区画している。図示した例では、遮光層21は、信号線S1、スイッチング素子SW、貫通孔CH3などと対向している。オーバーコート層23は、カラーフィルタ層22を覆っている。スペーサSPは、オーバーコート層23の第1基板SUB1と対向する側に設けられている。スペーサSPは、充填部材100と重なる位置に配置されている。充填部材100は、共通電極CE、配向膜AL1及びAL2を介してスペーサSPに突き当っている。配向膜AL2は、オーバーコート層23及びスペーサSPを覆っている。なお、スペーサSPの第1基板SUB1側の面には配向膜AL2が配置されていなくても良い。同様に、充填部材100の第2基板SUB2側には、配向膜AL1が配置されていなくても良い。
絶縁基板20は、ガラス基板や樹脂基板などの透明な基板である。遮光層21及びカラーフィルタ層22は、絶縁基板20の第1基板SUB1と対向する側に設けられている。遮光層21は、例えば黒色に着色された樹脂によって形成されており、各画素PXを区画している。図示した例では、遮光層21は、信号線S1、スイッチング素子SW、貫通孔CH3などと対向している。オーバーコート層23は、カラーフィルタ層22を覆っている。スペーサSPは、オーバーコート層23の第1基板SUB1と対向する側に設けられている。スペーサSPは、充填部材100と重なる位置に配置されている。充填部材100は、共通電極CE、配向膜AL1及びAL2を介してスペーサSPに突き当っている。配向膜AL2は、オーバーコート層23及びスペーサSPを覆っている。なお、スペーサSPの第1基板SUB1側の面には配向膜AL2が配置されていなくても良い。同様に、充填部材100の第2基板SUB2側には、配向膜AL1が配置されていなくても良い。
液晶層LCは、第1基板SUB1と第2基板SUB2との間に位置している。第1基板SUB1と第2基板SUB2とは、配向膜AL1と配向膜AL2とが対向するように配置される。配向膜AL1と配向膜AL2との間には、図示しないスペーサによって所定のセルギャップが形成される。液晶層LCは、このセルギャップ内に充填される。
図4は、図2に示したC-D線に沿った第1基板SUB1の断面図である。なお、図4においては、絶縁基板10と絶縁膜11との間の半導体層SCの図示を省略する。
貫通孔CH3は、第1方向Xに幅W11を有している。中継電極REは、第1方向Xに幅W12を有している。本実施形態においては、幅W12は、幅W11と同等以下である。なお、「同等」とは、これらの幅が同じか、わずかに幅W12の方が幅W11よりも大きいものの、同視し得るほどの微差しかないことを言う。本実施形態では、これら幅の差が±1μm程度の時、これらは同等であるとする。図示した例では、幅W11及びW12は互いに同等であり、端部EG1は端部EG11に重なり、端部EG2は端部EG12に重なっている。なお、貫通孔CH3の幅W11は、貫通孔CH3の底部の幅で定義される。また、平面において、貫通孔CH3が円形状である場合には、その直径を貫通孔CH3の幅とする。
貫通孔CH3は、第1方向Xに幅W11を有している。中継電極REは、第1方向Xに幅W12を有している。本実施形態においては、幅W12は、幅W11と同等以下である。なお、「同等」とは、これらの幅が同じか、わずかに幅W12の方が幅W11よりも大きいものの、同視し得るほどの微差しかないことを言う。本実施形態では、これら幅の差が±1μm程度の時、これらは同等であるとする。図示した例では、幅W11及びW12は互いに同等であり、端部EG1は端部EG11に重なり、端部EG2は端部EG12に重なっている。なお、貫通孔CH3の幅W11は、貫通孔CH3の底部の幅で定義される。また、平面において、貫通孔CH3が円形状である場合には、その直径を貫通孔CH3の幅とする。
図5は、図2に示したC-D線に沿った第1基板SUB1の断面図の変形例である。図5に示す構成は、図4に示した構成と比較して、貫通孔CH3が中継電極REに対して信号線S1側にずれている点で相異している。
当該変形例では、中継電極REのみならず絶縁膜12も貫通孔CH3内に位置している。そのため、絶縁膜14は、貫通孔CH3内において絶縁膜12に接している。貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12より信号線S1側に位置している。
当該変形例では、中継電極REのみならず絶縁膜12も貫通孔CH3内に位置している。そのため、絶縁膜14は、貫通孔CH3内において絶縁膜12に接している。貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12より信号線S1側に位置している。
中継電極REは、信号線S1側のコーナー部CN1と、信号線S2側のコーナー部CN2と、を有している。コーナー部CN1は、絶縁膜13によって覆われずに、貫通孔CH3内に位置している。コーナー部CN2は、絶縁膜13によって覆われている。また、画素電極PEは、コーナー部CN1を覆っている。絶縁膜15は、例えば、コーナー部CN1と重なる位置において途切れている。画素電極PEは、絶縁膜15の途切れた部分から露出している。充填部材100は、コーナー部CN1において露出した画素電極PEを覆っている。
表示装置が高精細化された場合、中継電極REと信号線S1との間、及び、中継電極REと信号線S2との間でショートが生じないように一定以上の距離を保つため、中継電極REの幅W12が貫通孔CH3の幅W11に対して同等もしくは縮小されることがある。そのため、中継電極REと貫通孔CH3の位置ずれが生じた場合に、コーナー部CN1、つまり中継電極REの上面と絶縁膜12の間の段差部が貫通孔CH3内に位置し、当該段差部によって絶縁膜15が切れてしまい、画素電極PEを完全に覆いきれない可能性がある。これにより、画素電極PEと、絶縁膜15を介して画素電極PEの上に形成された共通電極CEがショートしてしまう恐れがある。
本実施形態によれば、貫通孔CH3と重なる位置において、画素電極PEと共通電極CEとの間に充填部材100が介在している。そのため、画素電極PEがコーナー部CN1において露出したとしても、充填部材100によって画素電極PEと共通電極CEとの間の絶縁状態が保たれる。よって、画素電極PEと共通電極CEとの間のショートの発生を防止できる。
図6は、図5に示した中継電極REの詳細な構成例を示す断面図である。
中継電極REは、チタンによって形成された第1層REAと、アルミニウムによって形成された第2層REBと、チタンによって形成された第3層RECと、を有している。各層のエッチングレートの違いにより、中継電極REがエッチングされる際に、チタンで形成された第1層REA及び第3層RECよりもアルミニウムで形成された第2層REBが削られる。そのため、第3層RECが第2層REBよりも突出した形状となることがある。第3層RECの突出した部分がコーナー部CN1に相当する。これによって絶縁膜15のカバレッジ性が悪化する場合がある。このような場合にも、上記したように、画素電極PEと共通電極CEとの間のショートの発生を抑制することができる。
中継電極REは、チタンによって形成された第1層REAと、アルミニウムによって形成された第2層REBと、チタンによって形成された第3層RECと、を有している。各層のエッチングレートの違いにより、中継電極REがエッチングされる際に、チタンで形成された第1層REA及び第3層RECよりもアルミニウムで形成された第2層REBが削られる。そのため、第3層RECが第2層REBよりも突出した形状となることがある。第3層RECの突出した部分がコーナー部CN1に相当する。これによって絶縁膜15のカバレッジ性が悪化する場合がある。このような場合にも、上記したように、画素電極PEと共通電極CEとの間のショートの発生を抑制することができる。
図7は、第1基板SUB1の第1の変形例を示す断面図である。図7に示す構成は、図4に示した構成と比較して、中継電極REの幅W12が貫通孔CH3の幅W11より小さい点で相異している。
当該変形例では、中継電極REのみならず絶縁膜12も貫通孔CH3内において絶縁膜14及び画素電極PEに接している。貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12より信号線S2側に位置している。
当該変形例では、中継電極REのみならず絶縁膜12も貫通孔CH3内において絶縁膜14及び画素電極PEに接している。貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12より信号線S2側に位置している。
コーナー部CN1及びCN2は、絶縁膜13によって覆われずに、貫通孔CH3内に位置している。また、画素電極PEは、コーナー部CN1及びCN2を覆っている。絶縁膜15は、例えば、コーナー部CN1及びCN2(すなわち段差部)と重なる位置において途切れる場合があるが、たとえ絶縁膜15の途切れた部分から画素電極PEが露出したとしても、充填部材100によって露出した画素電極PEが覆われる。このため、画素電極PEと共通電極CEとの間のショートの発生を防止することができる。
このような第1の変形例においても、上記した実施形態と同様の効果を得ることができる。
このような第1の変形例においても、上記した実施形態と同様の効果を得ることができる。
図8は、第1基板SUB1の第2の変形例を示す断面図である。図8に示す構成は、図7に示した構成と比較して、中継電極REが信号線S2側に位置している点で相異している。
貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12と重なっている。コーナー部CN1は、絶縁膜13によって覆われずに、貫通孔CH3内に位置している。また、画素電極PEは、貫通孔CH3内においてコーナー部CN1を覆うと共に、絶縁膜12の表面を覆っている。他の構成は図7の構成と同じであり、その説明を省略する。
貫通孔CH3の端部EG1は、中継電極REの端部EG11より信号線S1側に位置している。また、貫通孔CH3の端部EG2は、中継電極REの端部EG12と重なっている。コーナー部CN1は、絶縁膜13によって覆われずに、貫通孔CH3内に位置している。また、画素電極PEは、貫通孔CH3内においてコーナー部CN1を覆うと共に、絶縁膜12の表面を覆っている。他の構成は図7の構成と同じであり、その説明を省略する。
このような第2の変形例においても、上記した実施形態と同様の効果を得ることができる。
図9は、第1基板SUB1の第3の変形例を示す断面図である。図9に示す構成は、図3に示した構成と比較して、スイッチング素子SWがトップゲート型の薄膜トランジスタである点で相異している。
絶縁膜11は、絶縁基板10を覆っている。半導体層SCは、絶縁膜11の上に位置している。絶縁膜11Aは、半導体層SCを覆っている。ゲート電極GE1及びGE2は、絶縁膜11Aの上に位置している。絶縁膜12は、ゲート電極GE1及びGE2を覆っている。ゲート電極GE1及びGE2は、半導体層SCより第2基板SUB2側に位置している。貫通孔CH1及びCH2は、絶縁膜11A及び12を半導体層SCまで貫通している。
このような第3の変形例においても、上記した実施形態と同様の効果を得ることができる。
絶縁膜11は、絶縁基板10を覆っている。半導体層SCは、絶縁膜11の上に位置している。絶縁膜11Aは、半導体層SCを覆っている。ゲート電極GE1及びGE2は、絶縁膜11Aの上に位置している。絶縁膜12は、ゲート電極GE1及びGE2を覆っている。ゲート電極GE1及びGE2は、半導体層SCより第2基板SUB2側に位置している。貫通孔CH1及びCH2は、絶縁膜11A及び12を半導体層SCまで貫通している。
このような第3の変形例においても、上記した実施形態と同様の効果を得ることができる。
図10は、第1基板SUB1の第4の変形例を示す断面図である。図10に示す構成は、図3に示した構成と比較して、第1基板SUB1が容量電極CELを有していない点で相異している。
画素電極PEは、絶縁膜13の上に位置している。また、画素電極PEは、貫通孔CH3の側面SSに接している。絶縁膜15は、画素電極PEを覆い、絶縁膜13にも接している。
このような第4の変形例においても、上記した実施形態と同様の効果を得ることができる。
画素電極PEは、絶縁膜13の上に位置している。また、画素電極PEは、貫通孔CH3の側面SSに接している。絶縁膜15は、画素電極PEを覆い、絶縁膜13にも接している。
このような第4の変形例においても、上記した実施形態と同様の効果を得ることができる。
図11は、第1基板SUB1の第5の変形例を示す断面図である。図11に示す構成は、図3に示した構成と比較して、充填部材100が第2基板SUB2側に突出していない点で相異している。
充填部材100は、第2基板SUB2側に上面100Aを有している。また、共通電極CEの上面のうち開口OPの間に位置する部分を上面CEAとする。上面100Aは、上面CEAよりも絶縁基板10側に位置している。このとき、第2基板SUB2のスペーサSPは、充填部材100と重なる位置において第1基板SUB1に突き当っていても良いし、第1基板SUB1から離間していても良い。
このような第5の変形例においても、上記した実施形態と同様の効果を得ることができる。
充填部材100は、第2基板SUB2側に上面100Aを有している。また、共通電極CEの上面のうち開口OPの間に位置する部分を上面CEAとする。上面100Aは、上面CEAよりも絶縁基板10側に位置している。このとき、第2基板SUB2のスペーサSPは、充填部材100と重なる位置において第1基板SUB1に突き当っていても良いし、第1基板SUB1から離間していても良い。
このような第5の変形例においても、上記した実施形態と同様の効果を得ることができる。
図12は、図3に示した容量電極CELの構成例を示す平面図である。図12においては、図2で示した画素電極PEの図示を省略している。また、図13にて示す共通電極CEの図示を省略している。
容量電極CELは、第1方向Xに沿って並ぶ複数の画素PXと重なっている。より具体的には、容量電極CELは、第1方向Xに沿って延出し、第2方向Yに沿って間隔を置いて並んでいる。容量電極CELは、ほぼ一定の幅WE1を有する帯状に形成されている。幅WE1は、隣り合う走査線G1乃至G3のピッチP1より小さい。ここで、幅WE1及びピッチP1は、いずれも第2方向Yに沿って規定される。容量電極CELは、走査線G1乃至G3、信号線S1乃至S3、半導体層SC、及び、中継電極REとそれぞれ部分的に重なっているが、貫通孔CH3とは重なっていない。すなわち、第1方向Xに沿って並ぶ貫通孔CH3は、第2方向Yに沿って隣り合う容量電極CELの間に位置している。
容量電極CELは、第1方向Xに沿って並ぶ複数の画素PXと重なっている。より具体的には、容量電極CELは、第1方向Xに沿って延出し、第2方向Yに沿って間隔を置いて並んでいる。容量電極CELは、ほぼ一定の幅WE1を有する帯状に形成されている。幅WE1は、隣り合う走査線G1乃至G3のピッチP1より小さい。ここで、幅WE1及びピッチP1は、いずれも第2方向Yに沿って規定される。容量電極CELは、走査線G1乃至G3、信号線S1乃至S3、半導体層SC、及び、中継電極REとそれぞれ部分的に重なっているが、貫通孔CH3とは重なっていない。すなわち、第1方向Xに沿って並ぶ貫通孔CH3は、第2方向Yに沿って隣り合う容量電極CELの間に位置している。
図13は、図3に示した共通電極CEの構成例を示す平面図である。図13においては、図2で示した画素電極PEの図示を省略している。また、図12で示した容量電極CELの図示を省略している。
共通電極CEは、第1方向X及び第2方向Yに沿って並ぶ複数の画素PXと重なっている。共通電極CEは、一例では、単一の部材で形成されている。共通電極CEは、中継電極RE、貫通孔CH3に重なっている。共通電極CEは、各画素PXにおいて、開口OPを有している。1つの開口OPは、1つの画素電極と重畳する。開口OPは、隣り合う信号線S1乃至S3の間、及び隣り合う走査線G1乃至G3の間に位置している。開口OPは、中継電極REと重なっていない。図示した例では、開口OPは、第2方向Yに延出した第1部分OPAと、第1方向Xに延出した複数の第2部分OPBと、を有している。複数の第2部分OPBは、第1部分OPAに繋がっている。共通電極CEが開口OPを有しているため、共通電極CEと画素電極PEとが重畳する面積は、容量電極CELと画素電極PEとが重畳する面積より小さい。
共通電極CEは、第1方向X及び第2方向Yに沿って並ぶ複数の画素PXと重なっている。共通電極CEは、一例では、単一の部材で形成されている。共通電極CEは、中継電極RE、貫通孔CH3に重なっている。共通電極CEは、各画素PXにおいて、開口OPを有している。1つの開口OPは、1つの画素電極と重畳する。開口OPは、隣り合う信号線S1乃至S3の間、及び隣り合う走査線G1乃至G3の間に位置している。開口OPは、中継電極REと重なっていない。図示した例では、開口OPは、第2方向Yに延出した第1部分OPAと、第1方向Xに延出した複数の第2部分OPBと、を有している。複数の第2部分OPBは、第1部分OPAに繋がっている。共通電極CEが開口OPを有しているため、共通電極CEと画素電極PEとが重畳する面積は、容量電極CELと画素電極PEとが重畳する面積より小さい。
以上説明したように、本実施形態によれば、高精細化に伴う表示品質の低下を抑制することが可能な表示装置を得ることができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (10)
- 第1基板と、
前記第1基板と対向する第2基板と、を備え、
前記第1基板は、
絶縁基板と、
前記絶縁基板上に位置し中継電極を有するスイッチング素子と、
前記スイッチング素子を覆い、前記中継電極まで貫通する第1貫通孔を有する有機絶縁膜と、
前記第1貫通孔内において前記中継電極に接する画素電極と、
前記第1貫通孔内において前記画素電極を覆う第1容量絶縁膜と、
少なくとも前記第1貫通孔内に充填され、前記画素電極及び前記第1容量絶縁膜上に位置する絶縁性の充填部材と、
前記充填部材を覆う共通電極と、を備える表示装置。 - 前記有機絶縁膜上に位置する容量電極を備え、
前記画素電極は、前記容量電極の上に延在し、
前記容量電極は、前記第1貫通孔と重ならない、請求項1に記載の表示装置。 - 前記中継電極の幅は、前記第1貫通孔の幅と同等である、請求項1に記載の表示装置。
- 前記中継電極の幅は、前記第1貫通孔の幅よりも小さい、請求項1に記載の表示装置。
- 前記充填部材は、前記第2基板側に突出している、請求項1に記載の表示装置。
- 前記第2基板は、前記充填部材と重なる位置において、前記第1基板側に突出したスペーサを備え、
前記充填部材は、前記共通電極を介して前記スペーサに突き当る、請求項1に記載の表示装置。 - 前記スイッチング素子は、半導体層と、前記半導体層より前記絶縁基板側に位置するゲート電極と、を有する、請求項1に記載の表示装置。
- 前記スイッチング素子は、半導体層と、前記半導体層より前記第2基板側に位置するゲート電極と、を有する、請求項1に記載の表示装置。
- さらに、前記中継電極の下面に接する無機絶縁膜を備え、
前記中継電極と前記無機絶縁膜の間の段差部が前記第1貫通孔内に設けられている、請求項1に記載の表示装置。 - 前記スイッチング素子は、第2貫通孔において前記中継電極と接続された半導体層を備え、
前記第2貫通孔の一部は、平面視で前記第1貫通孔内に位置している、請求項1に記載の表示装置。
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