WO2018025691A1 - 整流素子及び該整流素子を有するスイッチング素子 - Google Patents

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直樹 伴野
宗弘 多田
井口　憲幸
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日本電気株式会社
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Definitions

  • the present invention relates to a rectifying element and a switching element on which the rectifying element and a resistance change element are mounted.
  • a switching element using metal deposition in an ion conductive layer through which metal ions are conducted has a smaller size and a lower on-resistance than a conventional semiconductor switch.
  • Such switching elements include a two-terminal switch disclosed in Patent Document 1 and a three-terminal switch disclosed in Patent Document 2.
  • the two-terminal switch has a structure in which an ion conductive layer is sandwiched between a first electrode that supplies metal ions and a second electrode that does not supply ions.
  • the three-terminal switch has a structure in which the second electrodes of two two-terminal switches are integrated, and high reliability is ensured.
  • a porous polymer mainly composed of silicon, oxygen, and carbon is desirable.
  • the porous polymer ion conductive layer is excellent in operation reliability because the dielectric breakdown voltage can be kept high even when a metal bridge is formed (Patent Document 3).
  • the wiring material of the state-of-the-art semiconductor device is mainly composed of copper, and a method for efficiently forming a switching element in the copper wiring is desired.
  • Patent Document 4 discloses a two-terminal switch and Patent Document 5 discloses a three-terminal switch. According to this, a technique is described in which the copper wiring on the semiconductor substrate is used as the first electrode of the switch element. If such a structure is used, the process for newly forming the first electrode can be reduced.
  • the number of photomasks (PR) to be added for manufacturing the resistance change element can be two.
  • the ion conductive layer (second ion conductive layer) is formed directly on the copper wiring, the surface of the copper wiring is oxidized and the leakage current increases, so that it functions as an oxidation sacrificial layer between the copper wiring and the ion conductive layer. Hold the metal thin film. The metal thin film is oxidized by oxygen contained in the ion conductive layer, and becomes a part of the ion conductive layer (first ion conductive layer).
  • Non-Patent Document 1 discloses that the retention resistance (retention) is improved by improving the thermal stability of the crosslinking by the metal diffused during the metal crosslinking. In that case, since the generation efficiency of Joule heat is improved by incorporating the metal into the metal bridge, the current required for the transition from on to off does not increase.
  • Non-Patent Document 2 discloses a structure in which a bipolar (bipolar) rectifying element is arranged on a three-terminal switch. The programming of the three-terminal switch is performed through the rectifying element, and the current during writing is limited by the current reached by the rectifying element.
  • Non-Patent Document 2 proposes a structure in which two bipolar rectifier elements are further arranged on a three-terminal switch.
  • the sneak current can be suppressed and the current can be suppressed by two rectifier elements having a smaller area than the three-terminal switch, and one rectifier element is arranged for each of the two two-terminal switches constituting the three-terminal switch. Multi-fanout is also possible.
  • the structure of the rectifying element in Non-Patent Document 2 is composed of a nitrided metal electrode, amorphous silicon, and silicon nitride.
  • a non-volatile switch structure equipped with a rectifier element sufficient current flows to turn on the switch characteristics when a switching voltage is applied to the rectifier element, and it turns on when an operating voltage is applied during signal transmission. Therefore, a non-linear rectification characteristic that realizes a sufficiently high resistance state capable of suppressing a current path passing through the switching element, that is, a so-called sneak current is required.
  • the rectifying characteristic of the conventional rectifying element there is still room for improvement as a rectifying characteristic that can be substituted for the select transistor of the wiring changeover switch of the programmable logic.
  • the present invention has been made to solve the above-described problems of the prior art, and provides a rectifying device that prevents erroneous writing and malfunction, replaces a select transistor, and includes the rectifying device.
  • An object of the present invention is to provide a rewritable semiconductor device using a nonvolatile switch having excellent reliability, small area, and low power consumption.
  • a rectifying device having a structure in which a first electrode, a first buffer layer, a rectifying layer, a second buffer layer, and a second electrode are stacked in this order,
  • the rectifying layer is composed of a first silicon nitride layer having a high nitrogen content and a second silicon nitride layer having a nitrogen content lower than that of the first silicon nitride layer,
  • the rectifying element is characterized in that the second silicon nitride layer is in contact with the first buffer layer and the second buffer layer, and the first silicon nitride layer is sandwiched between the second silicon nitride layers.
  • a switching element provided in a signal path of a logic circuit, Having one or more rectifying elements and two variable resistance elements;
  • the rectifying element is a switching element characterized by being the rectifying element described above.
  • the on-current of the rectifying element can be increased.
  • the switching element including the rectifying element can be written in the on-resistance that can be expected to have high reliability.
  • the rectifying element can keep the OFF state at a high resistance, and can suppress a sneak current during operation and writing. Therefore, it is possible to realize a logic (programmable) circuit equipped with a switching element that can achieve high reliability with low on-resistance, and it is possible to provide programmable logic that has high reliability, a small area, low power consumption, and low cost.
  • FIG. 1 It is a cross-sectional schematic diagram which shows the example of 1 structure of the rectifier of 1st Embodiment. It is the figure which showed the relationship between the hydrogen gas flow rate at the time of amorphous silicon film-forming of the rectifier of 1st Embodiment, and the ON current of a rectifier. It is the figure which showed the relationship between the silane gas flow rate at the time of the silicon nitride film-forming of the rectifier of 1st Embodiment, and the on-off ratio of a rectifier. It is the schematic diagram which showed the current voltage characteristic of the rectifier of 1st Embodiment.
  • FIG. 1 It is a cross-sectional schematic diagram which shows the example of 1 structure of the rectifier of 1st Embodiment. It is the figure which showed the relationship between the hydrogen gas flow rate at the time of amorphous silicon film-forming of the rectifier of 1st Embodiment, and the ON current of a rectifier. It is the figure which showed the relationship between the
  • FIG. 5A is a current-voltage characteristic diagram in the case where the nitrogen gas flow rate at the time of film formation of the titanium nitride electrode in the rectifying element of the first embodiment is changed
  • FIG. 5B is a case in which the hydrogen gas flow rate at the time of film formation of amorphous silicon is changed.
  • FIG. 5C is a diagram comparing the current-voltage characteristics of the rectifying element using the multilayer rectifying layer of the first embodiment and the conventional single-layer rectifying layer. It is a cross-sectional schematic diagram which shows one structural example of the 4 terminal switch with a rectification
  • FIG. 10 is a schematic diagram showing current-voltage characteristics between the first wiring and the second electrode of the four-terminal switch with rectifying function according to the first embodiment in the second embodiment.
  • FIG. 8 is a diagram in which the current-voltage characteristics of FIG. 4 and FIG. 7 are superimposed.
  • FIG. 10 is a schematic diagram showing current-voltage characteristics between the first wiring and the third electrode of the four-terminal switch with rectifying function according to the first embodiment in the second embodiment. It is a cross-sectional schematic diagram which shows the manufacturing process of the 4-terminal switch with a rectification
  • FIG. 11A It is a cross-sectional schematic diagram which shows the manufacturing process of the 4-terminal switch with a rectification
  • FIG. It is a cross-sectional schematic diagram which shows the manufacturing process of the 3 terminal switch with a rectification
  • FIG. It is a circuit diagram of a 4-terminal switch with a rectifying function shown in the second embodiment. It is a circuit diagram of a 3-terminal switch with a rectifying function shown in the third embodiment.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration example of a “rectifying element” according to the first embodiment.
  • the rectifying element includes a first electrode 11, a first buffer layer 14 in contact with the first electrode 11, a rectifying layer 13 in contact with the first buffer layer 14, and a second buffer layer 15 in contact with the rectifying layer 13.
  • the second electrode 12 is in contact with the second buffer layer 15.
  • the first buffer layer 14, the second buffer layer 15, and the rectifying layer 13 are high resistance films, and by applying a voltage between the first electrode 11 and the second electrode 12, the conduction state of the rectifying element is made nonlinear. Can be changed.
  • the conduction state of the rectifying element can be suitably changed by inserting the first buffer layer 14 and the second buffer layer 15, and excellent rectifying characteristics can be obtained.
  • the first electrode 11 and the second electrode 12 are made of metal nitride.
  • nitrides of titanium and tantalum that are stable in the atmosphere, hardly form an oxide film, and have barrier properties against oxygen and copper ions are preferable.
  • the oxide film of the first electrode 11 is present at the interface between the first electrode 11 and the first buffer layer 14 and the oxide film of the second electrode 12 is present at the interface between the second electrode 12 and the second buffer layer 15, The breakdown voltage is deteriorated due to a decrease in on-current and a defect in the oxide film.
  • a sputtering method for forming the first electrode 11 and the second electrode 12.
  • a reactive sputtering method in which a metal target is evaporated using plasma of a mixed gas of nitrogen and argon. The metal evaporated from the metal target reacts with nitrogen to form a metal nitride and is deposited on the substrate.
  • the ratio of argon gas to nitrogen gas flow rate ratio
  • the ratio of nitrogen in titanium nitride can be reduced to 50 atomic% or less by setting the ratio of argon gas to nitrogen gas to 50% or more.
  • the specific resistance increases and the contact resistance between the electrode and the amorphous silicon as the first and second buffer layers increases.
  • the contact resistance is reduced by reducing the nitrogen content, and the current when the rectifier is turned on increases, which contributes to suitable rectification characteristics.
  • the film thickness of the first electrode 11 and the second electrode 12 is desirably 5 nm or more, for example, 10 nm.
  • the first buffer layer 14 and the second buffer layer 15 are formed for the purpose of relaxing the band offset between the rectifying layer 13 and the first electrode 11 and the second electrode 12 and improving the on-time conductivity. Therefore, as a preferable buffer layer configuration, the work functions of the first buffer layer 14 and the second buffer layer 15 are preferably larger than the work functions of the first electrode 11 and the second electrode 12. In addition, the work functions of the first buffer layer 14 and the second buffer layer 15 are preferably smaller than the work function of the rectifying layer 13. With this configuration, it is possible to suppress a low voltage applied current.
  • the first buffer layer 14 and the second buffer layer 15 are made of amorphous silicon, and can be deposited by a plasma CVD method using silane as a source gas.
  • silane (SiH 4 ) gas is introduced at 100 to 300 sccm
  • an argon (Ar) gas is placed at 1 to 2 slpm
  • helium (parallel) is introduced in the range of 1 to 2 slpm
  • an RF power of 300 to 600 Pa and 50 to 200 W is applied to the shower head to deposit an amorphous silicon film with a thickness of 5 nm.
  • FIG. 2 shows the effect of the amount of hydrogen in amorphous silicon on the current-voltage characteristics of only amorphous silicon due to the flow rate of hydrogen gas during CVD film formation. Increasing the hydrogen gas flow rate increases the on-current.
  • the rectifying layer 13 is made of silicon nitride.
  • Silicon nitride can be formed by plasma CVD using silane and nitrogen (N 2 ) gas. For example, by introducing 30 to 400 sccm of silane gas and 1000 sccm of nitrogen gas into a parallel plate plasma CVD reactor in which the substrate temperature is maintained in the range of 350 to 400 ° C., RF power of pressure 600 Pa and 200 W is applied to the shower head. A silicon nitride film can be deposited to 8 nm.
  • the rectifying layer 13 is a layer that bears the rectifying characteristics of the rectifying element, and exhibits insulation when a low voltage is applied and conductivity when a high voltage is applied.
  • a high voltage is applied, conductivity is exhibited by the tunnel effect, so that the silicon nitride film in which the tunnel effect occurs is desirably a thin film.
  • the silicon nitride film having a tunnel effect has a high specific resistance. However, if the specific resistance of the silicon nitride film is increased, if the band offset between the first and second buffer layers increases, a part of the on-current is limited when a high voltage is applied.
  • the rectifying layer according to the present invention includes the first silicon nitride layer 16 having a higher nitrogen content and a higher specific resistance, and the first silicon nitride layer having a lower nitrogen content than the first silicon nitride layer 16.
  • a second silicon nitride layer having a smaller band gap with the buffer layer than the layer 16 is used.
  • the second silicon nitride layer 17 is in contact with the first buffer layer and the second buffer layer, and the first silicon nitride layer 16 is sandwiched between the second silicon nitride layers 17.
  • the first silicon nitride layer 16 in which the tunnel effect occurs preferably has a nitrogen content of 50 atomic% or more.
  • a film having a value (about 57 atomic%) close to stoichiometry represented by Si 3 N 4 is more preferable.
  • the band gap of the second silicon nitride layer 17 is adjusted by making the nitrogen content in the second silicon nitride layer lower than that of the first silicon nitride layer.
  • the nitrogen content of the second silicon nitride layer 17 is preferably 50 atomic% or less. When the nitrogen content of the first silicon nitride layer 16 is 50 atomic%, the nitrogen content of the second silicon nitride layer 17 is less than 50 atomic%.
  • the gas flow rate of silane introduced into the CVD reactor is set to 5% or less of the flow rate of nitrogen gas when the first silicon nitride layer 16 is formed.
  • the silane gas flow rate is set to 30% or more of the nitrogen gas flow rate. For example, if the flow rate of nitrogen gas is 1000 sccm, the silane gas flow rate when forming the first silicon nitride layer 16 is about 30 sccm to 50 sccm, and the silane gas flow rate when forming the second silicon nitride layer 17 is about 300 sccm to 400 sccm. To do.
  • the nitrogen content in the first silicon nitride layer 16 can be 50 atomic% or more, and the nitrogen content in the second silicon nitride layer 17 can be 50 atomic% or less.
  • FIG. 3 shows the effect of the nitrogen content of silicon nitride on the current-voltage characteristics of only silicon nitride due to the flow rate of silane gas during CVD film formation.
  • the electrode titanium nitride into which 20 sccm of nitrogen gas was introduced was used. When the silane gas flow rate is decreased, the off-state leakage current is suppressed and the on / off ratio is increased.
  • the film thickness of the first silicon nitride layer 16 is 4 nm, for example, and the film thickness of the second silicon nitride layer 17 is 2 nm, for example.
  • the nitrogen content in silicon nitride constituting the rectifying layer 13 may be changed stepwise, but may be changed continuously.
  • each of the first silicon nitride layer 16 and the second silicon nitride layer 17 may have a gradient in nitrogen content. In either case, the high nitrogen content side can be regarded as the first silicon nitride layer 16 and the low nitrogen content side can be regarded as the second silicon nitride layer 17 with the nitrogen content in the film thickness direction as 50 atomic% as a boundary.
  • the first buffer layer 14, the rectifying layer 13, and the second buffer layer 15 be continuously formed in a CVD reactor without being exposed to the atmosphere.
  • FIG. 4 shows a conceptual diagram of the current-voltage characteristics of the rectifying element.
  • FIG. 5 shows the current-voltage characteristics of the rectifying element.
  • the first electrode 11 When the first electrode 11 is grounded and a negative voltage is applied to the second electrode 12, non-linear current-voltage characteristics are exhibited via the first buffer layer 14, the rectifying layer 13, and the second buffer layer 15.
  • FIG. 5A shows the influence of the nitrogen gas flow rate on the current-voltage characteristics during the sputtering film formation with respect to the effect of nitrogen on the titanium nitride electrode.
  • the nitrogen gas flow rate from 100 sccm to 1/5 20 sccm, the on-current (at 2 V) is 1.4 times and the on-off ratio is 4 without increasing the leakage current at off (at 0.25 V). Doubled.
  • FIG. 5 shows the current-voltage characteristics of the rectifying element.
  • FIG. 5B shows the influence of the hydrogen gas flow rate on the current-voltage characteristics during the CVD film formation with respect to the effect of adding hydrogen to the amorphous silicon serving as the buffer layer.
  • the electrode titanium nitride into which nitrogen gas was introduced at 100 sccm was used.
  • the on-current (at 2 V) was 7.8 times and the on-off ratio was 24 times without increasing the off-state leakage current (at 0.25 V).
  • FIG. 5C compares the current-voltage characteristics with a conventional rectifying element using a single silicon nitride layer with respect to the effect of stacking the first silicon nitride layer 16 and the second silicon nitride layer 17 of the present invention.
  • silicon nitride formed by introducing 200 sccm of silane gas and 1000 sccm of nitrogen gas into a CVD reactor is used.
  • titanium nitride into which 20 sccm of nitrogen gas studied in FIG. 5A was introduced was used.
  • FIG. 6A is a schematic cross-sectional view showing a configuration example of a switching element that adopts the configuration of “a four-terminal switch with a rectifying function formed inside a multilayer wiring layer” according to the second embodiment
  • FIG. FIG. This is a device having a four-terminal switch with a rectifying function (hereinafter, “four-terminal switch”) 122 inside a multilayer wiring layer on the semiconductor substrate 101.
  • the 4-terminal switch 122 includes two rectifying elements and two resistance change elements.
  • the multilayer wiring layer is formed on the semiconductor substrate 101 by an interlayer insulating film 102, a low-k film 103, an interlayer insulating film 104, a barrier insulating film 107, a protective insulating film 114, an interlayer insulating film 115, a low-k film 116, an interlayer An insulating stacked body in which an insulating film 117 and a barrier insulating film 121 are stacked in this order is included.
  • the first wiring A 105a and the first wiring B 105b are embedded in the wiring grooves formed in the interlayer insulating film 104 and the low-k film 103 via the first barrier metal A 106a and the first barrier metal B 106b. .
  • the second wiring A 118a and the second wiring B 118b are embedded in the wiring grooves formed in the interlayer insulating film 117 and the low-k film 116, and the interlayer insulating film 115, the protective insulating film 114, and the second hard wiring are formed.
  • a via A 119 a and a via B 119 b are embedded in the pilot holes formed in the mask film 113 and the first hard mask film 112.
  • the second wiring A 118a and the via A 119a, the second wiring B 118b and the via B 119b are integrated, and the side surfaces or bottom surfaces of the second wiring A 118a and the via A 119a, the second wiring B 118b and the via B 119b are the second barrier metal A 120a, the second It is covered with a barrier metal B120b.
  • a four-terminal switch 122 in which the ion conductive layer 109, the second electrode 110, the rectifying element stack 108, and the third electrode 111 are stacked in this order is formed on the wall surface of the opening of the barrier insulating film 107, or on the barrier insulating film 107.
  • the first hard mask film 112 and the second hard mask film 113 are formed on the third electrode 111, and the ion conductive layer 109, the second electrode 110, the rectifying element stack 108, the third electrode 111, the first electrode An upper surface or a side surface of the stacked body of the hard mask film 112 and the second hard mask film 113 is covered with a protective insulating film 114.
  • the electrode resistance can be lowered while simplifying the number of processes by using a part of the first wiring A 105 a and the first wiring B 105 b as the lower electrode of the four-terminal switch 122.
  • As an additional step to the normal copper damascene wiring process it is possible to mount the 4-terminal switch 122 in the same wiring layer simply by creating a mask set of at least 3PR, and at the same time lower the resistance and cost of the device. Will be able to.
  • the ion conductive layer 109 is directly in contact with the first wiring A 105 a and the first wiring B 105 b in the opening region formed in the barrier insulating film 107, and constitutes a part of the ion conductive layer 109.
  • the metal to be diffused into the first wiring A 105a and the first wiring B 105b forms an alloy layer.
  • the four-terminal switch 122 has a rectifying element stack 108 on the second electrode 110, and the rectifying element stack 108 is in contact with the third electrode 111 on the upper surface.
  • the third electrode 111 is electrically separated into two regions by etching (the third electrode A111a and the third electrode B111b in FIG. 6B). At this time, the rectifying element stack 108 may be separated into two like the third electrode 111 or may not be separated.
  • the first hard mask film 112 and the second hard mask film 113 separated from the third electrode 111 are left on the third electrode 111.
  • the second hard mask film 113 may not remain.
  • the via A 119a, the via B 119b, and the third electrode 111 are electrically connected on the third electrode 111 via the second barrier metal A 120a and the second barrier metal B 120b.
  • the four-terminal switch 122 performs on / off control by applying a voltage or passing a current between the second electrode 110 and the first wiring A 105a via the rectifying element stack 108.
  • the ion conductive layer 109 On / off control is performed using electric field diffusion of metal ions supplied from the metal forming the first wiring A 105a and the first wiring B 105b. At this time, the on-resistance is determined by the current in the rectifying element stack 108.
  • the semiconductor substrate 101 is a substrate on which a semiconductor element is formed.
  • a semiconductor substrate 101 for example, a silicon substrate, a single crystal substrate, an SOI (Silicon-on-Insulator) substrate, a TFT (Thin-Film-Transistor) substrate, a liquid crystal manufacturing substrate, or the like can be used.
  • the interlayer insulating film 102 is an insulating film formed on the semiconductor substrate 101.
  • the interlayer insulating film 102 for example, a silicon oxide film, a SiOC film, or the like can be used.
  • the interlayer insulating film 102 may be a stack of a plurality of insulating films.
  • a low dielectric constant film for example, a SiOCH film
  • wiring grooves for embedding the first wiring A 105a and the first wiring B 105b are formed, and the first wiring is formed in the wiring groove via the first barrier metal A 106a and the first barrier metal B 106b. A105a and the first wiring B105b are embedded.
  • the interlayer insulating film 104 is an insulating film formed on the low-k film 103.
  • a silicon oxide film, a SiOC film, or the like can be used.
  • the interlayer insulating film 104 may be a stack of a plurality of insulating films.
  • wiring grooves for embedding the first wiring A105a and the first wiring B105b are formed, and the first wiring A105a is inserted into the wiring groove via the first barrier metal A106a and the first barrier metal B106b.
  • the first wiring B105b is embedded.
  • the first wiring A 105 a and the first wiring B 105 b are wirings embedded in the wiring grooves formed in the interlayer insulating film 104 and the low-k film 103 via the first barrier metal A 106 a and the first barrier metal B 106 b.
  • the first wiring A 105 a and the first wiring B 105 b also serve as the lower electrode of the four-terminal switch 122 and are in direct contact with the ion conductive layer 109.
  • the upper surface of the ion conductive layer A 109 a is in direct contact with the second electrode 110.
  • the metal constituting the first wiring A 105a and the first wiring B 105b a metal that can diffuse and ion conduct in the ion conductive layer 109 is used, and for example, copper or the like can be used.
  • the metal (for example, copper) constituting the first wiring A 105a and the first wiring B 105b may be alloyed with aluminum.
  • the first barrier metal A 106a and the first barrier metal B 106b cover the side and bottom surfaces of the wiring to prevent the metal forming the first wiring A 105a and the first wiring B 105b from diffusing into the interlayer insulating film 104 or the lower layer. It is a conductive film having a barrier property.
  • the first barrier metal A 106a and the first barrier metal B 106b for example, when the first wiring A 105a and the first wiring B 105b are made of a metal material whose main component is copper, tantalum, tantalum nitride, titanium nitride, carbonitride A refractory metal such as tungsten, a nitride thereof, or a stacked film thereof can be used.
  • the barrier insulating film 107 is formed on the interlayer insulating film 104 including the first wiring A 105a and the first wiring B 105b, and prevents the metal (for example, copper) forming the first wiring A 105a and the first wiring B 105b from being oxidized.
  • the diffusion of the metal forming the first wiring A 105 a and the first wiring B 105 b into the interlayer insulating film 115 is prevented, and etching is stopped when the third electrode 111, the rectifying element stack 108, the second electrode 110, and the ion conductive layer 109 are processed. It has a role as a layer.
  • barrier insulating film 107 for example, a SiC film, a silicon carbonitride film, a silicon nitride film, and a stacked structure thereof can be used.
  • the barrier insulating film 107 is preferably made of the same material as the protective insulating film 114 and the first hard mask film 112.
  • the ion conductive layer 109 is a film whose resistance changes (resistance change layer).
  • a material whose resistance is changed by the action (diffusion, ion conduction, etc.) of metal ions generated from the metal forming the first wiring A 105a and the first wiring B 105b (lower electrode) can be used.
  • a film capable of ion conduction is used.
  • the variable resistance layer of the variable resistance element is not limited to an ion conductive layer that conducts metal ions according to an electric field, and may be any layer that can hold a nonvolatile resistance change.
  • the ion conductive layer 109 can be composed of a metal oxide ion conductive layer in contact with the first wiring A 105 a and the first wiring B 105 b and a polymer ion conductive layer in contact with the second electrode 110.
  • the polymer ion conductive layer can be formed using a plasma CVD method.
  • the raw material cyclic organosiloxane and the carrier gas helium flow into the reaction chamber, the supply of both is stabilized, and the application of RF power is started when the pressure in the reaction chamber becomes constant.
  • the raw material is gasified via the raw material vaporizer, and the supply amount thereof can be 10 to 200 sccm.
  • Helium can be supplied at 500 sccm via a raw material vaporizer.
  • the metal forming the first wiring A 105 a and the first wiring B 105 b is diffused into the polymer ion conductive layer by heating or plasma while the polymer ion conductive layer is being deposited. And the role of preventing the first wiring A 105a and the first wiring B 105b from being oxidized and facilitating the diffusion of the polymer into the ion conductive layer.
  • a metal forming an ion conductive layer of metal oxide for example, zirconium, hafnium, aluminum, or titanium can be used.
  • the metal oxide ion conductive layer is exposed to an oxygen atmosphere under reduced pressure in the film forming chamber of the polymer ion conductive layer after forming the metal film constituting the metal oxide, zirconium oxide, hafnium oxide, aluminum oxide, titanium oxide, etc.
  • the metal oxide becomes a part of the ion conductive layer 109.
  • the optimum film thickness of the metal film for forming the metal oxide ion conductive layer is 0.5 to 1 nm.
  • the metal film used for forming the ion conductive layer of metal oxide may be a laminated film or a single layer film.
  • the metal film used for forming the metal oxide ion conductive layer is preferably formed by sputtering. Metal atoms or ions that have gained energy by sputtering enter and diffuse into the first wiring A 105a and the first wiring B 105b to form an alloy layer.
  • the ion conductive layer 109 includes a first wiring A 105 a, a first wiring B 105 b, an interlayer insulating film 104 sandwiched between the first wiring A 105 a and the first wiring B 105 b, a tapered surface formed in an opening of the barrier insulating film 107, and a barrier
  • the insulating film 107 is formed on the tapered surface or the barrier insulating film 107.
  • the second electrode 110 is an upper electrode of the variable resistance element in the four-terminal switch 122 and is in direct contact with the ion conductive layer 109.
  • the second electrode 110 includes ruthenium, which is less likely to be ionized than the metal forming the first wiring A 105 a and the first wiring B 105 b, and is difficult to diffuse and ion conduct in the ion conductive layer 109, and the first wiring A 105 a and the first wiring A 105 a.
  • a first metal having good adhesion to the metal forming the wiring B 105b for example, an alloy (referred to as a ruthenium alloy) with titanium, tantalum, zirconium, hafnium, aluminum, or the like is used.
  • the first metal to be added to ruthenium it is desirable to select a metal whose standard generation Gibbs energy in the process of generating metal ions from the metal (oxidation process) is larger in the negative direction than ruthenium. Titanium, tantalum, zirconium, hafnium, and aluminum, whose standard Gibbs energy is larger in the negative direction than ruthenium in the process of generating metal ions from metal (oxidation process), are likely to react spontaneously compared to ruthenium. High nature. For this reason, the second electrode 110 is alloyed with ruthenium to improve the adhesion with the metal bridge formed of the metal forming the first wiring A 105a and the first wiring B 105b.
  • the first metal such as titanium, tantalum, zirconium, hafnium, and aluminum that does not contain ruthenium increases the reactivity and does not transition to the “off” state.
  • the transition from the “on” state to the “off” state proceeds by an oxidation reaction (dissolution reaction) of the metal bridge, and a process in which the metal constituting the second electrode 110 generates metal ions from the metal (oxidation process).
  • the metal bridge formed of the metal forming the first wiring A105a and the first wiring B105b.
  • the metal material used for forming the metal constituting the second electrode 110 is made of an alloy with ruthenium whose standard generation Gibbs energy in the process of generating metal ions from the metal (oxidation process) is smaller in the negative direction than copper.
  • copper which is a component of metal crosslinking
  • the effect of adding a metal having a large standard Gibbs energy in the negative direction is diminished, so the first metal added to ruthenium is copper and A material having a barrier property against copper ions is preferable.
  • the metal constituting the second electrode 110 is an alloy of ruthenium and titanium, and the titanium content is preferably 10 atomic% or more and 40 atomic% or less, more preferably in the range of 20 atomic% to 30 atomic%. preferable.
  • the ruthenium content in the ruthenium alloy is preferably 60 atomic percent or more and 90 atomic percent or less, and more preferably in the range of 70 atomic percent to 80 atomic percent.
  • a sputtering method for forming the ruthenium alloy.
  • a method using an alloy target of ruthenium and a first metal a co-sputtering method of simultaneously sputtering a ruthenium target and a first metal target in the same chamber
  • an intermixing method in which a thin metal film is formed, ruthenium is formed thereon by sputtering, and alloyed with the energy of collision atoms.
  • the co-sputtering method and the intermixing method are used, the composition of the alloy can be arbitrarily changed.
  • the intermixing method it is preferable to add a heat treatment at 400 ° C. or lower for the purpose of “flattening” the mixed state after completing the ruthenium film formation.
  • the second electrode 110 has a two-layer structure. If the second electrode 110 in contact with the ion conductive layer 109 is a ruthenium alloy, the side in contact with the rectifying element stack 108 is the lower electrode (one of the first electrode 11 and the second electrode 12) of the rectifying element. For this reason, as described in the first embodiment, it is preferable to use a metal nitride. In particular, a nitride of titanium or tantalum that is stable in the air, hardly forms an oxide film, and has a barrier property against oxygen and copper ions is preferable. When the oxide film is present, the on-current of the rectifying element is reduced, and the breakdown voltage is deteriorated due to defects in the oxide film.
  • Titanium nitride and tantalum nitride can be formed in a consistent vacuum by sputtering over the ruthenium alloy layer without exposing the ruthenium alloy to the atmosphere.
  • nitrogen is introduced into the chamber and a nitride film is formed by reactive sputtering.
  • a titanium nitride film or a tantalum nitride film is formed using a sputtering method
  • the ratio of argon gas to nitrogen gas is 50% or more.
  • the ratio of nitrogen in titanium nitride can be reduced to 50% or less by setting the ratio of argon gas to nitrogen gas to 50% or more.
  • the specific resistance increases and the contact resistance between the electrode and amorphous silicon increases.
  • the contact resistance is reduced by reducing the nitrogen content, the current when the rectifier is turned on increases, and this contributes to suitable rectification characteristics.
  • the rectifying element stack 108 is a layer having a bipolar rectifying effect, and has a characteristic that current increases nonlinearly with respect to an applied voltage.
  • the rectifying element stack 108 is excellent in that it is formed by stacking amorphous silicon as the first buffer layer, silicon nitride as the rectifying layer, and amorphous silicon as the second buffer layer described in the first embodiment. Non-linearity occurs.
  • the third electrode 111 is an electrode that becomes an upper electrode (the other of the first electrode 11 and the second electrode 12) of the rectifying element, and is made of a metal nitride.
  • the third electrode 111 can also be formed according to the first electrode 11 and the second electrode 12 described in the first embodiment.
  • the first hard mask film 112 is a film serving as a hard mask film and a passivation film when the third electrode 111, the second electrode 110, the rectifying element stack 108, and the ion conductive layer 109 are etched.
  • a stacked layer of a silicon nitride film, a silicon oxide film, or the like can be used.
  • the hard mask film 112 preferably contains the same material as a protective insulating film 114 and a barrier insulating film 107 described later.
  • the second hard mask film 113 is a film that becomes a hard mask film when the third electrode 111, the second electrode 110, the rectifying element stack 108, and the ion conductive layer 109 are etched.
  • a stacked layer of a silicon nitride film, a silicon oxide film, or the like can be used.
  • the ion conductive layer 109, the second electrode 110, the rectifying element stack 108, the third electrode 111, the first hard mask film 112, and the second hard mask are formed on the barrier insulating film 107.
  • a film 113 is formed.
  • the second hard mask 113 formed by patterning and etching twice is transferred to the four-terminal switch 122 portion with rectifying element in a manner of transferring the two rectifying elements in one etching process, and then the second electrode. 110 is formed.
  • the resist in the region where the rectifying element stack 108 is left in the first patterning is left, and a part of the film thickness of the second hard mask 113 is processed.
  • the protective insulating film 114 is an insulating film having a function of preventing detachment of oxygen from the ion conductive layer 109 without damaging the four-terminal switch 122 with a rectifying element.
  • As the protective insulating film 114 for example, a silicon nitride film, a silicon carbonitride film, or the like can be used.
  • the protective insulating film 114 is preferably made of the same material as the first hard mask film 112 and the barrier insulating film 107. When they are made of the same material, the protective insulating film 114, the barrier insulating film 107, and the first hard mask film 112 are integrated to improve the adhesion at the interface and further protect the four-terminal switch 122 with a rectifying element. Will be able to.
  • the interlayer insulating film 115 is an insulating film formed on the protective insulating film 114.
  • As the interlayer insulating film 115 for example, a silicon oxide film, a SiOC film, or the like can be used.
  • the interlayer insulating film 115 may be a stack of a plurality of insulating films.
  • the interlayer insulating film 115 may be made of the same material as the interlayer insulating film 117. Pilot holes for embedding vias A 119a and B 119b are formed in the interlayer insulating film 115, and vias A 119a and B 119b are embedded in the prepared holes via the second barrier metal A 120a and the second barrier metal B 120b. ing.
  • a low dielectric constant film for example, SiOCH film
  • a wiring groove for embedding the second wiring A 118a and the second wiring B 118b is formed, and the second wiring is inserted into the wiring groove via the second barrier metal A 120a and the second barrier metal B 120b. A118a and the second wiring B118b are embedded.
  • the interlayer insulating film 117 is an insulating film formed on the low-k film 116.
  • the interlayer insulating film 117 for example, a silicon oxide film, a SiOC film, a low dielectric constant film (for example, a SiOCH film) having a relative dielectric constant lower than that of the silicon oxide film can be used.
  • the interlayer insulating film 117 may be a stack of a plurality of insulating films.
  • the interlayer insulating film 117 may be made of the same material as the interlayer insulating film 115.
  • a wiring groove for embedding the second wiring A 118a and the second wiring B 118b is formed, and the second wiring A 118a is inserted into the wiring groove via the second barrier metal A 120a and the second barrier metal B 120b.
  • the second wiring B118b is embedded.
  • the second wiring A 118a and the second wiring B 118b are wirings embedded in the wiring trenches formed in the interlayer insulating film 117 and the low-k film 116 via the second barrier metal A 120a and the second barrier metal B 120b.
  • the second wiring A 118a and the second wiring B 118b are integrated with the via A 119a and the via B 119b.
  • the via A119a and the via B119b are the interlayer insulating film 115 and the protective insulating film 114, and the via A119a and the via B119b are the second barrier metal A120a in the prepared holes formed in the first hard mask film 112 and the second hard mask film 113. And embedded through the second barrier metal B120b.
  • the via A 119a and the via B 119b are electrically connected to the third electrode 111 through the second barrier metal A 120a and the second barrier metal B 120b.
  • copper can be used for the second wiring A 118a, the second wiring B 118b, the via A 119a, and the via B 119b.
  • the second barrier metal A 120a and the second barrier metal B 120b prevent the metal forming the second wiring A 118a and the second wiring B 118b (including the via A 119a and the via B 119b) from diffusing into the interlayer insulating films 115 and 117 and the lower layer. Therefore, the conductive film has a barrier property and covers the side surface or the bottom surface of the second wiring A 118a, the second wiring B 118b, the via A 119a, and the via B 119b.
  • the second barrier metal A 120a and the second barrier metal B 120b include, for example, tantalum and tantalum nitride when the second wiring A 118a, the second wiring B 118b, the via A 119a, and the via B 119b are made of a metal element whose main component is copper.
  • a high melting point metal such as titanium nitride or tungsten carbonitride, a nitride thereof, or a laminated film thereof can be used.
  • the barrier insulating film 121 is formed on the interlayer insulating film 117 including the second wiring A 118a and the second wiring B 118b, and prevents oxidation of the metal (for example, copper) forming the second wiring A 118a and the second wiring B 118b.
  • the insulating film has a role of preventing diffusion of metal forming the second wiring A 118a and the second wiring B 118b to the upper layer.
  • a silicon carbonitride film, a silicon nitride film, a stacked structure thereof, or the like can be used as the barrier insulating film 121.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a switching element (4-terminal switch with a rectifying function) including the rectifying element of the present embodiment.
  • the switching element includes two rectifying elements 521 and 522 corresponding to the rectifying element illustrated in FIG. 1 and two resistance change elements 531 and 532.
  • the switching element corresponds to the four-terminal switch 122 shown in FIGS. 6A and 6B.
  • reference numerals 511 to 516 denote terminals, and the four terminals 511, 514, 515, and 516 are connected to the respective wirings of the multilayer wiring layer to constitute a four-terminal switch.
  • the two resistance change elements 531 and 532 are connected to two terminals, respectively.
  • the resistance change element 531 is connected to the terminals 511 and 512, and the resistance change element 532 is connected to the terminals 513 and 514.
  • the resistance change element has an active electrode that can release metal ions to form a metal bridge in the ion conductive layer, and an inactive electrode that does not release metal ions.
  • the active electrode of the resistance change element 531 is a terminal 511, and the active electrode of the resistance change element 532 is a terminal 514.
  • the terminal 511 is the first wiring A 105a
  • the terminal 514 is the first wiring B 105b.
  • the inactive electrode of the resistance change element 531 is a terminal 512, and the inactive electrode of the resistance change element 532 is a terminal 513.
  • Terminals 512 and 513 are connected to each other.
  • the second electrode 110 becomes the terminals 512 and 513 connected to each other.
  • one electrode is connected to the terminals 512 and 513, respectively, and the other electrode is connected to the terminals 515 and 516, respectively.
  • the third electrode A111a in FIG. 6 is a terminal 515
  • the third electrode B111b is a terminal 516.
  • the rectifying element 521 When a voltage is applied between the second electrode 110 (terminal 513) and the third electrode B 111b (terminal 516), the rectifying element 521 exhibits a current-voltage characteristic that is nonlinear and symmetrical between positive and negative electrodes as shown in FIG. While the resistance is high in the low voltage region, the current increases exponentially as the applied voltage increases. The resistance change is not kept non-volatile, and when the voltage application is stopped, the low resistance state is released immediately volatilely.
  • FIG. 7 shows a conceptual diagram of current-voltage characteristics of the nonvolatile element (resistance change element 531) constituting the four-terminal switch 122.
  • the second electrode 110 terminal 512
  • a positive voltage is applied to the first wiring A 105a (terminal 511)
  • the metal (copper) constituting the first wiring A 105a is ionized by an electrochemical reaction, and the ion conductive layer 109 Injected into.
  • the implanted metal ions migrate to the second electrode 110 side, and are deposited in the ion conductive layer 109 as metal bridges by receiving electrons.
  • FIG. 8 and 9 show conceptual diagrams of current-voltage characteristics between the first wiring A 105a (terminal 511) and the third electrode B 111b (terminal 516) in contact with the via B 119b in the four-terminal switch 122.
  • FIG. 13 As illustrated in FIG. 13, current limitation of the nonvolatile elements (resistance change elements 531 and 532) in the four-terminal switch is performed by rectifying elements 521 and 522. For this reason, the current-voltage characteristic of the four-terminal switch is a combination of the current-voltage characteristics of FIG. 4 and FIG. FIG. 8 shows the characteristics of FIG. 4 (broken line) and FIG. 7 (solid line) superimposed.
  • the current-voltage characteristics of the rectifying element (522) are shown.
  • the current-voltage characteristic of the rectifying element (522) is shown up to ⁇ V3 where the transition between the first wiring A105a and the second electrode 110 (terminal 512) transitions to a high resistance.
  • the current-voltage characteristics of the nonvolatile switch (resistance change element 531) are shown from ⁇ V3 to ⁇ V2 where the current-voltage characteristics of FIG. 4 and FIG.
  • FIG. 9 shows current-voltage characteristics between the third electrode 111 in contact with the first wiring A 105 a and the via B 119 b in the four-terminal switch 122.
  • a current-voltage characteristic similar to that described above is also exhibited between the first wiring B 105 b (terminal 514) and the third electrode A 111 a (terminal 515) in contact with the via A 119 a in the four-terminal switch 122.
  • the terminals 515 and 516 serve as control terminals for programming the resistance change elements 531 and 532 to an on state or an off state.
  • a voltage is applied between the terminal 511 and the terminal 516.
  • the voltage applied between the terminal 511 and the terminal 516 is voltage-distributed by the resistance change element 531 and the rectifying element 522.
  • the resistance change element 531 in order to change (program) the resistance state of the resistance change element 531 from the off state to the on state (low resistance state) with a smaller control voltage, most of the applied control voltage is applied to the resistance change element. It is preferable. Specifically, the third electrode B111b (terminal 516) in contact with the via B119b in FIG. 6 is grounded, and a positive voltage equal to or higher than the threshold voltage (set voltage) is applied to the first wiring A105a (terminal 511).
  • the resistance change element 531 when the resistance change element 531 is changed from the ON state to the OFF state (high resistance state), the first wiring A 105a (terminal 511) is grounded to the ground, and the third electrode B 111b (terminal 516) in contact with the via B 119b has a threshold value. Apply a positive voltage higher than the voltage (reset voltage). The same applies when a voltage is applied between the terminal 514 and the terminal 515.
  • the crossbar switch configuration is described, but the four-terminal switch of the present embodiment is not limited to the crossbar switch configuration.
  • An interlayer insulating film 202 (for example, a silicon oxide film, a film thickness of 500 nm) is deposited on a semiconductor substrate 201 (for example, a substrate on which a semiconductor element is formed), and then a relative dielectric as a low-k film 203 is formed on the interlayer insulating film 202.
  • a low dielectric constant film (for example, SiOCH film, film thickness of 150 nm) having a low rate is deposited, and then an interlayer insulating film 204 (for example, silicon oxide film, film thickness of 100 nm) is deposited on the low-k film 203.
  • the interlayer insulating films 202 and 204 and the low-k film 203 can be formed by a plasma CVD method.
  • a wiring groove (two grooves in the cross section) is formed in the interlayer insulating film 204 and the Low-k film 203 by using a lithography method (including photoresist formation, dry etching, and photoresist removal).
  • a first wiring material for example, copper
  • a first barrier metal film for example, tantalum nitride / tantalum, film thickness 5 nm / 5 nm.
  • a laminated film of tantalum nitride / tantalum is formed by PVD method, copper seed (not shown) is formed by PVD method, copper is embedded in the wiring trench by electrolytic plating method, and heat treatment is performed at a temperature of 150 ° C. or higher. Thereafter, excess copper and the first barrier metal film other than those in the wiring trench are removed by a CMP method, whereby the first wiring A205a is provided in one trench via the first barrier metal A206a, and the first barrier metal is provided in the other trench.
  • the first wiring B205b can be formed through B206b.
  • a general method in this technical field can be used.
  • the CMP (Chemical Mechanical Polishing) method is to planarize the unevenness of the wafer surface that occurs during the multilayer wiring formation process by bringing the polishing liquid into contact with a rotating polishing pad while flowing the polishing liquid over the wafer surface. Is the method. By polishing excess copper embedded in the trench, a buried wiring (damascene wiring) is formed, or planarization is performed by polishing an interlayer insulating film.
  • a barrier insulating film 207 (for example, a silicon nitride film or a silicon carbonitride film, a film thickness of 30 nm) is formed over the interlayer insulating film 204 including the first wiring A 205a and the first wiring B 205b.
  • the barrier insulating film 207 can be formed by a plasma CVD method.
  • the thickness of the barrier insulating film 207 is preferably about 10 nm to 50 nm.
  • a hard mask film 231 (eg, a silicon oxide film having a thickness of 40 nm) is formed over the barrier insulating film 207.
  • the hard mask film 231 is preferably made of a material different from the barrier insulating film 207 from the viewpoint of maintaining a high etching selectivity in the dry etching process, and may be an insulating film or a conductive film.
  • a silicon nitride film, a titanium nitride film, a titanium film, a tantalum film, a tantalum nitride film, or the like can be used in addition to the silicon oxide film. Can be used.
  • An opening is patterned on the hard mask film 231 using a photoresist (not shown), and an opening pattern is formed in the hard mask film 231 by dry etching using the photoresist as a mask. Thereafter, the photoresist is removed by oxygen plasma ashing or the like. At this time, the dry etching is not necessarily stopped on the upper surface of the barrier insulating film 207, and the barrier insulating film 207 may be partially etched to reach the inside thereof.
  • the barrier insulating film 207 exposed from the opening of the hard mask film 231 is etched back (dry etching), whereby an opening is formed in the barrier insulating film 207 and the barrier insulating film 207 is formed.
  • Part of the first wiring A 205a and the first wiring B 205b is exposed from the opening, and then exposed to plasma using a mixed gas of nitrogen and argon, thereby forming the exposed surfaces of the first wiring A 205a and the first wiring B 205b.
  • the removed copper oxide is removed, and etching by-products generated during the etch back are removed.
  • the wall surface of the opening of the barrier insulating film 207 can be a tapered surface by using reactive dry etching.
  • reactive dry etching a gas containing fluorocarbon can be used as an etching gas.
  • the hard mask film 231 is preferably completely removed during the etch back, but may be left as it is when it is an insulating material.
  • the first wiring is preferably exposed from about 5 nm to 50 nm from the opposite inner end.
  • the shape of the opening formed in the barrier insulating film 207 is not particularly limited, and may be any shape such as a circle or a rectangle.
  • An ion conductive layer 209 is formed on the barrier insulating film 207 including the first wiring A 205a and the first wiring B 205b.
  • 1 nm of zirconium is deposited by sputtering.
  • Zirconium is oxidized during the formation of the polymer ion conductive layer to form part of the ion conductive layer 209.
  • zirconium diffuses in the portions of the first wiring A 205a and the first wiring B 205b that are in contact with the ion conductive layer 209, and an alloy layer is formed in a self-aligning manner.
  • the thickness of the alloy layer can be increased.
  • the annealing is preferably about 2 minutes.
  • a SIOCH polymer film containing silicon, oxygen, carbon, and hydrogen is formed by plasma CVD as the polymer ion conductive layer.
  • the raw material cyclic organosiloxane and the carrier gas helium are introduced into the reaction chamber, the supply of both is stabilized, and the application of RF power is started when the pressure in the reaction chamber becomes constant.
  • the raw material is gasified by a raw material vaporizer, the supply amount of the raw material gas is 10 to 200 sccm, the supply of helium is 500 sccm via the raw material vaporizer, and 500 sccm is directly supplied to the reaction chamber by another line.
  • moisture or the like is attached to the opening of the barrier insulating film 207 by exposure to the atmosphere, it is degassed by applying heat treatment under reduced pressure at a temperature of about 250 ° C. to 350 ° C. before deposition of the polymer ion conductive layer. It is preferable to keep it.
  • an “alloy of ruthenium and titanium” is formed with a thickness of 10 nm by a co-sputtering method.
  • the ruthenium target and the titanium target exist in the same chamber, and an alloy film is deposited by sputtering at the same time.
  • the applied power to the ruthenium target is 150 W
  • the applied power to the titanium target is 50 W, so that the ruthenium content in the “ruthenium-titanium alloy” is 75 atm%.
  • This ruthenium alloy serves as the upper electrode of the resistance change element in the four-terminal switch.
  • titanium nitride is formed on the ruthenium alloy with a film thickness of 5 nm to 10 nm by reactive sputtering.
  • the power applied to the titanium target is 500 W to 1 kW, and nitrogen gas and argon gas are introduced into the chamber for sputtering.
  • the flow rate ratio of nitrogen and argon is set to 50 atm% or more.
  • the first buffer layer, the rectifying layer, and the second buffer layer shown in the first embodiment are formed on the second electrode 210 as the rectifying element stack 208.
  • amorphous silicon, silicon nitride, and amorphous silicon are formed in this order by plasma CVD in which the substrate temperature is maintained in the range of 350 to 400 ° C.
  • Each film thickness is desirably 5 nm or less.
  • 2 nm of amorphous silicon and 1 nm of silicon nitride are formed.
  • the film formation is preferably performed continuously by switching the gas to be supplied in a state where plasma is generated.
  • silane gas is introduced at 100 to 300 sccm, argon gas is introduced at 1 to 2 slpm, helium gas is introduced at 1 to 2 slpm, and RF power of pressure 300 to 600 Pa and 50 to 200 W is applied to the showerhead. It accumulates in that.
  • hydrogen gas in addition to the above gas into the CVD reactor during film formation, hydrogenation of amorphous silicon can be promoted.
  • Silicon nitride can be formed by introducing silane gas at 30 to 400 sccm and nitrogen gas at 1000 sccm, and applying RF power at a pressure of 600 Pa and 200 W to the showerhead.
  • the silicon nitride of the rectifying layer sandwiches silicon nitride (first silicon nitride layer) in which a tunnel effect is generated by silicon nitride (second silicon nitride layer) having a small band gap.
  • the deposition is performed by adjusting the flow rate of the silane gas.
  • the rectifying layer includes, for example, a silicon nitride (second silicon nitride layer) having a small band gap of 0.25 nm, a silicon nitride (first silicon nitride layer) having a tunnel effect of 0.5 nm, and a silicon nitride having a small band gap (second nitride) (Silicon layer) 0.25 nm stack.
  • Titanium nitride is formed on the rectifying element stack 208 as a third electrode 211 by a reactive sputtering method with a film thickness of 15 nm to 25 nm.
  • the power applied to the titanium target is 500 W to 1 kW, and nitrogen gas and argon gas are introduced into the chamber for sputtering.
  • the ratio of titanium in titanium nitride is set to 50 atm% or more by setting the flow rate of nitrogen and the flow rate of argon to 2: 1.
  • This titanium nitride serves as the second electrode of the rectifying element in the four-terminal switch.
  • a first hard mask film 212 and a second hard mask film 213 are stacked in this order on the third electrode 211.
  • the first hard mask film 212 and the second hard mask film 213 can be formed using a plasma CVD method.
  • the first hard mask film 212 and the second hard mask film 213 are preferably different types of films.
  • the first hard mask film 212 is a silicon nitride film or a silicon carbonitride film
  • the second hard mask film 212 is a second hard mask film.
  • the mask film 213 can be a silicon oxide film.
  • the first hard mask film 212 is preferably made of the same material as a protective insulating film 214 and a barrier insulating film 207 described later.
  • the first hard mask film 212 can be formed by a plasma CVD method.
  • a high-density silicon nitride film or the like by using a mixed gas of SiH 4 / N 2 with high-density plasma.
  • a silicon nitride film is formed with a thickness of 30 nm and a silicon oxide film is formed with a thickness of 100 nm.
  • Step 7 A photoresist 232 for patterning the rectifying element portion of the four-terminal switch is formed on the second hard mask film 213 by lithography.
  • etching film thickness is desirably about 30 nm to 70 nm. Specifically, when the etching film thickness is 60 nm, the remaining film of the second hard mask film 213 at the place where the photoresist 232 is formed is 100 nm, and the second hard mask film 213 at the place where the photoresist 225 is not formed. The remaining film is about 40 nm.
  • Step 9 A photoresist 233 for patterning the four-terminal switch element portion is formed on the processed second hard mask film 213 by lithography.
  • the remaining portion of the second hard mask film 213 is dry-etched using the photoresist 233 as a mask, and then the photoresist 233 is removed using oxygen plasma ashing and an organic stripping solution.
  • the first hard mask film 212 is exposed after the dry etching at a portion where neither the photoresist 232 nor the photoresist 233 is formed.
  • the second hard mask film 213 is processed by two-stage dry etching.
  • the remaining film at the rectifying element portion of the four-terminal switch is 100 nm, and the remaining film other than the rectifying element forming position of the rectifying function four-terminal switch is 40 nm.
  • the remaining film is 0 nm.
  • the portion where the first hard mask film 212 is exposed is desirably not etched by the first hard mask film 212, but may be etched by several nm.
  • Step 11 Using the second hard mask film 213 as a mask, the first hard mask film 212, the third electrode 211, the rectifying element stack 208, the second electrode 210 are transferred in such a manner that the shape of the processed second hard mask film 213 is transferred to the lower layer.
  • the ion conductive layer 209 is continuously dry etched. As a result, a four-terminal switch 222 is formed. In the four-terminal switch formation location, the second hard mask film 213, the first hard mask film 212, and the third electrode 211 remain only in the rectifier element formation location.
  • the third electrode 211 is divided into two at the center to become a third electrode A 211a and a third electrode B 211b (also referred to as the third electrode 211 in the following description for simplification).
  • the second hard mask film 213 may be removed.
  • the second hard mask film 213, the first hard mask film 212, and the third electrode 211 are removed by etching the portion where the rectifying element is not formed in the four-terminal switch formation portion.
  • the portions where the photoresist 232 and the photoresist 233 are not formed in the steps 7 and 9 are removed by etching up to the second electrode 210 and the ion conductive layer 209. After dry etching, the barrier insulating film 207 may be etched as long as it is about several nm.
  • the upper layer of the third electrode 211 and the second electrode 210 is titanium nitride, it can be processed by Cl 2 reactive ion etching (RIE), and the lower layer of the second electrode 210 is an alloy of ruthenium and titanium.
  • RIE processing can be performed with a mixed gas of Cl 2 / O 2 .
  • the rectifying element stack 208 can be processed together with the third electrode 211 and the second electrode 210 by the same Cl 2 -based RIE as the third electrode 211 and the second electrode 210. In the etching of the ion conductive layer 209, it is necessary to stop dry etching on the barrier insulating film 207 on the lower surface.
  • the ion conductive layer 209 is a SIOCH-based polymer film containing silicon, oxygen, carbon, and hydrogen
  • the barrier insulating film 207 is a silicon nitride film or a silicon carbonitride film
  • a CF 4 system or a CF 4 / Cl 2 system is used.
  • RIE can be performed by adjusting the etching conditions with a mixed gas such as CF 4 / Cl 2 / Ar.
  • the variable resistance element portion can be processed without exposing the variable resistance element portion to oxygen plasma ashing for resist removal.
  • the oxidation plasma treatment can be irradiated without depending on the resist peeling time.
  • a protective insulating film 214 (for example, silicon nitride) is formed on the barrier insulating film 207 including the first hard mask film 212, the second hard mask film 213, the third electrode 211, the rectifying element stack 208, the second electrode 210, and the ion conductive layer 209.
  • a film or a silicon carbonitride film (20 nm) is deposited.
  • the protective insulating film 214 can be formed by a plasma CVD method. However, before the film formation, the protective insulating film 214 needs to be maintained under reduced pressure in the reaction chamber. At this time, oxygen is desorbed from the side surface of the ion conductive layer 209 and ion conduction is performed. Layer leakage current may increase.
  • the deposition temperature of the protective insulating film 214 is preferably 400 ° C. or lower. Further, since the film is exposed to a film forming gas under reduced pressure before film formation, it is preferable not to use a reducing gas.
  • a silicon nitride film or the like formed using a high-density plasma with a mixed gas of SiH 4 / N 2 at a substrate temperature of 400 ° C. is preferably used.
  • an interlayer insulating film 215 for example, a silicon oxide film
  • a low dielectric constant film for example, a SiOCH film, a film thickness of 150 nm
  • an interlayer insulating film 217 for example, a silicon oxide film
  • a wiring groove for the second wiring A 218a and the second wiring B 218b and a pilot hole for the via A 219a and the via B 219b are formed, and a dual damascene wiring process is used.
  • a second barrier metal A 220a and a second barrier metal B 220b for example, tantalum nitride / tantalum
  • the formation of the second wiring A 218a, the second wiring B 218b, the via A 219a, and the via B 219b can use the same process as the first wiring formation.
  • the interlayer insulating film 215, the low-k film 216, and the interlayer insulating film 217 can be formed by a plasma CVD method.
  • the interlayer insulating film 215 may be deposited thick, and the interlayer insulating film 215 may be ground and flattened by CMP, so that the interlayer insulating film 215 has a desired thickness.
  • the wiring grooves for the second wiring A 218a and the second wiring B 218b, and the pilot holes for the via A 219a and the via B 219b are patterned by exposure using the same photomask, and are simultaneously etched and formed.
  • the first hard mask film 212 and the second hard mask film 213 are etched and removed when the pilot holes for the via A 219a and the via B 219b are formed.
  • the via A219a and the via B219b are directly connected to the third electrode 211 (the via A219a is connected to the third electrode A211a, and the via B219b is connected to the third electrode B211b).
  • Etching of the wiring groove and the pilot hole is stopped at the third electrode 211 by using a fluorocarbon-based etching gas having a slower etching rate than titanium nitride.
  • a semiconductor device including the four-terminal switch of this embodiment can be obtained by forming an upper wiring layer or forming a terminal or the like as necessary.
  • FIG. 11 is a cross-sectional view schematically showing a configuration example of a switching element that adopts the configuration of “a three-terminal switch with a rectifying function formed inside a multilayer wiring layer” of the third embodiment.
  • This is a device having a three-terminal switch with a rectifying function (hereinafter referred to as a three-terminal switch) 322 inside a multilayer wiring layer on a semiconductor substrate 301.
  • the difference from the second embodiment is that the second wiring 318 is connected to the three-terminal switch 322 with one terminal.
  • the third electrode 311 is not electrically divided.
  • the multilayer wiring layer is formed on the semiconductor substrate 301 with an interlayer insulating film 302, a low-k film 303, an interlayer insulating film 304, a barrier insulating 307, a protective insulating film 314, an interlayer insulating film 315, a low-k film 316, and an interlayer insulating film.
  • An insulating stacked body in which a film 317 and a barrier insulating film 321 are stacked in this order is included.
  • the first wiring A 305a and the first wiring B 305b are embedded in the wiring grooves formed in the interlayer insulating film 304 and the low-k film 303 via the first barrier metal A 306a and the first barrier metal B 306b. .
  • the second wiring A 318a, the second wiring B 318b, and the second wiring C 318c are embedded in the wiring grooves formed in the interlayer insulating film 317 and the low-k film 316, and the interlayer insulating film 315, the protective insulating film 314 and a via hole formed in the hard mask film 312, the via 319 is embedded, the second wiring 318 and the via 319 are integrated, and the second wiring 318 and the via 319 have a side surface or a bottom surface that is second. Covered with a barrier metal 320.
  • the material and function of each component are the same as in the second embodiment, and a description thereof is omitted.
  • FIG. 14 is a circuit diagram illustrating a configuration example of a switching element (three-terminal switch) including the rectifying element of the present embodiment.
  • the switching element includes a rectifying element 621 corresponding to the rectifying element shown in FIG. 1 and two resistance change elements 631 and 632.
  • the switching element corresponds to the three-terminal switch 322 shown in FIG.
  • reference numerals 611 to 614 denote terminals, respectively, and three terminals of terminals 611, 613, and 614 are connected to each wiring of the multilayer wiring layer to constitute a three-terminal switch.
  • the two resistance change elements 631 and 632 are connected to two terminals, respectively.
  • the resistance change element 631 is connected to the terminals 611 and 612, and the resistance change element 632 is connected to the terminals 612 and 613.
  • the active electrode of the resistance change element 631 is a terminal 611, and the active electrode of the resistance change element 632 is a terminal 613.
  • the terminal 611 is the first wiring A 305a, and the terminal 613 is the first wiring B 305b.
  • the inactive electrode of the resistance change element 631 and the inactive electrode of the resistance change element 632 are referred to as a terminal 612.
  • the second electrode 310 serves as the terminal 612. Of the first electrode and the second electrode of the rectifying element 621, one electrode is connected to the terminal 612 and the other electrode is connected to the terminal 614.
  • the current control of the two variable resistance elements is performed by one rectifying element, and the operational effects are the same as those described in the first embodiment.
  • Step 7 A photoresist 432 for patterning the rectifying element portion of the three-terminal switch is formed on the second hard mask film 413 by lithography.
  • the photoresist 432 is formed over the entire rectifying element portion because it is not necessary to electrically isolate the third electrode 411.
  • etching film thickness is desirably about 30 nm to 70 nm. Specifically, when the etching film thickness is 60 nm, the remaining film of the second hard mask film 413 where the photoresist 423 is formed is 100 nm, and the second hard mask film 413 where the photoresist 425 is not formed. The remaining film is about 40 nm.
  • Step 9 A photoresist 433 for patterning the three-terminal switch element portion is formed on the processed second hard mask film 413 by lithography.
  • the remaining portion of the second hard mask film 413 is dry-etched using the photoresist 433 as a mask, and then the photoresist 433 is removed using oxygen plasma ashing and an organic stripping solution.
  • the first hard mask film 412 is exposed after the dry etching at a portion where neither the photoresist 432 nor the photoresist 433 is formed.
  • the second hard mask film 413 is processed by two-stage dry etching.
  • the remaining film at the rectifying element portion of the three-terminal switch is 100 nm, and the remaining film other than the rectifying element forming position of the rectifying function four-terminal switch is 40 nm.
  • the remaining film is 0 nm.
  • the portion where the first hard mask film 412 is exposed is desirably not etched by the first hard mask film 412, but may be etched by several nm.
  • Step 11 Using the second hard mask film 413 as a mask, the first hard mask film 412, the third electrode 411, the rectifying element stack 408, the second electrode 410 are transferred in such a manner that the shape of the processed second hard mask film 413 is transferred to the lower layer.
  • the three-terminal switch 322 is formed by continuously dry-etching the ion conductive layer 409. At the three-terminal switch formation location, the second hard mask film 413, the first hard mask film 412 and the third electrode 411 remain only at the rectifier element formation location. The second hard mask film 413 may be removed.
  • the second hard mask film 413, the first hard mask film 412, and the third electrode 411 are removed by etching at the three-terminal switch forming portion where the rectifying element is not formed.
  • the portions where the photoresist 432 and the photoresist 433 are not formed in Step 7 and Step 9 are removed by etching up to the second electrode 410 and the ion conductive layer 409. After dry etching, the barrier insulating film 407 may be etched as long as it is about several nm.
  • the upper layer of the third electrode 411 and the second electrode 410 is titanium nitride, it can be processed by Cl 2 RIE, and when the lower layer of the second electrode 410 is an alloy of ruthenium and titanium, Cl RIE processing can be performed with a mixed gas of 2 / O 2 .
  • the rectifying element stack 408 can be processed together with the third electrode 411 and the second electrode 410 by the same Cl 2 RIE as the third electrode 411 and the second electrode 410. In the etching of the ion conductive layer 409, it is necessary to stop dry etching on the barrier insulating film 407 on the lower surface.
  • the ion conductive layer 409 is a SIOCH-based polymer film containing silicon, oxygen, carbon, and hydrogen
  • the barrier insulating film 407 is a silicon nitride film or a silicon carbonitride film
  • a CF 4 system or a CF 4 / Cl 2 system is used.
  • RIE can be performed by adjusting the etching conditions with a mixed gas such as CF 4 / Cl 2 / Ar.
  • the variable resistance element portion can be processed without exposing the variable resistance element portion to oxygen plasma ashing for resist removal.
  • the oxidation plasma treatment can be irradiated without depending on the resist peeling time.
  • a protective insulating film 414 (eg, silicon nitride) is formed on the barrier insulating film 407 including the first hard mask film 412, the second hard mask film 413, the third electrode 211, the rectifying element stack 408, the second electrode 410, and the ion conductive layer 409.
  • a film or a silicon carbonitride film (20 nm) is deposited.
  • the protective insulating film 414 can be formed by a plasma CVD method, it is necessary to maintain under reduced pressure in the reaction chamber before film formation. At this time, oxygen is desorbed from the side surface of the ion conductive layer 409 and ion conduction Layer leakage current may increase.
  • the deposition temperature of the protective insulating film 414 is preferably 400 ° C. or lower. Further, since the film is exposed to a film forming gas under reduced pressure before film formation, it is preferable not to use a reducing gas. For example, it is preferable to use a silicon nitride film or the like formed by using a mixed gas of SiH 4 / N 2 with a high-density plasma at a substrate temperature of 400 ° C.
  • an interlayer insulating film 415 for example, a silicon oxide film
  • a low dielectric constant film for example, a SiOCH film, film thickness of 150 nm
  • an interlayer insulating film 417 for example, a silicon oxide film
  • a wiring groove for the second wiring 418 and a pilot hole for the via 419 are formed, and a dual damascene wiring process is used to form the wiring groove and the pilot hole.
  • a second wiring 418 (for example, copper) and a via 419 (for example, copper) are simultaneously formed through a second barrier metal 420 (for example, tantalum nitride / tantalum), and then, on the interlayer insulating film 417 including the via 419.
  • a barrier insulating film 421 (for example, a silicon nitride film) is deposited.
  • the second wiring 418 and the via 419 can be formed using a process similar to that for forming the first wiring.
  • the interlayer insulating film 415, the low-k film 416, and the interlayer insulating film 417 can be formed by a plasma CVD method.
  • the interlayer insulating film 415 may be deposited thickly, and the interlayer insulating film 415 may be cut and planarized by CMP so that the interlayer insulating film 415 has a desired thickness.
  • a wiring groove for the second wiring 418 and a pilot hole for the via 219 are patterned by exposure using the same photomask, and are simultaneously etched and formed.
  • the first hard mask film 412 and the second hard mask film 413 are etched and removed when forming a pilot hole for the via 419.
  • the via 419 is directly connected to the third electrode 411. Etching of the wiring groove and the pilot hole is stopped at the third electrode 411 by using a fluorocarbon-based etching gas having a slower etching rate than titanium nitride.
  • a rectifying device having a structure in which a first electrode, a first buffer layer, a rectifying layer, a second buffer layer, and a second electrode are stacked in this order,
  • the rectifying layer is composed of a first silicon nitride layer having a high nitrogen content and a second silicon nitride layer having a nitrogen content lower than that of the first silicon nitride layer,
  • the rectifying element wherein the second silicon nitride layer is in contact with the first buffer layer and the second buffer layer, and the first silicon nitride layer is sandwiched between the second silicon nitride layers.
  • [Appendix 4] The first electrode and the second electrode are made of titanium or tantalum nitride, 4. The rectifying device according to any one of appendices 1 to 3, wherein the nitrogen content in the nitride is 50 atomic% or less.
  • a switching element provided in a signal path of a logic circuit, Having one or more rectifying elements and two variable resistance elements; The switching element, wherein the rectifying element is the rectifying element according to any one of appendices 1 to 4.
  • the switching element wherein the rectifying element is the rectifying element according to any one of appendices 1 to 4.
  • the switching element is a four-terminal switch formed in a multilayer wiring layer, Two first electrodes exposing a part of each of the two first wirings formed under the four-terminal switch; A variable resistance layer extending between the two lower electrodes; A second electrode on the variable resistance layer; A rectifying device stack comprising the first buffer layer, the rectifying layer and the second buffer layer of the rectifying device on the second electrode; Two independent third electrodes on the rectifier stack; Two second wirings formed in an upper layer of the four-terminal switch and connected to each of the two third electrodes;
  • the switching element is a three-terminal switch formed inside a multilayer wiring layer, Two first electrodes exposing a part of each of the two first wirings formed under the three-terminal switch; A variable resistance layer extending between the two lower electrodes; A second electrode on the variable resistance layer; A rectifying device stack comprising the first buffer layer, the rectifying layer and the second buffer layer of the rectifying device on the second electrode; A third electrode on the rectifying device stack; A second wiring formed in an upper layer of the three-terminal switch and connected to the third electrode;
  • the resistance change element includes an ion conductive layer that conducts metal ions according to an electric field, and the ion conductive layer includes a polymer film containing at least silicon, oxygen, carbon, and hydrogen.
  • the switching element according to item 1. [Appendix 11] The switching element according to appendix 10, wherein the second electrode on the variable resistance layer includes a ruthenium alloy layer that serves as an upper electrode of the variable resistance element and a metal nitride layer that serves as a lower electrode of the rectifying element.
  • [Appendix 12] A method of manufacturing a rectifying device according to any one of appendices 1 to 4, Including a step of forming the rectifying layer by a plasma CVD method, When forming the first silicon nitride layer, the flow rate of silane gas introduced into the chamber is 5% or less of the flow rate of nitrogen gas, When forming the second silicon nitride layer, the flow rate of the silane gas introduced into the chamber is 30% or more of the flow rate of the nitrogen gas.
  • the manufacturing method characterized by the above-mentioned.
  • the first buffer layer and the second buffer layer are amorphous silicon formed by a plasma CVD method, and the first buffer layer, the rectifying layer, and the second buffer layer are continuously formed without being exposed to the atmosphere.
  • the resistance change element according to the present invention can be used as a nonvolatile switching element, and in particular, the present invention can be suitably used as a nonvolatile switching element constituting an electronic device such as a programmable logic and a memory.

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Abstract

誤書き込み及び誤動作を防止し、セレクトトランジスタを代替する整流素子を提供し、該整流素子を搭載した、信頼性に優れ、低面積かつ低消費電力を有する不揮発スイッチを用いた書き換え可能な半導体装置は、第一電極１１、第一バッファ層１４、整流層１３、第二バッファ層１５及び第二電極１２の積層構造を備え、整流層１３は窒素含有率が高い（５０原子％以上）第一窒化シリコン層１６と、窒素含有率が第一窒化シリコン層１６より低い（５０原子％以下）第二窒化シリコン層１７で構成されており、第一及び第二バッファ層（１４，１５）に第二窒化シリコン層１７が接し、第二窒化シリコン層１７の間に第一窒化シリコン層１６が挟まれていることを特徴とする。

Description

整流素子及び該整流素子を有するスイッチング素子
　本発明は、整流素子及び該整流素子と抵抗変化素子を搭載するスイッチング素子に関する。
　プログラマブルロジックの機能を多様化し、電子機器などへの実装を推進して行くためには、ロジックセル間を相互に結線するスイッチのサイズを小さくし、そのオン抵抗を小さくすることが必要となる。金属イオンの伝導するイオン伝導層内における金属の析出を利用したスイッチング素子は、従来の半導体スイッチよりもサイズが小さく、オン抵抗が小さいことが知られている。このようなスイッチング素子には、特許文献１に開示された２端子スイッチと、特許文献２に開示された３端子スイッチとがある。２端子スイッチは、金属イオンを供給する第１電極とイオンを供給しない第２電極でイオン伝導層を挟んだ構造をしている。両電極間はイオン伝導層中での金属架橋の形成・消滅によってスイッチングする。２端子スイッチは、構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダーまで小さく加工可能である。３端子スイッチは、２つの２端子スイッチの第２電極を一体化した構造で、高い信頼性が確保される。
　イオン伝導層としては、シリコン、酸素、炭素を主成分としたポーラスポリマーが望ましい。ポーラスポリマーイオン伝導層は、金属架橋が形成されても絶縁破壊電圧を高く保つことが出来るため、動作信頼性に優れている（特許文献３）。
　また、スイッチング素子をプログラマブルロジックの配線切り替えスイッチとして搭載するためには、スイッチング素子の小型化による高密度化、及び作製工程を簡略化する必要がある。最先端の半導体装置の配線材料は主に銅で構成されており、銅配線内にスイッチング素子を効率的に形成する手法が望まれている。金属イオン移動と電気化学反応とを利用したスイッチング素子を半導体装置へ集積化する技術について、２端子スイッチは特許文献４に、３端子スイッチは特許文献５に開示されている。それによると、半導体基板上の銅配線とスイッチ素子の第１電極を兼用する技術が記載されている。このような構造を用いれば、第１電極を新たに形成するための工程が削減できる。そのため、第１電極を作成するためのマスクは不要となり、抵抗変化素子を作製するために追加すべきフォトマスク（ＰＲ）数は２枚とできる。この際、銅配線上に直接イオン伝導層（第２イオン伝導層）を成膜すると、銅配線表面が酸化しリーク電流が大きくなるため、銅配線とイオン伝導層の間に酸化犠牲層として機能する金属薄膜を挟む。金属薄膜はイオン伝導層に含まれる酸素によって酸化され、イオン伝導層の一部（第１イオン伝導層）となる。犠牲酸化層を構成する金属は銅との界面で合金層を形成し、電圧印加によって金属架橋を形成した際に金属架橋中に当該金属が取り込まれる。非特許文献１では、金属架橋中に拡散した当該金属によって架橋の熱安定性が向上することで保持耐性（リテンション）が改善することが開示されている。その際、当該金属が金属架橋内に取り込まれていることでジュール熱の発生効率が向上するため、オンからオフへの遷移時に必要な電流が増加しない。
　プログラマブルロジックの配線切り替えスイッチは配線と配線の交点にスイッチ素子を配置したクロスバースイッチ構造が適用される。クロスバースイッチ構造においては、信号伝達時のスニーク電流の抑制、及び、選択（プログラム）時の電流制限のため、セレクトトランジスタがスイッチごとに少なくとも一つ必要となるが、トランジスタの面積が大きく、スイッチを小型化したメリットが生かせないという課題があった。そこで、非特許文献２では双極性（バイポーラ）整流素子を３端子スイッチ上に配置した構造が開示されている。３端子スイッチのプログラムは整流素子を通して行われ、書き込み時の電流は整流素子の到達電流により制限される。また、整流素子によって３端子素子の制御端子を介した隣接素子へのスニーク電流が抑制され、誤書き込みを防止する。ただし、クロスバースイッチ構造の行・列において、それぞれ一か所以上の書き込みを行うと、別の隣接素子が誤書き込みされるため、マルチファンアウト（Multiple Fan-out(ＦＯ)）できない課題があった。その課題を解決するために、非特許文献２ではさらに２つの双極性整流素子を３端子スイッチの上に配置する構造を提案している。本構造では３端子スイッチよりも面積の小さい２つの整流素子によって、スニーク電流抑制及び電流制限を可能とし、３端子スイッチを構成する２つの２端子スイッチそれぞれに１つずつ整流素子を配置することで、マルチファンアウトも可能となる。非特許文献２における整流素子の構成は窒化された金属電極、非晶質シリコン、窒化シリコンで構成される。
特表２００２－５３６８４０号公報 特許５７９０６６０号公報 特許５６９２０８５号公報 特許５３８２００１号公報 特許５７９４２３１号公報
ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ（アイ・イー・イー・イー　トランズアクション　オン　エレクトロン　デバイス）、６０巻、３５３４ページ～３５４０ページ、２０１３年 ＩＥＥＥ　ＴＥＣＨＮＩＣＡＬ　ＤＩＧＥＳＴ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　ＭＥＥＴＩＮＧ　２０１５（アイ・イー・イー・イー　テクニカル　ダイジェスト　インターナショナル　エレクトロン　デバイシズ　ミーティング　２０１５）、２．５．１ページ～２．５．４ページ、２０１５年
　整流素子を搭載した不揮発スイッチ構造において、整流素子にはスイッチング電圧が印加された際にスイッチ特性をオンに遷移させる十分な電流が流れ、信号伝達時の動作電圧が印加された際にオンに遷移したスイッチング素子を経由した電流パス、いわゆるスニーク電流を抑制できる十分な高抵抗状態を実現する非線形的な整流特性が必要となる。従来の整流素子の整流特性では、プログラマブルロジックの配線切替スイッチのセレクトトランジスタに代替可能な整流特性として依然として改善の余地を有していた。
　本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、誤書き込み及び誤動作を防止し、セレクトトランジスタを代替する整流素子を提供し、該整流素子を搭載した、信頼性に優れ、小面積かつ低消費電力を有する不揮発スイッチを用いた書き換え可能な半導体装置を提供することを目的とする。
　本発明の一態様によれば、
　第一電極、第一バッファ層、整流層、第二バッファ層及び第二電極の順で積層した構造を備える整流素子であって、
　前記整流層は、窒素含有率の高い第一窒化シリコン層と、窒素含有率が第一窒化シリコン層よりも低い第二窒化シリコン層で構成されており、
　前記第一バッファ層及び前記第二バッファ層に前記第二窒化シリコン層が接し、前記第二窒化シリコン層の間に前記第一窒化シリコン層が挟まれている、ことを特徴とする整流素子が提供される。
　また、本発明の別の形態によれば、
　論理回路の信号経路中に設けられたスイッチング素子であって、
　１つ以上の整流素子と、２つの抵抗変化素子を有し、
　該整流素子は、上記の整流素子であることを特徴とするスイッチング素子、が提供される。
　本発明によれば、整流素子のオン電流を増加させることができる。この結果、該整流素子を備えたスイッチング素子は、高信頼性が期待できるオン抵抗に書き込むことができる。また、該整流素子はオフ状態を高抵抗に保つことができ、動作時及び書き込み時のスニーク電流を抑制できる。このため、低オン抵抗で高信頼性化が可能なスイッチング素子を搭載した論理（プログラマブル）回路が実現でき、高信頼性を有する小面積・低消費電力かつ低コストなプログラマブルロジックを提供できる。
第１の実施形態の整流素子の一構成例を示す断面模式図である。 第１の実施形態の整流素子の非晶質シリコン成膜時の水素ガス流量と整流素子のオン電流の関係を示した図である。 第１の実施形態の整流素子の窒化シリコン成膜時のシランガス流量と整流素子のオンオフ比の関係を示した図である。 第１の実施形態の整流素子の電流電圧特性を示した模式図である。 図５Ａは第１の実施形態の整流素子における窒化チタン電極成膜時の窒素ガス流量を変えた場合の電流電圧特性図、図５Ｂは非晶質シリコン成膜時の水素ガス流量を変えた場合の電流電圧特性図及び図５Ｃは第１の実施形態の多層整流層と従来の単層整流層を用いた整流素子の電流電圧特性を比較した図である。 第２の実施形態の多層配線中への整流機能付４端子スイッチの一構成例を示す断面模式図である。 図６Ａにおけるスイッチング素子の拡大断面図である。 第２の実施形態における、実施態様１の整流機能付４端子スイッチの第１配線－第２電極間の電流電圧特性を示した模式図である。 図４と図７の電流電圧特性を重ね合わせた図である。 第２の実施形態における、実施態様１の整流機能付４端子スイッチの第１配線－第３電極間の電流電圧特性を示した模式図である。 第２の実施形態における、実施態様２の多層配線中への整流機能付４端子スイッチの製造工程を示す断面模式図である。 第２の実施形態における、実施態様２の多層配線中への整流機能付４端子スイッチの製造工程を示す断面模式図である。 第２の実施形態における、実施態様２の多層配線中への整流機能付４端子スイッチの製造工程を示す断面模式図である。 第３の実施形態の多層配線中への整流機能付３端子スイッチの一構成例を示す断面模式図である。 図１１Ａにおけるスイッチング素子の拡大断面図である。 第３の実施形態、実施態様３の多層配線中への整流機能付３端子スイッチの製造工程を示す断面模式図である。 第２の実施形態に示す整流機能付４端子スイッチの回路図である。 第３の実施形態に示す整流機能付３端子スイッチの回路図である。
　［第１の実施形態］
　第１の実施形態の「整流素子」の構成について説明する。図１は、第１の実施形態の「整流素子」の一構成例を示す断面模式図である。
　整流素子は、第一電極１１と、第一電極１１に接している第一バッファ層１４と、第一バッファ層１４に接した整流層１３と、整流層１３に接した第二バッファ層１５と、第二バッファ層１５に接した第二電極１２とを有する構成である。第一バッファ層１４、第二バッファ層１５、整流層１３は高抵抗膜であり、第一電極１１と第二電極１２間に電圧を印加することで、整流素子の電導状態を非線形性的に変化させることができる。整流素子の電導状態を第一バッファ層１４及び第二バッファ層１５の挿入によって、好適に変化させることができ、優れた整流特性が得られるようになる。
　第一電極１１及び第二電極１２は金属の窒化物で構成される。特に大気中にて安定であり、酸化被膜を作り難く、酸素や銅イオンに対してバリア性を有するチタン、タンタルの窒化物が好ましい。第一電極１１と第一バッファ層１４の界面に第一電極１１の酸化被膜が、第二電極１２と第二バッファ層１５との界面に第二電極１２の酸化被膜が存在すると、整流素子のオン電流の減少、酸化被膜の欠陥を起因とした絶縁破壊電圧の劣化が生じる。
　第一電極１１及び第二電極１２の形成には、スパッタリング法を用いることが望ましい。スパッタリング法を用いて金属窒化物を成膜する場合、窒素とアルゴンの混合ガスのプラズマを用いて金属ターゲットを蒸発させるリアクティブスパッタ法を用いることが好ましい。金属ターゲットより蒸発した金属は窒素と反応し、金属窒化物となって基板上に成膜される。スパッタリング法で成膜する際、窒素ガスに対するアルゴンガスの割合（流量比）を５０％以上にすることが望ましい。特にチタンでは、窒素ガスに対するアルゴンガスの割合を５０％以上とすることで、窒化チタン中の窒素の割合を５０原子％以下にできる。窒化チタンの窒素含有量が増加すると、比抵抗が増加し、電極と第一及び第二バッファ層である非晶質シリコン間におけるコンタクト抵抗が高くなる。金属窒化物で構成された電極において、窒素含有量を下げることでコンタクト抵抗が低減し、整流素子のオン時の電流が増加し、好適な整流特性に寄与する。第一電極１１及び第二電極１２の膜厚は５ｎｍ以上が望ましく、例えば１０ｎｍ成膜する。
　第一バッファ層１４及び第二バッファ層１５は整流層１３と第一電極１１及び第二電極１２間とのバンドオフセットを緩和し、オン時の導電性を向上する目的で形成される。そのため、好適なバッファ層の構成としては、第一バッファ層１４及び第二バッファ層１５の仕事関数は、第一電極１１及び第二電極１２の仕事関数よりも大きいことが好ましい。加えて、第一バッファ層１４及び第二バッファ層１５の仕事関数は整流層１３の仕事関数より小さいことが好ましい。この構成とすることによって、低電圧印加の電流を低く抑えることができるようになる。
　第一バッファ層１４及び第二バッファ層１５は非晶質シリコンで構成され、シランを原料ガスに用いたプラズマＣＶＤ法で堆積することができる。例えば、基板温度が３５０～４００℃の範囲に保持された３００ｍｍウェハ用平行平板プラズマＣＶＤリアクターに、シラン（ＳｉＨ４）ガスを１００～３００ｓｃｃｍ導入し、アルゴン（Ａｒ）ガスを１～２ｓｌｐｍ、ヘリウム（Ｈｅ）ガスを１～２ｓｌｐｍの範囲で導入し、圧力３００～６００Ｐａ、５０～２００ＷのＲＦ電力をシャワーヘッドに印加することで非晶質シリコン膜を５ｎｍ堆積する。成膜時にＣＶＤリアクターに前記ガスに加えて水素ガスを導入することで非晶質シリコンの水素化を促進できる。非晶質シリコンはシリコン同士の共有結合が切れたダングリングボンドが発生しやすい。ダングリングボンドの一部はシランの水素で終端されるものの、終端されていないダングリングボンドは深いトラップ準位を形成する可能性がある。このトラップにキャリアが捕捉されるとオン電流の一部が制限される。ダングリングボンドの水素終端化を促進し、深いトラップ準位が減少することでホッピング伝導が容易になるとオン電流が向上する。図２は非晶質シリコン中の水素量の効果について、ＣＶＤ成膜時における水素ガスの流量による非晶質シリコンのみの電流電圧特性への影響を示している。水素ガス流量を増加させるとオン電流が増加する。
　整流層１３は窒化シリコンで構成される。窒化シリコンの形成には、シランと窒素（Ｎ２）ガスを用いたプラズマＣＶＤ法で堆積することができる。例えば、基板温度が３５０～４００℃の範囲に保持された平行平板プラズマＣＶＤリアクターに、シランガスを３０～４００ｓｃｃｍ、窒素ガスを１０００ｓｃｃｍ導入し、圧力６００Ｐａ、２００ＷのＲＦ電力をシャワーヘッドに印加することで窒化シリコン膜を８ｎｍ堆積することができる。
　整流層１３は整流素子の整流特性を担う層であり、低電圧印加時は絶縁性、高電圧印加時は導電性を示す。高電圧印加時はトンネル効果によって導電性が発現するため、トンネル効果が発生する窒化シリコン膜は薄膜であることが望ましい。一方、整流層は薄膜化しすぎるとリーク電流が増加するため、トンネル効果が発生する窒化シリコン膜の比抵抗は高いことが望ましい。しかしながら、窒化シリコン膜の比抵抗を高くすると、第一及び第二バッファ層とのバンドオフセットが大きくなると高電圧印加時にオン電流の一部を制限してしまう。そこで、本発明では、トンネル効果が発生する窒化シリコン膜とバッファ層との間にバンドオフセットを緩和する層を設ける。つまり、本発明に係る整流層は、窒素含有率を高くして比抵抗を高めた第一窒化シリコン層１６と、窒素含有率が第一窒化シリコン層１６よりも低くして、第一窒化シリコン層１６よりもバッファ層とのバンドギャップを小さくした第二窒化シリコン層を用いる。第一バッファ層及び第二バッファ層に第二窒化シリコン層１７が接し、第二窒化シリコン層１７の間に第一窒化シリコン層１６が挟まれた構成とする。トンネル効果が発生する第一窒化シリコン層１６は窒素含有率が５０原子％以上であることが好ましい。Ｓｉ３Ｎ４で表されるストイキオメトリーに近い値（約５７原子％）を有する膜がより好ましい。第二窒化シリコン層１７のバンドギャップの調整は、第二窒化シリコン層中の窒素含有率を第一窒化シリコン層よりも低くすることによって行う。第二窒化シリコン層１７の窒素含有率は５０原子％以下であることが好ましい。なお、第一窒化シリコン層１６の窒素含有率が５０原子％である時、第二窒化シリコン層１７の窒素含有率は５０原子％未満である。具体的には、プラズマＣＶＤ法で整流層を堆積する際に、第一窒化シリコン層１６の成膜時はＣＶＤリアクターに導入するシランのガス流量を窒素ガスの流量の５％以下とし、第二窒化シリコン層１７の成膜時はシランのガス流量を窒素ガスの流量の３０％以上とする。例えば、窒素ガスの流量は１０００ｓｃｃｍとすると、第一窒化シリコン層１６の成膜時のシランガス流量は３０ｓｃｃｍ～５０ｓｃｃｍ程度とし、第二窒化シリコン層１７の成膜時のシランガス流量を３００ｓｃｃｍから４００ｓｃｃｍ程度とする。この結果、第一窒化シリコン層１６中の窒素含有率を５０原子％以上にでき、第二窒化シリコン層１７中の窒素含有率を５０原子％以下にできる。図３は窒化シリコンの窒素含有率の効果について、ＣＶＤ成膜時におけるシランガスの流量による窒化シリコンのみの電流電圧特性への影響を示している。電極は窒素ガスを２０ｓｃｃｍ導入した窒化チタンを用いた。シランガス流量を減少させるとオフ時リーク電流が抑制され、オンオフ比が増加する。第一窒化シリコン層１６の膜厚は例えば４ｎｍ、第二窒化シリコン層１７の膜厚は例えば、それぞれ２ｎｍずつとする。なお、整流層１３を構成する窒化シリコンにおける窒素含有率は段階的に変化させても良いが、連続的に変化させても良い。また、第一窒化シリコン層１６及び第二窒化シリコン層１７それぞれにおいても窒素含有率に勾配を有してもよい。いずれの場合も、膜厚方向の窒素含有率が５０原子％を境として高窒素含有率側を第一窒化シリコン層１６、低窒素含有率側を第二窒化シリコン層１７と見なすことができる。
　第一バッファ層１４、整流層１３、第二バッファ層１５の成膜は大気暴露せず、ＣＶＤリアクター内で連続的に成膜を行うことが好ましい。
　本実施形態の整流素子の駆動方法を図４に従って説明する。図４に整流素子の電流電圧特性の概念図を示す。
　第一電極１１と第二電極１２間に電圧を印加すると、第一バッファ層１４、整流層１３、第二バッファ層１５を介した非線形的、かつ正負極で対称な電流電圧特性を示す。低電圧領域では高抵抗を示す一方、印加電圧の増加に伴って指数関数的に電流が増加する。抵抗変化は不揮発に保たれず、電圧印加を止めると揮発的に直ちに低抵抗状態は解除される。
（実施態様１）
　上記第１の実施形態に記載した「整流素子」の効果について、図５に従って説明する。また、素子構成の説明については図１に記載の用語に従って説明する。
　図５に整流素子の電流電圧特性を示す。第一電極１１を接地し、第二電極１２に負電圧を印加すると、第一バッファ層１４、整流層１３、第二バッファ層１５を介した非線形な電流電圧特性を示す。
　図５Ａは窒化チタン電極における窒素の効果について、スパッタリング成膜時における窒素ガス流量による電流電圧特性への影響を示している。窒素ガス流量を１００ｓｃｃｍから５分の１の２０ｓｃｃｍとすることで、オフ時のリーク電流（０．２５Ｖ時）を増加させることなく、オン電流（２Ｖ時）は１．４倍、オンオフ比は４．２倍となった。
　図５Ｂはバッファ層である非晶質シリコンへの水素の添加の効果について、ＣＶＤ成膜時における水素ガスの流量による電流電圧特性への影響を示している。電極は窒素ガスを１００ｓｃｃｍ導入した窒化チタンを用いた。水素ガスを導入することでオフ時のリーク電流（０．２５Ｖ時）を増加させることなく、オン電流（２Ｖ時）は７．８倍、オンオフ比は２４倍となった。
　図５Ｃは本発明の第一窒化シリコン層１６と第二窒化シリコン層１７の積層の効果について、従来の単一な窒化シリコン層を用いた整流素子と電流電圧特性を比較している。従来の整流層にはＣＶＤリアクター内にシランガスを２００ｓｃｃｍ、窒素ガスを１０００ｓｃｃｍ導入して成膜した窒化シリコンを用いている。電極には図５Ａで検討した窒素ガスを２０ｓｃｃｍ導入した窒化チタンを用いた。本発明の構成の整流層を用いることで、従来の整流素子よりもオフ時のリーク電流（０．２５Ｖ時）を増加させることなく、オン電流（２Ｖ時）は２．９倍、オンオフ比は３．４倍となった。
　電極である窒化チタンの窒素含有率を低くしても、窒化チタン中のチタンが非晶質シリコン中に拡散すると図５Ａの効果は劣化する。また、第一窒化シリコン層１６の窒素含有率を高くしても、非晶質シリコン中に窒素が拡散すると、図５Ｃの効果は劣化する。一方、非晶質シリコン中においてダングリングボンドの水素終端化が進むと、非晶質シリコン中の欠陥が減少し窒化チタン中のチタンや窒化シリコン中の窒素が拡散しにくくなる。すなわち、窒化チタン中の窒素組成の低減、非晶質シリコンの水素化、窒化シリコン膜の組成制御の効果が合わさるによって、オン電流及びオンオフ比の増加が達成される。
　［第２の実施形態］
　第２の実施形態の「多層配線層内部に形成した整流機能付４端子スイッチ」の構成について説明する。図６Ａは、第２の実施形態の「多層配線層内部に形成した整流機能付４端子スイッチ」の構成を採用するスイッチング素子の一構成例を示す断面模式図であり、図６Ｂは、スイッチング素子の拡大断面図である。半導体基板１０１上の多層配線層の内部に整流機能付４端子スイッチ（以下、「４端子スイッチ」）１２２を有する装置である。当該４端子スイッチ１２２は、２つの整流素子と２つの抵抗変化素子を含むものである。
　多層配線層は、半導体基板１０１上にて、層間絶縁膜１０２、Ｌｏｗ－ｋ膜１０３、層間絶縁膜１０４、バリア絶縁膜１０７、保護絶縁膜１１４、層間絶縁膜１１５、Ｌｏｗ－ｋ膜１１６、層間絶縁膜１１７、及びバリア絶縁膜１２１の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜１０４及びＬｏｗ－ｋ膜１０３に形成された配線溝に第１バリアメタルＡ１０６ａ、第１バリアメタルＢ１０６ｂを介して第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂが埋め込まれている。多層配線層は、層間絶縁膜１１７及びＬｏｗ－ｋ膜１１６に形成された配線溝に第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂが埋め込まれており、層間絶縁膜１１５、保護絶縁膜１１４、第２ハードマスク膜１１３及び第１ハードマスク膜１１２に形成された下穴にビアＡ１１９ａ、ビアＢ１１９ｂが埋め込まれている。第２配線Ａ１１８ａとビアＡ１１９ａ、第２配線Ｂ１１８ｂとビアＢ１１９ｂが一体となっており、第２配線Ａ１１８ａとビアＡ１１９ａ、第２配線Ｂ１１８ｂとビアＢ１１９ｂの側面乃至底面が第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂによって覆われている。
　多層配線層は、バリア絶縁膜１０７に形成された開口部にて、第１電極となる第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂ、第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂに挟まれた層間絶縁膜１０４、バリア絶縁膜１０７の開口部の壁面、乃至バリア絶縁膜１０７上に、イオン伝導層１０９、第２電極１１０、整流素子スタック１０８、及び第３電極１１１の順に積層した４端子スイッチ１２２が形成されており、第３電極１１１上に第１ハードマスク膜１１２及び第２ハードマスク膜１１３が形成されており、イオン伝導層１０９、第２電極１１０、整流素子スタック１０８、第３電極１１１、第１ハードマスク膜１１２及び第２ハードマスク膜１１３の積層体の上面乃至側面が保護絶縁膜１１４で覆われている。
　第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂの一部を、４端子スイッチ１２２の下部電極とすることで、工程数を簡略化しながら、電極抵抗を下げることができる。通常の銅ダマシン配線プロセスに追加工程として、少なくとも３ＰＲのマスクセットを作成するだけで、４端子スイッチ１２２を同じ配線層内に搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができるようになる。
　４端子スイッチ１２２は、バリア絶縁膜１０７に形成された開口部の領域にて、イオン伝導層１０９と第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂが直接接しており、イオン伝導層１０９の一部を構成する金属が第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂに拡散し、合金層を形成している。
　４端子スイッチ１２２は、第２電極１１０上に整流素子スタック１０８を有し、整流素子スタック１０８は上面で第３電極１１１に接している。第３電極１１１は２つの領域にエッチングによって電気的に分離されている（図６Ｂの第３電極Ａ１１１ａと第３電極Ｂ１１１ｂ）。この際、整流素子スタック１０８は第３電極１１１と同じく２つに分離されていても良いし、分離されていなくても良い。第３電極１１１上には第３電極１１１と同じく分離された第１ハードマスク膜１１２及び第２ハードマスク膜１１３が残っている。第２ハードマスク膜１１３は残っていなくても良い。４端子スイッチ１２２は、第３電極１１１上にてビアＡ１１９ａ及びビアＢ１１９ｂと第３電極１１１とが第２バリアメタルＡ１２０ａ及び第２バリアメタルＢ１２０ｂを介して電気的に接続されている。４端子スイッチ１２２は、整流素子スタック１０８を介して、第２電極１１０と第１配線Ａ１０５ａ間に電圧の印加、あるいは電流を流すことで、オン／オフの制御を行い、例えば、イオン伝導層１０９への第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂを形成する金属から供給される金属イオンの電界拡散を利用して、オン／オフの制御を行う。この際、整流素子スタック１０８における電流によってオン抵抗が決まる。
　半導体基板１０１は、半導体素子が形成された基板である。半導体基板１０１には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。層間絶縁膜１０２は、半導体基板１０１上に形成された絶縁膜である。
　層間絶縁膜１０２には、例えば、酸化シリコン膜、ＳｉＯＣ膜等を用いることができる。層間絶縁膜１０２は、複数の絶縁膜を積層したものであってもよい。
　Ｌｏｗ－ｋ膜１０３は、酸化シリコン膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いる。層間絶縁膜１０２、１０４間に介在した誘電率の低い絶縁膜である。Ｌｏｗ－ｋ膜１０３には、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを埋め込むための配線溝が形成されており、当該配線溝に第１バリアメタルＡ１０６ａ、第１バリアメタルＢ１０６ｂを介して第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂが埋め込まれている。
　層間絶縁膜１０４は、Ｌｏｗ－ｋ膜１０３上に形成された絶縁膜である。層間絶縁膜１０４には、例えば、酸化シリコン膜、ＳｉＯＣ膜等を用いることができる。層間絶縁膜１０４は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１０４には、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを埋め込むための配線溝が形成されており、当該配線溝に第１バリアメタルＡ１０６ａ、第１バリアメタルＢ１０６ｂを介して第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂが埋め込まれている。
　第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂは、層間絶縁膜１０４及びＬｏｗ－ｋ膜１０３に形成された配線溝に第１バリアメタルＡ１０６ａ及び第１バリアメタルＢ１０６ｂを介して埋め込まれた配線である。第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂは、４端子スイッチ１２２の下部電極を兼ね、イオン伝導層１０９と直接接している。イオン伝導層Ａ１０９ａの上面は第２電極１１０に直接接している。第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂを構成する金属には、イオン伝導層１０９において拡散、イオン伝導可能な金属が用いられ、例えば、銅等を用いることができる。第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂを構成する金属（例えば、銅）は、アルミニウムと合金化されていてもよい。
　第１バリアメタルＡ１０６ａ、第１バリアメタルＢ１０６ｂは、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属が層間絶縁膜１０４や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。第１バリアメタルＡ１０６ａ、第１バリアメタルＢ１０６ｂには、例えば、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂが銅を主成分とする金属材料からなる場合には、タンタル、窒化タンタル、窒化チタン、炭窒化タングステンのような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
　バリア絶縁膜１０７は、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを含む層間絶縁膜１０４上に形成され、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属（例えば、銅）の酸化を防いだり、層間絶縁膜１１５中への第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属の拡散を防いだり、第３電極１１１、整流素子スタック１０８、第２電極１１０、イオン伝導層１０９の加工時にエッチングストップ層としての役割を有する。バリア絶縁膜１０７には、例えば、ＳｉＣ膜、炭窒化シリコン膜、窒化シリコン膜、及びそれらの積層構造等を用いることができる。バリア絶縁膜１０７は、保護絶縁膜１１４及び第１ハードマスク膜１１２と同一材料であることが好ましい。
　イオン伝導層１０９は、抵抗が変化する膜（抵抗変化層）である。第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂ（下部電極）を形成する金属から生成される金属イオンの作用（拡散、イオン伝導など）により、抵抗が変化する材料を用いることができる。オン状態へのスイッチングに伴う抵抗変化を、金属イオンの還元による金属の析出によって行う場合には、イオン伝導可能な膜が用いられる。抵抗変化素子の抵抗変化層は、電界に従って金属イオンを伝導するイオン伝導層に限定されず、不揮発性の抵抗変化を保持できるものであれば良い。
　イオン伝導層１０９は第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂに接する金属酸化物のイオン伝導層と、第２電極１１０に接するポリマーのイオン伝導層で構成することができる。
　ポリマーのイオン伝導層は、プラズマＣＶＤ法を用いて形成することができる。原料の環状有機シロキサンとキャリアガスであるヘリウムを反応室内に流入し、両者の供給が安定化し、反応室の圧力が一定になったところでＲＦ電力の印加を開始する。原料は、原料気化器を経由してガス化し、その供給量は１０～２００ｓｃｃｍとすることができる。また、ヘリウムの供給は原料気化器経由で５００ｓｃｃｍ供給することができる。
　金属酸化物のイオン伝導層は、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属が、ポリマーのイオン伝導層を堆積している間の加熱やプラズマでポリマーのイオン伝導層中に拡散することを防止する役割と、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂが酸化され、ポリマーのイオン伝導層への拡散が促進されやすくなることを防止する役割がある。金属酸化物のイオン伝導層を形成する金属、例えば、ジルコニウム、ハフニウム、アルミニウム、チタンが使用できる。金属酸化物のイオン伝導層は、構成する金属の膜を成膜後にポリマーのイオン伝導層の成膜チャンバー内で減圧下において酸素雰囲気に曝され、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン等の金属酸化物となり、イオン伝導層１０９の一部となる。金属酸化物のイオン伝導層を形成する金属膜の最適膜厚は０．５～１ｎｍである。金属酸化物のイオン伝導層の形成に使用する金属膜は、積層膜であっても、単層膜であっても良い。金属酸化物のイオン伝導層の形成に使用する金属膜の成膜はスパッタリングで行うことが好ましい。スパッタリングによりエネルギーを得た金属原子またはイオンは第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂに突入、拡散し、合金層を形成する。
　イオン伝導層１０９は、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂ、第１配線Ａ１０５ａ及び第１配線Ｂ１０５ｂに挟まれた層間絶縁膜１０４、バリア絶縁膜１０７の開口部に形成されているテーパ面、バリア絶縁膜１０７のテーパ面乃至バリア絶縁膜１０７上に形成されている。
　第２電極１１０は、４端子スイッチ１２２における抵抗変化素子の上部電極であり、イオン伝導層１０９と直接接している。第２電極１１０には、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属よりもイオン化しにくく、イオン伝導層１０９において拡散、イオン伝導しにくい金属であるルテニウムと、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属と密着性の良い第１の金属、例えばチタン、タンタル、ジルコニウム、ハフニウム、アルミニウムなどとの合金（ルテニウム合金という）を使用する。ルテニウムに添加される第１の金属は、金属から金属イオンを生成する過程（酸化過程）の標準生成ギブズエネルギーがルテニウムよりも負方向に大きい金属を選択することが望ましい。金属から金属イオンを生成する過程（酸化過程）の標準生成ギブズエネルギーがルテニウムより負方向に大きいチタン、タンタル、ジルコニウム、ハフニウム、アルミニウムは、ルテニウムに比べて化学反応が自発的に起こりやすいため、反応性が高い。このため、第２電極１１０において、ルテニウムと合金化することで、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属で形成された金属架橋との密着性が向上する。一方、ルテニウムを含まないチタン、タンタル、ジルコニウム、ハフニウム、アルミニウムなどの第１の金属のみでは、反応性が高くなってしまい、「オフ」状態に遷移しなくなる。「オン」状態から「オフ」状態への遷移は、金属架橋の酸化反応（溶解反応）によって進行するが、第２電極１１０を構成する金属が、その金属から金属イオンを生成する過程（酸化過程）の標準生成ギブズエネルギーが負方向に第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属よりも大きくなった場合、第１配線Ａ１０５ａ、第１配線Ｂ１０５ｂを形成する金属で形成された金属架橋の酸化反応よりも第２電極１１０を構成する金属の酸化反応が進行するため、「オフ」状態に遷移できなくなる。このため、第２電極１１０を構成する金属の形成に使用する金属材料は、金属から金属イオンを生成する過程（酸化過程）の標準生成ギブズエネルギーが銅よりも負方向に小さいルテニウムとの合金とする必要がある。さらに、第２電極１１０を構成する金属に金属架橋の成分である銅が混入すると、標準ギブズエネルギーが負方向に大きい金属を添加した効果が薄れるため、ルテニウムに添加する第１の金属は銅及び銅イオンに対してバリア性のある材料が好ましい。例えば、タンタル、チタンなどである。一方、添加する第１の金属の量は多いほど、「オン」状態が安定化することがわかっており、５原子％の添加によっても安定性が向上することがわかっている。特に第１の金属をチタンとした場合にオフへの遷移とオン状態の安定性に優れている。特に第２電極１１０を構成する金属をルテニウムとチタンの合金とし、チタンの含有率を１０原子％以上４０原子％以下とすることが好ましく、２０原子％～３０原子％の範囲とすることがより好ましい。該ルテニウム合金における、ルテニウムの含有比率は、６０原子％以上９０原子％以下が好ましく、７０原子％～８０原子％の範囲がより好ましい。
　ルテニウム合金の形成には、スパッタリング法を用いることが望ましい。スパッタリング法を用いて合金を成膜する場合、ルテニウムと第１の金属との合金ターゲットを用いる方法、ルテニウムターゲットと第１の金属のターゲットを同一チャンバー内で同時にスパッタリングするコスパッタ法、予め第１の金属の薄膜を形成し、その上に、スパッタリング法を用いてルテニウムを成膜し、衝突原子のエネルギーで合金化するインターミキシング法がある。コスパッタ法及びインターミキシング法を用いると、合金の組成を任意に変えることができる。インターミキシング法を採用する際には、ルテニウムの成膜を完了した後に、混合状態の「平坦化」のため、４００℃以下での熱処理を加えることが好ましい。
　第２電極１１０は２層構造であることが望ましい。イオン伝導層１０９と接する第２電極１１０がルテニウム合金とすると、整流素子スタック１０８に接する側は整流素子の下部電極（第一電極１１及び第二電極１２の一方）となる。そのため、第１の実施形態で説明したように、金属の窒化物で構成することが好ましい。特に大気中にて安定で、酸化被膜を作り難く、酸素や銅イオンに対してバリア性を有するチタン、タンタルの窒化物が好ましい。酸化被膜が存在すると、整流素子のオン電流の減少、酸化被膜の欠陥を起因とした絶縁破壊電圧の劣化が生じる。窒化チタン、窒化タンタルはルテニウム合金の成膜から大気暴露せずに、ルテニウム合金層の上層にスパッタリング成膜する真空一貫で成膜することができる。窒化する場合はチャンバー内に窒素を導入し、リアクティブスパッタリング法により窒化物を成膜する。スパッタリング法を用いて窒化チタン、窒化タンタルを成膜する場合、窒素とアルゴンの混合ガスのプラズマを用いて金属ターゲットを蒸発させるリアクティブスパッタ法を用いることが好ましい。金属ターゲットより蒸発した金属は窒素と反応し、金属窒化物となって基板上に成膜される。スパッタリング法で成膜する際、窒素ガスに対するアルゴンガスの割合を５０％以上にすることが望ましい。特にチタンでは、窒素ガスに対するアルゴンガスの割合を５０％以上とすることで、窒化チタン中の窒素の割合を５０％以下にできる。窒化チタンの窒素含有量が増加すると、比抵抗が増加し、電極と非晶質シリコン間におけるコンタクト抵抗が高くなる。窒化された金属で構成された電極において、窒素含有量を下げることでコンタクト抵抗が低減し、整流素子のオン時の電流が増加し、好適な整流特性に寄与する。
　整流素子スタック１０８は双極性の整流効果を有する層であり、印加電圧に対して電流が非線形性的に増加する特徴を有する。整流素子スタック１０８は第１の実施形態で説明した第一バッファ層である非晶質シリコン、整流層である窒化シリコン、第二バッファ層である非晶質シリコンの積層とすることで、優れた非線形性が生じる。
　第３電極１１１は整流素子の上部電極（第一電極１１及び第二電極１２の他方）となる電極で、金属の窒化物で構成される。第３電極１１１も第１の実施形態で説明した第一電極１１及び第二電極１２に準じて形成できる。
　第１ハードマスク膜１１２は、第３電極１１１、第２電極１１０、整流素子スタック１０８、イオン伝導層１０９をエッチングする際のハードマスク膜兼パッシベーション膜となる膜である。第１ハードマスク膜１１２には、例えば、窒化シリコン膜やシリコン酸化膜等、それらの積層を用いることができる。ハードマスク膜１１２は、後述する保護絶縁膜１１４、及びバリア絶縁膜１０７と同一材料を含むことが好ましい。
　第２ハードマスク膜１１３は、第３電極１１１、第２電極１１０、整流素子スタック１０８、イオン伝導層１０９をエッチングする際のハードマスク膜となる膜である。第２ハードマスク膜１１３には、例えば、窒化シリコン膜やシリコン酸化膜等、それらの積層を用いることができる。
　整流素子付４端子スイッチ１２２を形成するために、バリア絶縁膜１０７上にイオン伝導層１０９、第２電極１１０、整流素子スタック１０８、第３電極１１１、第１ハードマスク膜１１２、第２ハードマスク膜１１３を成膜する。その後、２回のパターニングとエッチングを経て形成した第２ハードマスク１１３形状を整流素子付４端子スイッチ１２２部に転写する要領で、２つの整流素子を１回のエッチング工程で分離して第２電極１１０上に形成している。２回のパターニングのうち、初めのパターニングで整流素子スタック１０８を残す領域のレジストを残し、第２ハードマスク１１３の膜厚の一部を加工する。具体的には６０％程度を加工する。その後、２回目のパターニングで整流スタック１０８を残す領域を含む、整流素子付４端子スイッチ１２２を形成する領域のレジストを残し、第２ハードマスク１１３の膜厚の残りを加工する。
　保護絶縁膜１１４は、整流素子付４端子スイッチ１２２にダメージを与えることなく、さらにイオン伝導層１０９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１１４には、例えば、窒化シリコン膜、炭窒化シリコン膜等を用いることができる。保護絶縁膜１１４は、第１ハードマスク膜１１２及びバリア絶縁膜１０７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１１４とバリア絶縁膜１０７及び第１ハードマスク膜１１２とが一体化して、界面の密着性が向上し、整流素子付４端子スイッチ１２２をより保護することができるようになる。
　層間絶縁膜１１５は、保護絶縁膜１１４上に形成された絶縁膜である。層間絶縁膜１１５には、例えば、酸化シリコン膜、ＳｉＯＣ膜等を用いることができる。層間絶縁膜１１５は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１１５は、層間絶縁膜１１７と同一材料としてもよい。層間絶縁膜１１５には、ビアＡ１１９ａ、ビアＢ１１９ｂを埋め込むための下穴が形成されており、当該下穴に第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂを介してビアＡ１１９ａ、ビアＢ１１９ｂが埋め込まれている。
　Ｌｏｗ－ｋ膜１１６は、酸化シリコン膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いる。層間絶縁膜１１５、１１７間に介在した誘電率の低い絶縁膜である。Ｌｏｗ－ｋ膜１１６には、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂを埋め込むための配線溝が形成されており、当該配線溝に第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂを介して第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂが埋め込まれている。
　層間絶縁膜１１７は、Ｌｏｗ－ｋ膜１１６上に形成された絶縁膜である。層間絶縁膜１１７には、例えば、酸化シリコン膜、ＳｉＯＣ膜、酸化シリコン膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１１７は、層間絶縁膜１１５と同一材料としてもよい。層間絶縁膜１１７には、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂを埋め込むための配線溝が形成されており、当該配線溝に第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂを介して第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂが埋め込まれている。
　第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂは、層間絶縁膜１１７及びＬｏｗ－ｋ膜１１６に形成された配線溝に第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂを介して埋め込まれた配線である。第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂは、ビアＡ１１９ａ、ビアＢ１１９ｂと一体になっている。ビアＡ１１９ａ、ビアＢ１１９ｂは、層間絶縁膜１１５、及び保護絶縁膜１１４、ビアＡ１１９ａ、ビアＢ１１９ｂについては第１ハードマスク膜１１２及び第２ハードマスク膜１１３に形成された下穴に第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂを介して埋め込まれている。ビアＡ１１９ａ及びビアＢ１１９ｂは、第２バリアメタルＡ１２０ａ及び第２バリアメタルＢ１２０ｂを介して第３電極１１１と電気的に接続されている。第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂ及びビアＡ１１９ａ、ビアＢ１１９ｂには、例えば、銅を用いることができる。
　第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂは、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂ（ビアＡ１１９ａ、ビアＢ１１９ｂを含む）を形成する金属が層間絶縁膜１１５、１１７や下層へ拡散することを防止するために、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂ、ビアＡ１１９ａ、ビアＢ１１９ｂの側面乃至底面を被覆する、バリア性を有する導電性膜である。第２バリアメタルＡ１２０ａ、第２バリアメタルＢ１２０ｂには、例えば、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂ、ビアＡ１１９ａ、ビアＢ１１９ｂが銅を主成分とする金属元素からなる場合には、タンタル、窒化タンタル、窒化チタン、炭窒化タングステンのような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
　バリア絶縁膜１２１は、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂを含む層間絶縁膜１１７上に形成され、第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂ、を形成する金属（例えば、銅）の酸化を防ぐ、また、上層への第２配線Ａ１１８ａ、第２配線Ｂ１１８ｂを形成する金属の拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜１２１には、例えば、炭窒化シリコン膜、窒化シリコン膜、及びそれらの積層構造等を用いることができる。
　図１３は、本実施形態の整流素子を備えるスイッチング素子（整流機能付４端子スイッチ）の一構成例を説明する回路図である。図１３に示すように、本スイッチング素子は、図１に示す整流素子に相当する２つの整流素子５２１、５２２と、２つの抵抗変化素子５３１、５３２とを有する。また、当該スイッチング素子は、図６Ａ，Ｂに示す４端子スイッチ１２２に相当する。また、図１３において、５１１～５１６はそれぞれ端子を示し、端子５１１、５１４、５１５、５１６の４端子が多層配線層の各配線に接続されることで、４端子スイッチを構成している。２つの抵抗変化素子５３１、５３２は、それぞれ２つの端子に接続されている。すなわち、抵抗変化素子５３１は端子５１１と５１２に、抵抗変化素子５３２は端子５１３と５１４に接続されている。抵抗変化素子は金属イオンを放出してイオン伝導層中に金属架橋を形成し得る活性電極と、金属イオンを放出しない不活性電極とを有する。抵抗変化素子５３１の活性電極を端子５１１とし、抵抗変化素子５３２の活性電極を端子５１４とする。図６においては、端子５１１は第１配線Ａ１０５ａ、端子５１４は第１配線Ｂ１０５ｂである。抵抗変化素子５３１の不活性電極を端子５１２、抵抗変化素子５３２の不活性電極を端子５１３とする。端子５１２と５１３は互いに接続されている。図６においては、第２電極１１０が互いに接続された端子５１２と５１３となる。整流素子５２１と５２２のそれぞれの第一電極または第二電極のうち、一方の電極が、それぞれ端子５１２と５１３に接続され、他方の電極がそれぞれ端子５１５と５１６に接続される。図６における第３電極Ａ１１１ａを端子５１５、第３電極Ｂ１１１ｂを端子５１６とする。
　（実施態様１）
　上記第２の実施形態に記載してある「多層配線層内部に形成した整流機能付４端子スイッチ」の効果について、図４及び、図７乃至図９に従って説明する。また、素子構成の説明については図６又は図１３に記載の用語に従って説明する。
　第２電極１１０（端子５１３）と第３電極Ｂ１１１ｂ（端子５１６）間に電圧を印加すると、整流素子５２１では、図４に示すような非線形的、かつ正負極で対称な電流電圧特性を示す。低電圧領域では高抵抗を示す一方、印加電圧の増加に伴って指数関数的に電流が増加する。抵抗変化は不揮発に保たれず、電圧印加を止めると揮発的に直ちに低抵抗状態は解除される。
　図７に４端子スイッチ１２２を構成する不揮発素子（抵抗変化素子５３１）の、電流電圧特性の概念図を示す。第２電極１１０（端子５１２）を接地し、第１配線Ａ１０５ａ（端子５１１）に正電圧を印加すると、第１配線Ａ１０５ａを構成する金属（銅）が電気化学反応でイオン化し、イオン伝導層１０９中に注入される。注入された金属イオンは第２電極１１０側までマイグレーションし、電子を受け取ることで金属架橋としてイオン伝導層１０９内にて析出する。金属架橋によって第２電極１１０と第１配線Ａ１０５ａ間が接続されると、図７のＶ３において低抵抗状態（オン）に遷移する。一方、第１配線Ａ１０５ａに負電圧を印加すると金属架橋が溶解反応で金属イオン化し、第１配線Ａ１０５ａに回収されることで、図７の－Ｖ３にて高抵抗状態（オフ）に遷移する。抵抗変化は電圧印加を止めても不揮発的に保たれる。
　図８及び図９に４端子スイッチ１２２における第１配線Ａ１０５ａ（端子５１１）とビアＢ１１９ｂに接する第３電極Ｂ１１１ｂ（端子５１６）間における電流電圧特性の概念図を示す。図１３に示すように、４端子スイッチにおける不揮発素子（抵抗変化素子５３１、５３２）の電流制限は整流素子５２１、５２２にて行われる。このため、４端子スイッチの電流電圧特性は、図４と図７の電流電圧特性を合わせた特性を示す。図８に図４（破線）及び図７（実線）の特性を重ねて示す。ビアＢ１１９ｂに接する第３電極Ｂ１１１ｂ（端子５１６）を接地し、第１配線Ａ１０５ａ（端子５１１）に正電圧を印加すると、図４と図７の電流電圧特性が交差するＶ２までは高抵抗な整流素子の電流電圧特性を示す。このためオフ状態の読み取り電圧であるＶ１では高抵抗状態が保たれ、スニーク電流が抑制できる。Ｖ２から第１配線Ａ１０５ａ（端子５１１）と第２電極１１０（端子５１２）間のイオン伝導層１０９が低抵抗に遷移するＶ３までは高抵抗な不揮発素子（抵抗変化素子５３１）の電流電圧特性を示すが、第１配線Ａ１０５ａ（端子５１１）と第２電極１１０（端子５１２）間が低抵抗に遷移した後は整流素子（５２２）の電流電圧特性を示す。一方、第１配線Ａ１０５ａに負電圧を印加すると、まずは第１配線Ａ１０５ａと第２電極１１０（端子５１２）間が高抵抗に遷移する－Ｖ３までは整流素子（５２２）の電流電圧特性を示し、また－Ｖ３から図４と図７の電流電圧特性が交差する－Ｖ２までは不揮発スイッチ（抵抗変化素子５３１）の電流電圧特性を示すが、－Ｖ２から０Ｖまでは高抵抗な整流素子（５２２）の電流電圧特性を示す。図９に４端子スイッチ１２２における第１配線Ａ１０５ａとビアＢ１１９ｂに接する第３電極１１１間における電流電圧特性を示す。４端子スイッチ１２２における第１配線Ｂ１０５ｂ（端子５１４）とビアＡ１１９ａに接する第３電極Ａ１１１ａ（端子５１５）間においても、上記と同様の電流電圧特性を示す。
　図１３に示すスイッチング素子が論理回路の信号経路に設けられた場合、端子５１１と５１４のうち、一方の端子が信号の入力端子としての役割を果たし、他方の端子が信号の出力端子としての役割を果たす。また、端子５１５、５１６は、抵抗変化素子５３１、５３２をオン状態またはオフ状態にプログラミングするための制御端子としての役割を果たす。
　端子５１１と端子５１６との間に電圧を印加した場合を考える。このとき、端子５１１と端子５１６との間に印加された電圧は、抵抗変化素子５３１と整流素子５２２とで電圧分配される。例えば、より小さい制御電圧で抵抗変化素子５３１の抵抗状態をオフ状態からオン状態（低抵抗状態）へ遷移させる（プログラミングする）ためには、印加した制御電圧の大半が抵抗変化素子に印加されることが好ましい。具体的には、図６のビアＢ１１９ｂに接する第３電極Ｂ１１１ｂ（端子５１６）をグラウンドに接地し、第１配線Ａ１０５ａ（端子５１１）に閾値電圧（セット電圧）以上の正電圧を印加する。一方、抵抗変化素子５３１をオン状態からオフ状態（高抵抗状態）へ遷移させる場合、第１配線Ａ１０５ａ（端子５１１）をグラウンドに接地し、ビアＢ１１９ｂに接する第３電極Ｂ１１１ｂ（端子５１６）に閾値電圧（リセット電圧）以上の正電圧を印加する。端子５１４と端子５１５との間に電圧を印加する場合も同様である。
　以上の説明では、クロスバースイッチ構成として説明しているが、本実施形態の４端子スイッチはクロスバースイッチ構成に限定されるものではない。
（実施態様２）
　上記第２の実施形態に記載する、「多層配線層内部に形成した整流機能付４端子スイッチ」を形成した半導体装置の製造プロセス、特に、「整流機能付４端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成する工程について図１０を用いて説明する。
（工程１）
　半導体基板２０１（例えば、半導体素子が形成された基板）上に層間絶縁膜２０２（例えば、酸化シリコン膜、膜厚５００ｎｍ）を堆積し、その後、層間絶縁膜２０２にＬｏｗ－ｋ膜２０３として比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜、膜厚１５０ｎｍ）を堆積し、その後、Ｌｏｗ－ｋ膜２０３上に層間絶縁膜２０４（例えば、酸化シリコン膜、膜厚１００ｎｍ）を堆積する。層間絶縁膜２０２、２０４、Ｌｏｗ－ｋ膜２０３は、プラズマＣＶＤ法によって形成することができる。続いて、リソグラフィー法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜２０４及びＬｏｗ－ｋ膜２０３に配線溝（当該断面では２つの溝）を形成する。その後、当該配線溝に第１バリアメタル膜（例えば、窒化タンタル／タンタル、膜厚５ｎｍ／５ｎｍ）を介して第１配線材料（例えば、銅）を埋め込む。例えば、ＰＶＤ法によって窒化タンタル／タンタルの積層膜を形成し、ＰＶＤ法による銅シード（不図示）の形成後、電解めっき法によって銅を配線溝内に埋設し、１５０℃以上の温度で熱処理処理後、ＣＭＰ法によって配線溝内以外の余剰の銅及び第１バリアメタル膜を除去することで、一方の溝に第１バリアメタルＡ２０６ａを介して第１配線Ａ２０５ａ、他方の溝に第１バリアメタルＢ２０６ｂを介して第１配線Ｂ２０５ｂを形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ（Chemical Mechanical Polishing）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う。
（工程２）
　第１配線Ａ２０５ａ、第１配線Ｂ２０５ｂを含む層間絶縁膜２０４上にバリア絶縁膜２０７（例えば、窒化シリコン膜もしくは炭窒化シリコン膜、膜厚３０ｎｍ）を形成する。ここで、バリア絶縁膜２０７は、プラズマＣＶＤ法によって形成することができる。バリア絶縁膜２０７の膜厚は、１０ｎｍ～５０ｎｍ程度であることが好ましい。
（工程３）
　バリア絶縁膜２０７上にハードマスク膜２３１（例えば、酸化シリコン膜、膜厚４０ｎｍ）を形成する。このとき、ハードマスク膜２３１は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜２０７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜２３１には、例えば、酸化シリコン膜の他に、シリコン窒化膜、窒化チタン膜、チタン膜、タンタル膜、窒化タンタル膜等を用いることができ、窒化シリコン膜／酸化シリコン膜の積層体を用いることができる。ハードマスク膜２３１上にフォトレジスト（図示せず）を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜２３１に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを除去する。このとき、ドライエッチングは必ずしもバリア絶縁膜２０７の上面で停止している必要はなく、バリア絶縁膜２０７を一部エッチングしてその内部にまで到達していてもよい。
（工程４）
　ハードマスク膜２３１をマスクとして、ハードマスク膜２３１の開口部から露出するバリア絶縁膜２０７をエッチバック（ドライエッチング）することにより、バリア絶縁膜２０７に開口部を形成して、バリア絶縁膜２０７の開口部から第１配線Ａ２０５ａ、第１配線Ｂ２０５ｂの一部を露出させ、その後、窒素及びアルゴンの混合ガスを用いたプラズマに曝すことで、第１配線Ａ２０５ａ、第１配線Ｂ２０５ｂの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する。バリア絶縁膜２０７のエッチバックでは、反応性ドライエッチングを用いることで、バリア絶縁膜２０７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフッ化炭素を含むガスを用いることができる。ハードマスク膜２３１は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。第１配線は対向する内側端部からそれぞれ５ｎｍから５０ｎｍ程度露出させることが好ましい。バリア絶縁膜２０７に形成する開口部の形状は、特に限定されず、円形、矩形等いずれの形状でも良い。
（工程５）
　第１配線Ａ２０５ａ、第１配線Ｂ２０５ｂを含むバリア絶縁膜２０７上にイオン伝導層２０９を形成する。まず、１ｎｍのジルコニウムをスパッタリング法で堆積する。ジルコニウムはポリマーイオン伝導層成膜時に酸化され、イオン伝導層２０９の一部を形成する。この際、第１配線Ａ２０５ａ、第１配線Ｂ２０５ｂのイオン伝導層２０９に接している箇所にジルコニウムが拡散し、合金層が自己整合的に形成される。さらに、３５０℃の温度で真空環境下にてアニールを行うことで、合金層の厚さを厚くすることができる。アニールは２分程度が好ましい。さらに、ポリマーイオン伝導層としてシリコン、酸素、炭素、水素を含むＳＩＯＣＨ系ポリマー膜をプラズマＣＶＤによって形成する。原料の環状有機シロキサンとキャリアガスであるヘリウムを反応室内に導入し、両者の供給が安定化し、反応室の圧力が一定になったところでＲＦ電力の印加を開始する。原料は原料気化器でガス化し、原料ガスの供給量は１０～２００ｓｃｃｍ、ヘリウムの供給は原料気化器経由で５００ｓｃｃｍ、別ラインで反応室に直接５００ｓｃｃｍ供給する。バリア絶縁膜２０７の開口部は大気暴露によって水分などが付着しているため、ポリマーイオン伝導層の堆積前に２５０℃から３５０℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。
　イオン伝導層２０９上に第２電極２１０の下層として、「ルテニウムとチタンの合金」を１０ｎｍの膜厚でコスパッタ法にて形成する。この際、ルテニウムターゲットとチタンターゲットは同一チャンバー内に存在し、同時にスパッタリングすることで合金膜を堆積する。この際、ルテニウムターゲットへの印加パワーを１５０Ｗ、チタンターゲットへの印加パワーを５０Ｗとすることで、「ルテニウムとチタンの合金」中のルテニウムの含有率を７５ａｔｍ％とする。このルテニウム合金は４端子スイッチにおける抵抗変化素子の上部電極となる。また、第２電極２１０の上層としてルテニウム合金上に窒化チタンを５ｎｍ～１０ｎｍの膜厚でリアクティブスパッタ法にて形成する。この際、チタンターゲットへの印加パワーを５００Ｗ～１ｋＷとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。窒素とアルゴンの流量比を２：１とすることで、窒化チタン中のチタンの割合を５０ａｔｍ％以上とする。
　第２電極２１０上に整流素子スタック２０８として、第１の実施形態に示した第一バッファ層、整流層、第二バッファ層を形成する。具体的には、非晶質シリコン、窒化シリコン、非晶質シリコンをこの順に基板温度が３５０～４００℃の範囲に保持されたプラズマＣＶＤによって成膜する。それぞれの膜厚は５ｎｍ以下が望ましい。例えば非晶質シリコンを２ｎｍ、窒化シリコンを１ｎｍ成膜する。成膜はプラズマを生起した状態で投入するガスを切り替えることで、連続的に成膜することが好ましい。非晶質シリコンは、シランガスを１００～３００ｓｃｃｍ導入し、アルゴンガスを１～２ｓｌｐｍ、ヘリウムガスを１～２ｓｌｐｍの範囲で導入し、圧力３００～６００Ｐａ、５０～２００ＷのＲＦ電力をシャワーヘッドに印加することで堆積する。成膜時にＣＶＤリアクターに前記ガスに加えて水素ガスを導入することで非晶質シリコンの水素化を促進できる。窒化シリコンの形成には、シランガスを３０～４００ｓｃｃｍ、窒素ガスを１０００ｓｃｃｍ導入し、圧力６００Ｐａ、２００ＷのＲＦ電力をシャワーヘッドに印加することで堆積することができる。第１の実施形態で説明したように、整流層の窒化シリコンは、バンドギャップの小さい窒化シリコン（第二窒化シリコン層）でトンネル効果が発生する窒化シリコン（第一窒化シリコン層）を挟み込むように、シランガスの流量を調節して堆積する。整流層は、例えばバンドギャップの小さい窒化シリコン（第二窒化シリコン層）０．２５ｎｍ、トンネル効果が発生する窒化シリコン（第一窒化シリコン層）０．５ｎｍ、バンドギャップの小さい窒化シリコン（第二窒化シリコン層）０．２５ｎｍの積層とする。
　整流素子スタック２０８上に第３電極２１１として、窒化チタンを１５ｎｍ～２５ｎｍの膜厚でリアクティブスパッタ法にて形成する。この際、チタンターゲットへの印加パワーを５００Ｗ～１ｋＷとし、窒素ガスとアルゴンガスをチャンバー内に導入してスパッタリングする。この際、窒素の流量とアルゴンの流量を２：１とすることで、窒化チタン中のチタンの割合を５０ａｔｍ％以上とする。この窒化チタンは、４端子スイッチにおける整流素子の第２電極となる。
（工程６）
　第３電極２１１上に第１ハードマスク膜２１２及び第２ハードマスク膜２１３をこの順に積層する。第１ハードマスク膜２１２及び第２ハードマスク膜２１３は、プラズマＣＶＤ法を用いて成膜することができる。また、第１ハードマスク膜２１２と第２ハードマスク膜２１３とは、異なる種類の膜であることが好ましく、例えば、第１ハードマスク膜２１２を窒化シリコン膜もしくは炭窒化シリコン膜とし、第２ハードマスク膜２１３を酸化シリコン膜とすることができる。このとき、第１ハードマスク膜２１２は、後述する保護絶縁膜２１４、及びバリア絶縁膜２０７と同一材料であることが好ましい。また、第１ハードマスク膜２１２は、プラズマＣＶＤ法によって形成することができるが、例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、高密度な窒化シリコン膜などを用いることが好ましい。例えば、窒化シリコン膜を３０ｎｍ、酸化シリコン膜を１００ｎｍの膜厚でそれぞれ成膜する。
（工程７）
　第２ハードマスク膜２１３上に４端子スイッチの整流素子部をパターニングするためのフォトレジスト２３２をリソグラフィー法により形成する。
（工程８）
　フォトレジスト２３２をマスクとして、第２ハードマスク膜２１３の一部をドライエッチングし、その後、酸素プラズマアッシングと、有機剥離液を用いてフォトレジスト２３２を除去する。フォトレジスト２３２が形成されていない箇所はエッチングにより膜厚が目減りし、フォトレジスト２３２が形成されている箇所は目減りしない。エッチング膜厚は３０ｎｍ～７０ｎｍ程度が望ましい。具体的にはエッチング膜厚を６０ｎｍとすると、フォトレジスト２３２が形成されている箇所の第２ハードマスク膜２１３の残膜は１００ｎｍ、フォトレジスト２２５が形成されていない箇所の第２ハードマスク膜２１３の残膜は４０ｎｍ程度となる。
（工程９）
　加工された第２ハードマスク膜２１３上に４端子スイッチ素子部をパターニングするためのフォトレジスト２３３をリソグラフィー法により形成する。
（工程１０）
　フォトレジスト２３３をマスクとして、第２ハードマスク膜２１３の残りをドライエッチングし、その後、酸素プラズマアッシングと、有機剥離液を用いてフォトレジスト２３３を除去する。フォトレジスト２３２及びフォトレジスト２３３の両者とも形成されなかった箇所はドライエッチング後に第１ハードマスク膜２１２が露出している。第２ハードマスク膜２１３は２段階のドライエッチングで加工されており、４端子スイッチの整流素子部の箇所の残膜は１００ｎｍ、整流機能付４端子スイッチの整流素子形成箇所以外の残膜は４０ｎｍ、それ以外の残膜は０ｎｍである。第１ハードマスク膜２１２が露出している箇所は、第１ハードマスク膜２１２がドライエッチングされていないことが望ましいが、数ｎｍ程度エッチングされていても良い。
（工程１１）
　第２ハードマスク膜２１３をマスクとし、加工された第２ハードマスク膜２１３の形状を下層に転写する要領で、第１ハードマスク膜２１２、第３電極２１１、整流素子スタック２０８、第２電極２１０、イオン伝導層２０９を連続的にドライエッチングする。この結果、４端子スイッチ２２２が形成される。４端子スイッチ形成箇所では、整流素子形成箇所のみ第２ハードマスク膜２１３、第１ハードマスク膜２１２、第３電極２１１が残っている。なお、第３電極２１１は、中央で２つに分割されて、第３電極Ａ２１１ａと第３電極Ｂ２１１ｂとなっている（以降の説明においても簡略化のため第３電極２１１という）。第２ハードマスク膜２１３は除去されていても良い。４端子スイッチ形成箇所の整流素子が形成されない箇所は、第２ハードマスク膜２１３、第１ハードマスク膜２１２、第３電極２１１がエッチングされて除去される。工程７及び工程９でフォトレジスト２３２及びフォトレジスト２３３が形成されなかった箇所は第２電極２１０及びイオン伝導層２０９までエッチングで除去されている。ドライエッチング後、バリア絶縁膜２０７は数ｎｍ程度であればエッチングされていても良い。
　例えば、第３電極２１１及び第２電極２１０の上層が窒化チタンの場合にはＣｌ２系のリアクティブイオンエッチング（ＲＩＥ）で加工することができ、第２電極２１０の下層がルテニウムとチタンの合金の場合には、Ｃｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。整流素子スタック２０８は、第３電極２１１及び第２電極２１０と同じＣｌ２系のＲＩＥで、第３電極２１１及び第２電極２１０と共に加工できる。また、イオン伝導層２０９のエッチングでは、下面のバリア絶縁膜２０７上でドライエッチングを停止させる必要がある。イオン伝導層２０９がシリコン、酸素、炭素、水素を含むＳＩＯＣＨ系ポリマー膜であり、バリア絶縁膜２０７が窒化シリコン膜や炭窒化シリコン膜である場合には、ＣＦ４系、ＣＦ４／Ｃｌ２系、ＣＦ４／Ｃｌ２／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
（工程１２）
　第１ハードマスク膜２１２、第２ハードマスク膜２１３、第３電極２１１、整流素子スタック２０８、第２電極２１０、イオン伝導層２０９を含むバリア絶縁膜２０７上に保護絶縁膜２１４（例えば、窒化シリコン膜、もしくは炭窒化シリコン膜、２０ｎｍ）を堆積する。保護絶縁膜２１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このときイオン伝導層２０９の側面から酸素が脱離し、イオン伝導層のリーク電流が増加する可能性がある。酸素脱離を抑制するためには、保護絶縁膜２１４の成膜温度を４００℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、保護絶縁膜２１４には、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度４００℃で形成した窒化シリコン膜などを用いることが好ましい。
（工程１３）
　保護絶縁膜２１４上に、層間絶縁膜２１５（例えば、酸化シリコン膜）、Ｌｏｗ－ｋ膜２１６として比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜、膜厚１５０ｎｍ）、層間絶縁膜２１７（例えば、酸化シリコン膜）をこの順に堆積し、その後、第２配線Ａ２１８ａ、第２配線Ｂ２１８ｂ用の配線溝、及びビアＡ２１９ａ、ビアＢ２１９ｂ用の下穴を形成し、デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内に第２バリアメタルＡ２２０ａ、第２バリアメタルＢ２２０ｂ（例えば、窒化タンタル／タンタル）を介して第２配線Ａ２１８ａ、第２配線Ｂ２１８ｂ（例えば、銅）及びビアＡ２１９ａ、ビアＢ２１９ｂ（例えば、銅）を同時に形成し、その後、第２配線Ａ２１８ａ、第２配線Ｂ２１８ｂを含む層間絶縁膜２１７上にバリア絶縁膜２２１（例えば、窒化シリコン膜）を堆積する。第２配線Ａ２１８ａ、第２配線Ｂ２１８ｂ、ビアＡ２１９ａ、ビアＢ２１９ｂの形成は、第１配線形成と同様のプロセスを用いることができる。層間絶縁膜２１５、Ｌｏｗ－ｋ膜２１６及び層間絶縁膜２１７はプラズマＣＶＤ法で形成することができる。４端子スイッチ２２２によって形成される段差を解消するため、層間絶縁膜２１５を厚く堆積し、ＣＭＰによって層間絶縁膜２１５を削り込んで平坦化し、層間絶縁膜２１５を所望の膜厚としてもよい。第２配線Ａ２１８ａ、第２配線Ｂ２１８ｂ用の配線溝、及びビアＡ２１９ａ、ビアＢ２１９ｂ用の下穴は同じフォトマスクによる露光でパターニングされ、同時にエッチングし、形成する。第１ハードマスク膜２１２及び第２ハードマスク膜２１３はビアＡ２１９ａ及びビアＢ２１９ｂ用の下穴形成時にエッチングされ除去される。この結果、ビアＡ２１９ａ及びビアＢ２１９ｂは直接第３電極２１１に接続される（ビアＡ２１９ａは第３電極Ａ２１１ａに、ビアＢ２１９ｂは第３電極Ｂ２１１ｂに接続される）。上記配線溝及び下穴のエッチングは窒化チタンに対してエッチングレートが遅いフルオロカーボン系のエッチングガスを用いることで、エッチングは第３電極２１１にてストップする。
　その他、必要に応じてさらに上層の配線層を形成したり、端子等を形成することで本実施態様の４端子スイッチを含む半導体装置が得られる。
　〔第３の実施形態〕
　第３の実施形態の「多層配線層内部に形成した整流機能付３端子スイッチ」の構成について説明する。図１１は、第３の実施形態の「多層配線層内部に形成した整流機能付３端子スイッチ」の構成を採用するスイッチング素子の一構成例を模式的示す断面図である。半導体基板３０１上の多層配線層の内部に整流機能付３端子スイッチ（以下、３端子スイッチ）３２２を有する装置である。第２の実施形態との違いは、第２配線３１８から１端子で３端子スイッチ３２２に接続される点である。この構成を達成するため、第３電極３１１は、電気的に分割されていない。
　多層配線層は、半導体基板３０１上にて、層間絶縁膜３０２、Ｌｏｗ－ｋ膜３０３、層間絶縁膜３０４、バリア絶縁３０７、保護絶縁膜３１４、層間絶縁膜３１５、Ｌｏｗ－ｋ膜３１６、層間絶縁膜３１７、及びバリア絶縁膜３２１の順に積層した絶縁積層体を有する。多層配線層は、層間絶縁膜３０４及びＬｏｗ－ｋ膜３０３に形成された配線溝に第１バリアメタルＡ３０６ａ、第１バリアメタルＢ３０６ｂを介して第１配線Ａ３０５ａ、第１配線Ｂ３０５ｂが埋め込まれている。多層配線層は、層間絶縁膜３１７及びＬｏｗ－ｋ膜３１６に形成された配線溝に第２配線Ａ３１８ａ、第２配線Ｂ３１８ｂ、第２配線Ｃ３１８ｃが埋め込まれており、層間絶縁膜３１５、保護絶縁膜３１４、及びハードマスク膜３１２に形成された下穴にビア３１９が埋め込まれており、第２配線３１８とビア３１９が一体となっており、第２配線３１８とビア３１９の側面乃至底面が第２バリアメタル３２０によって覆われている。
　各構成要素の材料や機能は第２の実施形態と同様であり、説明を省略する。
　図１４は、本実施形態の整流素子を備えるスイッチング素子（３端子スイッチ）の一構成例を説明する回路図である。図１４に示すように、本スイッチング素子は、図１に示す整流素子に相当する整流素子６２１と、２つの抵抗変化素子６３１、６３２とを有する。また、当該スイッチング素子は、図１１に示す３端子スイッチ３２２に相当する。また、図１４において、６１１～６１４はそれぞれ端子を示し、端子６１１、６１３、６１４の３端子が多層配線層の各配線に接続されることで、３端子スイッチを構成している。２つの抵抗変化素子６３１、６３２は、それぞれ２つの端子に接続されている。すなわち、抵抗変化素子６３１は端子６１１と６１２に、抵抗変化素子６３２は端子６１２と６１３に接続されている。抵抗変化素子６３１の活性電極を端子６１１とし、抵抗変化素子６３２の活性電極を端子６１３とする。図１１においては、端子６１１は第１配線Ａ３０５ａ、端子６１３は第１配線Ｂ３０５ｂである。抵抗変化素子６３１の不活性電極、抵抗変化素子６３２の不活性電極を端子６１２とする。図１１においては、第２電極３１０が端子６１２となる。整流素子６２１の第一電極または第２電極のうち、一方の電極が、端子６１２に接続され、他方の電極が端子６１４に接続される。図１１における第３電極１１１を端子６１４とする。
　このように、本実施形態では１つの整流素子で２つの抵抗変化素子の電流制御を行うもので、作用効果については実施態様１での説明に準じる。
（実施態様３）
　上記第３の実施形態に記載する、「多層配線層内部に形成した整流機能付３端子スイッチ」を形成した半導体装置の製造プロセス、特に、「整流機能付３端子スイッチ」の構成を採用するスイッチング素子を多層配線層内部に形成する工程について図１２を用いて説明する。なお、図１０に示した実施態様２の工程６までは同様に実施されることから、説明を省略する。
（工程７）
　第２ハードマスク膜４１３上に３端子スイッチの整流素子部をパターニングするためのフォトレジスト４３２をリソグラフィー法により形成する。フォトレジスト４３２は、第３電極４１１を電気的に分離する必要がないために、整流素子部全域に形成される。
（工程８）
　フォトレジスト４３２をマスクとして、第２ハードマスク膜４１３の一部をドライエッチングし、その後、酸素プラズマアッシングと、有機剥離液を用いてフォトレジスト４３２を除去する。フォトレジスト４３２が形成されていない箇所はエッチングにより膜厚が目減りし、フォトレジスト４３２が形成されている箇所は目減りしない。エッチング膜厚は３０ｎｍ～７０ｎｍ程度が望ましい。具体的にはエッチング膜厚を６０ｎｍとすると、フォトレジスト４２３が形成されている箇所の第２ハードマスク膜４１３の残膜は１００ｎｍ、フォトレジスト４２５が形成されていない箇所の第２ハードマスク膜４１３の残膜は４０ｎｍ程度となる。
（工程９）
　加工された第２ハードマスク膜４１３上に３端子スイッチ素子部をパターニングするためのフォトレジスト４３３をリソグラフィー法により形成する。
（工程１０）
　フォトレジスト４３３をマスクとして、第２ハードマスク膜４１３の残りをドライエッチングし、その後、酸素プラズマアッシングと、有機剥離液を用いてフォトレジスト４３３を除去する。フォトレジスト４３２及びフォトレジスト４３３の両者とも形成されなかった箇所はドライエッチング後に第１ハードマスク膜４１２が露出している。第２ハードマスク膜４１３は２段階のドライエッチングで加工されており、３端子スイッチの整流素子部の箇所の残膜は１００ｎｍ、整流機能付４端子スイッチの整流素子形成箇所以外の残膜は４０ｎｍ、それ以外の残膜は０ｎｍである。第１ハードマスク膜４１２が露出している箇所は、第１ハードマスク膜４１２がドライエッチングされていないことが望ましいが、数ｎｍ程度エッチングされていても良い。
（工程１１）
　第２ハードマスク膜４１３をマスクとし、加工された第２ハードマスク膜４１３の形状を下層に転写する要領で、第１ハードマスク膜４１２、第３電極４１１、整流素子スタック４０８、第２電極４１０、イオン伝導層４０９を連続的にドライエッチングすることで、３端子スイッチ３２２が形成される。３端子スイッチ形成箇所では、整流素子形成箇所のみ第２ハードマスク膜４１３、第１ハードマスク膜４１２、第３電極４１１が残っている。第２ハードマスク膜４１３は除去されていても良い。３端子スイッチ形成箇所の整流素子が形成しない箇所は、第２ハードマスク膜４１３、第１ハードマスク膜４１２、第３電極４１１はエッチングされて除去される。工程７及び工程９でフォトレジスト４３２及びフォトレジスト４３３が形成されなかった箇所は第２電極４１０及びイオン伝導層４０９までエッチングで除去されている。ドライエッチング後、バリア絶縁膜４０７は数ｎｍ程度であればエッチングされていても良い。
　例えば、第３電極４１１及び第２電極４１０の上層が窒化チタンの場合にはＣｌ２系のＲＩＥで加工することができ、第２電極４１０の下層がルテニウムとチタンの合金の場合には、Ｃｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。整流素子スタック４０８は、第３電極４１１及び第２電極４１０と同じＣｌ２系のＲＩＥで、第３電極４１１及び第２電極４１０と共に加工できる。また、イオン伝導層４０９のエッチングでは、下面のバリア絶縁膜４０７上でドライエッチングを停止させる必要がある。イオン伝導層４０９がシリコン、酸素、炭素、水素を含むＳＩＯＣＨ系ポリマー膜であり、バリア絶縁膜４０７が窒化シリコン膜や炭窒化シリコン膜である場合には、ＣＦ４系、ＣＦ４／Ｃｌ２系、ＣＦ４／Ｃｌ２／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、抵抗変化素子部を加工することができる。また、加工後に酸素プラズマによって酸化処理する場合には、レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
（工程１２）
　第１ハードマスク膜４１２、第２ハードマスク膜４１３、第３電極２１１、整流素子スタック４０８、第２電極４１０、イオン伝導層４０９を含むバリア絶縁膜４０７上に保護絶縁膜４１４（例えば、窒化シリコン膜、もしくは炭窒化シリコン膜、２０ｎｍ）を堆積する。保護絶縁膜４１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧下に維持する必要があり、このときイオン伝導層４０９の側面から酸素が脱離し、イオン伝導層のリーク電流が増加する可能性がある。酸素脱離を抑制するためには、保護絶縁膜４１４の成膜温度を４００℃以下とすることが好ましい。さらに、成膜前に減圧下で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度４００℃で形成した窒化シリコン膜などを用いることが好ましい。
（工程１３）
　保護絶縁膜４１４上に、層間絶縁膜４１５（例えば、酸化シリコン膜）、Ｌｏｗ－ｋ膜４１６として比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜、膜厚１５０ｎｍ）、層間絶縁膜４１７（例えば、酸化シリコン膜）をこの順に堆積し、その後、第２配線４１８用の配線溝、及びビア４１９用の下穴を形成し、デュアルダマシン配線プロセスを用いて、当該配線溝及び当該下穴内に第２バリアメタル４２０（例えば、窒化タンタル／タンタル）を介して第２配線４１８（例えば、銅）及びビア４１９（例えば、銅）を同時に形成し、その後、ビア４１９を含む層間絶縁膜４１７上にバリア絶縁膜４２１（例えば、窒化シリコン膜）を堆積する。第２配線４１８及びビア４１９の形成は、第１配線形成と同様のプロセスを用いることができる。層間絶縁膜４１５、Ｌｏｗ－ｋ膜４１６及び層間絶縁膜４１７はプラズマＣＶＤ法で形成することができる。３端子スイッチ４２２によって形成される段差を解消するため、層間絶縁膜４１５を厚く堆積し、ＣＭＰによって層間絶縁膜４１５を削り込んで平坦化し、層間絶縁膜４１５を所望の膜厚としてもよい。第２配線４１８用の配線溝、及びビア２１９用の下穴は同じフォトマスクによる露光でパターニングされ、同時にエッチングし、形成する。第１ハードマスク膜４１２及び第２ハードマスク膜４１３はビア４１９用の下穴形成時にエッチングされ除去される。この結果、ビア４１９は直接第３電極４１１に接続される。上記配線溝及び下穴のエッチングは窒化チタンに対してエッチングレートが遅いフルオロカーボン系のエッチングガスを用いることで、エッチングは第３電極４１１にてストップする。
　（付記）
　本発明は、以下の態様を含む。
〔付記１〕
　第一電極、第一バッファ層、整流層、第二バッファ層及び第二電極の順で積層した構造を備える整流素子であって、
　前記整流層は、窒素含有率の高い第一窒化シリコン層と、窒素含有率が第一窒化シリコン層よりも低い第二窒化シリコン層で構成されており、
　前記第一バッファ層及び前記第二バッファ層に前記第二窒化シリコン層が接し、前記第二窒化シリコン層の間に前記第一窒化シリコン層が挟まれている、ことを特徴とする整流素子。
〔付記２〕
　前記第一窒化シリコン層の窒素含有率が５０原子％以上であり、前記第二窒化シリコン層の窒素含有率が５０原子％以下であることを特徴とする付記１に記載の整流素子。
〔付記３〕
　前記第一バッファ層及び前記第二バッファ層は、水素化された非晶質シリコンを含むことを特徴とする付記１又は２に記載の整流素子。
〔付記４〕
　前記第一電極及び前記第二電極がチタン、もしくはタンタルの窒化物で構成され、
　該窒化物中の窒素含有率が５０原子％以下であることを特徴とする付記１～３のいずれか１項に記載の整流素子。
〔付記５〕
　論理回路の信号経路中に設けられたスイッチング素子であって、
　１つ以上の整流素子と、２つの抵抗変化素子を有し、
　前記整流素子は、付記１～４のいずれか１項に記載の整流素子であることを特徴とするスイッチング素子。
〔付記６〕
　２つの前記整流素子と、前記２つの抵抗変化素子を有し、前記２つの抵抗変化素子のそれぞれが２つの端子に電気的に接続され、
　前記抵抗変化素子における２つの端子の一方の端子が互いに接続され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
　前記２つの整流素子のそれぞれの第一電極または第２電極のうち、一方の電極が前記２つの抵抗変化素子の２つの端子のそれぞれの互いに接続された一方の端子と接続され、他方の電極が制御端子に接続されたことを特徴とする付記５に記載のスイッチング素子。
〔付記７〕
　前記スイッチング素子は、多層配線層内部に形成した４端子スイッチであり、
　該４端子スイッチの下層に形成された２つの第１配線のそれぞれ一部を露出した２つの第１電極と、
　該２つの下部電極間に延在する抵抗変化層と、
　該抵抗変化層上の第２電極と、
　該第２電極上の前記整流素子の前記第一バッファ層、前記整流層及び前記第二バッファ層からなる整流素子スタックと、
　該整流素子スタック上の互いに独立した２つの第３電極と、
　前記４端子スイッチの上層に形成され、前記２つの第３電極のそれぞれに接続された２つの第２配線と、
を含む、付記６に記載のスイッチング素子。
〔付記８〕
　１つの前記整流素子と、前記２つの抵抗変化素子を有し、前記２つの抵抗変化素子のそれぞれが２つの端子に電気的に接続され、
　前記抵抗変化素子における２つの端子の一方が前記２つの抵抗変化素子で共有され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
　前記整流素子の第一電極または第２電極のうち、一方の電極が前記２つの抵抗変化素子の共有された端子と接続され、他方の電極が制御端子に接続されたことを特徴とする付記５に記載のスイッチング素子。
〔付記９〕
　前記スイッチング素子は、多層配線層内部に形成した３端子スイッチであり、
　該３端子スイッチの下層に形成された２つの第１配線のそれぞれ一部を露出した２つの第１電極と、
　該２つの下部電極間に延在する抵抗変化層と、
　該抵抗変化層上の第２電極と、
　該第２電極上の前記整流素子の前記第一バッファ層、前記整流層及び前記第二バッファ層からなる整流素子スタックと、
　該整流素子スタック上の第３電極と、
　前記３端子スイッチの上層に形成され、前記第３電極に接続された第２配線と、
を含む、付記８に記載のスイッチング素子。
〔付記１０〕
　前記抵抗変化素子は、電界に従って金属イオンを伝導するイオン伝導層を含み、該イオン伝導層は少なくともシリコン、酸素、炭素、水素を含むポリマー膜を含むことを特徴とする付記５乃至９のいずれか１項に記載のスイッチング素子。
〔付記１１〕
　前記抵抗変化層上の第２電極は、前記抵抗変化素子の上部電極となるルテニウム合金層と、前記整流素子の下部電極となる金属窒化物層を含む付記１０に記載のスイッチング素子。
〔付記１２〕
　付記１～４のいずれか１項に記載の整流素子の製造方法であって、
　前記整流層をプラズマＣＶＤ法で形成する工程を含み、
　前記第一窒化シリコン層の成膜時に、チャンバー内に導入するシランガスの流量が窒素ガスの流量の５％以下であり、
　前記第二窒化シリコン層の成膜時に、チャンバー内に導入するシランガスの流量が窒素ガスの流量の３０％以上である、
ことを特徴とする製造方法。
〔付記１３〕
　前記第一バッファ層及び第二バッファ層がプラズマＣＶＤ法で形成される非晶質シリコンであり、前記第一バッファ層、前記整流層、前記第二バッファ層を大気暴露せずに連続して成膜することを特徴とする付記１２に記載の製造方法。
　以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１６年８月４日に出願された日本出願特願２０１６－１５３９３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明に係る抵抗変化素子は、不揮発性スイッチング素子として利用でき、特には、本発明は、プログラマブルロジック及びメモリ等の電子デバイスを構成する、不揮発性スイッチング素子として好適に利用できる。
１１　第一電極
１２　第二電極
１３　整流層
１４　第一バッファ層
１５　第二バッファ層
１６　第一窒化シリコン層
１７　第二窒化シリコン層
１０１、２０１、３０１　半導体基板
１０２、１０４、１１５、１１７、２０２、２０４、２１５、２１７、３０２、３０４、３１５、３１７、４１５、４１７　層間絶縁膜
１０３、１１６、２０３、２１６、３０３、３１６、４１６　Ｌｏｗ－ｋ膜
１０７、１２１、２０７、２２１、３０７、３２１、４２１　バリア絶縁膜
１０８、２０８、３０８　整流素子スタック
１０９、２０９、３０９　イオン伝導層
１１０、２１０、３１０　第２電極
１１１、２１１、３１１　第３電極
１０５ａ、２０５ａ、３０５ａ　第１配線Ａ
１０５ｂ、２０５ｂ、３０５ｂ　第１配線Ｂ
１０６ａ、２０６ａ、３０６ａ　第１バリアメタルＡ
１０６ｂ、２０６ｂ、３０６ｂ　第１バリアメタルＢ
１１８ａ、２１８ａ　第２配線Ａ
１１８ｂ、２１８ｂ　第２配線Ｂ
３１８、４１８　第２配線
１２０ａ、２２０ａ　第２バリアメタルＡ
１２０ｂ、２２０ｂ　第２バリアメタルＢ
３２０、４２０　第２バリアメタル
１１２、２１２、３１２、４１２　第１ハードマスク膜
１１３、２１３、３１３、４１３　第２ハードマスク膜
１１４、２１４、３１４、４１４　保護絶縁膜
１１９ａ、２１９ａ　ビアＡ
１１９ｂ、２１９ｂ　ビアＢ
３１９、４１９　ビア
１２２、２２２　整流機能付４端子スイッチ
３２２、４２２　整流機能付３端子スイッチ
５１１～５１６、６１１～６１４　端子
５２１、５２２、６２１　整流素子
５３１、５３２、６３１、６３２　抵抗変化素子

Claims (13)

  1. 　第一電極、第一バッファ層、整流層、第二バッファ層及び第二電極の順で積層した構造を備える整流素子であって、
    　前記整流層は、窒素含有率の高い第１窒化シリコン層と、窒素含有率が第一窒化シリコン層よりも低い第二窒化シリコン層で構成されており、
    　前記第一バッファ層及び前記第二バッファ層に前記第二窒化シリコン層が接し、前記第二窒化シリコン層の間に前記第一窒化シリコン層が挟まれている、ことを特徴とする整流素子。
  2. 　前記第一窒化シリコン層の窒素含有率が５０原子％以上であり、前記第二窒化シリコン層の窒素含有率が５０原子％以下であることを特徴とする請求項１に記載の整流素子。
  3. 　前記第一バッファ層及び前記第二バッファ層は、水素化された非晶質シリコンを含むことを特徴とする請求項１又は２に記載の整流素子。
  4. 　前記第一電極及び前記第二電極がチタン、もしくはタンタルの窒化物で構成され、
    　該窒化物中の窒素含有率が５０原子％以下であることを特徴とする請求項１～３のいずれか１項に記載の整流素子。
  5. 　論理回路の信号経路中に設けられたスイッチング素子であって、
    　１つ以上の整流素子と、２つの抵抗変化素子を有し、
    　前記整流素子は、請求項１～４のいずれか１項に記載の整流素子であることを特徴とするスイッチング素子。
  6. 　２つの前記整流素子と、前記２つの抵抗変化素子を有し、前記２つの抵抗変化素子のそれぞれが２つの端子に電気的に接続され、
    　前記抵抗変化素子における２つの端子の一方の端子が互いに接続され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
    　前記２つの整流素子のそれぞれの第一電極または第二電極のうち、一方の電極が前記２つの抵抗変化素子の２つの端子のそれぞれの互いに接続された一方の端子と接続され、他方の電極が制御端子に接続されたことを特徴とする請求項５に記載のスイッチング素子。
  7. 　前記スイッチング素子は、多層配線層内部に形成した４端子スイッチであり、
    　該４端子スイッチの下層に形成された２つの第１配線のそれぞれ一部を露出した２つの第１電極と、
    　該２つの下部電極間に延在する抵抗変化層と、
    　該抵抗変化層上の第２電極と、
    　該第２電極上の前記整流素子の前記第一バッファ層、前記整流層及び前記第二バッファ層からなる整流素子スタックと、
    　該整流素子スタック上の互いに独立した２つの第３電極と、
    　前記４端子スイッチの上層に形成され、前記２つの第３電極のそれぞれに接続された２つの第２配線と、
    を含む、請求項６に記載のスイッチング素子。
  8. 　１つの前記整流素子と、前記２つの抵抗変化素子を有し、前記２つの抵抗変化素子のそれぞれが２つの端子に電気的に接続され、
    　前記抵抗変化素子における２つの端子の一方が前記２つの抵抗変化素子で共有され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
    　前記整流素子の第一電極または第二電極のうち、一方の電極が前記２つの抵抗変化素子の共有された端子と接続され、他方の電極が制御端子に接続されたことを特徴とする請求項５に記載のスイッチング素子。
  9. 　前記スイッチング素子は、多層配線層内部に形成した３端子スイッチであり、
    　該３端子スイッチの下層に形成された２つの第１配線のそれぞれ一部を露出した２つの第１電極と、
    　該２つの下部電極間に延在する抵抗変化層と、
    　該抵抗変化層上の第２電極と、
    　該第２電極上の前記整流素子の前記第一バッファ層、前記整流層及び前記第二バッファ層からなる整流素子スタックと、
    　該整流素子スタック上の第３電極と、
    　前記３端子スイッチの上層に形成され、前記第３電極に接続された第２配線と、
    を含む、請求項８に記載のスイッチング素子。
  10. 　前記抵抗変化素子は、電界に従って金属イオンを伝導するイオン伝導層を含み、該イオン伝導層は少なくともシリコン、酸素、炭素、水素を含むポリマー膜を含むことを特徴とする請求項５乃至９のいずれか１項に記載のスイッチング素子。
  11. 　前記抵抗変化層上の第２電極は、前記抵抗変化素子の上部電極となるルテニウム合金層と、前記整流素子の下部電極となる金属窒化物層を含む請求項１０に記載のスイッチング素子。
  12. 　請求項１～４のいずれか１項に記載の整流素子の製造方法であって、
    　前記整流層をプラズマＣＶＤ法で形成する工程を含み、
    　前記第一窒化シリコン層の成膜時に、チャンバー内に導入するシランガスの流量が窒素ガスの流量の５％以下であり、
    　前記第二窒化シリコン層の成膜時に、チャンバー内に導入するシランガスの流量が窒素ガスの流量の３０％以上である、
    ことを特徴とする製造方法。
  13. 　前記第一バッファ層及び第二バッファ層がプラズマＣＶＤ法で形成される非晶質シリコンであり、前記第一バッファ層、前記整流層、前記第二バッファ層を大気暴露せずに連続して成膜することを特徴とする請求項１２に記載の製造方法。
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