WO2017119064A1 - 半導体装置 - Google Patents

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WO2017119064A1
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electric field
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semiconductor
semiconductor chip
high electric
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小島　恭子
安井　感
広行 吉元
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株式会社日立製作所
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor device, for example, a technique effective when applied to a semiconductor device using a wide band gap semiconductor material having a larger band gap than silicon.
  • Patent Document 1 discloses a technique for reducing the electric field strength generated in the silicone gel from the electric field relaxation region provided in the peripheral region of the SiC element and ensuring stable breakdown voltage characteristics. Are listed. In this technique, it is described that an inorganic layer made of silicon oxide and a resin layer formed on the inorganic layer are provided between the electric field relaxation region and the silicone gel.
  • Patent Document 2 describes the radius of curvature of the corner portion of the p-type termination region on the [-1-120] direction side from the center of the semiconductor chip, and [11-20 from the center of the semiconductor chip. A technique for making the radius of curvature larger than the corner radius of the p-type termination region on the direction side is described.
  • a wide band gap semiconductor material having a larger band gap than silicon has a high dielectric breakdown electric field strength, and therefore can be designed with an increased electric field strength inside the semiconductor chip, and an electric field formed at the periphery of the semiconductor chip.
  • the relaxation part termination part
  • the manufacturing cost can be reduced.
  • the sealing material for the wide band gap semiconductor material is required to have high dielectric breakdown strength.
  • the sealing member such as silicone gel
  • the electric field strength is the breakdown electric field strength of the silicone gel. Therefore, it has been studied to insert an insulating member between the electric field relaxation part and the silicone gel.
  • the insulating member is formed in the process of mounting the semiconductor chip on the insulating substrate after dicing the semiconductor wafer to obtain the semiconductor chip. That is, an insulating member is dropped at a pinpoint on the electric field relaxation portion formed on the peripheral edge portion of the semiconductor chip.
  • the shape of the outer end portion of the insulating member is a tapered shape with a skirt due to the pinpoint dropping technique. For this reason, the film thickness of the insulating member is reduced in the vicinity of the outer end portion of the semiconductor chip, and the electric field strength may not be sufficiently relaxed.
  • the width of the electric field relaxation portion is designed to be sufficiently large, the electric field strength in the vicinity of the outer end portion of the semiconductor chip can be reduced. In this case, the size of the electric field relaxation portion that does not function as a semiconductor element formation portion. This increases the manufacturing cost.
  • the shape of the insulating member can be reduced so that the electric field strength near the outer end of the semiconductor chip can be reduced even if the electric field relaxation portion is reduced. It is desirable to devise.
  • An object of the present invention is to provide a semiconductor device using a wide bandgap semiconductor material having a larger bandgap than silicon, by realizing a structure that relaxes the electric field strength in the vicinity of the outer end portion of the semiconductor chip. It is to improve the performance.
  • a semiconductor device includes a semiconductor chip that includes a semiconductor material having a larger band gap than silicon and has an insulating member that covers a peripheral portion of an element formation surface, and a sealing member that covers the semiconductor chip.
  • the end surface of the semiconductor chip and the outer end portion of the insulating member include flush portions, and the dielectric breakdown electric field strength of the insulating member is larger than the dielectric breakdown electric field strength of the sealing member.
  • the semiconductor device in one embodiment includes a semiconductor chip including a semiconductor material having a larger band gap than silicon.
  • the semiconductor chip has a peripheral portion, a semiconductor element forming portion located inside the peripheral portion, and an insulating member that covers the peripheral portion and surrounds the semiconductor element forming portion.
  • the shape of the inner end portion of the insulating member includes curved portions having different radii of curvature.
  • the reliability of the semiconductor device can be improved.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3. It is a figure which shows typically the formation process of a high electric field sealing member. It is sectional drawing which shows the structure of the semiconductor device in related technology.
  • 1 is a cross-sectional view schematically showing a semiconductor device in a first embodiment.
  • 3 is a flowchart showing a flow of manufacturing steps of the semiconductor device in the first embodiment.
  • FIG. 3 is an enlarged cross-sectional view showing the vicinity of an end portion of a semiconductor chip in Embodiment 1.
  • FIG. (A) is a schematic diagram which shows the planar structural example of the semiconductor chip in Embodiment 1
  • (b) is a schematic diagram which shows the other planar structural example. It is a figure explaining the formation process of a high electric field sealing member. It is a figure explaining the formation process of a high electric field sealing member.
  • (A) is a schematic diagram which shows the planar structural example of the semiconductor chip in the modification 1
  • (b) is a schematic diagram which shows the other planar structural example. It is a figure explaining the formation process of a high electric field sealing member. It is a figure explaining the formation process of a high electric field sealing member.
  • (A) is a schematic diagram which shows the planar structural example of the semiconductor chip in the modification 2
  • (b) is a schematic diagram which shows the other planar structural example.
  • FIG. 3 is a schematic diagram showing a configuration of a semiconductor module in the first embodiment.
  • FIG. 3 is a schematic diagram showing a configuration of a semiconductor module in the first embodiment.
  • FIG. 5 is a schematic diagram illustrating a planar configuration example of an insulating substrate in Embodiment 1.
  • FIG. It is a figure which shows the planar structure of the semiconductor chip in which SiC-MOSFET was formed. It is a figure which shows the semiconductor chip of the plane structure which has arrange
  • (A) is a schematic diagram which shows the planar structural example of the semiconductor chip in this Embodiment 2
  • (b) is a schematic diagram which shows the other planar structural example.
  • (A) is a schematic diagram which shows the other planar structural example of the semiconductor chip in this Embodiment 2
  • (b) is a schematic diagram which shows the other planar structural example.
  • FIG. 6 is a schematic diagram illustrating a planar configuration example of an insulating substrate in a second embodiment.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • FIG. 1 is a block diagram illustrating an example of a three-phase motor system (power converter) applied to, for example, a railway vehicle.
  • electric power is supplied to the railway vehicle from the overhead line RT via the pantograph PG.
  • the high-voltage AC voltage supplied from the overhead line RT is, for example, 25 kV or 15 kV.
  • the high-voltage AC voltage supplied to the railway vehicle from the overhead line RT via the pantograph PG is stepped down to an AC voltage of, for example, 3.3 kV by the insulating main transformer MTR.
  • the stepped-down AC voltage is forward converted to a DC voltage (3.3 kV) by the converter CON. Thereafter, the DC voltage converted by the converter CON is converted into a three-phase AC voltage whose phase is shifted by 120 degrees by the inverter INV via the capacitor CL. The three-phase AC voltage converted by the inverter INV is supplied to the three-phase motor MT. As a result, when the three-phase motor MT is driven, the wheel WHL can be rotated, and thereby the railway vehicle can be run.
  • FIG. 2 is a circuit diagram showing a circuit configuration of converter CON and inverter INV shown in FIG.
  • each of the converter CON and the inverter INV includes six power transistors Q1 and six free wheel diodes FRD.
  • an upper arm (high side switch) and a lower arm (low side switch) are provided corresponding to each of three phases (U phase, V phase, W phase).
  • Each of the lower arms is composed of one power transistor Q and one freewheel diode FRD connected in parallel to each other.
  • the power transistor Q1 functions as a switching element
  • the free wheel diode functions as a rectifying element that flows a reflux current caused by an inductance included in the three-phase motor MT, for example.
  • the power semiconductor elements such as the power transistor Q1 and the free wheel diode FRD are used as main components having a switching function and a rectifying function.
  • the power semiconductor elements such as the power transistor Q1 and the free wheel diode FRD are used as main components having a switching function and a rectifying function.
  • an IGBT Insulated Gate Bipolar Transistor
  • Si silicon
  • a pn junction diode using silicon as the substrate material is used as the free wheel diode FRD.
  • the on-resistance can be reduced by reducing the thickness of the drift layer. That is, in a power semiconductor element using a wide band gap semiconductor material as a substrate material, there can be obtained an advantage that it is possible to achieve both the ensuring of the breakdown voltage and the reduction of the on-resistance in a trade-off relationship.
  • examples of the wide band gap semiconductor material include silicon carbide (SiC), gallium nitride (GaN), diamond, and the like.
  • SiC silicon carbide
  • GaN gallium nitride
  • diamond and the like.
  • SiC which is a wide band gap semiconductor material, has a dielectric breakdown electric field strength that is about an order of magnitude higher than that of silicon, so that the on-resistance of the power semiconductor element can be reduced. This is because, as described above, if the dielectric breakdown electric field strength is high, the breakdown voltage can be ensured even with a thin drift layer (epitaxial layer), and the on-resistance can be reduced by making the drift layer thin. Furthermore, the thermal conductivity of SiC is about three times the thermal conductivity of silicon and is excellent in semiconductor physical properties even at high temperatures, so that it is suitable for use at high temperatures.
  • the power transistor Q1 which is a switching element is changed from an IGBT using silicon as a substrate material (hereinafter referred to as Si-IGBT) to a MOSFET (Metal Oxide) using SiC as a substrate material. It is also considered to replace it with “Semiconductor Field Effect” (hereinafter referred to as SiC-MOSFET). This is because the effect of reducing the switching loss can be increased by replacing the Si-IGBT with the SiC-MOSFET. This is because switching loss can be reduced by replacing the silicon pn junction diode with a SiC Schottky barrier diode by replacing the bipolar element Si-IGBT with a unipolar element SiC-MOSFET.
  • the power transistor Q1 of the inverter INV is composed of a SiC-MOSFET
  • a body diode is parasitically formed in the SiC-MOSFET, and this body diode functions as a free wheel diode FRD. Therefore, it is possible to omit the Schottky barrier diode that functions as the free wheel diode FRD.
  • the breakdown voltage can be ensured with a thin drift layer only when SiC having a high dielectric breakdown electric field strength is used. This makes it possible to ensure both the breakdown voltage and the reduction of the on-resistance.
  • it is a unipolar element up to a high withstand voltage range of 600 V to 6.5 kV where a conventional Schottky barrier diode or MOSFET made of silicon cannot be applied because it uses a low resistance SiC capable of securing a withstand voltage with a thin drift layer.
  • a Schottky barrier diode or MOSFET can be applied.
  • SiC-IGBT As the power transistor Q1 which is a switching element, replacement of the Si-IGBT with an IGBT using SiC as a substrate material (hereinafter referred to as SiC-IGBT) is also under consideration.
  • SiC-IGBT can increase the drive current amount of the three-phase motor (load) compared to the SiC-MOSFET having the same breakdown voltage, and has a higher breakdown voltage per device than the Si-IGBT. This is because the number of parts can be reduced. As a result, the size (volume) of the three-phase motor system can be reduced. For example, the floor of the railway vehicle can be lowered by downsizing the underfloor parts including the three-phase motor system.
  • SiC device a power semiconductor element using SiC as a substrate material
  • the electric field inside the semiconductor chip on which the SiC device is formed due to the high dielectric breakdown field strength of SiC.
  • the SiC device has a structure unique to the SiC device in order to realize a design in which the electric field strength inside the semiconductor chip is increased.
  • a structure unique to this SiC device will be described.
  • SiC since SiC has a high dielectric breakdown electric field strength, it can be designed to increase the electric field strength inside the semiconductor chip, and the size of the electric field relaxation portion (termination portion) formed at the peripheral portion of the semiconductor chip. The cost of the semiconductor chip can be reduced.
  • the sealing member used for sealing the semiconductor chip on which the SiC device is formed requires a high dielectric breakdown electric field strength. Is done. For example, in a semiconductor chip in which a silicon device is formed, the semiconductor chip is sealed with a sealing member such as a silicone gel. However, in a semiconductor chip in which a SiC device is formed, the electric field strength applied to the sealing member is insulated from the silicone gel.
  • a device is required to exceed the breakdown electric field strength. That is, in a semiconductor chip on which an SiC device is formed, a high electric field sealing member having a higher dielectric breakdown electric field strength than that of a silicone gel is inserted between the peripheral portion of the semiconductor chip and the silicone gel. That is, the structure unique to the SiC device here is a structure in which a high electric field sealing member is inserted between the semiconductor chip on which the SiC device is formed and the silicone gel. According to this structure, the electric field strength in the silicone gel can be suppressed within an allowable range by inserting a high electric field sealing member in the vicinity of the periphery of the semiconductor chip on which the SiC device is formed. The reliability of the semiconductor device including the formed semiconductor chip can be improved.
  • the semiconductor chip on which the SiC device is formed has a structure peculiar to the SiC device.
  • the structure peculiar to the SiC device According to the study of the present inventor, there is room for new improvement regarding the structure peculiar to the SiC device. It became clear that it existed. Therefore, in the following, the knowledge about the room for new improvement found by the present inventor will be described.
  • FIG. 3 is a plan view showing a schematic configuration of a semiconductor chip CHP in which a diode is formed in the related art.
  • an anode electrode (anode electrode pad) ADE is formed in the central portion of the semiconductor chip CHP having a rectangular shape, and functions as an electric field relaxation portion so as to surround the anode electrode ADE in a plane.
  • a termination portion TMR is formed.
  • a high electric field sealing member MR is formed so as to cover this termination portion TMR.
  • the “related technology” in the present specification is a technology that has a problem newly found by the inventor and is not a known prior art, but is a prerequisite technology for a new technical idea (unknown technology). This is a technique described with the intention of
  • FIG. 4 is a cross-sectional view taken along line AA in FIG.
  • a back electrode functioning as a cathode electrode is formed on the back surface of the semiconductor chip CHP, while an anode electrode ADE is formed on the surface of the semiconductor chip CHP.
  • a termination portion TMR is formed so as to sandwich the anode electrode ADE, and a high electric field sealing member MR is formed over a region extending from the termination portion TMR to the anode electrode ADE.
  • the room for improvement found by the present inventors lies in the shape of the high electric field sealing member MR, and particularly, due to the manufacturing process of the high electric field sealing member MR.
  • the manufacturing process of the high electric field resistant sealing member MR will be briefly described.
  • the high electric field sealing member MR is formed in a state where each semiconductor chip is mounted on an insulating substrate after the semiconductor wafer is diced into a plurality of semiconductor chips.
  • FIG. 5 is a diagram schematically showing a process of forming the high electric field sealing member MR.
  • the anode is formed on the termination portion TMR.
  • the high electric field sealing member MR is formed over a region straddling the electrode ADE. Thereafter, as shown in FIG.
  • the wire W is connected to the anode electrode ADE formed on the surface of the semiconductor chip CHP, and the silicone gel GL as a sealing member is formed so as to cover the semiconductor chip CHP.
  • the shape of the outer end portion of the high electric field sealing member MR is caused by the formation method by the coating technique (potting technique) after the semiconductor chip formation shown in FIG.
  • the taper shape has a hem.
  • the film thickness of the high electric field sealing member MR becomes thin in the vicinity of the outer end portion of the high electric field sealing member MR, and thereby, in the vicinity of the outer edge portion of the semiconductor chip CHP, The inventor newly found out that the electric field cannot be sufficiently relaxed.
  • the film thickness at the outer end portion of the high electric field resistant sealing member MR becomes thin, and the electric field cannot be sufficiently relaxed in this region.
  • an electric field equal to or higher than the dielectric breakdown electric field strength is applied to the silicone gel, and the reliability of the semiconductor device is lowered.
  • the electric field in the vicinity of the outer edge portion of the semiconductor chip CHP can be reduced by designing the width of the termination portion TMR formed in the lower layer of the high electric field sealing member MR sufficiently large.
  • the manufacturing cost of the SiC device increases.
  • the shape of the high electric field sealing member MR is formed so that the electric field in the vicinity of the outer end portion of the semiconductor chip CHP can be relaxed even if the termination portion TMR is reduced. It is necessary to devise.
  • the step of forming the high electric field sealing member MR is performed after mounting the separated semiconductor chip CHP on the insulating substrate SUB as shown in FIG.
  • the high electric field sealing member MR makes a round around the termination portion TMR of the semiconductor chip CHP mounted on the insulating substrate SUB via the solder material ADH by the dispenser DP.
  • coating is repeatedly applied to all the semiconductor chips CHP mounted on the insulating substrate SUB while aligning the horizontal position and height of the coating nozzle for each semiconductor chip CHP mounted on the insulating substrate SUB.
  • the dispenser DP has a function of optically recognizing and correcting the position of the semiconductor chip CHP.
  • the application accuracy of the high electric field sealing member MR is likely to be lowered, and the high electric field resistance is prevented.
  • the coating time increases when the coating accuracy of the stop member MR is improved.
  • the present inventor has newly found a room for improvement existing in the related technology, and has devised a room for the improvement.
  • the technical idea in this Embodiment 1 which gave this device is demonstrated.
  • the technical idea in the first embodiment has a technical idea from a cross-sectional viewpoint and a technical idea from a planar viewpoint, first, the technical idea focusing on the cross-sectional viewpoint will be described. Then, the technical idea which paid its attention to the plane viewpoint will be explained.
  • FIG. 7 is a cross-sectional view schematically showing the semiconductor device SA1 in the first embodiment.
  • the semiconductor chip CHP1 is mounted on the insulating substrate SUB via the solder material ADH.
  • a SiC device is formed.
  • a diode is used as the SiC device.
  • a back electrode BE functioning as a cathode electrode of a diode is formed on the back surface of the semiconductor chip CHP1.
  • the surface of the semiconductor chip CHP1 is an element formation surface.
  • a diode anode electrode ADE is formed on the surface of the semiconductor chip CHP1, and a termination portion TMR is formed so as to surround the anode electrode ADE.
  • the termination portion TMR is formed over the peripheral portion of the semiconductor chip CHP1, and is formed for the purpose of relaxing the electric field strength at the peripheral portion of the semiconductor chip CHP1.
  • a diode which is a SiC device is formed inside the termination portion TMR.
  • the semiconductor chip CHP1 in the first embodiment has a semiconductor element formation portion in which a diode is formed inside a peripheral portion where the termination portion TMR is formed.
  • the high electric field sealing member MR is formed so as to cover the termination portion TMR formed on the peripheral edge portion of the semiconductor chip CHP1 and to cover the vicinity of the end portion of the anode electrode ADE. Further, a wire W is connected in the vicinity of the central portion of the anode electrode ADE.
  • the semiconductor chip CHP1 configured in this way is sealed with a silicone gel GL which is a sealing member.
  • the dielectric breakdown electric field strength of the high electric field sealing member MR is larger than the dielectric breakdown electric field strength of the silicone gel GL which is the sealing member.
  • the high electric field sealing member MR is formed so as to cover only the vicinity of the periphery of the semiconductor chip CHP1, and is smaller in size than the silicone gel GL formed so as to cover the semiconductor chip CHP1. That is, the volume of the high electric field sealing member MR is smaller than the volume of the silicone gel GL that is the sealing member.
  • the high electric field sealing member MR is in direct contact with the silicone gel GL.
  • the high electric field sealing member MR is interposed between the termination part TMR and the silicone gel GL formed in the peripheral part of the semiconductor chip CHP1. That is, the upper surface of the termination portion TMR is covered with the high electric field sealing member MR, and the termination portion TMR and the silicone gel GL are not in direct contact.
  • the semiconductor device S1 includes a semiconductor material (such as silicon carbide, gallium nitride, or diamond) having a band gap larger than that of silicon and has a high resistance to covering the peripheral portion of the element formation surface.
  • a semiconductor chip CHP1 having an electric field sealing member MR (insulating member) and a silicone gel GL which is a sealing member covering the semiconductor chip CHP1 are provided.
  • the end face of the semiconductor chip CHP1 and the outer end face of the high electric field sealing member MR include a flush portion.
  • the high electric field sealing member MR in the first embodiment has a shape in which the thickness at the outer end portion of the high electric field sealing member MR is thicker than the thickness of the other part of the high electric field sealing member MR. I am doing.
  • the high electric field sealing member MR is made of a material having a higher dielectric breakdown electric field strength than the silicone gel GL.
  • any one of a polyimide resin, a polyamideimide resin, a polyetheramideimide resin, and a polyetheramide resin is used. It can consist of
  • the semiconductor device SA1 in the present first embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings. First, the flow of the manufacturing process of the semiconductor device SA1 in the first embodiment will be described with reference to the flowchart, and then the details of the manufacturing process will be described.
  • FIG. 8 is a flowchart showing the flow of the manufacturing process of the semiconductor device SA1 in the first embodiment.
  • a semiconductor wafer made of a semiconductor material (SiC) having a larger band gap than silicon and having an element formation surface is prepared.
  • This semiconductor wafer has a plurality of chip regions, and each chip region existing in the semiconductor wafer has a semiconductor element forming portion and a peripheral portion surrounding the semiconductor element forming portion, and the semiconductor element forming portion has SiC.
  • a diode, which is a device, is formed, and a termination portion is formed at the periphery.
  • a high electric field sealing member is formed so as to cover the termination part formed in the peripheral part of each chip region (S101).
  • testing of the SiC device formed in each chip region is performed in the state of the semiconductor wafer (S102).
  • a plurality of semiconductor chips are obtained by dicing a plurality of chip regions existing on the semiconductor wafer (S103).
  • the SiC device formed on the semiconductor chip is tested in the state of the separated semiconductor chip (S104).
  • the semiconductor chip and the wire are electrically connected (wire bonding) (S106).
  • the case assembly and silicone gel as a sealing member are filled in the case (S108). In this way, the semiconductor device according to the first embodiment can be manufactured.
  • a paste-like high electric field sealing member MR is applied along the scribe line SCR that partitions the chip region CR.
  • a paste-like high electric field sealing member MR from the dispenser DP along the scribe lines SCR existing in a lattice shape, the high resistance against the semiconductor wafer WF is obtained.
  • An electric field sealing member MR is applied.
  • the high electric field sealing member MR for example, a resin mainly composed of polyamideimide was used.
  • the high electric field sealing member MR has a viscosity of 100 Pa ⁇ s, the high electric field sealing member MR has a dielectric breakdown electric field strength of 210 kV / mm, and is more than 10 times the dielectric breakdown electric field strength of silicone gel. Met.
  • FIG. 10 is an enlarged view showing a part of the semiconductor wafer, and shows four chip regions CR adjacent to each other.
  • FIG. 12 by applying the high electric field sealing member MR in a lattice pattern along the scribe line SCR, the surplus high electric field sealing member MR spreads at the intersections in the vertical and horizontal directions. As a result, the corner portion (corner portion) of the termination portion TMR can be effectively covered with the high electric field sealing member MR.
  • FIG. 11 is a cross-sectional view showing a state in which the high electric field sealing member MR is dropped from the dispenser DP so as to cover the termination part TMR formed on the semiconductor wafer WF.
  • the high-voltage electric field sealing member MR in a paste state dropped from the dispenser DP is formed so as to cover the termination portion TMR and to cover the vicinity of the end portion of the anode electrode adjacent to the termination portion TMR.
  • heat treatment for curing the paste high electric field sealing member MR is performed.
  • additional high-temperature heat treatment it is possible to suppress the occurrence of degassing from the high electric field sealing member MR in the high-temperature heat treatment (maximum 355 ° C.) performed in the chip mounting process described later.
  • the relationship between the heat treatment and degassing can be evaluated by, for example, a TDS apparatus (temperature-programmed desorption gas analyzer).
  • the maximum temperature of the heat treatment applied to the high electric field sealing member MR may be equal to or lower than the maximum temperature of the chip mounting process or less than the temperature at which the thermal decomposition of the high electric field sealing member MR starts. 400 ° C. or lower.
  • the high electric field sealing member MR is cured by heat treatment, an electrical characteristic inspection in the state of the semiconductor wafer WF is performed.
  • the termination portion TMR having a large electric field strength is covered with the high electric field sealing member MR, the discharge in the atmosphere is suppressed, so that a high voltage application test is facilitated. Can be done.
  • FIG. 13 is a cross-sectional view showing how the semiconductor wafer WF is diced. As shown in FIG. 13, dicing is performed along a dotted line passing through the high electric field sealing member MR and the termination portion TMR. Thereby, as shown in FIG. 14, the high electric field sealing member MR and the termination part TMR are cut, and the semiconductor wafer WF is separated into a plurality of semiconductor chips CHP1.
  • the semiconductor chip CHP1 is mounted on the substrate (insulating substrate) (chip mounting step).
  • this chip mounting process includes a heat treatment in a reducing atmosphere at a maximum of 355 ° C.
  • a wire bonding step of connecting a wire to the electrode (anode electrode) of the semiconductor chip CHP1 bonded to the substrate is performed.
  • the case assembly step and the silicone gel sealing step are performed.
  • the semiconductor device according to the first embodiment can be manufactured.
  • FIG. 15 is an enlarged cross-sectional view showing the vicinity of the end of the semiconductor chip CHP1 in the first embodiment.
  • the back surface electrode BE functioning as the cathode electrode of the diode is formed on the back surface of the semiconductor chip CHP1.
  • the anode electrode ADE of the diode and the termination portion TMR formed in the outer region of the anode electrode ADE are formed.
  • the termination portion TMR includes a p-type semiconductor region PR1 formed in the semiconductor chip CHP1, and a p-type semiconductor region PR2 that includes the p-type semiconductor region PR1 and has an impurity concentration lower than that of the p-type semiconductor region PR1. have.
  • the termination portion TMR includes an n-type semiconductor region NR formed away from the p-type semiconductor region PR2 toward the end face of the semiconductor chip CHP1, and a channel stop layer CS formed on the n-type semiconductor region NR. is doing.
  • the termination portion TMR protrudes from the silicon oxide film OXF extending from the p-type semiconductor region PR1 and the p-type semiconductor region PR2 so as to reach the channel stop layer CS, the silicon oxide film OXF, and the silicon oxide film OXF.
  • a polyimide resin film PIF covering the channel stop layer CS.
  • This polyimide resin film PIF functions as a protective film, and has a film thickness of 4 ⁇ m to 9 ⁇ m, for example.
  • the p-type semiconductor region PR1 having a high impurity concentration is included in the p-type semiconductor region PR2 having a low impurity concentration, so that the electric field in the termination portion TMR can be relaxed. it can.
  • the high electric field sealing member MR is formed so that the termination part TMR may be covered.
  • the silicone gel GL is formed so as to cover the semiconductor chip CHP ⁇ b> 1 on which the high electric field sealing member MR is formed.
  • the film thickness of the high electric field sealing member MR formed on the termination part TMR needs to be at least 50 ⁇ m or more, preferably 80 ⁇ m or more, for example. On the other hand, the film thickness of the high electric field sealing member MR needs to be 500 ⁇ m or less because the stress increases and problems such as cracks become obvious even if it is too thick.
  • the semiconductor chip CHP1 in the first embodiment for example, a high breakdown voltage product having a breakdown voltage of 3.3 kV is targeted.
  • the semiconductor chip CHP1 in the first embodiment can also be applied to a medium voltage product of 1.7 kV or 1.2 kV.
  • the lower limit value of the film thickness of the high electric field sealing member MR can be reduced.
  • the film thickness of the high electric field sealing member MR is 20 ⁇ m. More than that.
  • the relative dielectric constant of the polyimide film PIF is about 2.9
  • the relative dielectric constant of the polyetheramide resin, which is the main component constituting the high electric field sealing member MR is about 3.2. This is smaller than the relative dielectric constant (3.8 to 4.1) of the silicon oxide film OXF.
  • the relative dielectric constant of the silicone gel GL is about 2.7
  • the relative dielectric constant of the polyimide film PIF and the high electric field sealing member MR are larger than the relative dielectric constant of the silicone gel GL.
  • the first feature point in the first embodiment is that, for example, as shown in FIG. 15, the end surface EG1 of the semiconductor chip CHP1 and the outer end portion EG2 of the high electric field sealing member MR are flush with each other. It is in the point comprised so that it may contain. Thereby, according to the first embodiment, the film thickness of the high electric field sealing member MR can be increased on the end surface EG1 of the semiconductor chip CHP1. From this, according to the first embodiment, it is possible to suppress dielectric breakdown in the vicinity of the end surface EG1 of the semiconductor chip CHP1 having high electric field strength.
  • the outer end portion of the high-voltage field-proof sealing member MR is formed so as to have a skirt, so that the end surface of the semiconductor chip CHP and the high-voltage field-proof seal are formed.
  • the stopper member MR is configured not to include a portion that is flush with the outer end portion.
  • the silicone gel GL that is more easily broken down than the high electric field sealing member MR is in direct contact with the vicinity of the end face of the semiconductor chip CHP having high electric field strength, In the vicinity, the silicone gel GL easily breaks down.
  • the electric field strength cannot be reduced by the high electric field sealing member MR in the vicinity of the end face of the semiconductor chip CHP having high electric field strength, the electric field applied to the silicone gel GL in the vicinity of the end face of the semiconductor chip CHP. The strength exceeds the dielectric breakdown electric field strength of the silicone gel GL, and there is a high possibility that the dielectric breakdown of the silicone gel GL will occur.
  • the dielectric breakdown of the silicone gel GL is likely to occur due to the difficulty in forming the high electric field sealing member MR in the vicinity of the end face of the semiconductor chip CHP having high electric field strength. The reliability of the device will be reduced.
  • the semiconductor chip CHP in order to avoid an increase in electric field strength in the vicinity of the end face of the semiconductor chip CHP, it is conceivable to increase the width of the termination portion TMR formed in the peripheral portion of the semiconductor chip CHP. In this case, the size of the termination portion TMR that does not function as the element forming portion is increased. This means that the size of the semiconductor chip CHP is increased, which leads to an increase in the manufacturing cost of the semiconductor device. That is, it is considered that due to the high dielectric breakdown electric field strength of SiC, the semiconductor chip CHP on which the SiC device is formed can be designed with an increased electric field strength inside the semiconductor chip CHP.
  • the high electric field sealing member MR is hardly formed in the vicinity of the end face of the semiconductor chip CHP having a high electric field strength. It cannot be realized. In other words, it becomes difficult for the related technology to sufficiently realize a design utilizing the excellent material characteristics of SiC.
  • the end surface of the semiconductor chip CHP1 and the outer end portion of the high electric field sealing member MR are flush with each other. It is configured to include.
  • the thickness of the high electric field sealing member MR can be increased in the vicinity of the end face of the semiconductor chip CHP1.
  • a thick high-voltage field-proof sealing member MR can be formed near the end face of the semiconductor chip CHP1. Therefore, according to the first embodiment, the electric field strength can be sufficiently relaxed because the thick electric field resistant sealing member MR is formed near the end face of the semiconductor chip CHP1 having a high electric field strength.
  • the electric field strength applied to the silicone gel GL formed on the thick high-voltage resistant electric field sealing member MR exceeds the dielectric breakdown electric field strength of the silicone gel GL.
  • This can be suppressed, and thereby the dielectric breakdown of the silicone gel GL can be effectively suppressed.
  • the thick high-voltage field-proof sealing member MR can be interposed between the semiconductor chip CHP1 and the silicone gel GL in the vicinity of the end of the semiconductor chip CHP1.
  • the dielectric breakdown of the silicone gel GL can be effectively suppressed. Therefore, according to the first feature point in the first embodiment, it is possible to suppress a decrease in reliability of the semiconductor device due to the dielectric breakdown of the silicone gel GL.
  • the reliability of the semiconductor device is improved by forming the thick high-voltage field-proof sealing member MR in the vicinity of the end face of the semiconductor chip CHP1 having high electric field strength.
  • the semiconductor chip CHP1 in the first embodiment can be downsized by reducing the area occupied by the termination part TMR that does not function as an element forming part, thereby reducing the manufacturing cost. Means you can.
  • the silicone gel As a result of effectively suppressing the dielectric breakdown of GL, the reliability of the semiconductor device can be improved. Further, as an indirect effect of the first feature point in the first embodiment, the design of a high electric field can be achieved up to the vicinity of the end portion of the semiconductor chip CHP1, and as a result, the size of the termination portion TMR that does not function as an element forming portion is reduced. You can make it smaller. From this, as an indirect effect of the first feature point in the first embodiment, the size of the semiconductor chip CHP1 can be reduced, and thereby the manufacturing cost of the semiconductor device can be reduced.
  • the first feature point in the first embodiment is that, for example, as shown in FIG. 15, the end surface EG1 of the semiconductor chip CHP1 and the outer end portion EG2 of the high electric field sealing member MR are flush with each other. What is necessary is just to be comprised so that it may be included.
  • the shape of the portion surrounded by the region CR shown in FIG. 16 (diagonal shape) or the shape of the portion surrounded by the region DR shown in FIG.
  • the second feature point of the first embodiment is that, for example, as shown in FIG. 15, the thickness at the outer end portion EG2 of the high electric field sealing member MR is the other of the high electric field sealing member MR. It is in the point formed thicker than the thickness of this part.
  • the second feature point in the first embodiment is embodied as a configuration in which the film thickness of the inner end portion EG3 of the high electric field resistant sealing member MR is gradually reduced.
  • the second feature point of the first embodiment can be said that the shape of the inner end portion EG3 of the high electric field sealing member MR is a gently tapered shape.
  • the contact area of semiconductor chip CHP1 and the high electric field sealing member MR can be enlarged.
  • the adhesive strength between the semiconductor chip CHP1 and the high electric field sealing member MR can be improved, and thereby the reliability of the semiconductor device can be improved.
  • the second feature point in the first embodiment not only the termination portion TMR but also the peripheral region adjacent to the termination portion TMR can be covered with the high electric field sealing member MR. This is because, according to the second feature point in the present first embodiment, not only the termination portion TMR but also the peripheral region adjacent to the termination portion TMR is intended to reduce the electric field strength by the high electric field sealing member MR. In this respect, the reliability of the semiconductor device can be improved.
  • the region of the semiconductor chip CHP1 covered with the high electric field sealing member MR is increased, and therefore, the high electric field sealing member MR and the semiconductor chip are increased. It is possible to improve the adhesion strength with CHP1 and increase the electric field relaxation region.
  • the anode electrode ADE becomes an equipotential surface, the electric field from the termination portion TMR spreads around the boundary region between the termination portion TMR and the anode electrode ADE.
  • the shape of the inner end portion EG3 of the high-voltage electric field sealing member MR is a gently tapered shape, a constant centered on the boundary region between the termination portion TMR and the anode electrode ADE.
  • the high electric field sealing member MR is formed so as to cover the distance range. This means that the high electric field sealing member MR is formed so as to correspond to the electric field spreading around the boundary region between the termination portion TMR and the anode electrode ADE.
  • the electric field relaxation effect can be realized without waste.
  • the region where the electric field strength is high can be covered with the high electric field sealing member MR. Therefore, according to the first embodiment, the electric field applied to the silicone gel GL not only at the outer end EG2 of the high electric field sealing member MR but also at the inner end EG3 of the high electric field sealing member MR. It can suppress that intensity
  • an advantage in the manufacturing method can be obtained. That is, for example, as shown in FIG. 7, even when the bonding portion between the anode electrode ADE and the wire W of the semiconductor chip CHP1 approaches the boundary region between the anode electrode ADE and the termination portion TMR due to misalignment during wire bonding, When the inner end portion EG3 of the high electric field sealing member MR has a tapered shape, interference with the rising portion of the heel of the joint portion is unlikely to occur. Thereby, the damage to the high electric field sealing member MR by interference can be suppressed.
  • the taper shape at the inner end of the high electric field sealing member MR is automatically determined by the application conditions for applying the paste high electric field sealing member MR.
  • a patterning step for making the portion into a tapered shape is not necessary.
  • the semiconductor chip CHP1 mounted on the insulating substrate SUB is misaligned both in the in-plane direction and in the height direction, accurate patterning is difficult.
  • the first embodiment does not require a patterning process for making the inner end portion of the high electric field sealing member MR into a tapered shape, and this point has a great advantage.
  • the film thickness of the high electric field sealing member MR is typically quite thick as about 80 ⁇ m, it is considered that a general photolithography process applied to a film up to about 10 ⁇ m is difficult at most. In this embodiment, the advantage that the patterning process for making the inner end portion of the high electric field sealing member MR tapered is unnecessary.
  • the application conditions for applying the paste-like high electric field sealing member MR are: the nozzle diameter of the dispenser, the discharge pressure, the gap length (distance between the nozzle and the application target), the application speed (the in-plane movement speed of the nozzle). ), With the viscosity and temperature of the high electric field sealing member MR as the coating material as parameters, it can be adjusted within a range where a desired coating film thickness and coating line width can be obtained.
  • the third feature point in the present first embodiment is that the high electric field sealing member MR is not formed for each separated semiconductor chip CHP1, but the semiconductor before being separated into semiconductor chips CHP1.
  • the high electric field sealing member MR is formed in a lump in the wafer state.
  • the semiconductor wafer WF is scribed as shown in FIG. Dicing along line SCR.
  • a semiconductor chip CHP having a cross-sectional shape as shown in FIG. 15 can be obtained. That is, the semiconductor chip CHP1 having the first feature point described above can be obtained by the third feature point in the first embodiment.
  • the outer end portion EG2 of the high electric field sealing member MR has a substantially vertical shape, and the outer end portion of the high electric field sealing member MR is formed.
  • the state where the film thickness is substantially maximum is maintained.
  • the termination part TMR This is important in designing the termination part TMR. That is, the termination portion TMR having a small width that can improve the area efficiency has a high electric field strength up to the vicinity of the end surface EG1 of the semiconductor chip CHP. For this reason, for example, as in the related art shown in FIG.
  • the film thickness at the outer end portion of the high electric field resistant sealing member MR when the film thickness is reduced at the outer end portion of the high electric field resistant sealing member MR, the electric field strength cannot be sufficiently reduced, and the high electric field resistance
  • the electric field strength of the electric field applied to the silicone gel GL covering the sealing member MR exceeds the dielectric breakdown electric field strength. Therefore, in order to realize a narrow termination portion TMR that can effectively utilize the excellent physical properties of a wide band gap semiconductor material typified by SiC, the film thickness at the outer end portion of the high electric field sealing member MR must be thick. Is needed.
  • the high electric field sealing member MR can be made thicker in the vicinity of the end face of the semiconductor chip CHP1.
  • the first feature point can be realized. From this, according to the 3rd feature point in this Embodiment 1, as a result of being able to implement
  • the shape of the high electric field sealing member MR is such that a part of the upper part of the outer end part is inclined as shown in FIG. 16, or the upper part of the outer end part as shown in FIG. Even when a part of the projection has a convex shape, the same effect as the structure shown in FIG. 15 can be obtained.
  • the shape shown in FIGS. 16 and 17 is mainly determined by the relationship between the strength of the thermosetting condition of the high electric field sealing member MR and the dicing conditions (blade rotation speed and moving speed).
  • the optimization can be performed in consideration of other factors such as adhesion between the high electric field sealing member MR and the semiconductor chip CHP1.
  • the following advantages can be obtained. That is, as in the related art shown in FIG. 5, in the method of applying the high electric field sealing member MR to each semiconductor chip CHP mounted on the insulating substrate SUB, the solder material for bonding the semiconductor chip CHP and the insulating substrate SUB. Due to variations in ADH, there are misalignments such as tilt of the semiconductor chip CHP, in-plane position and rotation. For this reason, a highly accurate position correction technique is required for the dispenser DP used for application of the high electric field sealing member MR.
  • the application amount of the high electric field sealing member MR is sensitive to the distance between the nozzle and the object, in addition to the in-plane position correction of the nozzle by image recognition technology, the distance to the semiconductor chip CHP by the sensor And a function of correcting the inclination of the semiconductor chip CHP is also required.
  • the alignment with respect to the entire semiconductor wafer is performed only once, and then the in-plane position of the nozzle can be appropriately corrected by the image recognition technique. What is necessary is just to implement
  • the cost of the coating apparatus can be reduced, and the image recognition time in the coating process of the high electric field sealing member MR and the movement of the nozzle for each semiconductor chip can be reduced. Since this time can be reduced, an effect of shortening the manufacturing time can be obtained.
  • the high electric field sealing member MR is not formed for each individual semiconductor chip CHP1, but before the individual semiconductor chip CHP1 is separated. Since the high electric field sealing member MR can be collectively formed in the state of the semiconductor wafer, the TAT (turn around time) of the manufacturing process can be reduced. At the same time, since the high electric field sealing member MR is applied in the state of a semiconductor wafer in which the chip regions are evenly spaced at equal intervals, the accuracy of the formation process and the inspection process of the high electric field sealing member MR can be improved. it can. Thereby, according to the first embodiment, it is possible to reduce the disposal cost due to the formation failure of the high electric field sealing member MR, simplify the inspection process, and reduce the cost of the apparatus such as the dispenser.
  • the withstand voltage inspection on the semiconductor wafer becomes easy.
  • the high electric field sealing member MR is formed on the semiconductor wafer at the stage of the semiconductor wafer. It has not been.
  • a withstand voltage test is performed on a semiconductor wafer in which the high electric field sealing member MR is not formed.
  • the high temperature heat treatment performed in the chip mounting process for mounting the semiconductor chip on the insulating substrate is resistant to the heat treatment.
  • the high electric field sealing member MR is also added. Therefore, in the method of manufacturing the semiconductor device according to the first embodiment, the problem of degassing from the high electric field sealing member MR due to the high temperature heat treatment described above being applied to the high electric field sealing member MR becomes obvious. There is a risk.
  • a higher temperature about 200 ° C.
  • the planar shape of the active region is a square shape. It is desirable to do. However, when the planar shape of the active region is a quadrangular shape, the corner (corner portion) of the active region has a higher electric field than the side.
  • the termination portion is formed so as to surround the active region, There is a risk that the power semiconductor element will be destroyed. For this reason, for example, by making the corners of the active region into an arc shape, the electric field at the corners is relaxed and the withstand voltage is secured.
  • FIG. 18 is a plan view showing a semiconductor chip CHP in the related art.
  • the semiconductor chip CHP in the related art includes a termination portion including a p-type semiconductor region PR1, a p-type semiconductor region PR2, and a channel stop layer CS so as to surround the anode electrode ADE formed on the active region.
  • a TMR is formed.
  • the radius of curvature of the corner in the direction in which the high electric field is applied is increased.
  • the curvature radii of the corners of the p-type semiconductor region PR1 and the p-type semiconductor region PR2 on the [-1-120] direction side from the center of the substrate are set to [11
  • the ⁇ 20] direction side p-type semiconductor region PR1 and p-type semiconductor region PR2 are made larger than the radius of curvature of the corner.
  • a high electric field sealing member is formed so as to cover the termination part TMR of the semiconductor chip CHP in the related technology configured as shown in FIG.
  • a high electric field sealing member is formed in accordance with the shape of a corner with a large radius of curvature
  • the high electric field sealing member matched with the shape of a corner with a large radius of curvature even in a corner with a small radius of curvature.
  • the area of the anode electrode ADE (corresponding to the active region) is reduced. This means that the area where the wire is formed on the anode electrode ADE is reduced, which makes it impossible to sufficiently reduce the on-resistance, and the interference between the high electric field sealing member and the wire.
  • the manufacturing yield of the semiconductor device may be reduced.
  • the high electric field sealing member matched with the shape of the corner with a small radius of curvature even in the corner with a large radius of curvature. Therefore, it is difficult to sufficiently cover the corner portion having a large radius of curvature with the high electric field sealing member. This means that the effect of relaxing the electric field by the high electric field sealing member cannot be sufficiently obtained at the corner portion having a large radius of curvature, thereby ensuring the withstand voltage at the corner portion having a large radius of curvature. As a result, the reliability of the semiconductor device is lowered.
  • Embodiment 1 For example, in a semiconductor chip including a semiconductor material (for example, SiC) having a band gap larger than that of silicon, the semiconductor chip covers the peripheral portion, the semiconductor element forming portion located inside the peripheral portion, the peripheral portion, and It is assumed that a high electric field sealing member (insulating member) surrounding the semiconductor element forming portion is provided.
  • the fourth feature point in the first embodiment is that the shape of the inner end portion of the high electric field sealing member includes curved portions having different curvature radii in plan view. Thereby, both reduction of on-resistance and improvement of breakdown voltage can be achieved.
  • FIG. 19 is a diagram illustrating the definition of “curvature radius” in the first embodiment.
  • the thick line indicates the inner end portion IEG of the high electric field resistant sealing member, and the corner portion is a curved portion CRL.
  • a straight line extending from the inner end IEG in the x direction is a tangent SL1
  • a straight line extending from the inner end IEG in the y direction is a tangent SL2.
  • a point where the tangent line SL1 is separated from the inner end portion IEG is a point A
  • a point where the tangent line SL2 is separated from the inner end portion IEG is a point B.
  • a line segment drawn perpendicularly to the tangent line SL1 from the point A is defined as a line segment SL3, and a line segment perpendicularly drawn from the point B to the tangent line SL2 is defined as a line segment SL4.
  • the “curvature radius” in the first embodiment is defined as an average value of “r1” and “r2”. That is, the “curvature radius” of the curved portion CRL constituting the inner end portion IEG of the high electric field resistant sealing member in the first embodiment is an average value of “r1” and “r2”.
  • FIG. 20A is a schematic diagram showing a planar configuration of the semiconductor chip CHP1 in the first embodiment.
  • the semiconductor chip CHP1 in the first embodiment has a rectangular shape
  • the periphery of the semiconductor chip CHP1 is covered with the high electric field sealing member MR
  • the center of the semiconductor chip CHP1 The anode electrode ADE formed in the portion is exposed from the high electric field sealing member MR.
  • the fourth characteristic point in the first embodiment is that the shape of the inner end portion IEG of the high electric field sealing member MR includes curved portions having different curvature radii in plan view. Specifically, as shown in FIG.
  • the curvature radii of the curved portions (CRL1A, CRL1B) formed at the two corners of the four corners are the other two locations. It is larger than the radius of curvature of the curved parts (CRL2A, CRL2B) formed at the corners. That is, in plan view, the shape of the inner end portion IEG of the high electric field sealing member MR is a pair of curved portions (CRL1A, CRL1B) having the first radius of curvature, and a second radius of curvature different from the first radius of curvature. And a pair of curved portions (CRL2A, CRL2B). More specifically, for example, in FIG.
  • a pair of diagonal lines of the semiconductor chip CHP1 having a rectangular shape is a diagonal line DGL1 and a diagonal line DGL2.
  • one curve portion CRL1A of the pair of curve portions (CRL1A, CRL1B) intersects the diagonal line DGL1
  • one curve portion CRL2B of the pair of curve portions (CRL2A, CRL2B) is a diagonal line Crosses DGL1.
  • the other curve portion CRL1B of the pair of curve portions (CRL1A, CRL1B) intersects the diagonal line DGL2
  • the other curve portion CRL2A of the pair of curve portions (CRL2A, CRL2B) is the diagonal line DGL2.
  • the planar termination portion shown in FIG. 18 is formed by the planar high-voltage electric field sealing member MR shown in FIG. TMR can be covered without excess or deficiency. That is, according to the first embodiment, in the same semiconductor chip CHP1, it is possible to form the high electric field sealing member MR having a shape in which the inner end portion IEG includes curved portions having different radii of curvature. As a result, according to the first embodiment, the planar termination portion TMR shown in FIG. 18 is covered without excess or deficiency, so that the region that needs to be covered with the high electric field sealing member MR can be reliably secured.
  • the breakdown voltage can be improved.
  • the area of the anode electrode ADE exposed from the high electric field sealing member MR can be increased by covering the planar termination portion TMR shown in FIG. 18 without excess or deficiency. As a result, it is possible to reduce the on-resistance by increasing the area of the active region.
  • the shape of the inner end portion IEG of the high electric field sealing member MR is matched with the shape that covers the planar termination portion TMR shown in FIG. Therefore, both reduction in on-resistance and improvement in breakdown voltage can be achieved.
  • the fourth feature point in the first embodiment it is possible to maximize the advantages of the planar termination portion TMR having portions having different curvature radii as shown in FIG. It is possible to improve the performance and reliability of the semiconductor device.
  • the technical idea in the first embodiment is not limited to the planar configuration shown in FIG. 20A, and for example, the planar configuration shown in FIG. 20B can be realized.
  • one curve portion CRL1B of the pair of curve portions (CRL1A, CRL1B) intersects the diagonal line DGL1, and one curve portion of the pair of curve portions (CRL2A, CRL2B).
  • CRL2A intersects diagonal line DGL1.
  • the other curve portion CRL1A of the pair of curve portions (CRL1A, CRL1B) intersects the diagonal line DGL2
  • the other curve portion CRL2B of the pair of curve portions (CRL2A, CRL2B) is the diagonal line DGL2. Intersect.
  • the high electric field sealing member MR is not formed for each individual semiconductor chip CHP1, but the semiconductor wafer before being separated into individual semiconductor chips CHP1 is manufactured.
  • the high electric field resistant sealing member MR is formed collectively in the state, it has the following fifth characteristic point.
  • the paste type high electric field sealing member MR is arranged in parallel lines along the x direction (first direction) of the semiconductor wafer WF.
  • the paste state is formed in parallel lines in the y direction (second direction) perpendicular to the x direction.
  • the high electric field sealing member MR is applied.
  • the semiconductor wafer WF is subjected to high-temperature heat treatment to cure the paste-type high electric field sealing member MR.
  • the high electric field sealing member MR in the first embodiment while the high electric field sealing member MR applied in the x direction is in a paste state before drying, it is orthogonal to the x direction.
  • the high electric field sealing member MR in a paste state is applied in parallel lines in the y direction (second direction).
  • the high electric field sealing member MR is dragged when applying the pasty high electric field sealing member MR in the y direction.
  • the shape of the inner end portion of the high electric field sealing member MR is changed at the corner of the intersecting portion, and the curvature radius is increased.
  • the application of the paste-resistant high electric field sealing member MR in the x direction is always from left to right (or from right to left) when the semiconductor wafer is viewed from above, for example. (This is called the same direction application.) Further, the application of the high electric field sealing member MR in the paste state in the x direction is applied from the left to the right, and This can also be realized by reversing the coating direction for each one (referred to as alternate coating), such as coating the second from right to left and coating the third from left to right.
  • FIG. 21 shows three lines L1 to L3 in which three coatings are performed in the same direction from left to right.
  • the application of the high electric field sealing member MR in the paste state in the x direction to the same semiconductor wafer WF can be performed by mixing the same direction application and the alternate application.
  • the application in the x direction does not affect the shape of the inner end portion of the high electric field sealing member MR.
  • FIG. 22 shows three lines R1 to R3 in which three coatings in the y direction are performed in the same direction from top to bottom.
  • FIG. 22 shows three lines L1 to L3 formed by the application in the x direction are dragged downward in the intersection region of the three lines L1 to L3 formed by the application in the x direction.
  • a high electric field sealing member MR having the shape of the inner end portion IEG shown in 20 (a) can be formed.
  • the three lines L1 formed by coating in the x direction are used.
  • the three lines L1 to L3 formed by coating in the x direction are dragged upward, and the high electric field resistance having the shape of the inner end IEG shown in FIG.
  • the sealing member MR can be formed.
  • the shape of the corner portion of the inner end portion of the high electric field sealing member MR does not become a right angle but is always round with a certain radius of curvature.
  • the rounded shape is caused by two factors specific to the first embodiment shown below.
  • the first factor is due to the fact that the high electric field sealing member MR applied on the semiconductor wafer WF naturally spreads because it is in a paste state at the time of application.
  • the second factor is that when the paste-like high electric field sealing member MR is applied to the semiconductor wafer WF so as to cross vertically and horizontally, the high resistance of the paste state previously applied in the x direction in the intersecting region. While the high electric field sealing member MR applied with the electric field sealing member MR in the x direction is in a paste state, the pasted high electric field sealing member MR applied in the y direction perpendicular to the x direction later. Is due to dragging. This point will be further described below.
  • FIG. 21 is a schematic diagram showing a state in which a high electric field sealing member MR in a paste state is applied in the x direction of the semiconductor wafer WF.
  • the x direction is a horizontal direction when the surface of the semiconductor wafer WF is viewed from above with the orientation flat portion of the semiconductor wafer WF facing down.
  • the paste-resistant high electric field sealing member MR is applied at a distance of 6 mm and a width of 1.9 mm by a dispenser whose conditions are adjusted so that the film thickness of the high electric field sealing member MR after final curing is 80 ⁇ m. .
  • the high electric field sealing member MR applied in the x direction is in a paste state.
  • a high electric field sealing member in a paste state in the y direction perpendicular to the x direction with a spacing of 7 mm and a width of 1.9 mm MR application is performed.
  • the high electric field sealing member MR in the state drags the paste high electric field sealing member MR applied in the x direction.
  • the high electric field sealing member MR applied in the x direction and the y direction and the high electric field sealing member MR applied in the y direction are applied in the x direction.
  • a boundary line is drawn between the high electric field sealing member MR and a drag part (expanded part) formed by dragging, but actually, the high electric field sealing members MR are uniformly mixed with each other.
  • the high electric field sealing member MR is continuously formed. The same applies to the schematic diagrams shown below.
  • FIG. 23 shows (1) 100 ° C., 20 minutes, (2) 200 ° C., 1 in a nitrogen atmosphere in a state where the semiconductor wafer WF coated with the high electric field sealing member MR shown in FIG. It is a figure which shows typically the high electric field sealing member MR hardened
  • the shape of the inner end portion IEG of the high electric field resistant sealing member MR after curing is a curved portion (CRL1A, CRL1B) having a large radius of curvature and a curved portion (CRL2A, CRL2B) having a small radius of curvature. Including.
  • the high electric field sealing member MR has a curved portion (CRL1A, CRL1A, which has a large radius of curvature formed by the influence of the drag at the intersection and the spread of the high electric field sealing member MR that occurs evenly in the entire coating portion.
  • CRL1B curved portions
  • CRL2A, CRL2B curved portions having small curvature radii that are slightly increased by the influence of the spread of the high electric field resistant sealing member MR that occurs evenly in the entire coating portion.
  • FIG. 24A is a diagram schematically showing a planar configuration of the semiconductor chip CHP1 in the first modification of the first embodiment.
  • the semiconductor chip CHP1 in the first modification has a rectangular shape, the periphery of the semiconductor chip CHP1 is covered with the high electric field sealing member MR, and the semiconductor chip CHP1.
  • the anode electrode ADE formed in the central portion of the high-field sealing member MR is exposed.
  • a pair of diagonal lines of the rectangular semiconductor chip CHP1 are a diagonal line DGL1 and a diagonal line DGL2.
  • one curve portion CRL1B of the pair of curve portions intersects the diagonal line DGL1
  • one curve portion CRL2A of the pair of curve portions is a diagonal line Crosses DGL1.
  • the other curve portion CRL1A of the pair of curve portions intersects the diagonal line DGL2
  • the other curve portion CRL2B of the pair of curve portions is the diagonal line DGL2.
  • the semiconductor chip CHP1 in Modification 1 has not only the planar configuration illustrated in FIG. 24A but also the planar configuration illustrated in FIG. 24B, which is opposite to the planar configuration illustrated in FIG. There may be.
  • one curve portion CRL1A of the pair of curve portions (CRL1A, CRL1B) intersects the diagonal line DGL1, and one of the pair of curve portions (CRL2A, CRL2B).
  • the curved portion CRL2B intersects the diagonal line DGL1.
  • the semiconductor chip CHP1 shown in FIG. 24B is also configured such that the shape of the inner end portion IEG of the high electric field sealing member MR includes curved portions having different curvature radii in plan view. Is done.
  • FIG. 25 is a diagram schematically showing a manufacturing process for realizing the shape of the inner end portion IEG of the high electric field resistant sealing member MR shown in FIG.
  • application of a high electric field sealing member MR in a paste state in the y direction is performed.
  • three lines R1 to R3 are shown.
  • the application of the paste-resistant high electric field sealing member MR in the x direction is performed.
  • FIG. 25 shows three lines L1 to L3 in which three coatings in the x direction are performed in the same direction from left to right.
  • FIG. 26 for example, when three lines L1 to L3 are formed by applying in the same direction from right to left by applying three in the x direction, they are formed by applying in the y direction. In the region intersecting with the three lines R1 to R3, the three lines R1 to R3 formed by coating in the y direction are dragged leftward, and the inner end portion IEG shown in FIG.
  • the high electric field sealing member MR having the following shape can be formed.
  • FIG. 27A is a diagram schematically showing a planar configuration of the semiconductor chip CHP1 in the second modification of the first embodiment.
  • each of the pair of curved portions (CRL2A, CRL2B) intersects the diagonal line DGL1
  • each of the pair of curved portions (CRL1A, CRL1B) intersects the diagonal line DGL2.
  • the shape of the inner end portion IEG of the high electric field sealing member MR includes the curved portions having different curvature radii in plan view. Will be.
  • the semiconductor chip CHP1 in the second modification has not only the planar configuration shown in FIG. 27A but also the planar configuration shown in FIG. 27B that is opposite to the planar configuration shown in FIG. There may be.
  • each of the pair of curved portions (CRL1A, CRL1B) intersects the diagonal line DGL1, and each of the pair of curved portions (CRL2A, CRL2B) intersects the diagonal line DGL2.
  • the semiconductor chip CHP1 shown in FIG. 27B is also configured such that the shape of the inner end portion IEG of the high electric field sealing member MR includes curved portions having different curvature radii in plan view. Is done.
  • wire connection portions CU1 to CU3 are formed on the surface of the anode electrode ADE formed in the element formation portion.
  • curved portions (CRL2A, CRL2B) having a small curvature radius are formed so as to intersect with the diagonal line DGL1. Therefore, the width of the anode electrode ADE along the diagonal line DGL1 is increased.
  • a plurality of connection portions CU1 to CU3 between the semiconductor chip CHP1 and each of the plurality of wires can be arranged along the diagonal line DGL1. .
  • the second modification by forming the shape of the inner end portion IEG of the high electric field sealing member MR so that the curvature radius of the curved portion (CRL2A, CRL2B) intersecting the diagonal line DGL1 is reduced, It is possible to obtain an advantage that the plurality of connecting portions CU1 to CU3 can be easily arranged along the diagonal line DGL1. In this case, the current values flowing through the plurality of wires can be easily equalized, and the reliability of the semiconductor device can be improved.
  • the anode electrode ADE along the diagonal line DGL2 is formed by forming the shape of the inner end portion IEG of the high-voltage field-proof sealing member MR so that the radius of curvature of the curved lines (CRL1A, CRL1B) intersecting the diagonal line DGL2 is increased. Since the area covered with the high electric field sealing member MR is increased, the breakdown voltage of the semiconductor chip CHP1 can be improved. As described above, in the second modification, as shown in FIG. 27A, the resistance between the corner portion CNR1 that is one end point of the diagonal line DGL1 and the intersection CP1 between the curved portion CRL2A and the diagonal line DGL1.
  • the width L1 of the high electric field sealing member MR is the distance L2 between the corner portion CNR2 that is one end point of the diagonal line DGL2 and the intersection CP2 between the curved portion CRL1A and the diagonal line DGL2. Is smaller than As a result, the width L1 of the high-voltage field-proof sealing member MR along the diagonal line DGL1 is reduced. As a result, it is possible to obtain an advantage that a plurality of connection portions CU1 to CU3 can be easily arranged along the diagonal line DGL1. As a result of the increase in the width L2 of the high electric field sealing member MR along the DGL2, the breakdown voltage can be improved.
  • FIG. 28B in the semiconductor chip CHP1 having the planar configuration shown in FIG. 27B, wire connection portions CU1 to CU3 are formed on the surface of the anode electrode ADE formed in the element formation portion.
  • FIG. 28B curved portions (CRL2A, CRL2B) having a small curvature radius are formed so as to intersect with the diagonal line DGL2. Therefore, the width of the anode electrode ADE along the diagonal line DGL2 is increased, and as a result, a plurality of connection portions CU1 to CU3 between the semiconductor chip CHP1 and each of the plurality of wires can be arranged along the diagonal line DGL2. .
  • the second modification by forming the shape of the inner end portion IEG of the high electric field sealing member MR so that the curvature radius of the curved portion (CRL2A, CRL2B) intersecting the diagonal line DGL2 is reduced, It is possible to obtain an advantage that the plurality of connecting portions CU1 to CU3 can be easily arranged along the diagonal line DGL2. In this case, the current values flowing through the plurality of wires can be easily equalized, and the reliability of the semiconductor device can be improved.
  • the anode electrode ADE along the diagonal line DGL1 is formed by forming the shape of the inner end portion IEG of the high-voltage field-proof sealing member MR so that the radius of curvature of the curved lines (CRL1A, CRL1B) intersecting the diagonal line DGL1 is increased. Since the area covered with the high electric field sealing member MR is increased, the breakdown voltage of the semiconductor chip CHP1 can be improved.
  • FIG. 29 is a diagram schematically showing a manufacturing process for realizing the shape of the inner end portion IEG of the high electric field resistant sealing member MR shown in FIG.
  • application of a high electric field sealing member MR in a paste state in the y direction is performed.
  • three lines R1 to R3 are shown.
  • the application of the paste-resistant high electric field sealing member MR in the x direction is performed.
  • FIG. 25 illustrates three lines L1 to L3 in which three coatings in the x direction are performed by alternate coating.
  • the three lines R1 to R3 formed by the application in the y direction are shifted as shown in FIG.
  • the high electric field sealing member MR having the shape of the inner end portion IEG shown in FIG. 27A can be formed.
  • FIG. 30 for example, when three lines L1 to L3 are formed by reversing the application in the x direction to the case of FIG. 29, it is formed by the application in the y direction. In the intersecting region with the three lines R1 to R3, the three lines R1 to R3 are dragged to form the high electric field sealing member MR having the shape of the inner end portion IEG shown in FIG. be able to.
  • FIG. 31 is a diagram showing a specific numerical example of each parameter for each of the plurality of chips 1 to 14 defined by each parameter.
  • chip horizontal dimension indicates the horizontal width of the chip
  • chip vertical dimension indicates the vertical width of the chip.
  • Resin width 1 indicates a dimension (minimum portion) (mm) of a half of the width of the high electric field resistant sealing member (resin) applied in the horizontal direction
  • Resin width 2 indicates the vertical direction.
  • variety of the applied high electric field sealing member (resin) is shown.
  • “Resin height 1” indicates the maximum thickness ( ⁇ m) of the high electric field sealing member (resin) applied in the horizontal direction
  • “Resin height 2” indicates the high electric field sealing member applied in the vertical direction. The maximum thickness ( ⁇ m) of (resin) is shown.
  • Each of the “inner peripheral shapes A to F” indicates the shape shown in FIG.
  • Each of “curvature radii 1 to 4” is a curvature radius (mm) of a curved portion surrounded by a broken line in FIG.
  • 32 and 33 are schematic diagrams showing the configuration of the semiconductor module MJ according to the first embodiment.
  • a plurality of semiconductor chips CHP1 in the first embodiment in which diodes are formed and a plurality of Si-IGBTs that function as switching elements are formed on the insulating substrate SUB.
  • a semiconductor chip CHP2 is mounted on the insulating substrate SUB.
  • FIG. 34 is a schematic diagram showing a planar configuration example of the insulating substrate SUB.
  • ten semiconductor chips CHP1 in which diodes (SiC devices) are formed and four semiconductor chips CHP2 in which Si-IGBTs are formed are mounted on an insulating substrate SUB.
  • a terminal is formed in the central portion of the insulating substrate SUB.
  • the terminal and the plurality of semiconductor chips CHP1 are electrically connected by wires, and the terminal and the plurality of semiconductor chips are also connected.
  • CHP2 is electrically connected with a wire.
  • the insulating substrate SUB on which the plurality of semiconductor chips CHP1 and the plurality of semiconductor chips CHP2 are mounted is disposed on the base plate PLT constituting the lower surface of the case CAS.
  • a plurality of insulating substrates SUB are arranged on the base plate PLT.
  • the insulating substrate SUB arranged on the base plate PLT is connected to a member (heat dissipating member, connecting member) PAT, and this member PAT is connected to a cap CAP which is a lid of the case CAS.
  • the internal space of the case CAS is sealed with, for example, a silicone gel (sealing member).
  • the semiconductor module MJ in the first embodiment is configured.
  • a power conversion device represented by an inverter or a converter.
  • FIG. 35 is a diagram showing a planar configuration of the semiconductor chip CHP3 on which the SiC-MOSFET is formed.
  • the semiconductor chip CHP3 has a rectangular shape, a gate pad GP is disposed at the center, a source pad SP is disposed so as to surround the gate pad GP, and the source pad A termination portion TMR is arranged so as to surround the SP.
  • a high electric field sealing member MR is formed so as to cover a part of the source pad SP from the termination portion TMR.
  • a wire is connected to the source pad SP and a wire is also connected to the gate pad GP.
  • the gate pad GP is arranged at the center of the source pad SP. Therefore, the gate pad GP becomes an obstacle when the source pad SP and the wire are connected.
  • FIG. 36 is a diagram showing a semiconductor chip CHP4 having a planar configuration in which the gate pad GP is arranged near the end of the source pad SP.
  • the gate pad GP is arranged shifted from the center of the source pad SP toward the + x direction.
  • this configuration has the following inconveniences. That is, disposing the gate pad GP in the vicinity of the end of the source pad SP means that the gate pad GP is close to the high electric field sealing member MR. In this case, for example, when the high electric field sealing member MR is applied, the application position of the high electric field sealing member MR is shifted, or the paste type high electric field sealing member MR spreads, whereby the gate pad. A part of GP is covered with the high electric field sealing member MR, which may cause a problem in connection between the gate pad GP and the wire.
  • FIG. 37A is a schematic diagram showing a planar configuration of the semiconductor chip CHP4 in the second embodiment.
  • the high electric field sealing member MR is formed so as to surround the source pad SP, and this high electric field sealing member MR is formed.
  • the inner end portion IEG is configured to include a pair of curved portions (CRL1A, CRL1B) having a large radius of curvature and a pair of curved portions (CRL2A, CRL2B) having a small radius of curvature.
  • the feature point of the second embodiment is that, as shown in FIG. 37 (a), the gate pad GP has a pair of curved portions having a smaller radius of curvature than the pair of curved portions (CRL1A, CRL1B) having a larger radius of curvature. It is in the point arrange
  • the high electric field sealing member MR is less likely to spread on the side of the pair of curved portions (CRL2A, CRL2B) having a small curvature radius than on the side of the pair of curved portions (CRL1A, CRL1B) having a large curvature radius.
  • the semiconductor chip CHP4 according to the second embodiment has not only the planar configuration shown in FIG. 37 (a) but also the planar configuration shown in FIG. 37 (b) which is opposite to the planar configuration shown in FIG. 37 (a). It may be.
  • the gate pad GP is disposed in the vicinity of the left end portion of the source pad SP.
  • the semiconductor chip CHP4 according to the second embodiment has not only the planar configuration shown in FIGS. 37A and 37B, but also the planar configuration shown in FIG. 38A and the configuration shown in FIG. A planar configuration may be used.
  • the gate pad GP is arranged in the vicinity of the lower end portion of the source pad SP
  • FIG. 38B the gate pad GP is arranged at the upper end portion of the source pad SP. It will be arranged in the vicinity.
  • FIG. 39 is a schematic diagram showing a planar configuration example of the insulating substrate SUB.
  • a chip CHP4 is mounted.
  • a terminal is formed in the central portion of the insulating substrate SUB.
  • the terminal and the plurality of semiconductor chips CHP1 are electrically connected by wires, and the terminal and the plurality of semiconductor chips are also connected.
  • the CHP 4 is electrically connected with a wire.
  • the gate pad formed on the semiconductor chip CHP4 and the terminal of the insulating substrate SUB are electrically connected by a wire
  • the source pad formed on the semiconductor chip CHP4 and the terminal of the insulating substrate SUB are connected by a wire. Is electrically connected.
  • the gate pad is disposed in the vicinity of the end of the source pad, the source pad and the terminal of the insulating substrate SUB are electrically connected by the wire without being interrupted by the gate pad. Can be connected.
  • the technical idea of the second embodiment can be applied not only to the SiC-MOSFET but also to the SiC-IGBT having the gate pad in the same manner as the SiC-MOSFET.
  • the technical idea in the embodiment can be applied to, for example, a SiC hybrid module in which a Si-IGBT and a SiC-diode (SiC-Schottky barrier diode) are combined, a full SiC module made of SiC-MOSFET, a SiC It can also be applied to a full SiC module in which an IGBT and a SiC diode are combined.
  • the technical idea in the embodiment is not limited to this, for example, a semiconductor element using a wide band gap semiconductor material such as SiC, GaN, or diamond, and a general band such as silicon, gallium arsenide, or germanium.
  • the present invention can also be applied to a technique combined with a semiconductor element using a semiconductor material having a gap.
  • the technical idea in the embodiment can also be applied to a technique in which semiconductor elements such as a Schottky barrier diode, a pn junction diode, a MOSFET, a junction FET, a bipolar transistor, and an IGBT are combined.
  • semiconductor elements such as a Schottky barrier diode, a pn junction diode, a MOSFET, a junction FET, a bipolar transistor, and an IGBT are combined.
  • the embodiment includes the following forms.
  • a substrate A plurality of semiconductor chips mounted on the substrate; A sealing member covering the plurality of semiconductor chips;
  • a semiconductor module comprising: Some of the plurality of semiconductor chips include a semiconductor material having a larger band gap than silicon, and an insulating member that covers a peripheral portion of the element formation surface, The outer end surface of the part of the semiconductor chip and the outer end surface of the insulating member include a flush portion, The semiconductor module, wherein a dielectric breakdown electric field strength of the insulating member is larger than a dielectric breakdown electric field strength of the sealing member.
  • a substrate A plurality of semiconductor chips mounted on the substrate;
  • a semiconductor module comprising: Some of the plurality of semiconductor chips include a semiconductor material having a larger band gap than silicon, The some semiconductor chips are: The periphery, A semiconductor element forming portion located inside the peripheral edge; An insulating member that covers the peripheral edge and surrounds the semiconductor element forming portion; Have In plan view, the shape of the inner end portion of the insulating member includes curved portions having different radii of curvature.
  • (Appendix 5) (A) preparing a semiconductor wafer containing a semiconductor material having a larger band gap than silicon and having an element formation surface; (B) applying a paste-like insulating member along the first direction in the element formation surface; (C) after the step (b), a step of applying an insulating member in a paste state along a second direction intersecting the first direction in the element formation surface; With In the step (c), the paste insulating member is applied along the second direction before the paste insulating member applied in the step (b) is dried.

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Abstract

シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置（ＳＡ１）において、半導体チップ（ＣＨＰ１）の外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置（ＳＡ１）の信頼性を向上する。例えば、半導体装置（ＳＡ１）は、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う耐高電界封止部材（ＭＲ）を有する半導体チップ（ＣＨＰ１）と、半導体チップ（ＣＨＰ１）を覆うシリコーンゲル（ＧＬ）を備える。このとき、半導体チップ（ＣＨＰ１）の端面と耐高電界封止部材（ＭＲ）の外端部は、面一の部分を含み、耐高電界封止部材（ＭＲ）の絶縁破壊電界強度は、シリコーンゲル（ＧＬ）の絶縁破壊電界強度よりも大きい。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置に適用して有効な技術に関する。
　特開２０１３－１９１７１８号公報（特許文献１）には、ＳｉＣ素子の周辺領域に設けられている電界緩和領域からシリコーンゲル中に発生する電界強度を低減し、安定した耐圧特性を確保する技術が記載されている。この技術においては、電界緩和領域とシリコーンゲルとの間に、酸化シリコンからなる無機層と、無機層の上部に形成された樹脂層とを有することが記載されている。
　特開２０１４－２３６１６６号公報（特許文献２）には、半導体チップの中心から［－１－１２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径を、半導体チップの中心から［１１－２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径よりも大きくする技術が記載されている。
特開２０１３－１９１７１８号公報 特開２０１４－２３６１６６号公報
　例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料は、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）を縮小することにより、製造コストの削減を図ることができる。
　ここで、ワイドバンドギャップ半導体材料に接する封止体にかかる電界強度も大きくなるため、ワイドバンドギャップ半導体材料用の封止材には、絶縁破壊強度が高いことが要求される。例えば、シリコンの場合、半導体チップの電界緩和部の直上は、シリコーンゲルなどの封止部材で封止されるが、ワイドバンドギャップ半導体材料の場合には、電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため、電界緩和部とシリコーンゲルとの間に絶縁部材を挿入することが検討されている。
　このとき、例えば、絶縁部材の形成は、半導体ウェハをダイシングして半導体チップを取得した後、半導体チップを絶縁基板に搭載する過程で実施される。すなわち、半導体チップの周縁部に形成されている電界緩和部上にピンポイントで絶縁部材を滴下することが行なわれる。ところが、この場合、絶縁部材の外端部の形状は、ピンポイントでの滴下技術に起因して、裾を引いたテーパ形状となる。このことから、半導体チップの外端部近傍で絶縁部材の膜厚が薄くなり、電界強度を充分に緩和することができないおそれがある。
　この点に関し、電界緩和部の幅を充分に大きく設計すれば、半導体チップの外端部近傍の電界強度を緩和することができるが、この場合、半導体素子形成部として機能しない電界緩和部のサイズが大きくなり、製造コストの増加を招くことになる。
　したがって、ワイドバンドギャップ半導体材料の優れた材料物性を有効活用するためには、電界緩和部を縮小しても、半導体チップの外端部近傍での電界強度を緩和できるように、絶縁部材の形状を工夫することが望まれている。
　本発明の目的は、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置において、半導体チップの外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置の信頼性を向上することにある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有する半導体チップと、半導体チップを覆う封止部材とを備える。このとき、半導体チップの端面と絶縁部材の外端部は、面一の部分を含み、絶縁部材の絶縁破壊電界強度は、封止部材の絶縁破壊電界強度よりも大きい。
　また、一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備える。このとき、半導体チップは、周縁部と、周縁部の内側に位置する半導体素子形成部と、周縁部を覆い、かつ、半導体素子形成部を囲む絶縁部材とを有する。そして、平面視において、絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む。
　一実施の形態によれば、半導体装置の信頼性を向上することができる。
鉄道車両に適用される３相モータシステムの一例を示すブロック図である。 コンバータとインバータの回路構成を示す回路図である。 関連技術において、ダイオードが形成された半導体チップの模式的な構成を示す平面図である。 図３のＡ－Ａ線で切断した断面図である。 耐高電界封止部材の形成工程を模式的に示す図である。 関連技術における半導体装置の構成を示す断面図である。 実施の形態１における半導体装置を模式的に示す断面図である。 実施の形態１における半導体装置の製造工程の流れを示すフローチャートである。 半導体ウェハ上に耐高電界封止部材を塗布する様子を示す図である。 半導体ウェハの一部を拡大して示す図である。 半導体ウェハに形成されているターミネーション部を覆うように、ディスペンサから耐高電界封止部材を滴下する様子を示す断面図である。 半導体ウェハのスクライブラインに沿って、半導体ウェハを切断する工程を示す図である。 半導体ウェハを切断する工程を示す断面図である。 半導体ウェハを切断した後の状態を示す断面図である。 実施の形態１における半導体チップの端部近傍を拡大して示す断面図である。 耐高電界封止部材の外端部の一部が傾斜形状となる形状を示す図である。 耐高電界封止部材の外端部の一部が凸形状となる形状を示す図である。 関連技術における半導体チップを示す平面図である。 実施の形態１における「曲率半径」の定義を説明する図である。 （ａ）は、実施の形態１における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。 耐高電界封止部材の形成工程を説明する図である。 耐高電界封止部材の形成工程を説明する図である。 所定の温度シーケンスによって熱硬化した耐高電界封止部材を模式的に示す図である。 （ａ）は、変形例１における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。 耐高電界封止部材の形成工程を説明する図である。 耐高電界封止部材の形成工程を説明する図である。 （ａ）は、変形例２における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。 （ａ）は、変形例２における半導体チップの平面構成例において、ワイヤとの接続部が形成されている状態を示す模式図であり、（ｂ）は、他の平面構成例において、ワイヤとの接続部が形成されている状態を示す模式図である。 耐高電界封止部材の形成工程を説明する図である。 耐高電界封止部材の形成工程を説明する図である。 各パラメータで規定される複数のチップのそれぞれについて、各パラメータの具体的な数値例を示す図である。 実施の形態１における半導体モジュールの構成を示す模式図である。 実施の形態１における半導体モジュールの構成を示す模式図である。 実施の形態１における絶縁基板の平面構成例を示す模式図である。 ＳｉＣ－ＭＯＳＦＥＴが形成された半導体チップの平面構成を示す図である。 ゲートパッドをソースパッドの端部近傍に配置した平面構成の半導体チップを示す図である。 （ａ）は、本実施の形態２における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。 （ａ）は、本実施の形態２における半導体チップの他の平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。 実施の形態２における絶縁基板の平面構成例を示す模式図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　（実施の形態１）
　＜３相モータシステムの構成例＞
　図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
　このように、鉄道車両の３相モータシステムには、コンバータＣＯＮやインバータＩＮＶが含まれている。図２は、図１に示すコンバータＣＯＮとインバータＩＮＶの回路構成を示す回路図である。図２に示すように、コンバータＣＯＮおよびインバータＩＮＶのそれぞれは、６個のパワートランジスタＱ１と６個のフリーホイールダイオードＦＲＤとから構成されている。例えば、インバータＩＮＶに着目すると、３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、上アーム（ハイサイドスイッチ）と下アーム（ローサイドスイッチ）が設けられており、上アームと下アームのそれぞれは、互いに並列接続された１個のパワートランジスタＱと１個のフリーホイールダイオードＦＲＤから構成されていることになる。このとき、パワートランジスタＱ１は、スイッチング素子として機能する一方、フリーホイールダイオードは、例えば、３相モータＭＴに含まれるインダクタンスに起因する還流電流を流す整流素子として機能する。
　以上のように、インバータＩＮＶやコンバータＣＯＮなどの電力変換機器の中で、パワートランジスタＱ１やフリーホイールダイオードＦＲＤなどのパワー半導体素子は、スイッチング機能や整流機能を有する主要な構成部品として使用されている。例えば、パワートランジスタＱ１としては、シリコン（Ｓｉ）を基板材料として使用したＩＧＢＴ(Insulated Gate Bipolar Transistor）が使用され、フリーホイールダイオードＦＲＤとしては、シリコンを基板材料として使用したｐｎ接合ダイオードが使用されている。
　この点に関し、近年では、パワー半導体素子の基板材料として、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用することが検討され、このワイドバンドギャップ半導体材料を使用したパワー半導体素子の開発が進められている。なぜなら、ワイドバンドギャップ半導体材料は、シリコンよりもバンドギャップが大きいことに起因して、シリコンよりも絶縁破壊電界強度が高いからである。つまり、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、シリコンよりも絶縁破壊電界強度が高いことから、シリコンを基板材料として使用したパワー半導体素子よりもドリフト層（エピタキシャル層）の厚さを薄くしても耐圧を確保することができる。さらには、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、ドリフト層の厚さを薄くすることによって、オン抵抗の低減を図ることができる。すなわち、ワイドバンドギャップ半導体材料を基板材料として使用したパワー半導体素子では、トレードオフの関係にある耐圧の確保とオン抵抗の低減との両立を図ることができる利点が得られるのである。
　例えば、ワイドバンドギャップ半導体材料としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを挙げることができるが、以下では、特に、ＳｉＣに着目して説明することにする。
　ワイドバンドギャップ半導体材料であるＳｉＣは、シリコンに対して、絶縁破壊電界強度が約一桁高いため、パワー半導体素子の低オン抵抗化が可能である。これは、上述したように、絶縁破壊電界強度が高いと、薄いドリフト層（エピタキシャル層）でも耐圧を確保できる結果、ドリフト層を薄くすることによってオン抵抗の低減を図ることができるからである。さらに、ＳｉＣの熱伝導率は、シリコンの熱伝導率の約３倍で、かつ、高温でも半導体物性に優れていることから、高温での使用にも適している。
　したがって、近年では、シリコンを基板材料として使用したパワー半導体素子に対し、ＳｉＣを基板材料として使用したパワー半導体素子に置き換えることが検討されている。具体的に、インバータＩＮＶを例に挙げると、インバータＩＮＶの構成部品であるスイッチング素子と整流素子のうち、整流素子であるフリーホイールダイオードＦＲＤとして、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣを基板材料として使用したショットキーバリアダイオード（以下、ＳｉＣショットキーバリアダイオードという）に置き換える開発が先行している。
　このように、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣショットキーバリアダイオードに置き換える場合、ショットキーバリアダイオードでは、リカバリ電流が無いため、スイッチング損失を１／１０に低減できるという報告がある。これは、バイポーラ素子であるｐｎ接合ダイオードでは、スイッチング時に蓄積された少数キャリアがリカバリ電流として流れる一方、ユニポーラ素子であるショットキーバリアダイオードでは、少数キャリアの蓄積が無いためである。
　また、整流素子に加えてスイッチング素子においても、スイッチング素子であるパワートランジスタＱ１として、シリコンを基板材料として使用したＩＧＢＴ（以下、Ｓｉ－ＩＧＢＴという）から、ＳｉＣを基板材料として使用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＳｉＣ－ＭＯＳＦＥＴという）に置き換えることも検討されている。なぜなら、Ｓｉ－ＩＧＢＴをＳｉＣ－ＭＯＳＦＥＴに置き換えることにより、スイッチング損失の低減効果を大きくすることができるからである。これは、バイポーラ素子であるＳｉ－ＩＧＢＴをユニポーラ素子であるＳｉＣ－ＭＯＳＦＥＴに置き換えることにより、シリコンのｐｎ接合ダイオードをＳｉＣショットキーバリアダイオードに置き換える場合と同様の原理によって、スイッチング損失を低減できるためである。なお、インバータＩＮＶのパワートランジスタＱ１をＳｉＣ－ＭＯＳＦＥＴから構成する場合、ＳｉＣ－ＭＯＳＦＥＴには、寄生的にボディダイオードが形成され、このボディダイオードがフリーホイールダイオードＦＲＤとして機能する。このことから、フリーホイールダイオードＦＲＤとして機能するショットキーバリアダイオードを省略することも可能となる。
　なお、シリコンでも、ショットキーバリアダイオードやＭＯＳＦＥＴを製造することは可能であるが、耐圧を高めるために、ドリフト層の厚さを厚くする必要があり、これによって、オン抵抗が高くなってしまい実用的ではない。つまり、絶縁破壊電界強度の高いＳｉＣを使用して初めて、薄いドリフト層で耐圧を確保できるのであり、これによって、耐圧の確保とオン抵抗の低減の両立を図ることが可能となる。つまり、薄いドリフト層で耐圧を確保できる低抵抗なＳｉＣを使用するからこそ、従来のシリコンによるショットキーバリアダイオードやＭＯＳＦＥＴを適用できなかった耐圧６００Ｖ～６．５ｋＶといった高耐圧領域までユニポーラ素子であるショットキーバリアダイオードやＭＯＳＦＥＴを適用することが可能となるのである。
　さらには、スイッチング素子であるパワートランジスタＱ１として、Ｓｉ－ＩＧＢＴから、ＳｉＣを基板材料として使用したＩＧＢＴ（以下、ＳｉＣ－ＩＧＢＴという）に置き換えることも検討されている。なぜなら、ＳｉＣ－ＩＧＢＴは、同じ耐圧のＳｉＣ－ＭＯＳＦＥＴに比べて、３相モータ（負荷）の駆動電流量を大きくすることができ、かつ、Ｓｉ－ＩＧＢＴに比べて、１デバイスあたりの耐圧が高いため、部品点数を少なくすることができるからである。この結果、３相モータシステムのサイズ（体積）を小さくすることができる。このことは、例えば、３相モータシステムを含む床下部品の小型化によって、鉄道車両の低床化を図ることができる。また、床下部品の小型化によって、鉄道車両の一部に蓄電池ＳＢ（図１参照）を新たに設置できるスペースを確保することができるので、鉄道車両が走行していない場合、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、蓄電池ＳＢに電力を蓄積することができる。この結果、鉄道車両の回生効率を向上することができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。
　＜ＳｉＣデバイスに特有の構造＞
　以上のように、ＳｉＣを基板材料に使用したパワー半導体素子（以下、ＳｉＣデバイスという）では、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップの内部の電界強度を高めた設計が可能となる。つまり、ＳｉＣデバイスでは、半導体チップの内部の電界強度を高めた設計を実現するために、ＳｉＣデバイスに特有の構造を有している。以下に、このＳｉＣデバイスに特有の構造を説明する。
　上述したように、ＳｉＣは、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）のサイズを縮小すれば、半導体チップの低コスト化を実現することができる。この場合、半導体チップに接触する封止部材に加わる電界強度も高くなるため、ＳｉＣデバイスが形成された半導体チップの封止に使用される封止部材には、絶縁破壊電界強度の高さが要求される。例えば、シリコンデバイスが形成された半導体チップでは、半導体チップをシリコーンゲルなどの封止部材で封止するが、ＳｉＣデバイスが形成された半導体チップでは、封止部材に加わる電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため工夫が必要される。すなわち、ＳｉＣデバイスが形成された半導体チップでは、半導体チップの周縁部とシリコーンゲルとの間に、シリコーンゲルよりも絶縁破壊電界強度の高い耐高電界封止部材を挿入することが行なわれる。すなわち、ここでいうＳｉＣデバイスに特有の構造とは、ＳｉＣデバイスが形成された半導体チップとシリコーンゲルとの間に耐高電界封止部材を挿入する構造である。この構造によれば、ＳｉＣデバイスが形成された半導体チップの周縁部付近において、耐高電界封止部材を挿入することによって、シリコーンゲル内の電界強度を許容範囲内に抑制できる結果、ＳｉＣデバイスが形成された半導体チップを備える半導体装置の信頼性を向上することができる。
　このように、ＳｉＣデバイスが形成された半導体チップにおいては、ＳｉＣデバイスに特有の構造を有しているが、本発明者の検討によると、ＳｉＣデバイスに特有の構造に関して、新たな改善の余地が存在することが明らかになった。そこで、以下では、本発明者が見出した新たな改善の余地に関する知見について説明する。
　＜改善の検討＞
　以下では、ＳｉＣデバイスの一例としてダイオードを取り挙げて改善の検討を行なう。図３は、関連技術において、ダイオードが形成された半導体チップＣＨＰの模式的な構成を示す平面図である。図３に示すように、矩形形状をした半導体チップＣＨＰの中央部には、アノード電極（アノード電極パッド）ＡＤＥが形成され、このアノード電極ＡＤＥを平面的に囲むように、電界緩和部として機能するターミネーション部ＴＭＲが形成されている。そして、このターミネーション部ＴＭＲを覆うように耐高電界封止部材ＭＲが形成されている。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
　図４は、図３のＡ－Ａ線で切断した断面図である。図４に示すように、半導体チップＣＨＰの裏面には、カソード電極として機能する裏面電極が形成されている一方、半導体チップＣＨＰの表面には、アノード電極ＡＤＥが形成されている。そして、アノード電極ＡＤＥを挟むようにターミネーション部ＴＭＲが形成されており、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲが形成されている。ここで、本発明者が見出した改善の余地とは、この耐高電界封止部材ＭＲの形状にあり、特に、耐高電界封止部材ＭＲの製造工程に起因するため、以下では、関連技術における耐高電界封止部材ＭＲの製造工程について簡単に説明する。
　具体的に、関連技術において、耐高電界封止部材ＭＲは、半導体ウェハをダイシングして複数の半導体チップに個片化した後、個々の半導体チップを絶縁基板に搭載した状態で形成される。図５は、耐高電界封止部材ＭＲの形成工程を模式的に示す図である。図５において、絶縁基板ＳＵＢ上に半田材（接着材）ＡＤＨによって半導体チップＣＨＰを搭載した後、ディスペンサＤＰからペースト状態の耐高電界封止部材ＭＲを滴下することにより、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲを形成する。その後、図６に示すように、半導体チップＣＨＰの表面に形成されているアノード電極ＡＤＥにワイヤＷを接続して、半導体チップＣＨＰを覆うように封止部材であるシリコーンゲルＧＬを形成する。このとき、図６において、領域ＡＲで示すように、耐高電界封止部材ＭＲの外端部の形状は、図５に示す半導体チップ形成後の塗布技術（ポッティング技術）での形成方法に起因して、裾を引いたテーパ形状となる。この結果、図６に示すように、耐高電界封止部材ＭＲの外端部近傍で、耐高電界封止部材ＭＲの膜厚が薄くなり、これによって、半導体チップＣＨＰの外縁部近傍において、電界を充分に緩和することができないことを本発明者は新たに見出した。すなわち、本発明者が新たに見出した知見は、関連技術のように、個片化された半導体チップＣＨＰに対して、ポッティング法によって、ペースト状態の耐高電界封止部材ＭＲを半導体チップＣＨＰの外縁部近傍に塗布する方法では、耐高電界封止部材ＭＲの外端部での膜厚が薄くなり、この領域で電界を充分に緩和できないという知見である。この結果、シリコーンゲルに絶縁破壊電界強度以上の電界が加わることになり、半導体装置の信頼性が低下するというものである。
　この点に関し、耐高電界封止部材ＭＲの下層に形成されるターミネーション部ＴＭＲの幅を充分に大きく設計することにより、半導体チップＣＨＰの外縁部近傍での電界を緩和することができる。ただし、この場合、高価なＳｉＣを使用した半導体チップＣＨＰ上で、電気伝導に殆ど寄与しないターミネーション部ＴＭＲのサイズが大きくなる結果、ＳｉＣデバイスの製造コストが増大することになる。ＳｉＣの優れた材料物性を有効活用するためには、ターミネーション部ＴＭＲを縮小しても、半導体チップＣＨＰの外端部近傍での電界を緩和できるように、耐高電界封止部材ＭＲの形状を工夫する必要がある。
　さらに、本発明者の検討によると、関連技術には、新たな改善の余地が存在する。すなわち、関連技術において、耐高電界封止部材ＭＲの形成工程は、例えば、図５に示すように、個片化された半導体チップＣＨＰを絶縁基板ＳＵＢ上に搭載した後に実施される。具体的には、図５に示すように、耐高電界封止部材ＭＲは、ディスペンサＤＰによって、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して搭載された半導体チップＣＨＰのターミネーション部ＴＭＲを一周するように塗布される。この塗布方法では、絶縁基板ＳＵＢ上に搭載された半導体チップＣＨＰごとに塗布ノズルの水平位置と高さとをアライメントしながら、絶縁基板ＳＵＢ上に搭載したすべての半導体チップＣＨＰに対して繰り返して塗布する必要があり、製造工程に時間を要することになる。さらに、ペースト状態の耐高電界封止部材ＭＲを塗布した後、耐高電界封止部材ＭＲの熱硬化処理を必要であり、この熱硬化処理においては、絶縁基板ＳＵＢを数時間熱処理する必要がある。また、半導体チップＣＨＰは、絶縁基板ＳＵＢに半田材ＡＤＨで半田付けされているが、半田材ＡＤＨは、リフロー時に液化して厚みばらつきや水平方向の移動および回転が生じる。このため、絶縁基板ＳＵＢ上に搭載されている複数の半導体チップＣＨＰのそれぞれごとに、微妙にアライメントのずれが生じる。この点に関し、ディスペンサＤＰは、半導体チップＣＨＰの位置を光学的に認識して補正を行なう機能を有しているものの、耐高電界封止部材ＭＲの塗布精度が低下しやすく、耐高電界封止部材ＭＲの塗布精度の向上を図ると塗布時間が増加するトレードオフの関係が存在する。
　このように、本発明者は、関連技術に存在する改善の余地を新たに見出し、この改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。特に、本実施の形態１における技術的思想は、断面観点上の技術的思想と、平面観点上の技術的思想とを有しているため、まず、断面観点に着目した技術的思想について説明し、その後、平面観点に着目した技術思想について説明することにする。
　１．断面に着目した技術的思想
　＜半導体装置の構成＞
　図７は、本実施の形態１における半導体装置ＳＡ１を模式的に示す断面図である。図７に示すように、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、ＳｉＣデバイスが形成されており、特に、本実施の形態１では、ＳｉＣデバイスとして、ダイオードを取り挙げている。
　図７において、半導体チップＣＨＰ１の裏面には、ダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面は、素子形成面である。この半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥが形成されており、このアノード電極ＡＤＥを囲むようにターミネーション部ＴＭＲが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１の周縁部にわたって形成されており、半導体チップＣＨＰ１の周縁部における電界強度を緩和する目的で形成されている。このターミネーション部ＴＭＲの内側には、ＳｉＣデバイスであるダイオードが形成されている。すなわち、本実施の形態１における半導体チップＣＨＰ１は、ターミネーション部ＴＭＲが形成された周縁部よりも内側にダイオードが形成された半導体素子形成部を有する。そして、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲを覆い、かつ、アノード電極ＡＤＥの端部近傍を覆うように、耐高電界封止部材ＭＲが形成されている。また、アノード電極ＡＤＥの中央部近傍には、ワイヤＷが接続されている。このように構成されている半導体チップＣＨＰ１は、封止部材であるシリコーンゲルＧＬで封止されている。ここで、耐高電界封止部材ＭＲの絶縁破壊電界強度は、封止部材であるシリコーンゲルＧＬの絶縁破壊電界強度よりも大きくなっている。また、耐高電界封止部材ＭＲは、半導体チップＣＨＰ１の周縁部近傍だけを覆うように形成されており、半導体チップＣＨＰ１を覆うように形成されているシリコーンゲルＧＬよりもサイズが小さい。すなわち、耐高電界封止部材ＭＲの体積は、封止部材であるシリコーンゲルＧＬの体積よりも小さくなっている。
　ここで、本実施の形態１における半導体装置ＳＡ１では、例えば、図７に示すように、耐高電界封止部材ＭＲがシリコーンゲルＧＬと直接接触している。言い換えれば、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲとシリコーンゲルＧＬとの間には、耐高電界封止部材ＭＲが介在している。つまり、ターミネーション部ＴＭＲの上面は、耐高電界封止部材ＭＲで覆われており、ターミネーション部ＴＭＲとシリコーンゲルＧＬとは、直接接触していない。
　以上のように、本実施の形態１における半導体装置Ｓ１は、シリコンよりもバンドギャップの大きな半導体材料（炭化シリコン、窒化ガリウム、ダイヤモンドなど）を含み、かつ、素子形成面の周縁部を覆う耐高電界封止部材ＭＲ（絶縁部材）を有する半導体チップＣＨＰ１と、半導体チップＣＨＰ１を覆う封止部材であるシリコーンゲルＧＬを備える。そして、図７に示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端面とは、面一の部分を含む。例えば、本実施の形態１における耐高電界封止部材ＭＲは、耐高電界封止部材ＭＲの外端部における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚い形状をしている。この耐高電界封止部材ＭＲは、シリコーンゲルＧＬよりも絶縁破壊電界強度が高い材料から構成されており、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかから構成することができる。
　＜半導体装置の製造方法＞
　本実施の形態１における半導体装置ＳＡ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、フローチャートを参照しながら、本実施の形態１における半導体装置ＳＡ１の製造工程の流れについて説明した後、製造工程の詳細について説明することにする。
　図８は、本実施の形態１における半導体装置ＳＡ１の製造工程の流れを示すフローチャートである。図８において、シリコンよりもバンドギャップの大きな半導体材料（ＳｉＣ）から構成され、かつ、素子形成面を有する半導体ウェハを準備する。この半導体ウェハは、複数のチップ領域を有し、半導体ウェハに存在する個々のチップ領域は、半導体素子形成部と、この半導体素子形成部を囲む周縁部とを有し、半導体素子形成部にＳｉＣデバイスであるダイオードが形成され、かつ、周縁部にターミネーション部が形成されている。
　次に、半導体ウェハの状態で、個々のチップ領域の周縁部に形成されているターミネーション部を覆うように、耐高電界封止部材を形成する（Ｓ１０１）。その後、半導体ウェハの状態で、各チップ領域に形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０２）。続いて、半導体ウェハに存在する複数のチップ領域をダイシングすることにより、複数の半導体チップを取得する（Ｓ１０３）。そして、個片化された半導体チップの状態で、半導体チップに形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０４）。次に、基板（絶縁基板）上に半導体チップを搭載した後（Ｓ１０５）、半導体チップとワイヤとを電気的に接続する（ワイヤボンディング）（Ｓ１０６）。続いて、半導体チップを搭載した基板をベースプレート上に配置した後（Ｓ１０７）、ケース組立および封止部材であるシリコーンゲルをケース内に充填する（Ｓ１０８）。このようにして、本実施の形態１における半導体装置を製造することができる。
　以下では、詳細な製造工程について、図面を参照しながら説明する。まず、図９に示すように、半導体ウェハＷＦの状態で、チップ領域ＣＲを区画するスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止部材ＭＲを塗布する。具体的には、図９に示すように、格子状に存在するスクライブラインＳＣＲに沿って、ディスペンサＤＰからペースト状態の耐高電界封止部材ＭＲを滴下することにより、半導体ウェハＷＦ上に耐高電界封止部材ＭＲを塗布する。このとき、耐高電界封止部材ＭＲとしては、例えば、ポリアミドイミドを主成分とする樹脂を使用した。耐高電界封止部材ＭＲの粘度は、１００Ｐａ・ｓであり、耐高電界封止部材ＭＲの絶縁破壊電界強度は、２１０ｋＶ／ｍｍであり、シリコーンゲルの絶縁破壊電界強度の１０倍以上の特性であった。
　図１０は、半導体ウェハの一部を拡大して示す図であり、互いに隣り合う４つのチップ領域ＣＲが図示されている。図１２において、耐高電界封止部材ＭＲの塗布をスクライブラインＳＣＲに沿って格子状に実施することにより、縦方向と横方向の交差箇所で余剰の耐高電界封止部材ＭＲが広がる。この結果、ターミネーション部ＴＭＲの角部（コーナ部）を耐高電界封止部材ＭＲで効果的に覆うことができる。
　図１１は、半導体ウェハＷＦに形成されているターミネーション部ＴＭＲを覆うように、ディスペンサＤＰから耐高電界封止部材ＭＲを滴下する様子を示す断面図である。図１１に示すように、ディスペンサＤＰから滴下されたペースト状態の耐高電界封止部材ＭＲがターミネーション部ＴＭＲを覆い、かつ、ターミネーション部ＴＭＲに隣接するアノード電極の端部近傍を覆うように形成されていることがわかる。
　続いて、耐高電界封止部材ＭＲを塗布した後、ペースト状態の耐高電界封止部材ＭＲを硬化させるための熱処理を実施する。まず、条件１（１００℃、２０分）および条件２（２００℃、１時間）の条件で連続して熱処理を実施した後、条件３（不活性雰囲気、３００℃、１時間）の条件で追加の高温熱処理を実施する。この追加の高温熱処理によって、後述するチップ搭載工程で実施される高温熱処理（最大３５５℃）において、耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。熱処理と脱ガスの関係は、例えば、ＴＤＳ装置（昇温脱離ガス分析装置）によって評価することができる。本実施の形態１における半導体装置の製造工程では、従来は使用されていなかった２００℃以上の熱処理を耐高電界封止部材ＭＲに加えることにより、耐高電界封止部材ＭＲからの脱ガスの発生を抑制している。なお、耐高電界封止部材ＭＲに加える熱処理の最高温度は、チップ搭載工程の最高温度以下、または、耐高電界封止部材ＭＲの熱分解が始まる温度未満であればよく、具体的には、４００℃以下である。
　次に、耐高電界封止部材ＭＲを熱処理によって硬化させた後、半導体ウェハＷＦの状態での電気的特性検査を実施する。ここで、本実施の形態１によれば、電界強度の大きなターミネーション部ＴＭＲが耐高電界封止部材ＭＲで覆われているため、大気中放電が抑制される結果、高電圧の印加試験を容易に行なうことができる。
　その後、図１２に示すように、耐高電界封止部材ＭＲの硬化が終了した半導体ウェハＷＦのスクライブラインＳＣＲに沿って、半導体ウェハＷＦを回転するダイシング刃ＤＳで切断する（ダイシング）。図１３は、半導体ウェハＷＦをダイシングする様子を示す断面図である。図１３に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲを通る点線に沿って、ダイシングが実施される。これにより、図１４に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲとが切断されて、半導体ウェハＷＦが複数の半導体チップＣＨＰ１に個片化される。
　続いて、半導体チップＣＨＰ１の状態で電気的特性検査が実施されて、良品の半導体チップＣＨＰ１が選別される。その後、基板（絶縁基板）に半導体チップＣＨＰ１を搭載する（チップ搭載工程）。このとき、半導体チップＣＨＰ１と基板との接合には、高融点の半田材が使用されるため、このチップ搭載工程は、最大３５５℃の還元性雰囲気中での熱処理を含むことになる。そして、基板に接合した半導体チップＣＨＰ１の電極（アノード電極）にワイヤを接続するワイヤボンディング工程が実施される。次に、半導体チップＣＨＰ１が搭載された基板をヒートシンクに接続される半導体モジュールの底面となるベースプレートに接合する工程が実施された後、ケース組立工程およびシリコーンゲルの封入工程が実施される。以上のようにして、本実施の形態１における半導体装置を製造することができる。
　＜実施の形態１における特徴＞
　図１５は、本実施の形態１における半導体チップＣＨＰ１の端部近傍を拡大して示す断面図である。図１５に示すように、本実施の形態１における半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面にダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥと、アノード電極ＡＤＥの外側領域に形成されたターミネーション部ＴＭＲとが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１内に形成されたｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１を内包し、かつ、ｐ型半導体領域ＰＲ１よりも不純物濃度の低いｐ型半導体領域ＰＲ２とを有している。また、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ２から半導体チップＣＨＰ１の端面側に離間して形成されたｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲ上に形成されたチャネルストップ層ＣＳとを有している。さらに、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２上からチャネルストップ層ＣＳに達するように延在する酸化シリコン膜ＯＸＦと、この酸化シリコン膜ＯＸＦと、酸化シリコン膜ＯＸＦから突出しているチャネルストップ層ＣＳを覆うポリイミド樹脂膜ＰＩＦとを有している。このポリイミド樹脂膜ＰＩＦは、保護膜として機能し、例えば、４μｍ～９μｍの膜厚を有している。
　このように構成されているターミネーション部ＴＭＲによれば、不純物濃度の高いｐ型半導体領域ＰＲ１が不純物濃度の低いｐ型半導体領域ＰＲ２で内包されているため、ターミネーション部ＴＭＲにおける電界を緩和することができる。そして、図１５に示すように、ターミネーション部ＴＭＲを覆うように、耐高電界封止部材ＭＲが形成されている。図１５では、図示されていないが、例えば、図７に示すように、耐高電界封止部材ＭＲが形成された半導体チップＣＨＰ１を覆うように、シリコーンゲルＧＬが形成されている。このシリコーンゲルＧＬには、半導体チップＣＨＰ１からの電界が印加されるが、シリコーンゲルＧＬに印加される電界の電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度（１４ｋＶ／ｍｍ）を超えないためには、ターミネーション部ＴＭＲ上に形成されている耐高電界封止部材ＭＲの膜厚は、例えば、少なくとも、５０μｍ以上、望ましくは、８０μｍ以上である必要がある。一方、耐高電界封止部材ＭＲの膜厚は、厚すぎても応力が増大してクラックなどの問題が顕在化するため、５００μｍ以下にする必要がある。
　なお、本実施の形態１における半導体チップＣＨＰ１としては、例えば、耐圧が３．３ｋＶの高耐圧品を対象としている。ただし、本実施の形態１における半導体チップＣＨＰ１は、１．７ｋＶや１．２ｋＶの中耐圧品にも適用可能である。この場合、ターミネーション部ＴＭＲの設計にも依存するが、耐高電界封止部材ＭＲの膜厚の下限値を小さくすることが可能であり、例えば、耐高電界封止部材ＭＲの膜厚を２０μｍ以上にできる。
　また、ポリイミド膜ＰＩＦ比誘電率は約２．９であり、耐高電界封止部材ＭＲを構成する主成分であるポリエーテルアミド樹脂の比誘電率は約３．２であり、いずれも、下地の酸化シリコン膜ＯＸＦの比誘電率（３．８～４．１）よりも小さい。一方、シリコーンゲルＧＬの比誘電率は約２．７であり、ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率は、シリコーンゲルＧＬの比誘電率よりも大きい。このことから、酸化シリコン膜ＯＸＦの比誘電率＞ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率＞シリコーンゲルＧＬの比誘電率の関係が成立する。このとき、比誘電率の差を小さくすることにより、比誘電率の差に起因する電荷の蓄積による影響を少なくすることができ、これによって、半導体装置の信頼性を向上することができる。
　ここで、本実施の形態１における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されている点にある。これにより、本実施の形態１によれば、半導体チップＣＨＰ１の端面ＥＧ１上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことから、本実施の形態１によれば、電界強度の高い半導体チップＣＨＰ１の端面ＥＧ１近傍における絶縁破壊を抑制することができる。
　例えば、図６の領域ＡＲに示すように、関連技術では、耐高電界封止部材ＭＲの外端部が裾を引くように形成されていることから、半導体チップＣＨＰの端面と耐高電界封止部材ＭＲの外端部とが面一となる部分を含まないように構成されていることになる。この結果、図６に示す関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなる。このことは、電界強度の高い半導体チップＣＨＰの端面近傍にシリコーンゲルＧＬが直接接触することを意味する。つまり、関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に、耐高電界封止部材ＭＲよりも絶縁破壊しやすいシリコーンゲルＧＬが直接接触することになることから、半導体チップＣＨＰの端面近傍でシリコーンゲルＧＬが絶縁破壊しやすくなる。言い換えれば、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍において、耐高電界封止部材ＭＲによる電界強度の緩和が図れなくなるため、半導体チップＣＨＰの端面近傍でのシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまい、シリコーンゲルＧＬの絶縁破壊が生じるおそれが高くなる。したがって、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、シリコーンゲルＧＬの絶縁破壊が生じやすくなり、これによって、半導体装置の信頼性が低下することになる。
　この点に関し、関連技術において、半導体チップＣＨＰの端面近傍での電界強度の増大を回避するためには、半導体チップＣＨＰの周縁部に形成されるターミネーション部ＴＭＲの幅を大きくすることが考えられるが、この場合、素子形成部として機能しないターミネーション部ＴＭＲのサイズが大きくなることになる。このことは、半導体チップＣＨＰのサイズが増大することを意味し、これによって、半導体装置の製造コストの増大を招くことになる。すなわち、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップＣＨＰでは、半導体チップＣＨＰの内部の電界強度を高めた設計が可能となると考えられる。ところが、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、半導体チップＣＨＰの内部の電界強度を高めた設計を充分に実現することができないのである。つまり、関連技術では、ＳｉＣの優れた材料特性を生かした設計を充分に実現することが困難になってしまうのである。
　これに対し、本実施の形態１によれば、例えば、図７の領域ＢＲに示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端部とが、面一の部分を含むように構成されている。これにより、本実施の形態１によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことは、本実施の形態１によれば、半導体チップＣＨＰ１の端面近傍上に膜厚の厚い耐高電界封止部材ＭＲを形成できることを意味する。したがって、本実施の形態１によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されているため、電界強度を充分に緩和できる。この結果、本実施の形態１によれば、膜厚の厚い耐高電界封止部材ＭＲ上に形成されているシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。つまり、本実施の形態１によれば、半導体チップＣＨＰ１の端部近傍において、半導体チップＣＨＰ１とシリコーンゲルＧＬとの間に膜厚の厚い耐高電界封止部材ＭＲを介在させることができることから、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができるのである。したがって、本実施の形態１における第１特徴点によれば、シリコーンゲルＧＬの絶縁破壊に起因する半導体装置の信頼性低下を抑制することができる。言い換えれば、本実施の形態１における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することによって、半導体装置の信頼性を向上することができる。すなわち、本実施の形態１における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することができることになることから、半導体チップＣＨＰ１の内部の電界強度を高めた設計を充分に可能となる。つまり、本実施の形態１によれば、ＳｉＣの優れた材料特性を生かした設計を充分に実現することができる。具体的には、ターミネーション部ＴＭＲの幅を小さくして半導体チップＣＨＰ１の端部近傍まで高電界となるような設計も可能となる。このことは、本実施の形態１における半導体チップＣＨＰ１では、素子形成部として機能しないターミネーション部ＴＭＲの占有面積の縮小による半導体チップＣＨＰ１のダウンサイジングが可能となり、これによって、製造コストの削減を図ることができることを意味する。
　以上のことから、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態１における第１特徴点の直接的な効果として、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる結果、半導体装置の信頼性を向上することができることになる。さらに、本実施の形態１における第１特徴点の間接的な効果として、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。このことから、本実施の形態１における第１特徴点の間接的な効果として、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できることになる。
　なお、本実施の形態１における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されていればよい。例えば、図１６に示す領域ＣＲで囲まれた部分の形状（斜め形状）や、図１７に示す領域ＤＲで囲まれた部分の形状（突出形状）のように、耐高電界封止部材ＭＲの外端部ＥＧ２の一部に面一とはならない部分が存在してもよい。つまり、本実施の形態１における第１特徴点は、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、少なくとも部分的に面一の部分が含まれていればよい。この構成が実現されれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されることになり、半導体チップＣＨＰ１の端面近傍での耐高電界封止部材ＭＲによる電界緩和効果を充分に得ることができる。
　次に、本実施の形態１における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚く形成されている点にある。この本実施の形態１における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の膜厚が徐々に薄くなる構成として具現化されている。言い換えれば、本実施の形態１における第２特徴点は、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっているということができる。これにより、本実施の形態１によれば、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接触面積を大きくすることができる。このことは、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接着強度を向上できることを意味し、これによって、半導体装置の信頼性を向上することができる。さらには、本実施の形態１における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域も耐高電界封止部材ＭＲで覆うことができる。このことは、本実施の形態１における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域においても、耐高電界封止部材ＭＲによる電界強度の緩和を図ることができ、この点からも、半導体装置の信頼性の向上を図ることができる。つまり、本実施の形態１における第２特徴点によれば、耐高電界封止部材ＭＲで覆われる半導体チップＣＨＰ１の領域が大きくなることに起因して、耐高電界封止部材ＭＲと半導体チップＣＨＰ１との接着強度の向上と電界緩和領域の増大とを実現することができる。
　さらに、例えば、図１５において、アノード電極ＡＤＥは、等電位面となるため、ターミネーション部ＴＭＲからの電界は、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がっていく。一方、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっている場合、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心とした一定距離の範囲内を覆うように耐高電界封止部材ＭＲが形成されることになる。このことは、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がる電界に対応するように、耐高電界封止部材ＭＲが形成されていることになり、耐高電界封止部材ＭＲによる電界緩和効果を無駄なく実現することができることになる。この結果、本実施の形態１における第２特徴点によれば、電界強度の高くなる領域を耐高電界封止部材ＭＲで覆うことができる。このことから、本実施の形態１によれば、耐高電界封止部材ＭＲの外端部ＥＧ２だけでなく、耐高電界封止部材ＭＲの内端部ＥＧ３においても、シリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。このように本実施の形態１によれば、第１特徴点によって耐高電界封止部材ＭＲの外端部ＥＧ２における電界強度の緩和を図ることができるとともに、第２特徴点によって耐高電界封止部材ＭＲの内端部ＥＧ３における電界強度の緩和を図ることができる。
　また、本実施の形態１における第２特徴点によれば、製造方法上の利点も得ることができる。すなわち、例えば、図７に示すように、半導体チップＣＨＰ１のアノード電極ＡＤＥとワイヤＷとの接合部がワイヤボンディング時の位置ずれによって、アノード電極ＡＤＥとターミネーション部ＴＭＲの境界領域に接近した場合でも、耐高電界封止部材ＭＲの内端部ＥＧ３がテーパ形状をしていると、接合部のヒールの立ち上がり部との干渉が生じにくい。これにより、干渉による耐高電界封止部材ＭＲへのダメージを抑制できる。
　また、耐高電界封止部材ＭＲの内端部におけるテーパ形状は、ペースト状態の耐高電界封止部材ＭＲを塗布する塗布条件で自動的に決定され、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要となる。特に、絶縁基板ＳＵＢに搭載した半導体チップＣＨＰ１は、面内方向にも高さ方向にもアライメントずれが生じるため、正確なパターニングが難しい。この点に関し、本実施の形態１では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要であり、この点の利点は大きい。さらには、耐高電界封止部材ＭＲの膜厚は、典型的には、約８０μｍとかなり厚いため、せいぜい１０μｍ程度までの膜に適用する一般的なフォトリソグラフィ工程が困難であることを考慮すると、本実施の形態では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程が不要である利点は大きくなる。
　なお、ペースト状態の耐高電界封止部材ＭＲを塗布する塗布条件は、ディスペンサのノズル径、吐出圧、ギャップ長（ノズルと塗布対象との間の距離）、塗布速度（ノズルの面内移動速度）、塗布材料としての耐高電界封止部材ＭＲの粘度や温度をパラメータとして、所望の塗布膜厚と塗布線幅が得られる範囲で調整することができる。
　続いて、本実施の形態１における第３特徴点は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成する点にある。具体的には、図９に示すように、半導体ウェハＷＦのスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止部材ＭＲを塗布した後、図１２に示すように、半導体ウェハＷＦをスクライブラインＳＣＲに沿ってダイシングする。これにより、図１５に示すような断面形状の半導体チップＣＨＰを得ることができる。すなわち、本実施の形態１における第３特徴点により、上述した第１特徴点を有する半導体チップＣＨＰ１を得ることができる。このように、本実施の形態１によれば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２がほぼ垂直な形状となり、耐高電界封止部材ＭＲの外端部ＥＧ２において、膜厚がほぼ最大の状態が保持される。このことが、ターミネーション部ＴＭＲを設計する上で重要となる。つまり、面積効率を向上できる幅の小さいターミネーション部ＴＭＲは、半導体チップＣＨＰの端面ＥＧ１近傍まで電界強度が高くなる。このため、例えば、図６に示す関連技術のように、耐高電界封止部材ＭＲの外端部において、膜厚が薄くなると、電界強度の緩和を充分に図ることができなくなり、耐高電界封止部材ＭＲを覆うシリコーンゲルＧＬに印加される電界の電界強度が絶縁破壊電界強度を超えてしまう。したがって、ＳｉＣに代表されるワイドバンドギャップ半導体材料の優れた物性を有効活用できる幅の狭いターミネーション部ＴＭＲを実現するためには、耐高電界封止部材ＭＲの外端部における膜厚が厚いことが必要とされるのである。
　この点に関し、本実施の形態１における第３特徴点によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態１における第１特徴点を実現することができる。このことから、本実施の形態１における第３特徴点によれば、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる耐高電界封止部材ＭＲの形状を実現できる結果、半導体装置の信頼性を向上することができる。さらに、本実施の形態１における第３特徴点を有する半導体装置の製造方法を採用することにより、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。したがって、本実施の形態１における第３特徴点によれば、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できる。
　ここで、耐高電界封止部材ＭＲの形状に関しては、耐高電界封止部材ＭＲの外端部ＥＧ２の少なくとも一部が垂直あるいは垂直に近い端部形状を有することにより、半導体チップＣＨＰ１の端面近傍での高電界となる半導体チップＣＨＰ１の構造に対応した封止が可能となる。この観点から、耐高電界封止部材ＭＲの形状は、図１６に示すように、外端部の上部の一部が傾斜形状となる場合や、図１７に示すように、外端部の上部の一部が凸形状となる場合であっても、図１５に示す構造と同様の効果を得ることができる。
　図１６や図１７に示す形状は、主に、耐高電界封止部材ＭＲの熱硬化条件の強さとダイシング条件（ブレード回転数や移動速度）との関係で決定されるが、ダイシング後における耐高電界封止部材ＭＲと半導体チップＣＨＰ１との密着性などの他の要素を考慮して最適化することができる。
　また、本実施の形態１における第３特徴点によれば、以下に示す利点を得ることができる。すなわち、図５に示す関連技術のように、絶縁基板ＳＵＢに搭載された半導体チップＣＨＰごとに耐高電界封止部材ＭＲを塗布する方法では、半導体チップＣＨＰと絶縁基板ＳＵＢとを接着する半田材ＡＤＨのばらつきから半導体チップＣＨＰの傾きや、面内位置および回転などのアライメントずれがある。このことから、耐高電界封止部材ＭＲの塗布に使用されるディスペンサＤＰに高精度な位置補正技術が必要となる。例えば、耐高電界封止部材ＭＲの塗布量は、ノズルと対象物との間の距離に敏感なため、画像認識技術によるノズルの面内位置補正に加えて、センサによって半導体チップＣＨＰまでの距離を検出して、半導体チップＣＨＰの傾きを補正する機能も必要とされる。これに対し、本実施の形態１における第３特徴点によれば、半導体ウェハ全体に対するアライメントを最初に一度実施するだけで、後は、画像認識技術によって、ノズルの面内位置を適切に補正すればよく、センサによる高さ調整機能を必要とせずに高精度の塗布技術を実現することができる。このように、本実施の形態１における第３特徴点によれば、塗布装置のコストを低減できるとともに、耐高電界封止部材ＭＲの塗布処理における画像認識時間や半導体チップごとのノズルの移動にかかる時間を削減することができるため、製造時間の短縮効果を得ることができる。
　さらに、本実施の形態１における第３特徴点によれば、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成することができるので、製造工程のＴＡＴ（ターンアラウンドタイム）を削減できる。同時に、各チップ領域が等間隔で傾きが揃った半導体ウェハの状態で耐高電界封止部材ＭＲを塗布するので、耐高電界封止部材ＭＲの形成工程や検査工程の精度も向上することができる。これにより、本実施の形態１によれば、耐高電界封止部材ＭＲの形成不良による廃棄コストの低減、検査工程の簡略化およびディスペンサなどの装置の低価格化を図ることができる。
　特に、検査工程について補足すると、例えば、半導体ウェハの状態で耐高電界封止部材ＭＲを形成することにより、半導体ウェハでの耐圧検査が容易となる。例えば、関連技術のように、絶縁基板に搭載された半導体チップごとに耐高電界封止部材ＭＲを塗布する方法では、半導体ウェハの段階では、半導体ウェハ上に耐高電界封止部材ＭＲが形成されていない。このことから、関連技術においては、耐高電界封止部材ＭＲを形成していない状態の半導体ウェハに対して耐圧検査を実施することになる。この場合、半導体ウェハに高電圧を印加する際、空気中の耐圧を超えて気中放電が発生するため、フロリナート滴下や局所的な高気圧化により気中放電を防止する特殊な付帯設備が必要となる。これに対し、本実施の形態１によれば、半導体ウェハの状態で耐高電界封止部材ＭＲが形成されていることから、上述した付帯設備が不要となり、これによって検査工程の簡略化と高速化が可能となる利点を得ることができる。
　一方、半導体ウェハの状態で耐高電界封止部材ＭＲを形成する本実施の形態１における半導体装置の製造方法では、半導体チップを絶縁基板上に搭載するチップ搭載工程で実施される高温熱処理が耐高電界封止部材ＭＲにも加わることになる。したがって、本実施の形態１における半導体装置の製造方法では、上述した高温熱処理が耐高電界封止部材ＭＲに加えられることに起因する耐高電界封止部材ＭＲからの脱ガスの問題が顕在化するおそれがある。この点に関し、本実施の形態１では、例えば、耐高電界封止部材ＭＲの形成工程後において熱硬化のために実施される通常の熱処理に加えて、より高温（２００℃～３６０℃程度）の追加の熱処理を行なうことにより、チップ搭載工程よりも前段階で、予め耐高電界封止部材ＭＲからの脱ガス工程を実施することができる。これにより、本実施の形態１によれば、チップ搭載工程よりも前の工程に耐高電界封止部材ＭＲを形成する工程が存在する場合であっても、チップ搭載工程での高温熱処理による耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性を向上することができる。
　２．平面に着目した技術的思想
　＜改善の検討＞
　パワー半導体素子には、オン抵抗の低減と耐圧の向上が求められているが、オン抵抗の低減と耐圧の向上とはトレードオフの関係にある。例えば、オン抵抗の低減には、半導体チップに形成されるアクティブ領域（素子形成部）の面積を大きくすることが有効であり、オン抵抗を低減する観点から、アクティブ領域の平面形状を四角形形状とすることが望ましい。ところが、アクティブ領域の平面形状を四角形形状とすると、アクティブ領域の角部（コーナ部）が辺よりも高電界となるため、アクティブ領域を囲むようにターミネーション部を形成しても、角部において耐圧の低下が生じて、パワー半導体素子が破壊されるおそれがある。このことから、例えば、アクティブ領域の角部を円弧形状にすることにより、角部における電界を緩和して、耐圧を確保することが行なわれている。
　ただし、アクティブ領域の角部を円弧形状にする場合、円弧形状の曲率半径を大きくすると、アクティブ領域の面積が小さくなり、充分なオン抵抗の低減を図ることが困難となる。したがって、例えば、図１８に示すような関連技術がある。図１８は、関連技術における半導体チップＣＨＰを示す平面図である。図１８に示すように、関連技術における半導体チップＣＨＰは、アクティブ領域上に形成されたアノード電極ＡＤＥを囲むように、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ２とチャネルストップ層ＣＳからなるターミネーション部ＴＭＲが形成されている。このとき、関連技術においては、基板の方向によって電界強度が異なることを考慮して、高電界が加わる方向の角部の曲率半径を大きくすることが行なわれている。具体的には、図１８に示すように、基板の中心から［－１－１２０］方向側のｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２の角部の曲率半径を、基板の中心から ［１１－２０］方向側のｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２の角部の曲率半径よりも大きくすることが行なわれている。
　ここで、図１８に示すように構成されている関連技術における半導体チップＣＨＰのターミネーション部ＴＭＲを覆うように耐高電界封止部材を形成することを考える。例えば、曲率半径の大きな角部の形状に合わせて耐高電界封止部材を形成する場合、曲率半径の小さな角部においても、曲率半径の大きな角部の形状に合わせた耐高電界封止部材が形成されることから、アノード電極ＡＤＥ（アクティブ領域に対応）の面積が小さくなってしまう。このことは、アノード電極ＡＤＥ上にワイヤを形成する領域が小さくなることを意味し、これによって、オン抵抗の低減を充分に図ることができなくなるとともに、耐高電界封止部材とワイヤとの干渉が生じて、半導体装置の製造歩留りが低下することが懸念される。一方、曲率半径の小さな角部の形状に合わせて耐高電界封止部材を形成する場合、曲率半径の大きな角部においても、曲率半径の小さな角部の形状に合わせた耐高電界封止部材が形成されることから、曲率半径の大きな角部を充分に耐高電界封止部材で覆うことが困難となる。このことは、曲率半径の大きな角部において、高電界封止部材による電界の緩和効果を充分に得ることができなくなることを意味し、これによって、曲率半径の大きな角部での耐圧の確保が困難となる結果、半導体装置の信頼性の低下を招くことになる。
　このように、本発明者は、図１８に示す関連技術に存在する改善の余地を新たに見出し、この改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
　＜実施の形態１における特徴（構成）＞
　例えば、シリコンよりもバンドギャップの大きな半導体材料（例えば、ＳｉＣ）を含む半導体チップにおいて、半導体チップが、周縁部と、周縁部の内側に位置する半導体素子形成部と、周縁部を覆い、かつ、半導体素子形成部を囲む耐高電界封止部材（絶縁部材）を有することを前提とする。このとき、本実施の形態１における第４特徴点は、平面視において、耐高電界封止部材の内端部の形状が、互いに曲率半径の異なる曲線部を含む点である。これにより、オン抵抗の低減と耐圧の向上とを両立することができる。
　まず、本実施の形態１における「曲率半径」の定義について説明する。図１９は、本実施の形態１における「曲率半径」の定義を説明する図である。図１８において、太線は、耐高電界封止部材の内端部ＩＥＧを示しており、角部は曲線部ＣＲＬとなっている。図１８において、内端部ＩＥＧからｘ方向に延長した直線を接線ＳＬ１とし、内端部ＩＥＧからｙ方向に延長した直線を接線ＳＬ２とする。そして、接線ＳＬ１が内端部ＩＥＧから離れる点をＡ点とし、接線ＳＬ２が内端部ＩＥＧから離れる点をＢ点とする。また、Ａ点から接線ＳＬ１に対して垂直に引いた線分を線分ＳＬ３とし、Ｂ点から接線ＳＬ２に対して垂直に引いた線分を線分ＳＬ４とする。このとき、線分ＳＬ３と線分ＳＬ４との交点をＣ点とした場合、Ａ点とＣ点との長さを「ｒ１」とし、Ｂ点とＣ点との長さを「ｒ２」とする。ここで、本実施の形態１における「曲率半径」は、「ｒ１」と「ｒ２」の平均値として定義される。つまり、本実施の形態１における耐高電界封止部材の内端部ＩＥＧを構成する曲線部ＣＲＬの「曲率半径」は、「ｒ１」と「ｒ２」の平均値となる。
　次に、図２０（ａ）は、本実施の形態１における半導体チップＣＨＰ１の平面構成を示す模式図である。図２０（ａ）において、本実施の形態１における半導体チップＣＨＰ１は、矩形形状をしており、半導体チップＣＨＰ１の周縁部が耐高電界封止部材ＭＲで覆われ、かつ、半導体チップＣＨＰ１の中央部に形成されているアノード電極ＡＤＥが耐高電界封止部材ＭＲから露出している。このとき、本実施の形態１における第４特徴点は、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含んでいる点にある。具体的には、図２０（ａ）に示すように、４箇所の角部のうち、２箇所の角部に形成されている曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）の曲率半径が、他の２箇所の角部に形成されている曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）の曲率半径よりも大きくなっている。つまり、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状は、第１曲率半径を有する一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、第１曲率半径とは異なる第２曲率半径を有する一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含んでいる。さらに詳細には、例えば、図２０（ａ）において、矩形形状をした半導体チップＣＨＰ１の一対の対角線を対角線ＤＧＬ１および対角線ＤＧＬ２とする。このとき、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ２と交差する。
　このように構成されている本実施の形態１における半導体チップＣＨＰ１によれば、例えば、図２０（ａ）に示す平面形状の耐高電界封止部材ＭＲによって、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことができる。すなわち、本実施の形態１によれば、同一の半導体チップＣＨＰ１において、内端部ＩＥＧが異なる曲率半径の曲線部を含む形状の耐高電界封止部材ＭＲの形成が可能となる。これにより、本実施の形態１によれば、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことによって、耐高電界封止部材ＭＲで覆う必要のある領域を確実に耐高電界封止部材ＭＲで覆うことができるため、耐圧の向上を図ることができる。同時に、本実施の形態１によれば、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことによって、耐高電界封止部材ＭＲから露出するアノード電極ＡＤＥの面積を大きくすることができる結果、アクティブ領域の面積の増大によるオン抵抗の低減を図ることができる。
　すなわち、本実施の形態１における第４特徴点によれば、耐高電界封止部材ＭＲの内端部ＩＥＧの形状を、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆う形状に合わせることができるため、オン抵抗の低減と耐圧の向上とを両立することができる。このように、本実施の形態１における第４特徴点によれば、図１８に示すような互いに曲率半径の異なる部位を有する平面形状のターミネーション部ＴＭＲの利点を最大限に引き出すことが可能となり、半導体装置の性能向上と信頼性向上とを実現できる。
　なお、本実施の形態１における技術的思想は、図２０（ａ）に示す平面構成に限定されるものではなく、例えば、図２０（ｂ）に示す平面構成も実現することができる。図２０（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ２と交差する。
　＜実施の形態１における特徴（製造方法）＞
　続いて、上述した本実施の形態１における第４特徴点を有する耐高電界封止部材ＭＲの形成工程を含む半導体装置の製造方法について、図面を参照しながら説明する。
　本実施の形態１における半導体装置の製造方法は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成するという上述した第３特徴点を前提として、以下に示す第５特徴点を有する。
　まず、本実施の形態１における耐高電界封止部材ＭＲの形成工程は、例えば、半導体ウェハＷＦのｘ方向（第１方向）に沿って、ペースト状態の耐高電界封止部材ＭＲを並行線状に塗布し、このｘ方向へ塗布された耐高電界封止部材ＭＲが乾燥する前のペースト状態であるうちに、ｘ方向と直交するｙ方向（第２方向）へ並行線状にペースト状態の耐高電界封止部材ＭＲを塗布する。その後、半導体ウェハＷＦに対して、高温熱処理を実施することにより、ペースト状態の耐高電界封止部材ＭＲを硬化させる。ここで、本実施の形態１における耐高電界封止部材ＭＲの形成工程では、ｘ方向へ塗布された耐高電界封止部材ＭＲが乾燥する前のペースト状態であるうちに、ｘ方向と直交するｙ方向（第２方向）へ並行線状にペースト状態の耐高電界封止部材ＭＲを塗布する点に第５特徴点がある。これにより、ｘ方向へ塗布したペースト状態の耐高電界封止部材ＭＲと、ｙ方向へ塗布したペースト状態の耐高電界封止部材ＭＲとが交差する部分において、ｘ方向へ塗布したペースト状態の耐高電界封止部材ＭＲが、ｙ方向へのペースト状態の耐高電界封止部材ＭＲを塗布する際に引きずられる。この結果、交差部分の角部において、耐高電界封止部材ＭＲの内端部の形状が変化して、曲率半径の増大が生じることになる。
　具体的に、図２１に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、例えば、半導体ウェハを上方から見て、常に左から右（あるいは右から左）への方向に塗布する（これを同一方向塗布と呼ぶ）ことにより実現できる、また、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、１本目を左から右へ塗布し、かつ、２本目を右から左へ塗布し、かつ、３本目を左から右へ塗布するというように、１本ごとに塗布方向を逆にする（これを交互塗布と呼ぶ）ことによっても実現できる。例えば、図２１では、３本の塗布を左から右への同一方向塗布で実施した３本のラインＬ１～Ｌ３が図示されている。なお、同一の半導体ウェハＷＦへのｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、同一方向塗布と交互塗布とを混在させることもできる。いずれの塗布方法においても、ｘ方向への塗布は、耐高電界封止部材ＭＲの内端部の形状には影響を及ぼさない。
　次に、図２２に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、耐高電界封止部材ＭＲの内端部の形状に影響を及ぼすため重要である。例えば、図２２では、３本のｙ方向への塗布を上から下への同一方向塗布で実施した３本のラインＲ１～Ｒ３が図示されている。これにより、ｘ方向への塗布で形成された３本のラインＬ１～Ｌ３との交差領域において、ｘ方向への塗布で形成された３本のラインＬ１～Ｌ３が下方向に引きずられて、図２０（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、例えば、３本のｙ方向への塗布を下から上への同一方向塗布で３本のラインＲ１～Ｒ３を形成する場合には、ｘ方向への塗布で形成された３本のラインＬ１～Ｌ３との交差領域において、ｘ方向への塗布で形成された３本のラインＬ１～Ｌ３が上方向に引きずられて、図２０（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
　さらに、半導体ウェハＷＦ上に形成した耐高電界封止部材ＭＲに関して、耐高電界封止部材ＭＲの内端部を異なる曲率半径の曲線部を有する形状から形成する工程の詳細について説明する。本実施の形態１における耐高電界封止部材ＭＲの形成工程では、耐高電界封止部材ＭＲの内端部の角部の形状は、直角にならず、常にある曲率半径を有する丸みを帯びた形状になっており、この丸みを帯びた形状は、以下に示す本実施の形態１に特有の２つの要因に起因する。
　第１の要因は、半導体ウェハＷＦ上に塗布した耐高電界封止部材ＭＲは、塗布時においてはペースト状態であるために自然に広がることに起因している。
　第２の要因は、半導体ウェハＷＦ上に、ペースト状態の耐高電界封止部材ＭＲを縦横に交差するように塗布する際に、交差領域において、ｘ方向に先に塗布したペースト状態の耐高電界封止部材ＭＲを、ｘ方向に塗布した耐高電界封止部材ＭＲがペースト状態である間に、ｘ方向とは直交するｙ方向に後から塗布したペースト状態の耐高電界封止部材ＭＲが引きずることに起因している。以下では、この点について、さらに説明する。
　図２１は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止部材ＭＲを塗布する様子を示す模式図である。ここで、ｘ方向は、半導体ウェハＷＦのオリエンテーションフラット部分を下にして半導体ウェハＷＦの表面を上方から見たときの横方向である。例えば、最終硬化後の耐高電界封止部材ＭＲの膜厚が８０μｍとなるように条件を調整したディスペンサにより、６ｍｍ間隔、幅１．９ｍｍでペースト状態の耐高電界封止部材ＭＲを塗布する。次に、図２２に示すように、ｘ方向への耐高電界封止部材ＭＲの塗布に続いて、ｘ方向へ塗布された耐高電界封止部材ＭＲがペースト状態を保持している間に、ｘ方向への塗布を実施する際の条件と同一条件でのディスペンサを使用して、７ｍｍ間隔、幅１．９ｍｍで、ｘ方向と直交するｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。このとき、ｙ方向に塗布されたペースト状態の耐高電界封止部材ＭＲが、ｘ方向に塗布されたペースト状態の耐高電界封止部材ＭＲと交差する部分において、ｙ方向に塗布されたペースト状態の耐高電界封止部材ＭＲが、ｘ方向に塗布されたペースト状態の耐高電界封止部材ＭＲを引きずることになる。この結果、チップ領域に存在する４箇所の角部のうちの２箇所の角部に形成されている曲線部の曲率半径の増加が生じる。
　なお、例えば、図２２では、ｘ方向とｙ方向のそれぞれに塗布された耐高電界封止部材ＭＲ、および、ｙ方向に塗布された耐高電界封止部材ＭＲがｘ方向に塗布された耐高電界封止部材ＭＲを引きずって形成された引きずり部分（拡がり部分）との間に境界線が描かれているが、実際には、これらの耐高電界封止部材ＭＲは、互いに均一に混合して、耐高電界封止部材ＭＲは連続的に形成されている。このことは、以後に示す模式図においても同様である。
　図２３は、図２２に示す耐高電界封止部材ＭＲを塗布した半導体ウェハＷＦを水平に保持した状態で、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスによって硬化した耐高電界封止部材ＭＲを模式的に示す図である。図２３に示すように、硬化後の耐高電界封止部材ＭＲの内端部ＩＥＧの形状は、曲率半径の大きな曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、曲率半径の小さな曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含む。すなわち、耐高電界封止部材ＭＲには、交差部分での引きずりと塗布部分全体に均等に発生する耐高電界封止部材ＭＲの広がりの影響によって形成される曲率半径の大きな曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、塗布部分全体に均等に発生する耐高電界封止部材ＭＲの広がりの影響によってわずかに曲率半径の増加が生じた曲率半径の小さな曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とが形成される。このようにして、本実施の形態１における耐高電界封止部材ＭＲの形成工程によれば、平面視において、耐高電界封止部材の内端部の形状が、互いに曲率半径の異なる曲線部を含むという本実施の形態１における第４特徴点を有する耐高電界封止部材ＭＲを形成することができることになる。
　＜変形例１＞
　図２４（ａ）は、実施の形態１の変形例１における半導体チップＣＨＰ１の平面構成を模式的に示す図である。図２４（ａ）に示すように、本変形例１における半導体チップＣＨＰ１は、矩形形状をしており、半導体チップＣＨＰ１の周縁部が耐高電界封止部材ＭＲで覆われ、かつ、半導体チップＣＨＰ１の中央部に形成されているアノード電極ＡＤＥが耐高電界封止部材ＭＲから露出している。ここで、例えば、図２４（ａ）において、矩形形状をした半導体チップＣＨＰ１の一対の対角線を対角線ＤＧＬ１および対角線ＤＧＬ２とする。このとき、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ２と交差する。このようにして、本変形例１における半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成されていることになる。
　なお、本変形例１における半導体チップＣＨＰ１は、図２４（ａ）に示す平面構成だけでなく、図２４（ａ）に示す平面構成と左右が逆となる図２４（ｂ）に示す平面構成であってもよい。このとき、図２４（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ２と交差する。このようにして、図２４（ｂ）に示す半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成される。
　図２５は、図２４（ａ）に示す耐高電界封止部材ＭＲの内端部ＩＥＧの形状を実現する製造工程を模式的に示す図である。まず、図２５に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のラインＲ１～Ｒ３が図示されている。次に、図２５に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のｘ方向への塗布を左から右への同一方向塗布で実施した３本のラインＬ１～Ｌ３が図示されている。これにより、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３が右方向に引きずられて、図２４（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、図２６に示すように、例えば、３本のｘ方向への塗布を右から左への同一方向塗布で３本のラインＬ１～Ｌ３を形成する場合には、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３が左方向に引きずられて、図２４（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
　＜変形例２＞
　図２７（ａ）は、実施の形態１の変形例２における半導体チップＣＨＰ１の平面構成を模式的に示す図である。ここで、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のそれぞれは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のそれぞれは、対角線ＤＧＬ２と交差する。このようにして、本変形例２における半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成されていることになる。
　なお、本変形例２における半導体チップＣＨＰ１は、図２７（ａ）に示す平面構成だけでなく、図２７（ａ）に示す平面構成と左右が逆となる図２７（ｂ）に示す平面構成であってもよい。このとき、図２７（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のそれぞれは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のそれぞれは、対角線ＤＧＬ２と交差する。このようにして、図２７（ｂ）に示す半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成される。
　図２８（ａ）は、図２７（ａ）に示す平面構成を有する半導体チップＣＨＰ１において、素子形成部に形成されているアノード電極ＡＤＥの表面にワイヤとの接続部ＣＵ１～ＣＵ３が形成されている状態を示す模式図である。図２８（ａ）に示すように、対角線ＤＧＬ１と交差するように曲率半径の小さな曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）が形成されている。したがって、対角線ＤＧＬ１に沿ったアノード電極ＡＤＥの幅は大きくなり、この結果、この対角線ＤＧＬ１に沿って、半導体チップＣＨＰ１と複数のワイヤのそれぞれとの複数の接続部ＣＵ１～ＣＵ３を配置することができる。すなわち、本変形例２によれば、対角線ＤＧＬ１と交差する曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）の曲率半径が小さくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ１に沿って、複数の接続部ＣＵ１～ＣＵ３を配置しやすくなる利点を得ることができる。この場合、複数のワイヤに流れる電流値を均等化しやすく、半導体装置の信頼性を向上することができる。一方、対角線ＤＧＬ２と交差する曲線部（ＣＲＬ１Ａ，ＣＲＬ１Ｂ）の曲率半径が大きくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ２に沿ったアノード電極ＡＤＥの幅は小さくなり、耐高電界封止部材ＭＲで覆われる面積が増大するため、半導体チップＣＨＰ１の耐圧を向上することができる。このように、本変形例２では、図２７（ａ）に示すように、対角線ＤＧＬ１の一端点である角部ＣＮＲ１と、曲線部ＣＲＬ２Ａと対角線ＤＧＬ１との交差点ＣＰ１との間の距離である耐高電界封止部材ＭＲの幅Ｌ１は、対角線ＤＧＬ２の一端点である角部ＣＮＲ２と、曲線部ＣＲＬ１Ａと対角線ＤＧＬ２との交差点ＣＰ２との間の距離である耐高電界封止部材ＭＲの幅Ｌ２よりも小さくなっている。これにより、対角線ＤＧＬ１に沿った耐高電界封止部材ＭＲの幅Ｌ１が小さくなる結果、対角線ＤＧＬ１に沿って、複数の接続部ＣＵ１～ＣＵ３を配置しやすくなる利点を得ることができるとともに、対角線ＤＧＬ２に沿った耐高電界封止部材ＭＲの幅Ｌ２が大きくなる結果、耐圧を向上できる。
　同様に、図２８（ｂ）は、図２７（ｂ）に示す平面構成を有する半導体チップＣＨＰ１において、素子形成部に形成されているアノード電極ＡＤＥの表面にワイヤとの接続部ＣＵ１～ＣＵ３が形成されている状態を示す模式図である。図２８（ｂ）に示すように、対角線ＤＧＬ２と交差するように曲率半径の小さな曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）が形成されている。したがって、対角線ＤＧＬ２に沿ったアノード電極ＡＤＥの幅は大きくなり、この結果、この対角線ＤＧＬ２に沿って、半導体チップＣＨＰ１と複数のワイヤのそれぞれとの複数の接続部ＣＵ１～ＣＵ３を配置することができる。すなわち、本変形例２によれば、対角線ＤＧＬ２と交差する曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）の曲率半径が小さくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ２に沿って、複数の接続部ＣＵ１～ＣＵ３を配置しやすくなる利点を得ることができる。この場合、複数のワイヤに流れる電流値を均等化しやすく、半導体装置の信頼性を向上することができる。一方、対角線ＤＧＬ１と交差する曲線部（ＣＲＬ１Ａ，ＣＲＬ１Ｂ）の曲率半径が大きくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ１に沿ったアノード電極ＡＤＥの幅は小さくなり、耐高電界封止部材ＭＲで覆われる面積が増大するため、半導体チップＣＨＰ１の耐圧を向上することができる。
　図２９は、図２７（ａ）に示す耐高電界封止部材ＭＲの内端部ＩＥＧの形状を実現する製造工程を模式的に示す図である。まず、図２９に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２９では、３本のラインＲ１～Ｒ３が図示されている。次に、図２９に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のｘ方向への塗布を交互塗布で実施した３本のラインＬ１～Ｌ３が図示されている。これにより、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３は、図２９に示すように引きずられて、図２７（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、図３０に示すように、例えば、３本のｘ方向への塗布を図２９の場合とは逆にして３本のラインＬ１～Ｌ３を形成する場合、ｙ方向への塗布で形成された３本のラインＲ１～Ｒ３との交差領域において、３本のラインＲ１～Ｒ３は引きずられて、図２７（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
　＜具体的寸法例＞
　次に、半導体チップＣＨＰ１の平面構成における具体的寸法例について説明する。図３１は、各パラメータで規定される複数のチップ１～１４のそれぞれについて、各パラメータの具体的な数値例を示す図である。図３１において、「チップ横寸」は、チップの横幅を示し、「チップ縦寸」は、チップの縦幅を示している。「樹脂幅１」は、横方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示し、「樹脂幅２」は、縦方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示している。「樹脂高さ１」は、横方向に塗布した耐高電界封止部材（樹脂）の最大厚み（μｍ）を示し、「樹脂高さ２」は、縦方向に塗布した耐高電界封止部材（樹脂）の最大厚み（μｍ）を示している。「内周形状Ａ～Ｆ」のそれぞれは、図３１中に示す形状を示している。「曲率半径１～４」のそれぞれは、図３１中の破線で囲む曲線部の曲率半径（ｍｍ）である。
　＜半導体モジュールの構成＞
　続いて、本実施の形態１における半導体モジュールの構成について説明する。図３２および図３３は、本実施の形態１における半導体モジュールＭＪの構成を示す模式図である。図３２および図３３に示すように、絶縁基板ＳＵＢには、例えば、ダイオードが形成された本実施の形態１における複数の半導体チップＣＨＰ１と、スイッチング素子として機能するＳｉ－ＩＧＢＴが形成された複数の半導体チップＣＨＰ２とが搭載されている。
　図３４は、絶縁基板ＳＵＢの平面構成例を示す模式図である。図３４に示すように、例えば、絶縁基板ＳＵＢ上には、ダイオード（ＳｉＣデバイス）が形成された１０個の半導体チップＣＨＰ１と、Ｓｉ－ＩＧＢＴが形成された４個の半導体チップＣＨＰ２とが搭載されている。絶縁基板ＳＵＢの中央部には、図３４に示すように、端子が形成されており、この端子と複数の半導体チップＣＨＰ１とがワイヤで電気的に接続されているとともに、端子と複数の半導体チップＣＨＰ２とがワイヤで電気的に接続されている。
　そして、図３２および図３３に示すように、複数の半導体チップＣＨＰ１と複数の半導体チップＣＨＰ２とが搭載された絶縁基板ＳＵＢは、ケースＣＡＳの下面を構成するベースプレートＰＬＴ上に配置される。このベースプレートＰＬＴ上には、複数の絶縁基板ＳＵＢが配置されている。ベースプレートＰＬＴ上に配置された絶縁基板ＳＵＢは、部材（放熱部材、接続部材）ＰＡＴと接続されており、この部材ＰＡＴは、ケースＣＡＳの蓋であるキャップＣＡＰと接続される。さらに、ケースＣＡＳの内部空間は、例えば、シリコーンゲル（封止部材）で封止される。
　このようにして、本実施の形態１における半導体モジュールＭＪが構成される。本実施の形態１における半導体モジュールＭＪを複数組み合わせることにより、インバータやコンバータに代表される電力変換装置を実現することが可能となる。
　（実施の形態２）
　前記実施の形態１では、ＳｉＣデバイスとしてダイオードを例に挙げて説明したが、本実施の形態２では、ＳｉＣデバイスとして、ＳｉＣ－ＭＯＳＦＥＴを例に挙げて説明する。
　＜改善の検討＞
　図３５は、ＳｉＣ－ＭＯＳＦＥＴが形成された半導体チップＣＨＰ３の平面構成を示す図である。図３５に示すように、半導体チップＣＨＰ３は、矩形形状をしており、中央部にゲートパッドＧＰが配置され、かつ、このゲートパッドＧＰを囲むようにソースパッドＳＰが配置され、かつ、ソースパッドＳＰを囲むようにターミネーション部ＴＭＲが配置されている。そして、ターミネーション部ＴＭＲからソースパッドＳＰの一部を覆うように、耐高電界封止部材ＭＲが形成されている。このように構成されている半導体チップＣＨＰ３においては、ソースパッドＳＰにワイヤを接続し、かつ、ゲートパッドＧＰにもワイヤを接続するが、ゲートパッドＧＰがソースパッドＳＰの中央部に配置されているため、ソースパッドＳＰとワイヤとを接続する際にゲートパッドＧＰが邪魔になる。
　そこで、例えば、ソースパッドＳＰとワイヤとを接続する際の障害とならないように、ゲートパッドＧＰをソースパッドＳＰの中央部に配置するのではなく、ソースパッドＳＰの端部近傍に配置することが検討されている。図３６は、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置した平面構成の半導体チップＣＨＰ４を示す図である。図３６に示すように、半導体チップＣＨＰ４において、ゲートパッドＧＰは、ソースパッドＳＰの中央部から＋ｘ方向側にずれて配置されている。これにより、半導体チップＣＨＰ４の平面構成によれば、ゲートパッドＧＰが障害となることなく、ソースパッドＳＰとワイヤとを接続することが容易となる利点を得ることができる。
　ただし、この構成の場合、以下に示す不都合が生じる。すなわち、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置するということは、ゲートパッドＧＰが耐高電界封止部材ＭＲと近接することを意味している。この場合、例えば、耐高電界封止部材ＭＲを塗布した際に、耐高電界封止部材ＭＲの塗布位置がずれることや、ペースト状態の耐高電界封止部材ＭＲが広がることによって、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまい、ゲートパッドＧＰとワイヤとの接続に支障をきたすおそれが生じる。
　＜実施の形態２における特徴＞
　そこで、本実施の形態２では、以下に示す工夫を施している。図３７（ａ）は、本実施の形態２における半導体チップＣＨＰ４の平面構成を示す模式図である。図３７（ａ）に示すように、本実施の形態２における半導体チップＣＨＰ４では、ソースパッドＳＰを囲むように、耐高電界封止部材ＭＲが形成されており、この耐高電界封止部材ＭＲの内端部ＩＥＧは、曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、曲率半径の小さな一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含むように構成されている。
　そして、本実施の形態２における特徴点は、図３７（ａ）に示すように、ゲートパッドＧＰが曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）よりも、曲率半径の小さな一対の曲線部（ＣＨＲＬ２Ａ，ＣＲＬ２Ｂ）に近い位置に配置されている点にある。これにより、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置しながらも、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまうことを抑制できる。なぜなら、曲率半径の小さな一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）側では、曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）側よりも、耐高電界封止部材ＭＲが広がりにくくなるからである。この結果、本実施の形態２によれば、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまうことを抑制できるので、半導体装置の製造歩留り向上や半導体装置の信頼性向上を図ることができる。
　なお、本実施の形態２における半導体チップＣＨＰ４は、図３７（ａ）に示す平面構成だけでなく、図３７（ａ）に示す平面構成と左右が逆となる図３７（ｂ）に示す平面構成であってもよい。このとき、図３７（ｂ）において、ゲートパッドＧＰは、ソースパッドＳＰの左端部近傍に配置されることになる。さらに、本実施の形態２における半導体チップＣＨＰ４は、図３７（ａ）や図３７（ｂ）に示す平面構成だけでなく、図３８（ａ）に示す平面構成や、図３８（ｂ）に示す平面構成であってもよい。このとき、図３８（ａ）においては、ゲートパッドＧＰが、ソースパッドＳＰの下端部近傍に配置されることになり、図３８（ｂ）においては、ゲートパッドＧＰが、ソースパッドＳＰの上端部近傍に配置されることになる。
　図３９は、絶縁基板ＳＵＢの平面構成例を示す模式図である。図３９に示すように、例えば、絶縁基板ＳＵＢ上には、ダイオード（ＳｉＣデバイス）が形成された１０個の半導体チップＣＨＰ１と、ＳｉＣ－ＭＯＳＦＥＴが形成された４個の本実施の形態２における半導体チップＣＨＰ４とが搭載されている。絶縁基板ＳＵＢの中央部には、図３９に示すように、端子が形成されており、この端子と複数の半導体チップＣＨＰ１とがワイヤで電気的に接続されているとともに、端子と複数の半導体チップＣＨＰ４とがワイヤで電気的に接続されている。この場合、半導体チップＣＨＰ４に形成されているゲートパッドと絶縁基板ＳＵＢの端子とがワイヤで電気的に接続されるとともに、半導体チップＣＨＰ４に形成されているソースパッドと絶縁基板ＳＵＢの端子とがワイヤで電気的に接続される。このとき、本実施の形態２によれば、ゲートパッドがソースパッドの端部近傍に配置されているため、ゲートパッドに邪魔されることなく、ソースパッドと絶縁基板ＳＵＢの端子とをワイヤで電気的に接続することができる。
　本実施の形態２における技術的思想は、ＳｉＣ－ＭＯＳＦＥＴだけでなく、ＳｉＣ－ＭＯＳＦＥＴと同じようにゲートパッドを有するＳｉＣ－ＩＧＢＴにも適用できる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　前記実施の形態における技術的思想は、例えば、Ｓｉ－ＩＧＢＴとＳｉＣ－ダイオード（ＳｉＣ－ショットキーバリアダイオード）とを組み合わせたＳｉＣハイブリッドモジュールに適用できるとともに、ＳｉＣ－ＭＯＳＦＥＴからなるフルＳｉＣモジュールや、ＳｉＣ－ＩＧＢＴとＳｉＣ－ダイオードとを組み合わせたフルＳｉＣモジュールにも適用することができる。さらに、前記実施の形態における技術的思想は、これに限らず、例えば、ＳｉＣやＧａＮやダイヤモンドなどのワイドバンドギャップ半導体材料を使用した半導体素子と、シリコンやガリウムヒ素やゲルマニウムなどの一般的なバンドギャップを有する半導体材料を使用した半導体素子との組み合わせる技術にも適用できる。また、前記実施の形態における技術的思想は、ショットキーバリアダイオードやｐｎ接合ダイオード、ＭＯＳＦＥＴや接合ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどの半導体素子を組み合わせた技術にも適用することができる。
　前記実施の形態は、以下の形態を含む。
　（付記１）
　基板と、
　前記基板上に搭載された複数の半導体チップと、
　前記複数の半導体チップを覆う封止部材と、
　を備える、半導体モジュールであって、
　前記複数の半導体チップのうちの一部の半導体チップは、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有し、
　前記一部の半導体チップの外端面と前記絶縁部材の外端面とは、面一の部分を含み、
　前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体モジュール。
　（付記２）
　付記１に記載の半導体モジュールを複数備える電力変換装置。
　（付記３）
　基板と、
　前記基板上に搭載された複数の半導体チップと、
　を備える、半導体モジュールであって、
　前記複数の半導体チップのうちの一部の半導体チップは、シリコンよりもバンドギャップの大きな半導体材料を含み、
　前記一部の半導体チップは、
　周縁部と、
　前記周縁部の内側に位置する半導体素子形成部と、
　前記周縁部を覆い、かつ、前記半導体素子形成部を囲む絶縁部材と、
　を有し、
　平面視において、前記絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む、半導体モジュール。
　（付記４）
　付記３に記載の半導体モジュールを複数備える電力変換装置。
　（付記５）
　（ａ）シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面を有する半導体ウェハを準備する工程、
　（ｂ）前記素子形成面内の第１方向に沿ってペースト状態の絶縁部材を塗布する工程、
　（ｃ）前記（ｂ）工程後、前記素子形成面内において、前記第１方向と交差する第２方向に沿ってペースト状態の絶縁部材を塗布する工程、
　を備え、
　前記（ｃ）工程では、前記（ｂ）工程で塗布したペースト状態の絶縁部材が乾燥する前に、前記第２方向に沿ってペースト状態の絶縁部材を塗布する、半導体装置の製造方法。
　（付記６）
　付記５に記載の半導体装置の製造方法において、
　（ｄ）前記（ｃ）工程後、前記半導体ウェハをダイシングして半導体チップを取得する工程を有する、半導体装置の製造方法。
　（付記７）
　付記６に記載の半導体装置の製造方法において、
　（ｅ）前記（ｄ）工程後、前記半導体チップを封止部材で封止する工程を有する、半導体装置の製造方法。
　（付記８）
　付記７に記載の半導体装置の製造方法において、
　前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体装置の製造方法。
　ＡＤＥ　アノード電極
　ＣＨＰ１　半導体チップ
　ＣＮＲ１　角部
　ＣＮＲ２　角部
　ＣＰ１　交差点
　ＣＰ２　交差点
　ＣＲＬ１Ａ　曲線部
　ＣＲＬ１Ｂ　曲線部
　ＣＲＬ２Ａ　曲線部
　ＣＲＬ２Ｂ　曲線部
　ＤＧＬ１　対角線
　ＤＧＬ２　対角線
　ＥＧ１　端面
　ＥＧ２　外端部
　ＥＧ３　内端部
　ＧＬ　シリコーンゲル
　ＧＰ　ゲートパッド
　Ｌ１　幅
　Ｌ２　幅
　ＭＲ　耐高電界封止部材
　ＳＰ　ソースパッド
　ＴＭＲ　ターミネーション部

Claims (15)

  1. 　シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有する半導体チップと、
    　前記半導体チップを覆う封止部材と、
    　を備え、
    　前記半導体チップの端面と前記絶縁部材の外端部とは、面一の部分を含み、
    　前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記絶縁部材は、前記封止部材と直接接触する、半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記絶縁部材の前記外端部における厚さは、前記絶縁部材のその他の部分の厚さよりも厚い、半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記絶縁部材の体積は、前記封止部材の体積よりも小さい、半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記半導体チップは、前記周縁部に電界緩和部を有する、半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記半導体チップは、前記周縁部よりも内側に半導体素子形成部を有する、半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記絶縁部材は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかを含み、
    　前記封止部材は、シリコーンゲルからなる、半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記半導体材料は、炭化シリコン、窒化ガリウム、ダイヤモンドのいずれかである、半導体装置。
  9. 　シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備え、
    　前記半導体チップは、
    　周縁部と、
    　前記周縁部の内側に位置する半導体素子形成部と、
    　前記周縁部を覆い、かつ、前記半導体素子形成部を囲む絶縁部材と、
    　を有し、
    　平面視において、前記絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む、半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　平面視において、前記絶縁部材の内端部の形状は、
    　第１曲率半径を有する一対の第１曲線部と、
    　前記第１曲率半径とは異なる第２曲率半径を有する一対の第２曲線部と、
    　を含む、半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
    　前記一対の第１曲線部のそれぞれは、前記第２対角線と交差し、
    　前記一対の第２曲線部のそれぞれは、前記第１対角線と交差する、半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第２曲率半径は、前記第１曲率半径よりも小さく、
    　平面視において、前記絶縁部材から露出する前記半導体素子形成部には、前記第１対角線に沿って、前記半導体チップと複数のワイヤのそれぞれとの複数の接続部が配置されている、半導体装置。
  13. 　請求項１０に記載の半導体装置において、
    　前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
    　前記一対の第１曲線部のうちの一方の第１曲線部は、前記第１対角線と交差し、
    　前記一対の第２曲線部のうちの一方の第２曲線部は、前記第１対角線と交差し、
    　前記一対の第１曲線部のうちの他方の第１曲線部は、前記第２対角線と交差し、
    　前記一対の第２曲線部のうちの他方の第２曲線部は、前記第２対角線と交差する、半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記半導体素子形成部には、パワートランジスタのゲートパッド電極が配置され、
    　前記第２曲率半径は、前記第１曲率半径よりも小さく、
    　前記ゲートパッド電極は、前記一対の第１曲線部よりも前記一対の第２曲線部に近い位置に配置されている、半導体装置。
  15. 　請求項９に記載の半導体装置において、
    　前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
    　平面視において、前記絶縁部材の内端部の形状は、
    　第１曲率半径を有し、かつ、前記第２対角線と交差する第１曲線部と、
    　前記第１曲率半径よりも小さな第２曲率半径を有し、かつ、前記第１対角線と交差する第２曲線部と、
    　を含み、
    　前記第１対角線の一端点である第１角部と、前記第２曲線部と前記第１対角線との第１交差点との間の距離である前記絶縁部材の第１幅は、前記第２対角線の一端点である第２角部と、前記第１曲線部と前記第２対角線との第２交差点との間の距離である前記絶縁部材の第２幅よりも小さい、半導体装置。
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