WO2016163228A1 - 固体撮像装置、電子機器、およびａｄ変換装置 - Google Patents

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Definitions

  • the present technology relates to a solid-state imaging device, an electronic device, and an AD conversion device, and more particularly, to a solid-state imaging device, an electronic device, and an AD conversion device that can suppress the occurrence of errors in AD conversion results.
  • the inversion delay is the time from when the magnitude relationship of the two inputs of the differential pair changes until the output is inverted.
  • the noise of the ADC can be reduced by reducing the noise of the comparator. Also, the AD conversion time can be shortened by suppressing the inversion delay of the comparator.
  • the noise reduction in the comparator can be realized by increasing the capacity value of the capacity for limiting the band (hereinafter referred to as band-limited capacity) to narrow the noise band.
  • band-limited capacity the capacity value of the capacity for limiting the band
  • the inversion delay increases.
  • Patent Document 1 discloses a comparator in which the capacity value of the band limiting capacity is variable. According to this configuration, when the reference signal is tilted, the inversion delay can be minimized while keeping the noise constant by reducing the capacity value of the band limiting capacity.
  • Patent Document 1 With the configuration of Patent Document 1, the trade-off between noise and inversion delay is not eliminated, and inversion delay increases when noise is reduced.
  • Patent Document 2 it is proposed to connect a capacitor for producing a mirror effect between the input and output of the second amplifier constituting the comparator in order to eliminate the trade-off between noise and inversion delay.
  • the capacitance value of the capacitor is small before the inversion operation, but increases due to the mirror effect during the inversion operation. As a result, the inversion delay can be minimized while reducing noise.
  • Patent Document 2 when a large number of ADCs such as column ADCs operate at the same time, noise is superimposed on the output stage due to fluctuations in the power supply. As a result, an error occurs in the AD conversion result.
  • This technology has been made in view of such a situation, and is intended to suppress the occurrence of errors in AD conversion results.
  • a solid-state imaging device includes a pixel unit having a plurality of pixels, a comparator that compares a pixel signal output from the pixel and a reference signal, and a counter that counts a comparison time of the comparator.
  • the comparator includes a first amplifier that performs a comparison operation between the pixel signal and the reference signal, and a second amplifier that amplifies an output signal of the first amplifier.
  • a second transistor having the same polarity as the first transistor, the gate of the second transistor being connected to the output node of the first amplifier, and the source and drain of the second transistor Are connected to the same fixed potential as the source of the first transistor.
  • the source and drain of the second transistor are connected to a power supply potential.
  • the source and drain of the second transistor are connected to the ground potential.
  • the threshold voltage of the second transistor is set to substantially the same level as the output signal of the first amplifier immediately before the second amplifier starts inversion.
  • An electronic apparatus includes a pixel unit having a plurality of pixels, a comparator that compares a pixel signal output from the pixel and a reference signal, and a counter that counts a comparison time of the comparator.
  • the comparator includes: a first amplifier that performs a comparison operation between the pixel signal and the reference signal; a second amplifier that includes a first transistor and amplifies an output signal of the first amplifier; , A second transistor having the same polarity as the first transistor, the gate of the second transistor being connected to the output node of the first amplifier, and the source and drain of the second transistor Comprises a solid-state imaging device connected to the same fixed potential as the source of the first transistor.
  • An AD conversion circuit includes a comparator that compares an analog signal and a reference signal, amplifies the result, and a counter that counts a comparison time of the comparator, and the comparator includes the comparator A first amplifier that performs a comparison operation between the analog signal and the reference signal; a second amplifier that includes a first transistor and that amplifies an output signal of the first amplifier; and a polarity of the first transistor And a second transistor having the same polarity, the gate of the second transistor being connected to the output node of the first amplifier, and the source and drain of the second transistor being the source of the first transistor Are connected to the same fixed potential.
  • a first amplifier that performs a comparison operation between a pixel signal and a reference signal, a first transistor, a second amplifier that amplifies an output signal of the first amplifier, and a first amplifier And a second transistor having the same polarity as the second transistor, the gate of the second transistor is connected to the output node of the first amplifier, and the source and drain of the second transistor are connected to the first transistor. Connected to the same fixed potential as the source of the transistor.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to the present technology.
  • a solid-state imaging device 1 shown in FIG. 1 is configured as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 includes a pixel unit 11, a vertical scanning circuit 12, a horizontal transfer scanning circuit 13, a timing control circuit 14, an ADC (Analog / Digital / Converter) group 15, a DAC 16, an amplifier circuit 17, and a signal processing circuit 18. .
  • ADC Analog / Digital / Converter
  • the pixel unit 11, the vertical scanning circuit 12, the horizontal transfer scanning circuit 13, the ADC group 15, the DAC 16, and the amplifier circuit 17 are configured by analog circuits.
  • the timing control circuit 14 and the signal processing circuit 18 are configured by digital circuits.
  • the pixel unit 11 is configured by arranging a plurality of pixels in a matrix. The configuration of the pixel will be described later with reference to FIG.
  • the vertical scanning circuit 12 controls the row address and row scanning.
  • the horizontal transfer scanning circuit 13 controls column addresses and column scanning.
  • the timing control circuit 14 generates an internal clock as a control circuit for sequentially reading signals from the pixel unit 11.
  • the timing control circuit 14 generates timing signals necessary for signal processing of the pixel unit 11, vertical scanning circuit 12, horizontal transfer scanning circuit 13, ADC group 15, DAC 16, and signal processing circuit 18.
  • the timing control circuit 14 is an initialization signal applied to an initialization (auto zero: AZ) switch (hereinafter referred to as an AZ switch) for determining an operation point for each column at the start of operation of each comparator of the ADC group 15. Control pulses are generated.
  • the ADC group 15 includes a plurality of ADCs arranged in a row.
  • the ADC for each column performs AD conversion on the pixel signal VSL from the pixel unit 11 using the reference voltage Vslop from the DAC 16 and digital CDS (Correlated ⁇ ⁇ Double Sampling), and outputs a digital signal of several bits.
  • Each ADC includes a comparator 31, a counter 32, and a latch 33.
  • the comparator 31 compares the reference voltage Vslop generated by the DAC 16 with the pixel signal VSL obtained from the pixel through the vertical signal line for each row.
  • the counter 32 counts the comparison time of the comparator 31.
  • the latch 33 holds the count value of the counter 32.
  • the output of each latch 33 is connected to the horizontal transfer line LTRF.
  • the comparator 31 arranged for each column compares the pixel signal VSL read out to the vertical signal line with the reference voltage Vslop (the ramp signal RAMP) having the ramp waveform.
  • the counter 32 arranged for each column operates like the comparator 31, and the pixel signal VSL is converted into a digital signal by changing the ramp signal RAMP and the count value in a one-to-one correspondence. .
  • the data held in the latch 33 is transferred to the horizontal transfer line LTRF by the horizontal transfer scanning circuit 13.
  • the transferred data is input to the signal processing circuit 18 through the amplifier circuit 17, and a two-dimensional image is generated by predetermined signal processing.
  • FIG. 2 is a diagram illustrating a configuration example of pixels constituting the pixel unit 11 of the solid-state imaging device 1.
  • the pixel 51 includes a photodiode 61, a transfer transistor 62, a reset transistor 63, an amplification transistor 64, and a selection transistor 65.
  • the photodiode 61 photoelectrically converts incident light into an amount of electric charges (here, electrons) corresponding to the amount of light.
  • the transfer transistor 62 is connected between the photodiode 61 and a floating diffusion (FD) as an output node.
  • FD floating diffusion
  • the reset transistor 63 is connected between the power supply lines LVDD and FD.
  • the reset transistor 63 resets the potential of the FD to the potential of the power supply line LVDD when the drive signal RST is given to the gate through the reset control line LRST.
  • the FD is connected to the gate of the amplification transistor 64.
  • the amplification transistor 64 is connected to the vertical signal line 66 through the selection transistor 65, and constitutes a constant current source and a source follower (not shown).
  • the selection transistor 65 When the control signal SEL is given to the gate of the selection transistor 65 through the selection control line LSEL, the selection transistor 65 is turned on. When the selection transistor 65 is turned on, the amplification transistor 64 amplifies the potential of the FD and outputs a voltage corresponding to the potential to the vertical signal line 66. The voltage (pixel signal VSL) output from each pixel 51 through the vertical signal line 66 is input to the ADC group 15.
  • the reset control line LRST, the transfer control line LTx, and the selection control line LSEL are wired in units of rows of the pixel array and are driven by the vertical scanning circuit 12.
  • the comparator 31 of the present embodiment is mainly composed of a first amplifier and a second amplifier connected in cascade.
  • FIG. 3 is a circuit diagram showing a configuration example of a conventional comparator.
  • the comparator 100A includes a first amplifier 110 and a second amplifier 120 connected in cascade.
  • the first amplifier 110 performs a comparison operation between the pixel signal VSL and the reference signal Vslop (ramp signal RAMP).
  • the second amplifier 120 amplifies the output signal of the first amplifier 110.
  • the first amplifier 110 includes p-channel MOS (PMOS) transistors PT111 to PT114, n-channel MOS (NMOS) transistors NT111 to NT113, and capacitors C111 and C112.
  • PMOS p-channel MOS
  • NMOS n-channel MOS
  • the source of the PMOS transistor PT111 and the source of the PMOS transistor PT112 are connected to the power supply potential VDD.
  • the drain of the PMOS transistor PT111 is connected to the drain of the NMOS transistor NT111, and a node ND111 is formed by the connection point. Further, the drain and gate of the PMOS transistor PT111 are connected, and the connection point is connected to the gate of the PMOS transistor PT112.
  • the drain of the PMOS transistor PT112 is connected to the drain of the NMOS transistor NT112, and an output node ND112 of the first amplifier 110 is formed by the connection point.
  • the sources of the NMOS transistor NT111 and the NMOS transistor NT112 are connected to each other, and the connection point is connected to the drain of the NMOS transistor NT113.
  • the source of the NMOS transistor NT113 is connected to a reference potential (for example, ground potential) GND.
  • the gate of the NMOS transistor NT111 is connected to the first electrode of the capacitor C111, and a node ND113 is formed by the connection point.
  • the second electrode of the capacitor C111 is connected to the ramp signal RAMP input terminal TRAMP.
  • the gate of the NMOS transistor NT112 is connected to the first electrode of the capacitor C112, and a node ND114 is formed by the connection point.
  • the second electrode of the capacitor C112 is connected to the input terminal TVSL for the pixel signal VSL.
  • the gate of the NMOS transistor NT113 is connected to the input terminal TBIAS for the bias signal BIAS.
  • the source of the PMOS transistor PT113 is connected to the node ND111, and the drain thereof is connected to the node ND113.
  • the source of the PMOS transistor PT114 is connected to the node ND112, and the drain thereof is connected to the node ND114.
  • the gates of the PMOS transistors PT113 and PT114 are commonly connected to the input terminal TPSEL of the first AZ signal PSEL that is active at a low level.
  • the PMOS transistors PT111 and PT112 constitute a current mirror circuit
  • the NMOS transistors NT111 and NT112 constitute a differential comparison unit (differential pair) using the NMOS transistor NT113 as a current source.
  • the PMOS transistors PT113 and PT114 function as AZ switches, and the capacitors C111 and C112 function as AZ level sampling capacitors.
  • the output signal 1stcomp of the first amplifier 110 is output from the output node ND112 to the second amplifier 120.
  • the second amplifier 120 includes a PMOS transistor PT121, NMOS transistors NT121 and NT122, and a capacitor C121.
  • the source of the PMOS transistor PT121 is connected to the power supply potential VDD, and the gate thereof is connected to the output node ND112 of the first amplifier 110.
  • the drain of the PMOS transistor PT121 is connected to the drain of the NMOS transistor NT121, and an output node ND121 is formed by the connection point.
  • the source of the NMOS transistor NT121 is connected to the ground potential GND, the gate thereof is connected to the first electrode of the capacitor C121, and a node ND122 is formed by the connection point.
  • the second electrode of the capacitor C121 is connected to the ground potential GND.
  • the drain of the NMOS transistor NT122 is connected to the node ND121, and its source is connected to the node ND122.
  • the gate of the NMOS transistor NT122 is connected to the input terminal TNSEL of the second AZ signal NSEL which is active at a high level.
  • the second AZ signal NSEL takes a level complementary to the first AZ signal PSEL supplied to the first amplifier 110.
  • the PMOS transistor PT121 constitutes an input terminal and an amplifier circuit.
  • the NMOS transistor NT122 functions as an AZ switch
  • the capacitor C121 functions as an AZ level sampling capacitor.
  • the output signal 2ndOUT of the second amplifier 120 is output from the output node ND121 to the output terminal TOUT of the comparator 100A.
  • the comparison with the pixel signal VSL is started. Then, after the intersection of the ramp signal RAMP and the pixel signal VSL, the output signal 1stcomp of the first amplifier 110 changes sharply.
  • the PMOS transistor PT121 of the second amplifier 120 When the output signal 1stcomp of the first amplifier 110 reaches a level at which the output signal 2ndOUT of the second amplifier 120 starts inversion (inversion start voltage Vstart), the PMOS transistor PT121 of the second amplifier 120 is turned on. When the PMOS transistor PT121 is turned on, the current I1 starts to flow, and the output signal 2ndOUT of the second amplifier 120 is inverted from the low level (L) to the high level (H).
  • the comparator 100A operates in the same manner as the P phase even in the signal level integration type AD conversion (D phase). As a result, kTC noise and comparator offset can be canceled as a result of digital CDS.
  • the inversion delay is kept relatively small.
  • the slope of the change of the output signal 1stcomp of the first amplifier 110 is large. For this reason, the band becomes wide and noise cannot be reduced.
  • FIG. 5 is a circuit diagram showing another configuration example of a conventional comparator.
  • the configuration of the comparator 100B in FIG. 5 is basically the same as that of the comparator 100A in FIG. 3, but a band limiting capacitor C130 is further provided between the output node ND112 of the first amplifier 110 and the power supply potential VDD. It differs in the point to prepare.
  • FIG. 6 is a timing chart for explaining the operation of the comparator 100B of FIG.
  • the timing chart of the D phase period is omitted, and the timing chart of the AZ period and the P phase period is shown.
  • the provision of the band limiting capacitor C130 in the comparator 100B reduces the slope of the change in the output signal 1stcomp of the first amplifier 110. Thereby, a band becomes narrow and noise can be reduced. However, the inversion delay becomes large.
  • FIG. 7 is a circuit diagram showing still another configuration example of the conventional comparator.
  • the configuration of the comparator 100C in FIG. 7 is basically the same as that of the comparator 100A in FIG. 3, but differs in that a capacitor C140 is further provided between the input and output of the second amplifier 120.
  • FIG. 8 is a timing chart for explaining the operation of the comparator 100C of FIG.
  • the timing chart of the D phase period is omitted, and the timing chart of the AZ period and the P phase period is shown.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a comparator of the present technology.
  • the configuration of the comparator 31 is basically the same as the configuration of the comparator 100A in FIG. 3, but a PMOS transistor PT150 is further provided as a band limiting capacitor between the output node ND112 of the first amplifier 110 and the power supply potential VDD. It differs in the point to prepare.
  • the PMOS transistor PT150 has a polarity opposite to that of the differential pair formed by the NMOS transistors NT111 and NT112 in the first amplifier 110. In other words, the PMOS transistor PT150 has the same polarity as the PMOS transistor PT121 serving as the input terminal of the second amplifier 120.
  • the gate of the PMOS transistor PT150 is connected to the output node ND112 of the first amplifier 110.
  • the source and drain of the PMOS transistor PT150 are connected to the power supply potential VDD.
  • FIG. 10 is a diagram showing the capacitance characteristics of the PMOS transistor.
  • the capacitance value of the PMOS transistor is small when the input voltage is high, that is, when the gate-source voltage Vgs is low. However, when the input voltage decreases and the gate-source voltage Vgs exceeds the threshold voltage Vth, the capacitance value of the PMOS transistor increases rapidly.
  • the capacitance value of the band limiting capacitor is increased near the start of inversion of the output signal 2ndOUT of the second amplifier 120. be able to.
  • the threshold voltage Vth of the PMOS transistor PT150 is set to substantially the same level as the output signal 1stcomp of the first amplifier 110 immediately before the output signal 2ndOUT of the second amplifier 120 starts inversion.
  • the threshold voltage Vth of the PMOS transistor PT150 only needs to be higher than the inversion start voltage Vstart.
  • FIG. 11 is a timing chart for explaining the operation of the comparator 31 of FIG.
  • the timing chart of the D phase period is omitted, and the timing chart of the AZ period and the P phase period is shown.
  • the output signal 1stcomp changes from a high level to a low level, and is approximately the same level (threshold voltage Vth) as the inversion start voltage Vstart. )
  • the capacitance value of the PMOS transistor PT150 increases. Thereby, it is possible to suppress an increase in inversion delay while reducing noise.
  • the voltage fluctuation direction of the output signal 1stcomp of the first amplifier 110 is preferably one direction from a high level to a low level, but may be in the opposite direction.
  • the trade-off between noise and inversion delay can be eliminated in the same manner as the configuration of the comparator 100C in FIG. 7 using the mirror effect.
  • FIG. 13 is a circuit diagram illustrating another configuration example of the comparator of the present technology.
  • the comparator 200 in FIG. 13 is configured with the polarity of the transistor of the comparator 31 in FIG. 9 reversed. For this reason, the power supply potential and the ground potential to be connected are reversed in the circuit.
  • FIG. 13 for ease of understanding, the same reference numerals as those in FIG.
  • the comparator 200 includes a first amplifier 210, a second amplifier 220, and an NMOS transistor NT230 connected in cascade.
  • a differential pair and a current source are configured using PMOS transistors PT211 to PT213 instead of the NMOS transistors NT111 to NT113 of FIG.
  • the source of the PMOS transistor PT213 as a current source is connected to the power supply potential VDD.
  • NMOS transistors NT211 and NT212 are used to form a current mirror circuit, and the sources of the NMOS transistors NT211 and NT212 are connected to the ground potential GND.
  • an AZ switch is configured using NMOS transistors NT213 and NT214 instead of the PMOS transistors PT113 and PT114 of FIG.
  • the first amplifier 210 is supplied with the second AZ signal NSEL to the gates of the NMOS transistors NT213 and NT214.
  • an NMOS transistor NT221 is used instead of the PMOS transistor PT121 of FIG.
  • the source of the NMOS transistor NT221 is connected to the ground potential GND.
  • a PMOS transistor PT221 is used to form a transistor that forms a mirror circuit.
  • the source of the PMOS transistor PT221 is connected to the power supply potential VDD.
  • the first electrode of the capacitor C121 is connected to the node ND122 connected to the gate of the PMOS transistor PT221, and the second electrode is connected to the power supply potential VDD.
  • an AZ switch is configured using a PMOS transistor PT222.
  • the second amplifier 220 is supplied with the first AZ signal PSEL to the gate of the PMOS transistor PT222.
  • the NMOS transistor NT230 is connected between the output node ND112 of the first amplifier 210 and the ground potential GND as a band limiting capacitor.
  • the NMOS transistor NT230 has a polarity opposite to that of the differential pair formed by the PMOS transistors PT211 and PT212 in the first amplifier 210. In other words, the NMOS transistor NT230 has the same polarity as the NMOS transistor NT221 serving as the input terminal of the second amplifier 220.
  • the gate of the NMOS transistor NT230 is connected to the output node ND112 of the first amplifier 210.
  • the source and drain of the NMOS transistor NT230 are connected to the ground potential GND.
  • FIG. 14 is a diagram showing the capacitance characteristics of the NMOS transistor.
  • the capacitance value of the NMOS transistor is small when the input voltage is low, that is, when the gate-source voltage Vgs is low. However, when the input voltage increases and the gate-source voltage Vgs exceeds the threshold voltage Vth, the capacitance value of the NMOS transistor increases rapidly.
  • the capacity value of the band limiting capacitor is increased near the start of inversion of the output signal 2ndOUT of the second amplifier 220. be able to.
  • the threshold voltage Vth of the NMOS transistor NT230 is set to substantially the same level as the output signal 1stcomp of the first amplifier 210 immediately before the output signal 2ndOUT of the second amplifier 220 starts inversion. Note that the threshold voltage Vth of the NMOS transistor NT230 only needs to be lower than the inversion start voltage Vstart.
  • the comparator 200 of FIG. 13 having such a configuration basically operates in the same manner as the comparator 31 of FIG. However, the waveforms of RAMP, 1stcomp, and 2ndAmp in the timing chart of FIG. 11 are opposite.
  • noise due to GND fluctuation is input to the source of the NMOS transistor NT221 and also to the gate of the NMOS transistor NT221 via the NMOS transistor NT230. Therefore, the fluctuation of the gate-source voltage Vgs is relatively suppressed, and it is possible to suppress noise from being superimposed on the output signal 2ndOUT of the second amplifier 220. As a result, occurrence of errors in the AD conversion result can be suppressed.
  • the imaging apparatus refers to a camera system such as a digital still camera or a digital video camera, or an electronic apparatus having an imaging function such as a mobile phone.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • FIG. 15 includes an optical lens 301, a shutter device 302, a solid-state imaging device 303, a drive circuit 304, and a signal processing circuit 305.
  • FIG. 15 shows an embodiment in which the above-described solid-state imaging device 1 of the present technology is provided in an electronic apparatus (digital still camera) as the solid-state imaging device 303.
  • the optical lens 301 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 303. Thereby, the signal charge is accumulated in the solid-state imaging device 303 for a certain period.
  • the shutter device 302 controls the light irradiation period and the light shielding period for the solid-state imaging device 303.
  • the drive circuit 304 supplies drive signals to the shutter device 302 and the solid-state imaging device 303.
  • the drive signal supplied to the shutter device 302 is a signal for controlling the shutter operation of the shutter device 302.
  • the drive signal supplied to the solid-state imaging device 303 is a signal for controlling the signal transfer operation of the solid-state imaging device 303.
  • the solid-state imaging device 303 performs signal transfer using a drive signal (timing signal) supplied from the drive circuit 304.
  • the signal processing circuit 305 performs various types of signal processing on the signal output from the solid-state imaging device 303.
  • the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the electronic device 300 of the present embodiment since the occurrence of an error in the AD conversion result can be suppressed in the solid-state imaging device 303, an electronic device that can obtain a high-quality image as a result is provided. Is possible.
  • FIG. 16 is a diagram showing a usage example of the image sensor described above.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures
  • Equipment used for medical and health care ⁇
  • Security equipment such as security surveillance cameras and personal authentication cameras
  • Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports such as action cameras and wearable cameras for sports applications etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • this technique can take the following structures.
  • a pixel portion having a plurality of pixels;
  • a comparator that compares a pixel signal output from the pixel with a reference signal;
  • a counter for counting the comparison time of the comparator, and
  • the comparator is A first amplifier that performs a comparison operation between the pixel signal and the reference signal;
  • a second amplifier having a first transistor and amplifying an output signal of the first amplifier;
  • a second transistor having the same polarity as the first transistor, and A gate of the second transistor is connected to an output node of the first amplifier;
  • the source and drain of the second transistor are connected to the same fixed potential as the source of the first transistor.
  • a pixel portion having a plurality of pixels A comparator that compares a pixel signal output from the pixel with a reference signal; A counter for counting the comparison time of the comparator, and The comparator is A first amplifier that performs a comparison operation between the pixel signal and the reference signal; A second amplifier having a first transistor and amplifying an output signal of the first amplifier; A second transistor having the same polarity as the first transistor, and A gate of the second transistor is connected to an output node of the first amplifier;
  • An electronic apparatus comprising: a solid-state imaging device in which a source and a drain of the second transistor are connected to the same fixed potential as that of the source of the first transistor.
  • a comparator that compares the analog signal with the reference signal and amplifies the result
  • a counter for counting the comparison time of the comparator, and
  • the comparator is A first amplifier that performs a comparison operation between the analog signal and the reference signal;
  • a second amplifier having a first transistor and amplifying an output signal of the first amplifier;
  • a second transistor having the same polarity as the first transistor, and
  • a gate of the second transistor is connected to an output node of the first amplifier;
  • the AD conversion apparatus wherein the source and drain of the second transistor are connected to the same fixed potential as that of the source of the first transistor.
  • 1 solid-state imaging device 11 pixel section, 15 ADC group, 31 comparator, 32 counter, 33 latch, 51 pixel, 110 first amplifier, 120 second amplifier, PT150 PMOS transistor, 200 comparator, 210 first amplifier, 220 Second amplifier, NT230 NMOS transistor, 300 electronic device, 303 solid-state imaging device

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Abstract

本技術は、AD変換結果の誤差の発生を抑制することができるようにする固体撮像装置、電子機器、およびＡＤ変換装置に関する。 固体撮像装置は、複数の画素を有する画素部と、画素から出力される画素信号と参照信号とを比較する比較器と、比較器の比較時間をカウントするカウンタとを備える。比較器は、画素信号と参照信号との比較動作を行う第１のアンプと、第１のトランジスタを有し、第１のアンプの出力信号を増幅する第２のアンプと、第１のトランジスタの極性の同じ極性の第２のトランジスタとを備える。第２のトランジスタのゲートは、第１アンプの出力端に接続され、第２のトランジスタのソースおよびドレインは、第１のトランジスタのソースと同じ固定電位に接続される。本技術は、例えばCMOSイメージセンサに適用することができる。

Description

固体撮像装置、電子機器、およびＡＤ変換装置
　本技術は、固体撮像装置、電子機器、およびAD変換装置に関し、特に、AD変換結果の誤差の発生を抑制することができるようにする固体撮像装置、電子機器、およびAD変換装置に関する。
　近年、ADC（Analog Digital Converter）に用いられる２段アンプ構成の比較器に対して、ノイズの低減および反転遅延の抑制が求められている。反転遅延は、差動対の２入力の大小関係が変化してから、出力が反転するまでの時間である。
　比較器のノイズを低減することにより、ADCのノイズを低減することができる。また、比較器の反転遅延を抑制することにより、AD変換時間を短くすることができる。
　比較器におけるノイズの低減は、帯域を制限する容量（以下、帯域制限容量という）の容量値を大きくしてノイズ帯域を狭めることで実現できる。しかしながら、この場合、反転遅延が増大してしまう。
　これに対して、特許文献１には、帯域制限容量の容量値を可変にした比較器が開示されている。この構成によれば、参照信号が傾斜したときに帯域制限容量の容量値を小さくすることで、ノイズを一定にしながら反転遅延を最小限に抑えることができる。
　しかしながら、特許文献１の構成では、ノイズと反転遅延のトレードオフは解消せず、ノイズを低減すると反転遅延が増大してしまう。
　特許文献２では、ノイズと反転遅延のトレードオフを解消するために、比較器を構成する第２アンプの入出力間に、ミラー効果を発現するための容量を接続することが提案されている。この構成によれば、その容量の容量値は、反転動作前では小さいが、反転動作中はミラー効果により大きくなる。これにより、ノイズを低減しつつ、反転遅延を最小限に抑えることができる。
特開２０１３－３８５４９号公報 特開２０１４－１７８３８号公報
　しかしながら、特許文献２の構成では、カラムADC等のように多数のADCが一斉に動作した場合、電源が変動することで出力段にノイズが重畳されてしまう。その結果、AD変換結果に誤差が生じてしまう。
　本技術は、このような状況に鑑みてなされたものであり、AD変換結果の誤差の発生を抑制するようにするものである。
　本技術の一側面の固体撮像装置は、複数の画素を有する画素部と、前記画素から出力される画素信号と参照信号とを比較する比較器と、前記比較器の比較時間をカウントするカウンタとを備え、前記比較器は、前記画素信号と前記参照信号との比較動作を行う第１のアンプと、第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、前記第１のトランジスタの極性の同じ極性の第２のトランジスタとを備え、前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される。
　前記第２のトランジスタがPMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、電源電位に接続される。
　前記第２のトランジスタがNMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、接地電位に接続される。
　前記第２のトランジスタの閾値電圧は、前記第２のアンプが反転を開始する直前の前記第１のアンプの出力信号と略同じレベルに設定される。
　本技術の一側面の電子機器は、複数の画素を有する画素部と、前記画素から出力される画素信号と参照信号とを比較する比較器と、前記比較器の比較時間をカウントするカウンタとを備え、前記比較器は、前記画素信号と前記参照信号との比較動作を行う第１のアンプと、第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、前記第１のトランジスタの極性の同じ極性の第２のトランジスタとを有し、前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される固体撮像装置を備える。
　本技術の一側面のAD変換回路は、アナログ信号と参照信号とを比較し、その結果を増幅する比較器と、前記比較器の比較時間をカウントするカウンタとを備え、前記比較器は、前記アナログ信号と前記参照信号との比較動作を行う第１のアンプと、第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、前記第１のトランジスタの極性の同じ極性の第２のトランジスタとを備え、前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される。
　本技術の一側面においては、画素信号と参照信号との比較動作を行う第１のアンプと第１のトランジスタを有し、第１のアンプの出力信号を増幅する第２のアンプと、第１のトランジスタの極性の同じ極性の第２のトランジスタとを備える比較器において、第２のトランジスタのゲートは、第１アンプの出力ノードに接続され、第２のトランジスタのソースおよびドレインは、第１のトランジスタのソースと同じ固定電位に接続される。
　本技術の一側面によれば、AD変換結果の誤差の発生を抑制することが可能となる。
本技術の固体撮像装置の構成例を示すブロック図である。 画素の構成例を示す図である。 従来の比較器の構成例を示す回路図である。 図３の比較器の動作を示すタイミングチャートである。 従来の比較器の他の構成例を示す回路図である。 図５の比較器の動作を示すタイミングチャートである。 従来の比較器のさらに他の構成例を示す回路図である。 図７の比較器の動作を示すタイミングチャートである。 本技術の比較器の構成例を示す回路図である。 PMOSトランジスタの容量特性を示す図である。 本技術の比較器の動作を示すタイミングチャートである。 電源変動ノイズの影響について説明する図である。 本技術の比較器の他の構成例を示す回路図である。 NMOSトランジスタの容量特性を示す図である。 本技術の電子機器の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術の実施の形態について図を参照して説明する。
＜固体撮像装置の構成＞
　図１は、本技術の固体撮像装置の構成例を示すブロック図である。
　図１に示される固体撮像装置１は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。
　固体撮像装置１は、画素部１１、垂直走査回路１２、水平転送走査回路１３、タイミング制御回路１４、ADC（Analog Digital Converter）群１５、DAC１６、アンプ回路１７、および信号処理回路１８を備えている。
　これらの構成要素のうち、画素部１１、垂直走査回路１２、水平転送走査回路１３、ADC群１５、DAC１６、およびアンプ回路１７は、アナログ回路により構成される。また、タイミング制御回路１４、および信号処理回路１８は、デジタル回路により構成される。
　画素部１１は、複数の画素が行列状に配置されることで構成される。画素の構成は、図２を参照して後述する。
　垂直走査回路１２は、行アドレスや行走査を制御する。水平転送走査回路１３は、列アドレスや列走査を制御する。
　タイミング制御回路１４は、画素部１１の信号を順次読み出すための制御回路として、内部クロックを生成する。タイミング制御回路１４は、画素部１１、垂直走査回路１２、水平転送走査回路１３、ADC群１５、DAC１６、および信号処理回路１８の信号処理に必要なタイミング信号を生成する。タイミング制御回路１４は、ADC群１５の各比較器の動作開始時に、カラム毎に動作点を決めるための初期化（オートゼロ：AZ）用スイッチ(以下、AZスイッチという)に印加する初期化信号としての制御パルスを生成する。
　ADC群１５は、ADCが複数列配列されて構成される。カラム毎のADCは、画素部１１からの画素信号VSLに対して、DAC１６からの参照電圧Vslopを用いたAD変換、およびデジタルCDS（Correlated Double Sampling）を行い、数ビットのデジタル信号を出力する。
　各ADCは、比較器３１、カウンタ３２、およびラッチ３３を備えている。
　比較器３１は、DAC１６により生成される参照電圧Vslopと、行毎に画素から垂直信号線を通して得られる画素信号VSLとを比較する。
　カウンタ３２は、比較器３１の比較時間をカウントする。
　ラッチ３３は、カウンタ３２のカウント値を保持する。各ラッチ３３の出力は、水平転送線LTRFに接続されている。
　ADC群１５において、カラム毎に配置された比較器３１は、垂直信号線に読み出された画素信号VSLと、参照電圧Vslop（ランプ波形のランプ信号RAMP）とを比較する。
　このとき、比較器３１と同様に列毎に配置されたカウンタ３２が動作し、ランプ信号RAMPとカウント値が一対一の対応を取りながら変化することで、画素信号VSLがデジタル信号に変換される。
　そして、画素信号VSLとランプ信号RAMPが交わったとき、比較器３１の出力が反転するとともに、カウンタ３２の入力クロックが停止し、または、入力が停止していたクロックがカウンタ３２に入力され、AD変換が完了する。
　AD変換期間終了後、水平転送走査回路１３により、ラッチ３３に保持されたデータが水平転送線LTRFに転送される。転送されたデータは、アンプ回路１７を経て信号処理回路１８に入力され、所定の信号処理により２次元画像が生成される。
＜画素の構成例＞
　図２は、固体撮像装置１の画素部１１を構成する画素の構成例を示す図である。
　画素５１は、フォトダイオード６１、転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４、および選択トランジスタ６５から構成される。
　フォトダイオード６１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ６２は、フォトダイオード６１と出力ノードとしてのフローティングディフュージョン（FD）との間に接続される。転送トランジスタ６２は、転送制御線LTxを通してゲートに駆動信号TGが与えられると、フォトダイオード６１で光電変換された電子をFDに転送する。
　リセットトランジスタ６３は、電源ラインLVDDとFDとの間に接続される。リセットトランジスタ６３は、リセット制御線LRSTを通してゲートに駆動信号RSTが与えられると、FDの電位を電源ラインLVDDの電位にリセットする。
　FDには、増幅トランジスタ６４のゲートが接続される。増幅トランジスタ６４は、選択トランジスタ６５を介して垂直信号線６６に接続され、図示せぬ定電流源とソースフォロアを構成する。
　選択制御線LSELを通して制御信号SELが選択トランジスタ６５のゲートに与えられると、選択トランジスタ６５がオンする。選択トランジスタ６５がオンすると、増幅トランジスタ６４は、FDの電位を増幅し、その電位に応じた電圧を垂直信号線６６に出力する。垂直信号線６６を通じて各画素５１から出力された電圧（画素信号VSL）は、ADC群１５に入力される。
　なお、リセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素配列の行単位で配線されており、垂直走査回路１２により駆動される。
　すなわち、転送トランジスタ６２、リセットトランジスタ６３、および選択トランジスタ６５の各ゲートが行単位で接続されていることから、上述した動作は、１行分の各画素５１について同時に行われる。
＜比較器の構成例＞
　本実施の形態の比較器３１は、主に、縦続接続された第１アンプおよび第２アンプから構成される。
　ここで、本実施の形態の比較器３１の構成について説明する前に、従来の比較器の構成について説明する。
（従来の比較器の構成１）
　図３は、従来の比較器の構成例を示す回路図である。
　図３に示されるように、比較器１００Ａは、縦続接続された第１アンプ１１０および第２アンプ１２０から構成される。第１アンプ１１０は、画素信号VSLと参照信号Vslop（ランプ信号RAMP）との比較動作を行う。第２アンプ１２０は、第１アンプ１１０の出力信号を増幅する。
　第１アンプ１１０は、pチャネルMOS（PMOS）トランジスタPT１１１乃至PT１１４、nチャネルMOS（NMOS）トランジスタNT１１１乃至NT１１３、および容量Ｃ１１１，Ｃ１１２を備えている。
　PMOSトランジスタPT１１１のソースおよびPMOSトランジスタPT１１２のソースは、電源電位VDDに接続されている。
　PMOSトランジスタPT１１１のドレインはNMOSトランジスタNT１１１のドレインに接続され、その接続点によりノードND１１１が形成される。また、PMOSトランジスタPT１１１のドレインとゲートが接続され、その接続点がPMOSトランジスタPT１１２のゲートに接続されている。
　PMOSトランジスタPT１１２のドレインはNMOSトランジスタNT１１２のドレインに接続され、その接続点により第１アンプ１１０の出力ノードND１１２が形成される。NMOSトランジスタNT１１１とNMOSトランジスタNT１１２のソース同士が接続され、その接続点がNMOSトランジスタNT１１３のドレインに接続される。NMOSトランジスタNT１１３のソースは基準電位（例えば接地電位）GNDに接続される。
　NMOSトランジスタNT１１１のゲートは容量Ｃ１１１の第１電極に接続され、その接続点によりノードND１１３が形成される。容量Ｃ１１１の第２電極は、ランプ信号RAMPの入力端子TRAMPに接続される。
　NMOSトランジスタNT１１２のゲートは容量Ｃ１１２の第１電極に接続され、その接続点によりノードND１１４が形成される。容量Ｃ１１２の第２電極は、画素信号VSLの入力端子TVSLに接続される。
　また、NMOSトランジスタNT１１３のゲートは、バイアス信号BIASの入力端子TBIASに接続される。
　PMOSトランジスタPT１１３のソースはノードND１１１に接続され、そのドレインはノードND１１３に接続される。PMOSトランジスタPT１１４のソースはノードND１１２に接続され、そのドレインはノードND１１４に接続される。
　そして、PMOSトランジスタPT１１３およびPT１１４のゲートは、ローレベルでアクティブの第１のAZ信号PSELの入力端子TPSELに共通に接続される。
　第１アンプ１１０においては、PMOSトランジスタPT１１１，PT１１２によりカレントミラー回路が構成され、NMOSトランジスタNT１１１，NT１１２によりNMOSトランジスタNT１１３を電流源とする差動比較部（差動対）が構成される。
　また、PMOSトランジスタPT１１３，PT１１４はAZスイッチとして機能し、容量Ｃ１１１，Ｃ１１２はAZレベルのサンプリング容量として機能する。
　そして、第１アンプ１１０の出力信号1stcompは、出力ノードND１１２から第２アンプ１２０に出力される。
　第２アンプ１２０は、PMOSトランジスタPT１２１、NMOSトランジスタNT１２１，NT１２２、および容量Ｃ１２１を備えている。
　PMOSトランジスタPT１２１のソースは電源電位VDDに接続され、そのゲートは第１アンプ１１０の出力ノードND１１２に接続される。
　PMOSトランジスタPT１２１のドレインはNMOSトランジスタNT１２１のドレインに接続され、その接続点により出力ノードND１２１が形成される。
　NMOSトランジスタNT１２１のソースは接地電位GNDに接続され、そのゲートは容量Ｃ１２１の第１電極に接続され、その接続点によりノードND１２２が形成される。容量Ｃ１２１の第２電極は接地電位GNDに接続される。
　NMOSトランジスタNT１２２のドレインはノードND１２１に接続され、そのソースはノードND１２２に接続される。
　そして、NMOSトランジスタNT１２２のゲートはハイレベルでアクティブの第２のAZ信号NSELの入力端子TNSELに接続される。
　この第２のAZ信号NSELは、第１アンプ１１０に供給される第１のAZ信号PSELと相補的なレベルをとる。
　第２アンプ１２０においては、PMOSトランジスタPT１２１により入力端および増幅回路が構成される。
　また、NMOSトランジスタNT１２２がAZスイッチとして機能し、容量Ｃ１２１がAZレベルのサンプリング容量として機能する。
　そして、第２アンプ１２０の出力信号2ndOUTは、出力ノードND１２１から比較器１００Ａの出力端子TOUTに出力される。
（比較器の動作１）
　ここで、図４のタイミングチャートを参照して、図３の比較器１００Ａの動作について説明する。
　詳細な説明は省略するが、AZ期間が終了すると、リセットレベルの積分型AD変換（Ｐ相）が開始される。
　Ｐ相においては、ランプ信号RAMPのランプ波形の変化に追従して、画素信号VSLとの比較が開始される。そして、ランプ信号RAMPと画素信号VSLとの交差以降、第１アンプ１１０の出力信号1stcompが急峻に変化する。
　第１アンプ１１０の出力信号1stcompが、第２アンプ１２０の出力信号2ndOUTが反転を開始するレベル（反転開始電圧Vstart）になると、第２アンプ１２０のPMOSトランジスタPT１２１がオンする。PMOSトランジスタPT１２１がオンすると、電流I1が流れ始め、第２アンプ１２０の出力信号2ndOUTがローレベル（Ｌ）からハイレベル（Ｈ）に反転する。
　なお、信号レベルの積分型AD変換（Ｄ相）においても、比較器１００Ａは、Ｐ相と同じ動作をする。これにより、デジタルCDSの結果、kTCノイズや比較器のオフセットをキャンセルすることができる。
　図４に示されるように、比較器１００Ａにおいては、反転遅延は比較的小さく抑えられている。しかしながら、第２アンプ１２０の出力信号2ndOUTが変動中、第１アンプ１１０の出力信号1stcompの変化の傾きが大きい。そのため、帯域が広くなりノイズを低減することができない。
　そこで、ノイズを低減するために帯域制限容量を設けた構成について説明する。
　（従来の比較器の構成２）
　図５は、従来の比較器の他の構成例を示す回路図である。
　図５の比較器１００Ｂの構成は、図３の比較器１００Ａの構成と基本的に同様であるが、第１アンプ１１０の出力ノードND１１２と電源電位VDDとの間に、帯域制限容量Ｃ１３０をさらに備える点で異なる。
（比較器の動作２）
　図６は、図５の比較器１００Ｂの動作について説明するタイミングチャートである。
　図６においては、Ｄ相期間のタイミングチャートは省略され、AZ期間およびＰ相期間のタイミングチャートが示されている。
　図６に示されるように、比較器１００Ｂにおいて帯域制限容量Ｃ１３０を設けたことで、第１アンプ１１０の出力信号1stcompの変化の傾きは小さくなる。これにより、帯域が狭くなりノイズを低減することができる。しかしながら、反転遅延は大きくなってしまう。
　そこで、上述したようなノイズと反転遅延のトレードオフを解消するために、第２アンプの入出力間に、ミラー効果を発現するための容量を設けた構成について説明する。
（従来の比較器の構成３）
　図７は、従来の比較器のさらに他の構成例を示す回路図である。
　図７の比較器１００Ｃの構成は、図３の比較器１００Ａの構成と基本的に同様であるが、第２アンプ１２０の入出力間に、容量Ｃ１４０をさらに備える点で異なる。
（比較器の動作３）
　図８は、図７の比較器１００Ｃの動作について説明するタイミングチャートである。
　図８においても、Ｄ相期間のタイミングチャートは省略され、AZ期間およびＰ相期間のタイミングチャートが示されている。
　図８に示されるように、比較器１００Ｃにおいて容量Ｃ１４０を設けたことで、ミラー効果により、第２アンプ１２０の出力信号2ndOUTが変動しているときにだけ、容量Ｃ１４０の容量値（第２アンプ１２０の入力端における実効的な容量値）が大きくなる。これにより、ノイズを低減しつつ、反転遅延の増大を抑制することができる。
　次に、本技術の比較器３１の構成について説明する。
＜本技術の比較器の構成＞
　図９は、本技術の比較器の構成例を示す回路図である。
　比較器３１の構成は、図３の比較器１００Ａの構成と基本的に同様であるが、第１アンプ１１０の出力ノードND１１２と電源電位VDDとの間に、帯域制限容量としてPMOSトランジスタPT１５０をさらに備える点で異なる。
　PMOSトランジスタPT１５０は、第１アンプ１１０においてNMOSトランジスタNT１１１，NT１１２により構成される差動対と逆の極性を有する。言い換えると、PMOSトランジスタPT１５０は、第２アンプ１２０の入力端となるPMOSトランジスタPT１２１と同じ極性を有する。
　PMOSトランジスタPT１５０のゲートは、第１アンプ１１０の出力ノードND１１２に接続される。また、PMOSトランジスタPT１５０のソースおよびドレインは、電源電位VDDに接続される。
　図１０は、PMOSトランジスタの容量特性を示す図である。
　図１０に示されるように、PMOSトランジスタの容量値は、入力電圧が高い、つまりゲート－ソース間電圧Vgsが低い電圧にある場合には小さい。しかしながら、入力電圧が低くなり、ゲート－ソース間電圧Vgsが閾値電圧Vthを上回ると、PMOSトランジスタの容量値は急激に大きくなる。
　この特性と、第１アンプ１１０の出力信号1stcompが高いレベルから低いレベルに変化することを利用して、第２アンプ１２０の出力信号2ndOUTの反転開始付近で、帯域制限容量の容量値を大きくすることができる。このとき、PMOSトランジスタPT１５０の閾値電圧Vthは、第２アンプ１２０の出力信号2ndOUTが反転を開始する直前の第１アンプ１１０の出力信号1stcompと略同じレベルに設定されているものとする。なお、PMOSトランジスタPT１５０の閾値電圧Vthは、反転開始電圧Vstartより高いレベルであればよい。
＜本技術の比較器の動作＞
　図１１は、図９の比較器３１の動作について説明するタイミングチャートである。
　図１１においても、Ｄ相期間のタイミングチャートは省略され、AZ期間およびＰ相期間のタイミングチャートが示されている。
　図１１に示されるように、比較器３１において帯域制限容量としてPMOSトランジスタPT１５０を設けたことで、出力信号1stcompが高いレベルから低いレベルに変化し、反転開始電圧Vstartと略同じレベル（閾値電圧Vth）になったときに、PMOSトランジスタPT１５０の容量値（第２アンプ１２０の入力端における実効的な容量値）が大きくなる。これにより、ノイズを低減しつつ、反転遅延の増大を抑制することができる。
　なお、PMOSトランジスタPT１５０の容量特性から、反転動作後は、PMOSトランジスタPT１５０の容量値は大きいままとなる。そのため、第１アンプ１１０の出力信号1stcompの電圧変動方向は、高いレベルから低いレベルへの一方向であることが望ましいが、逆方向であってもよい。
　このように、本技術の比較器３１の構成によれば、ミラー効果を利用した図７の比較器１００Ｃの構成と同等に、ノイズと反転遅延のトレードオフを解消することができる。
　ところで、例えば、カラムADC等のように多数のADCが一斉に動作した場合、電源が変動する。
　この場合、比較器１００Ｃの構成では、図１２の上段に示されるように、電源変動によるノイズが、PMOSトランジスタPT１２１のソースに入力される。これにより、ゲート－ソース間電圧Vgsが変動し、第２アンプ１２０の出力信号2ndOUTにノイズが重畳される。その結果、AD変換結果に誤差が生じてしまう。特に、同時に動作する比較器が多いほど、変動が大きくなり、AD変換結果の誤差が大きくなる。
　一方、本技術の比較器３１の構成では、図１２の下段に示されるように、電源変動によるノイズが、PMOSトランジスタPT１２１のソースに入力される他、PMOSトランジスタPT１５０を介して、PMOSトランジスタPT１２１のゲートにも入力される。そのため、相対的にゲート－ソース間電圧Vgsの変動は抑えられ、第２アンプ１２０の出力信号2ndOUTにノイズが重畳されることを抑制することができる。結果として、AD変換結果の誤差の発生を抑制することができる。特に、同時に動作する比較器が多く、変動が大きくなる場合でも、AD変換結果の誤差の発生を抑制することが可能である。
　以上のように、本技術の構成によれば、ノイズと反転遅延のトレードオフを解消するとともに、AD変換結果の誤差の発生を抑制することが可能となる。
＜本技術の比較器の他の構成＞
　図１３は、本技術の比較器の他の構成例を示す回路図である。
　図１３の比較器２００は、図９の比較器３１のトランジスタの極性を逆極性にして構成されている。そのため、接続される電源電位と接地電位も回路上逆となっている。なお、図１３においては、理解を容易にするために、ノードと容量の符号は図９と同じ符号を付している。
　図１３に示されるように、比較器２００は、縦続接続された第１アンプ２１０、第２アンプ２２０、およびNMOSトランジスタNT２３０から構成される。
　第１アンプ２１０において、図９のNMOSトランジスタNT１１１乃至NT１１３の代わりに、PMOSトランジスタPT２１１乃至PT２１３を用いて差動対および電流源が構成されている。そして、電流源としてのPMOSトランジスタPT２１３のソースは電源電位VDDに接続されている。
　また、図９のPMOSトランジスタPT１１１，PT１１２の代わりに、NMOSトランジスタNT２１１，NT２１２を用いてカレントミラー回路が構成され、NMOSトランジスタNT２１１、NT２１２のソースが接地電位GNDに接続されている。
　さらに、図９のPMOSトランジスタPT１１３、PT１１４の代わり、NMOSトランジスタNT２１３，NT２１４を用いてAZスイッチが構成されている。この場合、第１アンプ２１０には第２のAZ信号NSELがNMOSトランジスタNT２１３，NT２１４のゲートに供給される。
　第２アンプ２２０において、図９のPMOSトランジスタPT１２１の代わりに、NMOSトランジスタNT２２１を用いて入力端および増幅回路が構成されている。NMOSトランジスタNT２２１のソースは接地電位GNDに接続されている。
　図９のNMOSトランジスタNT１２１の代わりに、PMOSトランジスタPT２２１を用いてミラー回路を形成するトランジスタが構成されている。そして、PMOSトランジスタPT２２１のソースは電源電位VDDに接続されている。
　また、容量Ｃ１２１の第１電極がPMOSトランジスタPT２２１のゲートに接続されたノードND１２２に接続され、第２電極が電源電位VDDに接続されている。
　さらに、図９のNMOSトランジスタNT１２２の代わりに、PMOSトランジスタPT２２２を用いてAZスイッチが構成されている。この場合、第２アンプ２２０には第１のAZ信号PSELがPMOSトランジスタPT２２２のゲートに供給される。
　そして、NMOSトランジスタNT２３０が、帯域制限容量として第１アンプ２１０の出力ノードND１１２と接地電位GNDとの間に接続されている。
　NMOSトランジスタNT２３０は、第１アンプ２１０においてPMOSトランジスタPT２１１，PT２１２により構成される差動対と逆の極性を有する。言い換えると、NMOSトランジスタNT２３０は、第２アンプ２２０の入力端となるNMOSトランジスタNT２２１と同じ極性を有する。
　NMOSトランジスタNT２３０のゲートは、第１アンプ２１０の出力ノードND１１２に接続される。また、NMOSトランジスタNT２３０のソースおよびドレインは、接地電位GNDに接続される。
　図１４は、NMOSトランジスタの容量特性を示す図である。
　図１４に示されるように、NMOSトランジスタの容量値は、入力電圧が低い、つまりゲート－ソース間電圧Vgsが低い電圧にある場合には小さい。しかしながら、入力電圧が高くなり、ゲート－ソース間電圧Vgsが閾値電圧Vthを上回ると、NMOSトランジスタの容量値は急激に大きくなる。
　この特性と、第１アンプ２１０の出力信号1stcompが低いレベルから高いレベルに変化することを利用して、第２アンプ２２０の出力信号2ndOUTの反転開始付近で、帯域制限容量の容量値を大きくすることができる。このとき、NMOSトランジスタNT２３０の閾値電圧Vthは、第２アンプ２２０の出力信号2ndOUTが反転を開始する直前の第１アンプ２１０の出力信号1stcompと略同じレベルに設定されているものとする。なお、NMOSトランジスタNT２３０の閾値電圧Vthは、反転開始電圧Vstartより低いレベルであればよい。
　このような構成を有する図１３の比較器２００は、基本的に、図９の比較器３１と同様に動作する。ただし、図１１のタイミングチャートにおけるRAMP，1stcomp，2ndAmpの各波形は反対になる。
　そして、図１３の比較器２００によれば、図９の比較器３１と同様の効果を得ることができる。
　具体的には、図１３の比較器２００の構成では、GND変動によるノイズが、NMOSトランジスタNT２２１のソースに入力される他、NMOSトランジスタNT２３０を介して、NMOSトランジスタNT２２１のゲートにも入力される。そのため、相対的にゲート－ソース間電圧Vgsの変動は抑えられ、第２アンプ２２０の出力信号2ndOUTにノイズが重畳されることを抑制することができる。結果として、AD変換結果の誤差の発生を抑制することができる。
　本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜電子機器の構成例＞
　ここで、図１５を参照して、本技術を適用した電子機器の構成例について説明する。
　図１５に示される電子機器３００は、光学レンズ３０１、シャッタ装置３０２、固体撮像装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。図１５においては、固体撮像装置３０３として、上述した本技術の固体撮像装置１を電子機器（デジタルスチルカメラ）に設けた場合の実施の形態を示す。
　光学レンズ３０１は、被写体からの像光（入射光）を固体撮像装置３０３の撮像面上に結像させる。これにより、信号電荷が一定期間、固体撮像装置３０３内に蓄積される。シャッタ装置３０２は、固体撮像装置３０３に対する光照射期間および遮光期間を制御する。
　駆動回路３０４は、シャッタ装置３０２および固体撮像装置３０３に、駆動信号を供給する。シャッタ装置３０２に供給される駆動信号は、シャッタ装置３０２のシャッタ動作を制御するための信号である。固体撮像装置３０３に供給される駆動信号は、固体撮像装置３０３の信号転送動作を制御するための信号である。固体撮像装置３０３は、駆動回路３０４から供給される駆動信号（タイミング信号）により信号転送を行う。信号処理回路３０５は、固体撮像装置３０３から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
　本実施の形態の電子機器３００においては、固体撮像装置３０３において、AD変換結果の誤差の発生を抑制することができるため、結果として、高画質な画像を得ることができる電子機器を提供することが可能となる。
＜イメージセンサの使用例＞
　最後に、本技術を適用したイメージセンサの使用例について説明する。
　図１６は、上述したイメージセンサの使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は以下のような構成をとることができる。
（１）
　複数の画素を有する画素部と、
　前記画素から出力される画素信号と参照信号とを比較する比較器と、
　前記比較器の比較時間をカウントするカウンタと
　を備え、
　前記比較器は、
　　前記画素信号と前記参照信号との比較動作を行う第１のアンプと、
　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
　を備え、
　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される
　固体撮像装置。
（２）
　前記第２のトランジスタがPMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、電源電位に接続される
　（１）に記載の固体撮像装置。
（３）
　前記第２のトランジスタがNMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、接地電位に接続される
　（１）に記載の固体撮像装置。
（４）
　前記第２のトランジスタの閾値電圧は、前記第２のアンプが反転を開始する直前の前記第１のアンプの出力信号と略同じレベルに設定される
　（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
　複数の画素を有する画素部と、
　前記画素から出力される画素信号と参照信号とを比較する比較器と、
　前記比較器の比較時間をカウントするカウンタと
　を備え、
　前記比較器は、
　　前記画素信号と前記参照信号との比較動作を行う第１のアンプと、
　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
　を有し、
　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される固体撮像装置
　を備える電子機器。
（６）
　アナログ信号と参照信号とを比較し、その結果を増幅する比較器と、
　前記比較器の比較時間をカウントするカウンタと
　を備え、
　前記比較器は、
　　前記アナログ信号と前記参照信号との比較動作を行う第１のアンプと、
　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
　を備え、
　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される
　AD変換装置。
　１　固体撮像装置，　１１　画素部，　１５　ADC群，　３１　比較器，　３２　カウンタ，　３３　ラッチ，　５１　画素，　１１０　第１アンプ，　１２０　第２アンプ，　PT１５０　PMOSトランジスタ，　２００　比較器，　２１０　第１アンプ，　２２０　第２アンプ，　NT２３０　NMOSトランジスタ，　３００　電子機器，　３０３　固体撮像装置

Claims (6)

  1. 　複数の画素を有する画素部と、
    　前記画素から出力される画素信号と参照信号とを比較する比較器と、
    　前記比較器の比較時間をカウントするカウンタと
    　を備え、
    　前記比較器は、
    　　前記画素信号と前記参照信号との比較動作を行う第１のアンプと、
    　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
    　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
    　を備え、
    　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
    　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される
    　固体撮像装置。
  2. 　前記第２のトランジスタがPMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、電源電位に接続される
    　請求項１に記載の固体撮像装置。
  3. 　前記第２のトランジスタがNMOSトランジスタの場合、前記第２のトランジスタのソースおよびドレインは、接地電位に接続される
    　請求項１に記載の固体撮像装置。
  4. 　前記第２のトランジスタの閾値電圧は、前記第２のアンプが反転を開始する直前の前記第１のアンプの出力信号と略同じレベルに設定される
    　請求項１に記載の固体撮像装置。
  5. 　複数の画素を有する画素部と、
    　前記画素から出力される画素信号と参照信号とを比較する比較器と、
    　前記比較器の比較時間をカウントするカウンタと
    　を備え、
    　前記比較器は、
    　　前記画素信号と前記参照信号との比較動作を行う第１のアンプと、
    　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
    　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
    　を有し、
    　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
    　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される固体撮像装置
    　を備える電子機器。
  6. 　アナログ信号と参照信号とを比較し、その結果を増幅する比較器と、
    　前記比較器の比較時間をカウントするカウンタと
    　を備え、
    　前記比較器は、
    　　前記アナログ信号と前記参照信号との比較動作を行う第１のアンプと、
    　　第１のトランジスタを有し、前記第１のアンプの出力信号を増幅する第２のアンプと、
    　　前記第１のトランジスタの極性の同じ極性の第２のトランジスタと
    　を備え、
    　　前記第２のトランジスタのゲートは、前記第１アンプの出力ノードに接続され、
    　　前記第２のトランジスタのソースおよびドレインは、前記第１のトランジスタのソースと同じ固定電位に接続される
    　AD変換装置。
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