WO2016163168A1 - 光電変換素子 - Google Patents
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Definitions
- the present invention relates to a photoelectric conversion element.
- intrinsic (i-type) amorphous silicon is interposed between an n-type crystalline silicon substrate and a p-type amorphous silicon layer to reduce defects at the interface, and characteristics at the heterojunction interface.
- a photoelectric conversion device with improved characteristics is called a heterojunction solar cell.
- FIG. 1 A heterojunction solar cell described in International Publication No. 2013/133005 is shown in FIG.
- An n-electrode 1506 and a p-electrode 1507 are formed on the n-type amorphous semiconductor layer 1503 and the p-type amorphous semiconductor layer 1505, respectively.
- electrons which are majority carriers generated in the silicon substrate are diffused into the n-type amorphous semiconductor layer 1503 and collected by the n-electrode 1506. Further, holes that are minority carriers diffuse into the p-type amorphous semiconductor layer 1505 and are collected by the p-electrode 1507.
- an n-type amorphous semiconductor layer 1503 and a p-type amorphous semiconductor layer 1505 are formed on the back surface opposite to the light receiving surface.
- a heterojunction solar cell in which an n-type amorphous semiconductor layer and a p-type amorphous semiconductor layer are thus formed on the back surface is referred to as a back surface heterojunction solar cell.
- a photoelectric conversion element that can receive light on both sides and increase power generation efficiency.
- the photoelectric conversion element in one embodiment of the present invention includes a semiconductor substrate, a first amorphous semiconductor layer formed on the semiconductor substrate and having a first conductivity type, and the in-plane direction of the semiconductor substrate.
- a second amorphous semiconductor layer formed adjacent to the first amorphous semiconductor layer and having a second conductivity type opposite to the first conductivity type; and the first amorphous semiconductor layer
- at least one of the first electrode and the second electrode is a translucent electrode that transmits light.
- the first electrode and the second electrode as a translucent electrode, it is possible to receive light on both sides, so that power generation efficiency can be improved.
- the light incident on the gap region is reflected by the reflective layer and returns to the semiconductor substrate, increasing the proportion of light absorbed by the semiconductor substrate and improving power generation efficiency. it can.
- FIG. 1 is a cross-sectional view showing a configuration of a photoelectric conversion element according to Embodiment 1 of the present invention.
- FIG. 2 is an enlarged view of the translucent electrode, the protective film, and the conductive reflective layer shown in FIG.
- FIG. 3 is a diagram showing a texture structure in which a plurality of pyramidal irregularities having various sizes and shapes are formed.
- FIG. 4 is a diagram illustrating the relationship between the texture size of the back surface of the semiconductor substrate and the reverse saturation current density.
- FIG. 5 is a cross-sectional view showing a detailed structure of the n-type amorphous semiconductor layer shown in FIG.
- FIG. 6 is a cross-sectional view showing another detailed structure of the n-type amorphous semiconductor layer shown in FIG. FIG.
- FIG. 7 is a first process diagram showing a method for manufacturing the photoelectric conversion element shown in FIG. 1.
- FIG. 8 is a second process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
- FIG. 9 is a third process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
- FIG. 10 is a fourth process diagram illustrating the method of manufacturing the photoelectric conversion element shown in FIG.
- FIG. 11 is a fifth process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
- FIG. 12 is a view showing an SEM photograph of a semiconductor substrate on which texture structures having different sizes are formed.
- FIG. 13 is a plan view seen from the back side of the photoelectric conversion element shown in FIG.
- FIG. 14 is a plan view of the wiring sheet.
- FIG. 15 is a diagram showing the results of a moisture-proof resistance test.
- FIG. 16 is a diagram for explaining the inclination angle of the texture.
- FIG. 17 is a diagram for explaining that a semiconductor layer and a dopant wrap around under a shadow mask when an n-type amorphous semiconductor layer and a p-type amorphous semiconductor layer are patterned.
- FIG. 18 is a diagram for explaining a void region between a semiconductor substrate on which a texture is formed and a shadow mask.
- FIG. 19 is a diagram for explaining that boron, which is a p-type dopant, wraps around inward from the edge of the shadow mask.
- FIG. 20 is a diagram for explaining that the wraparound width of boron varies depending on the texture size.
- FIG. 21 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 2 of the present invention.
- 22 is a diagram showing a manufacturing process different from the manufacturing method of the photoelectric conversion element shown in FIG. 1 among the manufacturing methods of the photoelectric conversion element shown in FIG.
- FIG. 23 is a diagram illustrating a manufacturing process subsequent to the manufacturing process illustrated in FIG. 22.
- FIG. 24 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 3 of the present invention.
- FIG. 25 is a schematic diagram illustrating a configuration of a cluster-type CVD apparatus.
- FIG. 26 is a cross-sectional view showing a configuration of a photoelectric conversion element according to Embodiment 5 of the present invention.
- FIG. 27 is a diagram showing a manufacturing process different from the manufacturing method of the photoelectric conversion element shown in FIG. 1 among the manufacturing methods of the photoelectric conversion element shown in FIG.
- FIG. 28 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to the fifth embodiment.
- FIG. 29 is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion element according to the sixth embodiment.
- 30 is a schematic diagram showing the configuration of the photoelectric conversion module array shown in FIG.
- FIG. 31 is a schematic diagram illustrating a configuration of another photovoltaic power generation system including the photoelectric conversion element according to the sixth embodiment.
- FIG. 32 is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion element according to the seventh embodiment.
- FIG. 33 is a schematic diagram illustrating a configuration of another photovoltaic power generation system including the photoelectric conversion element according to the seventh embodiment.
- FIG. 34 is a cross-sectional view showing a heterojunction solar cell described in International Publication No. 2013/133005.
- the photoelectric conversion element in one embodiment of the present invention includes a semiconductor substrate, a first amorphous semiconductor layer formed on the semiconductor substrate and having a first conductivity type, and the in-plane direction of the semiconductor substrate.
- a second amorphous semiconductor layer formed adjacent to the first amorphous semiconductor layer and having a second conductivity type opposite to the first conductivity type; and the first amorphous semiconductor layer
- at least one of the first electrode and the second electrode is a translucent electrode that transmits light (first configuration).
- the first electrode and the second electrode is a translucent electrode, it is possible to receive light on both sides, and thus power generation efficiency is improved.
- a reflective layer on the gap region by providing a reflective layer on the gap region, light incident on the gap region is reflected by the reflective layer and returns to the semiconductor substrate, so that the proportion of light absorbed by the semiconductor substrate increases and power generation efficiency is improved.
- the reflective layer may have conductivity and may be in contact with the first electrode or the second electrode (second configuration).
- the reflection layer formed on the gap region is used as the first electrode or the electrode electrically connected to the second electrode, and the current obtained by power generation is extracted from the reflection layer. be able to.
- a texture is formed on at least one surface of the semiconductor substrate, and the first amorphous semiconductor layer and the first surface are formed on the surface of the semiconductor substrate on which the texture is formed.
- Two amorphous semiconductor layers may be formed (third configuration).
- incident light from the surface on which the texture is formed is not easily reflected, and the proportion of light absorbed by the semiconductor substrate is increased, so that power generation efficiency is improved.
- the reflective layer is also formed on a part of the first electrode and a part of the second electrode, and the part of the first electrode and the part of the second electrode You may make it further provide the protective film formed between a part of 2nd electrode and the said reflection layer (4th structure).
- the first electrode and the second electrode can be structurally and electrically protected by the protective film, the reliability is improved.
- each of the first electrode and the second electrode may be covered with the protective film and the reflective layer (fifth configuration).
- the first electrode and the second electrode can be structurally and electrically protected by the protective film and the reflective layer, the reliability is further improved.
- the amorphous semiconductor layer may contain a microcrystalline phase.
- the microcrystalline phase includes crystals having an average particle size of 1 to 50 nm.
- Embodiment 1] 1 is a cross-sectional view showing a configuration of a photoelectric conversion element according to Embodiment 1 of the present invention.
- a photoelectric conversion element 10 according to Embodiment 1 of the present invention includes a semiconductor substrate 1, an antireflection film 2, a passivation film 3, an n-type amorphous semiconductor layer 4, and a p-type non-layer.
- a crystalline semiconductor layer 5, translucent electrodes 6, 7, a protective film 8, and a conductive reflective layer 9 are provided.
- the semiconductor substrate 1 is made of, for example, an n-type single crystal silicon substrate.
- the semiconductor substrate 1 has a thickness of 100 to 150 ⁇ m, for example.
- the semiconductor substrate 1 has a texture structure formed on both sides.
- the antireflection film 2 is disposed in contact with one surface (light receiving surface) of the semiconductor substrate 1.
- the surface on which the antireflection film 2 is disposed is referred to as a light receiving surface.
- the surface opposite to the light receiving surface is referred to as the back surface.
- the photoelectric conversion element 10 according to the present embodiment is a double-sided light receiving type in which sunlight can enter from the back side.
- an intrinsic amorphous semiconductor layer or an n-type or p-type amorphous semiconductor layer may be provided between the antireflection film 2 and the light-receiving surface of the semiconductor substrate 1. This configuration is preferable because the passivation property of the light receiving surface can be improved.
- the passivation film 3 is disposed in contact with the back surface of the semiconductor substrate 1.
- the n-type amorphous semiconductor layer 4 is disposed in contact with the passivation film 3.
- the p-type amorphous semiconductor layer 5 is disposed adjacent to the n-type amorphous semiconductor layer 4 in the in-plane direction of the semiconductor substrate 1. More specifically, the p-type amorphous semiconductor layer 5 is arranged at a desired distance from the n-type amorphous semiconductor layer 4 in the in-plane direction of the semiconductor substrate 1.
- n-type amorphous semiconductor layers 4 and the p-type amorphous semiconductor layers 5 are alternately arranged in the in-plane direction of the semiconductor substrate 1.
- the translucent electrode 6 is disposed on the n-type amorphous semiconductor layer 4 in contact with the n-type amorphous semiconductor layer 4.
- the translucent electrode 7 is disposed on the p-type amorphous semiconductor layer 5 in contact with the p-type amorphous semiconductor layer 5.
- the protective film 8 is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the translucent electrodes 6 and 7. More specifically, the protective film 8 is provided between the adjacent n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5 and between the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the transparent layer. In contact with part of the photoelectrodes 6 and 7, and in contact with part of the passivation film 3 disposed between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5. Be placed.
- the protective film 8 has an opening 8A on the translucent electrodes 6 and 7, and is formed in an area of 5 ⁇ m or more from the end of the translucent electrodes 6 and 7 toward the inside of the translucent electrodes 6 and 7. It is formed.
- the conductive reflective layer 9 includes a conductive reflective layer 9a and a conductive reflective layer 9b.
- the conductive reflective layer 9a is disposed at least on the gap region G described later. More specifically, the conductive reflective layer 9a is disposed in contact with a part of the protective film 8, and is disposed in contact with a part of the translucent electrode 6 that is not covered with the protective film 8. Is done.
- the conductive reflective layer 9b is disposed on at least a gap region G described later. More specifically, the conductive reflective layer 9b is disposed in contact with a part of the protective film 8, and is disposed in contact with a part of the translucent electrode 7 that is not covered with the protective film 8. Is done.
- the antireflection film 2 is made of, for example, a silicon nitride film and has a film thickness of, for example, 60 nm.
- the passivation film 3 is made of, for example, amorphous silicon, amorphous silicon oxide, amorphous silicon nitride, amorphous silicon oxynitride, or polycrystalline silicon.
- the passivation film 3 may be made of a thermal oxide film of silicon or formed by a vapor phase growth method such as a plasma CVD (Chemical Vapor Deposition) method. It may be made of a silicon oxide.
- the passivation film 3 has a thickness of 1 to 20 nm, for example, and preferably has a thickness of 1 to 3 nm.
- the passivation film 3 has a film thickness that allows carriers (electrons and holes) to tunnel.
- the passivation film 3 is made of a thermal oxide film of silicon, and the thickness of the passivation film 3 is set to 2 nm.
- the n-type amorphous semiconductor layer 4 is an amorphous semiconductor layer having n-type conductivity and containing hydrogen.
- the n-type amorphous semiconductor layer 4 includes, for example, n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, n-type amorphous silicon carbide, and n-type amorphous silicon nitride. N-type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, and the like.
- the n-type amorphous semiconductor layer 4 includes, for example, phosphorus (P) as an n-type dopant.
- the n-type amorphous semiconductor layer 4 has a thickness of 3 to 50 nm, for example.
- the p-type amorphous semiconductor layer 5 is an amorphous semiconductor layer having p-type conductivity and containing hydrogen.
- the p-type amorphous semiconductor layer 5 includes, for example, p-type amorphous silicon, p-type amorphous silicon germanium, p-type amorphous germanium, p-type amorphous silicon carbide, and p-type amorphous silicon nitride. , P-type amorphous silicon oxide, p-type amorphous silicon oxynitride, p-type amorphous silicon carbon oxide, and the like.
- the p-type amorphous semiconductor layer 5 includes, for example, boron (B) as a p-type dopant.
- the p-type amorphous semiconductor layer 5 has a thickness of 5 to 50 nm, for example.
- FIG. 2 is an enlarged view of the translucent electrodes 6, 7, the protective film 8, and the conductive reflective layer 9 shown in FIG. 1.
- 2A is an enlarged view of a portion where the translucent electrode 6 is formed
- FIG. 2B is an enlarged view of a portion where the translucent electrode 7 is formed.
- the back surface of the semiconductor substrate 1 is flat, and the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the flat passivation film 3.
- the structure in which is formed is shown. However, in actuality, as shown in FIG.
- a texture structure is formed on the back surface of the substrate 1
- a passivation film 3 is formed on the surface on which the texture structure is formed, and the passivation film 3 having an uneven shape.
- An n-type amorphous semiconductor layer 4 and a p-type amorphous semiconductor layer 5 are formed thereon.
- the translucent electrode 6 is made of a translucent material that transmits light, for example, ITO (Indium Tin Oxide), ZnO, and IWO (Indium Tungsten Oxide), in order to allow light from the back surface to enter.
- ITO Indium Tin Oxide
- ZnO Zinc Oxide
- IWO Indium Tungsten Oxide
- translucent electrode 6 includes translucent conductive layers 6a and 6b.
- the conductive layer 6 a is disposed in contact with the n-type amorphous semiconductor layer 4.
- the conductive layer 6b is disposed in contact with the conductive layer 6a.
- the conductive layers 6a and 6b are formed of the n-type amorphous semiconductor layer 4
- the n-type amorphous semiconductor layer 4 is formed in a range of H + L / 2 on both sides from the center.
- the width L is, for example, 20 ⁇ m or more, and preferably 100 ⁇ m or more.
- the width L By setting the width L to such a value, it is possible to secure incident light from the back surface and to transmit the translucent electrodes 6, 7, the n-type amorphous semiconductor layer 4, and the p-type amorphous semiconductor layer 5. It is preferable because adhesion can be secured and contact resistance can be reduced.
- the distance H is, for example, 5 ⁇ m or more in consideration of the adhesion between the translucent electrodes 6 and 7 and the protective film 8.
- the translucent electrode 7 includes translucent conductive layers 7a and 7b.
- Conductive layer 7 a is disposed in contact with p-type amorphous semiconductor layer 5.
- the conductive layer 7b is disposed in contact with the conductive layer 7a.
- the conductive layers 7 a and 7 b are formed in a range of H + L / 2 on both sides from the center of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
- each of the translucent electrodes 6 and 7 has a length of 2H + L in the in-plane direction of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
- the protective film 8 has a two-layer structure of protective layers 8a and 8b, for example.
- the protective layer 8 a is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4, and the translucent electrode 6.
- the protective layer 8b is disposed in contact with the protective layer 8a.
- the protective film 8 is formed on the p-type amorphous semiconductor layer 5
- the protective layer 8 a is disposed in contact with the passivation film 3, the p-type amorphous semiconductor layer 5, and the translucent electrode 7.
- the protective layer 8b is disposed in contact with the protective layer 8a.
- a region outside the n-type amorphous semiconductor layer 4 with respect to the end of the translucent electrode 6 is referred to as a gap region G ⁇ b> 1.
- a region outside the p-type amorphous semiconductor layer 5 with respect to the end of the translucent electrode 7 in the in-plane direction of the layer 5 is referred to as a gap region G2.
- the gap region G1 exists on both sides of the n-type amorphous semiconductor layer 4 in the in-plane direction of the n-type amorphous semiconductor layer 4.
- a gap region G ⁇ b> 2 exists on both sides of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
- a protective film 8 is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4, and the translucent electrode 6, and is in contact with the passivation film 3, the p-type amorphous semiconductor layer 5, and the translucent electrode 7.
- the protective film 8 is formed on part of the translucent electrodes 6 and 7 and the gap region G.
- the gap region G is a region where the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are exposed, and has a width of 20 ⁇ m to 500 ⁇ m, for example.
- the gap region G is 50 ⁇ m or more and 300 ⁇ m or less. Preferably there is. If the gap region G is too narrow, the alignment accuracy of the shadow mask is lowered when forming the translucent electrodes 6, 7, and the translucent electrode 6 comes into contact with the p-type amorphous semiconductor layer 5, There is a possibility that the photoelectrode 7 contacts the n-type amorphous semiconductor layer 4. In this case, the leak current becomes large and the characteristics of the solar cell deteriorate. On the other hand, if the gap region G is too large, the carrier collection efficiency decreases in the gap region G, which is not preferable. For the above reasons, the gap region G is preferably 50 ⁇ m or more and 300 ⁇ m or less.
- the conductive layers 6a and 7a it is preferable to use transparent conductive films having good adhesion to the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively.
- the conductive layers 6b and 7b it is preferable to use a transparent conductive film with high conductivity or a transparent conductive film with high light transmittance.
- the transparent conductive film for example, ITO, ZnO, IWO or the like can be used.
- ZnO can be formed by performing sputtering treatment under the same conditions using a ZnO target doped with 0.5 to 4 wt% of Al instead of the ITO target.
- the translucent electrodes 6 and 7 may be a single film of the above-described transparent conductive film, or may have a two-layer structure such as ITO / IWO. Further, the conductive reflective layer 9 is made of silver and the adhesiveness between silver and ZnO is utilized, so that the translucent electrodes 6 and 7 have a two-layer structure of ITO / ZnO and the translucent electrodes 6 and 7 are used. The conductive reflective layer 9 may be effectively prevented from peeling off.
- the film thickness of each of the conductive layers 6a, 6b, 7a and 7b is, for example, 3 to 100 nm, and in this embodiment, for example, 60 nm.
- the conductive layers 6b and 7b are also in contact with the insulating film 8 and the conductive reflective layer 9, it is preferable to select a film type having high adhesion to the insulating film 8 and the conductive reflective layer 9.
- Each of the protective layers 8a and 8b described above is made of an inorganic insulating film.
- the inorganic insulating film is made of an oxide film, a nitride film, an oxynitride film, or the like.
- the oxide film is made of an oxide film such as silicon, aluminum, titanium, zirconia, hafnium, zinc, tantalum and yttrium.
- the nitride film is made of a nitride film such as silicon and aluminum.
- the oxynitride film is made of an oxynitride film such as silicon and aluminum.
- the protective layer 8b is made of an inorganic insulating film different from the protective layer 8a. That is, two types of films are selected from the inorganic insulating films described above to form the protective layers 8a and 8b.
- the protective layer 8a may be made of a semiconductor layer, and the protective layer 8b may be made of the above-described inorganic insulating film.
- the semiconductor layer is an amorphous semiconductor layer.
- the amorphous semiconductor layer is made of amorphous silicon, amorphous silicon germanium, amorphous germanium, amorphous silicon carbide, amorphous silicon nitride, amorphous silicon oxide, amorphous silicon oxynite. It consists of a ride and amorphous silicon carbon oxide. Since the higher insulation can suppress the leakage between the translucent electrodes 6 and 7, the protective layer 8a is preferably made of an intrinsic amorphous semiconductor layer.
- the protective layer 8a is made of intrinsic amorphous silicon
- the protective layer 8b is made of a silicon nitride film.
- the protective layer 8a when the protective layer 8b is made of an insulating film, the protective layer 8a may be made of an n-type amorphous semiconductor layer or a p-type amorphous semiconductor layer.
- the protective layer 8b is preferably made of a dielectric film having a positive fixed charge.
- the dielectric film having a positive fixed charge is, for example, a silicon nitride film and a silicon oxynitride film.
- the semiconductor substrate 1 is made of n-type single crystal silicon
- the protective layer 8b is made of a dielectric film having a positive fixed charge
- the protective layer 8b applies an electric field to holes that are minority carriers, and the gap
- the lifetime of minority carriers (holes) in the region G can be maintained long.
- the protective film 8 is not limited to a two-layer structure, and may be a single layer or a multilayer structure of two or more layers.
- the protective film 8 is composed of a single layer
- the protective film 8 is composed of one kind of film selected from the inorganic insulating films described above.
- the protective film 8 When the protective film 8 has a multilayer structure, the protective film 8 includes the protective layers 8a and 8b described above in the multilayer structure.
- the protective layer 8a is formed of an amorphous semiconductor layer
- the protective layer 8b is formed of an insulating film, whereby the n-type amorphous semiconductor layer 4 and This is preferable because the passivation property to the p-type amorphous semiconductor layer 5 and the insulation between the translucent electrodes 6 and 7 can be compatible.
- the protective layer 8b is formed of a dielectric film having a positive fixed charge, so that an electric field is applied to the gap region, and minority carriers (holes) in the gap region are formed. Since lifetime can be lengthened, it is further preferable.
- the above-described inorganic insulating film when included in the multilayer structure of the protective film 8, it diffuses into the amorphous semiconductor layers (n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5). Since the moisture-proof effect which prevents a water
- a silicon nitride film and a silicon oxynitride film are particularly preferable because they have a particularly high moisture resistance as compared with other inorganic insulating films.
- moisture resistance and the electric field effect due to positive fixed charges can be obtained together, so that both long-term reliability and high efficiency of the photoelectric conversion element 10 are achieved. can do.
- the protective film 8 is a multilayer film having a two-layer structure or more, for example, a three-layer structure
- one protective layer a protective layer in contact with the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5.
- Is made of an amorphous semiconductor layer, and the remaining two protective layers are made of two types of films selected from inorganic insulating films.
- the protective film 8 when the protective film 8 is composed of a single layer or multiple layers, the protective film 8 may have a structure in which an organic insulating film or the like is formed on the above-described inorganic insulating film.
- the organic substance is composed of, for example, an imide resin, an epoxy resin, a fluororesin, a polycarbonate, and a liquid crystal polymer.
- the imide resin is, for example, polyimide.
- the fluororesin is, for example, polytetrafluoroethylene (PTFE).
- the organic substance may be a resist formed by screen printing.
- the conductive reflective layer 9 functions as a light reflective layer that reflects light incident from the light receiving surface, and a conductive layer (electrode for taking out current obtained by power generation in contact with the translucent electrode 6 or 7. ).
- the conductive reflective layer 9 is made of metal.
- metals include Ag, Al, nickel (Ni), copper (Cu), tin (Sn), platinum (Pt), gold (Au), chromium (Cr), tungsten (W), cobalt (Co), and titanium. It is made of any one of (Ti), an alloy thereof, or a laminated film of two or more layers of these metals.
- a paste-like electrode such as a silver paste or a copper paste, or a SMARTWIRE type electrode manufactured by MEYER-BURGER may be used as the conductive reflective layer 9, a paste-like electrode such as a silver paste or a copper paste, or a SMARTWIRE type electrode manufactured by MEYER-BURGER may be used as the conductive reflective layer 9, a paste-like electrode such as a silver paste or a copper paste, or a SMARTWIRE type electrode manufactured by MEYER-BURGER may be used.
- the film thickness of the conductive reflective layer 9 can be freely designed, but is preferably 50 ⁇ m to 200 ⁇ m, for example. More preferably, it is about 20 ⁇ m to 100 ⁇ m.
- the reflectance of the conductive reflective layer 9 is 90%. That's it.
- the light that can reach the back surface of the semiconductor substrate 1 is light in a long wavelength region of about 800 to 1200 nm.
- the reflectance of the conductive reflective layer 9 in the above wavelength region is preferably 60% or more, and 70% or more. Is more preferable.
- the conductive reflective layer 9 is formed on the gap region G, thereby improving efficiency by playing two roles of an electrically conductive layer and a light reflective layer. This is preferable.
- the efficiency loss is large because the light reflectance in the gap region is low.
- the light loss in the gap region G is increased to suppress the efficiency loss, and further, the gap region G is used as a conductive layer. Current can be transmitted with resistance loss suppressed.
- the width of the gap region G is often formed wider than several tens of ⁇ m due to the accuracy and variation of the manufacturing process, leading to efficiency loss.
- the conductive reflective layer 9 can prevent light from being transmitted to the back surface, and the conductive reflective layer 9 is formed with a wide width. This is preferable because the resistance of the conductive reflective layer 9 can be lowered.
- the size of the texture formed on the back surface of the semiconductor substrate 1 is less than 30 ⁇ m.
- the size of the texture means a size in a state in which the main surface of the semiconductor substrate is viewed in plan, that is, in a state viewed from vertically above the main surface.
- the texture there is a pyramidal (quadrangular pyramid or quadrangular frustum-shaped) uneven structure obtained by performing anisotropic etching on an n-type single crystal silicon substrate having a (100) principal surface. is there.
- the actual texture has a plurality of pyramidal irregularities of various sizes and shapes. This unevenness includes overlapping and deformed ones.
- the average value of the diameter of the circumscribed circle of the convex portion of the texture is defined as the size of the texture.
- the size of the texture was obtained by the following method.
- An area having a size of 100 ⁇ m ⁇ 100 ⁇ m is extracted from the semiconductor substrate 1, and 20 pieces (r 1, r 1, r 1) from the extracted area in order from the longest one of the oblique line lengths (the oblique line lengths in plan view) r r2,..., r20) are detected. Then, twice the average length of the detected 20 diagonal lengths r (r1, r2,..., R20) is set as the size of the texture structure.
- the diameters R of the circumscribed circles of the pyramid-shaped convex portions are 20 in order from the longest one (R 1, R 2 ,..., R20) is detected, and is equal to the average length of the diameters R of the 20 circumscribed circles detected.
- the size of the texture structure may be defined based on the length of one side of the bottom surface of the pyramidal unevenness, or the size of the texture structure may be defined based on the height of the pyramidal unevenness.
- the shape of the pyramid-shaped unevenness is a quadrangular pyramid whose bottom surface is a square
- the texture size should be less than 30 ⁇ m.
- the texture size is preferably 25 ⁇ m or less.
- the texture size can be easily measured by observation with an SEM or the like.
- the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are adjacent to each other on the backside of the semiconductor substrate 1.
- the source gas or the dopant gas wraps around the inner side in the in-plane direction below the shadow mask. Will occur. It has been found that the reverse saturation current density of the IV characteristics of the manufactured solar battery cell increases as this wraparound increases. It was also found that when the wraparound of the source gas and the dopant gas is increased, the insulation between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is impaired and current leakage occurs.
- FIG. 4 is a diagram showing the relationship between the texture size of the back surface of the semiconductor substrate 1 and the reverse saturation current density.
- the texture size is 30 ⁇ m or more
- the reverse saturation current density is 5 ⁇ 10 ⁇ 3 mA / cm 2 or more
- the reverse saturation current density shows a saturation tendency regardless of the texture size. From this, it is considered that current leakage is large.
- the reverse saturation current density is about 6 ⁇ 10 ⁇ 4 mA / cm 2 or less, and the reverse saturation current density can be reduced by about one digit.
- the reverse saturation current density determines the quality of the pn junction of the photoelectric conversion element. A smaller value can improve the static characteristics of the solar cell such as an open circuit voltage.
- the reverse saturation current density has a substantially constant characteristic (k2), but when the texture size is less than 30 ⁇ m, the smaller the texture size, The reverse saturation current density is reduced (k1). That is, it was found that the characteristics differ greatly between the case where the texture size is 30 ⁇ m or more and the case where the texture size is less than 30 ⁇ m. As described above, the smaller the reverse saturation current density can improve the static characteristics of the solar cell.
- the size of the texture formed on the back surface of the semiconductor substrate 1 is made less than 30 ⁇ m.
- the texture size is 25 ⁇ m or less, there is a large step in the characteristics and the reverse saturation current density is one digit or more smaller than when the texture size is 30 ⁇ m or more. Therefore, since it is also critical to make the texture size 25 ⁇ m or less, the texture size is more preferably 25 ⁇ m or less.
- the reverse saturation current density is 3 ⁇ 10 ⁇ 5 mA / cm 2 or less, which is more preferable.
- FIG. 5 is a sectional view showing a detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG.
- FIG. 5 shows a structure in which the back surface of the semiconductor substrate 1 is flat and the n-type amorphous semiconductor layer 4 is formed on the flat passivation film 3 as in FIG. Actually, a texture structure is formed on the back surface of the semiconductor substrate 1.
- n-type amorphous semiconductor layer 4 has a flat region FT and a thickness reduction region TD in the in-plane direction of n-type amorphous semiconductor layer 4.
- the flat region FT is a portion of the n-type amorphous semiconductor layer 4 that has the thickest film thickness and is substantially constant.
- the film thickness The decrease region TD is a region from point A to point B in the in-plane direction of the n-type amorphous semiconductor layer 4.
- the film thickness reduction regions TD are arranged on both sides of the flat region FT in the in-plane direction of the n-type amorphous semiconductor layer 4.
- the n-type amorphous semiconductor layer 4 has the film thickness reduction region TD is that, as will be described later, the n-type amorphous semiconductor layer 4 is formed by plasma CVD using a shadow mask. Since the film thickness reduction region TD has a thinner film thickness than the flat region FT, the dopant concentration of the film thickness reduction region TD is higher than the dopant concentration of the flat region FT.
- the translucent electrode 6 is disposed in contact with the entire flat region FT of the n-type amorphous semiconductor layer 4 and a part of the film thickness reduction region TD.
- the p-type amorphous semiconductor layer 5 also has the same structure as the n-type amorphous semiconductor layer 4 shown in FIG.
- the translucent electrode 7 is disposed in contact with the entire flat region FT of the p-type amorphous semiconductor layer 5 and a part of the film thickness reduction region TD.
- the resistance becomes lower than that in the case where a high quality semiconductor layer is formed.
- the resistance when carriers (holes) reach the translucent electrode 7 via the p-type amorphous semiconductor layer 5 is p-type amorphous having a constant film thickness in the in-plane direction of the passivation film 3.
- the resistance becomes lower than that in the case where a high quality semiconductor layer is formed. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
- the translucent electrode 6 may be in contact with the entire thickness decreasing region TD of the n-type amorphous semiconductor layer 4, and the translucent electrode 7 is formed of the film thickness of the p-type amorphous semiconductor layer 5. It may be in contact with the entire reduction region TD.
- FIG. 6 is a cross-sectional view showing another detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG.
- the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 41 instead of the n-type amorphous semiconductor layer 4, and a light-transmitting property instead of the light-transmitting electrode 6.
- the electrode 61 may be provided.
- the point at which the film thickness is maximum is C point, and the film thickness decrease rate changes from the first decrease rate to the second decrease rate larger than the first decrease rate.
- the point be point D.
- the film thickness reduction region TD is a region from the point C to the point D in the in-plane direction of the n-type amorphous semiconductor layer 41.
- the n-type amorphous semiconductor layer 41 has two thickness reduction regions TD in the in-plane direction of the n-type amorphous semiconductor layer 41.
- the two film thickness reduction regions TD are arranged in contact with each other in the in-plane direction of the n-type amorphous semiconductor layer 41.
- the translucent electrode 61 is disposed in contact with a part of one film thickness reduction area TD and a part of the other film thickness reduction area TD among the two film thickness reduction areas TD.
- the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41 shown in FIG. 6A instead of the p-type amorphous semiconductor layer 5. Also good.
- the resistance when carriers (electrons) reach the translucent electrode 61 via the n-type amorphous semiconductor layer 41 is n-type amorphous having a constant film thickness in the in-plane direction of the passivation film 3.
- the resistance becomes lower than that in the case where a high quality semiconductor layer is formed.
- the resistance when carriers (holes) reach the translucent electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 41 is the in-plane direction of the passivation film 3.
- the resistance becomes lower. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
- the translucent electrode is composed of the n-type amorphous semiconductor layer 41 and the p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41 in the entire two film thickness reduction regions TD. It may be arranged in contact with.
- the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 42 instead of the n-type amorphous semiconductor layer 4, and translucent instead of the translucent electrode 6.
- An electrode 62 may be provided.
- the point at which the film thickness is maximum is taken as point E, and the film thickness decrease rate changes from the first rate of decrease to a second rate of decrease that is greater than the first rate of decrease. Let the point be the F point, and let the point where the sign of the rate of change of the film thickness changes from negative to positive.
- the film thickness reduction region TD1 is a region from the point E to the point F in the in-plane direction of the n-type amorphous semiconductor layer 42
- the film thickness reduction region TD2 is the region of the n-type amorphous semiconductor layer 42. This is the region from point E to point G in the in-plane direction.
- the n-type amorphous semiconductor layer 42 has two film thickness reduction regions TD1 and two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 42.
- the two film thickness reduction regions TD2 are arranged so that the film thickness distribution in the in-plane direction of the n-type amorphous semiconductor layer 42 is symmetric with respect to a line passing through the G point.
- the two film thickness reduction regions TD1 are arranged on both sides of the two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 42.
- the translucent electrode 62 is disposed in contact with the entire two film thickness reduction regions TD2, a part of one film thickness reduction region TD1, and a part of the other film thickness reduction region TD1.
- the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42 shown in FIG. 6B instead of the p-type amorphous semiconductor layer 5. Also good.
- the resistance when carriers (electrons) reach the translucent electrode 62 via the n-type amorphous semiconductor layer 42 is n-type amorphous having a constant film thickness in the in-plane direction of the passivation film 3.
- the resistance becomes lower than that in the case where a high quality semiconductor layer is formed.
- the resistance when carriers (holes) reach the translucent electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 42 is the in-plane direction of the passivation film 3.
- the resistance becomes lower. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
- the translucent electrode is composed of the entire n-type amorphous semiconductor layer 42 and the p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42 in the entire two thickness reduction regions TD1.
- the two film thickness reduction regions TD2 may be disposed in contact with each other.
- the photoelectric conversion element 10 includes the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer having the film thickness reduction region TD (TD1, TD2).
- the film thickness reduction region is one of the film thickness reduction regions TD, TD1, and TD2.
- the first point is the point where the film thickness of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer is the maximum, and the in-plane of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer In the direction, a point at which the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate, or a point at which the sign of the film thickness change rate changes from negative to positive.
- the film thickness reduction region is a region from the first point to the second point in the in-plane direction of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer.
- At least one of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 has a film thickness reduction region.
- 7 to 11 are first to fifth process diagrams showing a method for manufacturing the photoelectric conversion element 10 shown in FIG. 1, respectively.
- a wafer having a thickness of 100 to 300 ⁇ m is cut out from bulk silicon by a wire saw. Then, etching for removing the damaged layer on the surface of the wafer and etching for adjusting the thickness are performed to prepare the semiconductor substrate 1 '(see step (a) in FIG. 7).
- a semiconductor substrate having a texture structure is manufactured by etching a semiconductor substrate obtained by slicing a silicon ingot with a wire saw or the like.
- the semiconductor substrate that forms the texture structure is mainly the sliced substrate by the free abrasive grain method, but there is also a cost reduction and the improvement of the slicing technique, and the same texture structure can be formed also by the sliced substrate by the fixed abrasive grain method. .
- Etching of the semiconductor substrate 1 ′ can be performed by wet etching using an alkaline etchant. This etching proceeds by a reaction such as the following reaction formulas (1), (2), and (3) in a sodium hydroxide solution.
- anisotropic etching is performed by using, for example, an etching solution with a controlled etching rate. Formation of the texture structure on the surface of the semiconductor substrate 1 'is based on the following mechanism.
- the etching rate of the semiconductor substrate 1 ′ with the alkaline aqueous solution is the fastest on the (100) plane of silicon and the slowest on the (111) plane.
- etching inhibitor a specific additive that can reduce the etching rate to the alkaline aqueous solution, etching of the (100) surface of silicon and the like
- a crystal plane that is easily etched is preferentially etched, and a (111) plane having a slow etching rate remains on the surface. Since the (111) plane has an inclination of about 54 degrees with respect to the (100) plane, a pyramidal uneven structure composed of the (111) plane and its equivalent plane is formed at the final stage of the process. Is done.
- a texture having an inclination of about 40-54 degrees may be formed, and the inclined surface of the texture is not necessarily formed by the (111) plane. That is, the texture inclined surface does not have to be the (111) surface, and for example, the texture may have a gentle structure.
- an etching solution obtained by adding isopropyl alcohol as an etching inhibitor to an aqueous solution of sodium hydroxide (NaOH) can be used as the texture forming etching solution.
- Etching is performed by heating the etching solution to about 60 to 80 ° C. and immersing the (100) plane semiconductor substrate for 10 to 30 minutes.
- the texture structure of the micro pyramid structure (the bottom of the uneven recess) To 1 ⁇ m or less).
- the texture size can be controlled by changing various conditions such as the temperature of the etching solution, the processing time, the type of etching inhibitor, the etching rate, and the type of substrate.
- irregularities having different texture sizes were formed on the surface of the semiconductor substrate by changing the etching conditions.
- FIG. 12 is a view showing an SEM (Scanning Electron Microscopy) photograph of a semiconductor substrate on which texture structures having different sizes are formed.
- FIG. 12A shows an SEM photograph in the case where the length of the bottom side of the pyramid constituting the texture structure is 2 ⁇ m or less
- FIG. 12B shows the length of the bottom side of the pyramid is 10 ⁇ m or less.
- FIG. 12 (c) shows an SEM photograph in the case where the bottom side length of the pyramid is about 15 ⁇ m.
- step (a) in FIG. 7 the semiconductor substrate 1 'is etched using an alkaline solution such as NaOH and KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%).
- an alkaline solution such as NaOH and KOH
- KOH for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%.
- both sides of the semiconductor substrate 1 ′ are anisotropically etched, and the semiconductor substrate 1 in which the pyramid-shaped texture structure is formed on both sides is obtained (see step (b) in FIG. 7).
- the surface of the semiconductor substrate 1 is thermally oxidized to form an oxide film 11 on the light receiving surface of the semiconductor substrate 1, and a passivation film 3 is formed on the back surface of the semiconductor substrate 1 (see step (c) in FIG. 7). .
- the oxidation of the semiconductor substrate 1 may be either wet treatment or thermal oxidation.
- wet oxidation for example, the semiconductor substrate 1 is immersed in hydrogen peroxide, nitric acid, ozone water or the like, and then the semiconductor substrate 1 is heated at 800 to 1000 ° C. in a dry atmosphere.
- thermal oxidation for example, the semiconductor substrate 1 is heated to 900 to 1000 ° C. in an atmosphere of oxygen or water vapor.
- a silicon nitride film 12 is formed in contact with the oxide film 11 using a sputtering method, EB (Electron Beam) deposition, a CVD method, or the like. Thereby, the antireflection film 2 is formed on the light receiving surface of the semiconductor substrate 1 (see step (d) in FIG. 8).
- the semiconductor substrate 1 is put into the reaction chamber of the plasma apparatus, and the shadow mask 30 is disposed on the passivation film 3 of the semiconductor substrate 1 (see step (e) of FIG. 8).
- the shadow mask 30 is made of, for example, a metal mask.
- the metal mask is made of, for example, stainless steel, has a thickness of 200 ⁇ m, an opening width of 850 ⁇ m, a masked width of 1050 ⁇ m, and a period of 1900 ⁇ m. However, the opening width can be changed as appropriate.
- the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., and hydrogen (H 2 ) gas of 0 to 100 sccm, SiH 4 gas of 40 sccm, and phosphine (PH 3 ) gas of 40 sccm are flowed into the reaction chamber. Is set to 40 to 120 Pa. Thereafter, high frequency power (13.56 MHz) having an RF power density of 5 to 15 mW / cm 2 is applied to the parallel plate electrodes. Note that the PH 3 gas is diluted with hydrogen, and the concentration of the PH 3 gas is, for example, 1%.
- n-type amorphous silicon is deposited in the region of the passivation film 3 that is not covered by the shadow mask 30, and the n-type amorphous semiconductor layer 4 is formed on the passivation film 3 (step of FIG. f)).
- the shadow mask 30 When the shadow mask 30 is disposed on the passivation film 3, there is a gap between the shadow mask 30 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma enter the gap between the shadow mask 30 and the passivation film 3, and an n-type amorphous material is also formed in a part of the region covered by the shadow mask 30. A semiconductor layer 4 is formed. Compared to the case where the film is formed on the semiconductor substrate on which the texture structure is not formed, when the film is formed on the semiconductor substrate 1 on which the texture structure is formed, the gap between the shadow mask 30 and the passivation film 3 is reduced. More wraparound. As a result, the n-type amorphous semiconductor layer 4 having the thickness reduction region TD is formed on the passivation film 3. An n-type amorphous silicon 31 is also deposited on the shadow mask 30.
- the width of the film thickness reduction region TD and the film thickness reduction rate in the n-type amorphous semiconductor layer 4 are the film formation pressure when the n-type amorphous semiconductor layer 4 is formed, the thickness of the shadow mask 30 and It is controlled by changing the opening width of the shadow mask 30. For example, when the thickness of the shadow mask 30 is increased, the width of the film thickness reduction region TD is increased.
- a shadow mask 40 is disposed on the passivation film 3 and the n-type amorphous semiconductor layer 4 instead of the shadow mask 30 (see step (g) in FIG. 9).
- the shadow mask 40 has the same material, thickness, and opening width as the shadow mask 30.
- the shadow mask 40 is illustrated as being separated from the passivation film 3, but the thickness of the n-type amorphous semiconductor layer 4 is 3 as described above. Since it is very thin as ⁇ 50 nm, the shadow mask 40 is actually arranged close to the passivation film 3.
- the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., and 0 to 100 sccm of H 2 gas, 40 sccm of SiH 4 gas, and 40 sccm of diborane (B 2 H 6 ) gas are allowed to flow into the reaction chamber.
- the pressure is set to 40-200 Pa.
- high frequency power 13.56 MHz
- B 2 H 6 gas is diluted with hydrogen, and the concentration of B 2 H 6 gas is, for example, 2%.
- p-type amorphous silicon is deposited in the region of the passivation film 3 not covered by the shadow mask 40, and the p-type amorphous semiconductor layer 5 is formed on the passivation film 3 (step of FIG. 9). h)).
- the shadow mask 40 When the shadow mask 40 is disposed on the passivation film 3 and the n-type amorphous semiconductor layer 4, there is a gap between the shadow mask 40 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma wrap around the gap between the shadow mask 40 and the passivation film 3, and p-type amorphous is also formed in a part of the region covered by the shadow mask 40. A semiconductor layer 5 is formed. Compared to the case where the film is formed on the semiconductor substrate on which the texture structure is not formed, when the film is formed on the semiconductor substrate 1 on which the texture structure is formed, the gap between the shadow mask 40 and the passivation film 3 is reduced. More wraparound. Thereby, the p-type amorphous semiconductor layer 5 having the film thickness reduction region TD is formed on the passivation film 3. Also, the p-type amorphous silicon 32 is deposited on the shadow mask 40.
- the width of the film thickness reduction region TD and the film thickness reduction rate in the p-type amorphous semiconductor layer 5 are the film formation pressure when the p-type amorphous semiconductor layer 5 is formed, the thickness of the shadow mask 40, and It is controlled by changing the opening width of the shadow mask 40. For example, when the thickness of the shadow mask 40 is increased, the width of the film thickness reduction region TD is increased.
- the n-type amorphous semiconductor layer 4 is not provided with the film thickness reduction region TD, for example, the n-type amorphous semiconductor layer 4 is not formed on the entire upper surface of the passivation film 3 without the shadow mask 30 being disposed.
- the semiconductor layer 4 is formed, and the n-type amorphous semiconductor layer 4 is formed in a predetermined region by etching. Even when the p-type amorphous semiconductor layer 5 is not provided with the film thickness reduction region TD, it can be formed by the same method.
- the n-type amorphous semiconductor layers 4 and the p-type amorphous semiconductor layers 5 are arranged alternately in the in-plane direction of the semiconductor substrate 1. Is formed on the passivation film 3 (see step (i) in FIG. 9).
- the shadow mask 50 is arranged so that the opening is located on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 (step (j) in FIG. 10). reference).
- the shadow mask 50 has the same material and thickness as the shadow mask 30.
- the opening width is set to the sum of the width of the flat region FT of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 and the width of the two film thickness reduction regions TD.
- the opening width may be slightly different from the above width.
- conductive layers 6a and 7a and conductive layers 6b and 7b are sequentially deposited through the shadow mask 50. Thereby, the translucent electrodes 6 and 7 are deposited on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively (see step (k) in FIG. 10).
- the conductive layers 6a and 7a and the conductive layers 6b and 7b are formed by sputtering, vapor deposition, ion plating, thermal CVD, MOCVD (Metal-Organic-Chemical-Vapour-Deposition), sol-gel method, or a method of spraying and heating a liquid material. , And an inkjet method or the like.
- the translucent electrodes 6 and 7 may have a single layer structure. Therefore, the translucent electrodes 6 and 7 are, for example, translucent conductive films such as ITO, IWO, ZnO, or a multilayer film thereof.
- the translucent electrode on the n-type amorphous semiconductor layer 4 is used.
- the electrode 7 is made of ITO, and the translucent electrode 6 on the p-type amorphous semiconductor layer 5 is made of IWO, so that each contact resistance is lowered.
- the conductive electrode may be formed in two steps.
- ITO and IWO are preferable for lowering the contact resistance on the p-type amorphous semiconductor layer 5 from the work function value of these materials, and a film such as ZnO is provided on the n-type amorphous semiconductor layer 4. Species are preferred.
- ITO is, for example, an ITO target doped with 0.5 to 4 wt% of SnO 2 , flowing argon gas or a mixed gas of argon gas and oxygen gas, substrate temperature of 25 to 250 ° C., 0.1 to 1.5 Pa. It is formed by performing a sputtering process at a pressure of 0.01 to 2 kW.
- ZnO is formed by performing a sputtering process under the same conditions using a ZnO target doped with 0.5 to 4 wt% of Al instead of the ITO target.
- the shadow mask 60 is disposed on the translucent electrodes 6 and 7 (see step (l) in FIG. 10).
- the shadow mask 60 has the same material and thickness as the shadow mask 30.
- the protective film 8 is formed on the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the translucent electrodes 6 and 7.
- an intrinsic amorphous semiconductor film and a silicon nitride film are formed by using a plasma CVD method to form a passivation film 3, an n-type amorphous semiconductor layer 4, a p-type amorphous semiconductor layer 5, and a translucent electrode. 6 and 7 are sequentially deposited.
- an intrinsic amorphous semiconductor film is formed using SiH 4 gas as a material gas, and the thickness of the intrinsic amorphous semiconductor film is, for example, 10 nm.
- a silicon nitride film is formed using SiH 4 gas and NH 3 gas as material gases, and the thickness of the silicon nitride film is, for example, 120 nm.
- the protective film 8 is formed (see step (m) in FIG. 11).
- the protective film 8 does not have an intrinsic amorphous semiconductor film, and may be formed of a single film such as a silicon nitride film, a silicon oxynitride film, an aluminum or titanium oxide film, a nitride film, or an oxynitride film. .
- the shadow mask 70 is disposed on the translucent electrodes 6 and 7.
- the shadow mask 70 is arranged at a position shifted in the in-plane direction from the center in the in-plane direction of the translucent electrodes 6 and 7 so that the conductive reflective layer 9 is formed ( Step (n) in FIG. 11).
- the shadow mask 70 has the same material and thickness as the shadow mask 30.
- the conductive reflective layer 9 is formed on the gap region G (see step (o) in FIG. 11).
- the conductive reflective layer 9a in contact with the translucent electrode 6 and the conductive reflective layer 9b in contact with the translucent electrode 7 are formed.
- the conductive reflective layer 9 a is electrically connected to the translucent electrode 6, but is electrically insulated from the conductive reflective layer 9 b and the translucent electrode 7.
- the conductive reflective layer 9b is electrically connected to the translucent electrode 7, but is electrically insulated from the conductive reflective layer 9a and the translucent electrode 6.
- a back-side heterojunction solar cell can be manufactured by bifacial (double-sided light reception).
- the conductive reflective layers 9a and 9b are made of, for example, silver (Ag) or aluminum (Al)
- the reflectivity of the conductive reflective layers 9a and 9b is preferably 90% or more. It is preferably made of a metal such as (In), Ti, Ni, Cu, Cr, W, Co, palladium (Pd) and Sn.
- stainless steel has been given as an example of the material of the shadow masks 30, 40, 50, 60, 70, but is not limited to stainless steel, for example, copper, nickel, nickel alloys (42 alloy, Invar material or the like) or molybdenum.
- the shadow masks 30, 40, 50, 60, 70 do not have to be metal masks, and may be glass masks, ceramic masks, organic film masks, or the like.
- a semiconductor substrate made of the same material as the semiconductor substrate 1 may be processed by etching to form a shadow mask.
- the thermal expansion coefficients are the same, and no misalignment occurs due to the difference in thermal expansion coefficients.
- the material of the shadow masks 30, 40, 50, 60, 70 is preferably 42 alloy. Focusing on the relationship with the coefficient of thermal expansion of the semiconductor substrate 1, when the shadow mask 30, 40, 50, 60, 70 is made of a material having a nickel composition of about 36% and an iron composition of about 64%, the semiconductor substrate It is closest to the thermal expansion coefficient of 1, and the alignment error due to the difference in thermal expansion coefficient can be minimized.
- the thickness of the shadow mask 30, 40, 50, 60, 70 can be regenerated and used many times from the viewpoint of suppressing the running cost of production.
- the film deposited on the shadow masks 30, 40, 50, 60, and 70 can be removed using hydrofluoric acid or NaOH.
- the thickness of the shadow masks 30, 40, 50, 60, 70 is preferably 30 ⁇ m to 300 ⁇ m.
- the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is continuously formed in one reaction chamber, but in the embodiment of the present invention, the present invention is not limited thereto, and after the intrinsic amorphous semiconductor layer is formed, the sample may be exposed to the atmosphere once so that a silicon nitride film is formed by a sputtering apparatus or another CVD apparatus.
- the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is formed without being exposed to the atmosphere, it is preferable because contamination of organic substances or moisture in the atmosphere can be suppressed.
- the protective film 8 may be formed using EB vapor deposition, sputtering, laser ablation, CVD, and ion plating.
- the passivation film 3 may be nitrided by a plasma CVD method using nitrogen (N 2 ) gas to form a passivation film made of SiON.
- N 2 nitrogen
- the passivation film 3 which has the film thickness which can flow a tunnel current is formed, since the spreading
- n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are deposited on the semiconductor substrate 1 using the shadow masks 30 and 40, adjacent n-type amorphous semiconductors are deposited.
- a gap region G is formed between the layer 4 and the p-type amorphous semiconductor layer 5.
- the protective film 8 is formed of the translucent electrodes 6, 7 and the gap region G (passivation film 3, n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer). 5) Formed on top.
- the translucent electrodes 6 and 7 do not necessarily have an overlapping region with the protective film 8, but preferably have an overlapping region for the following reason, and also have an overlapping region in this embodiment.
- the translucent electrodes 6 and 7 are covered with a protective film 8 in a region of 5 ⁇ m or more from the end toward the inside. As a result, it is possible to effectively prevent moisture from entering from the opening end of the protective film 8, and to prevent the protective film 8 from peeling off, thereby preventing a decrease in yield due to misalignment during production.
- the protective film 8 is formed. By forming, adhesion improves. For this reason, the range of the electrode material selection is widened, and the characteristics can be easily improved, which is preferable.
- the electrode end portion that is most easily peeled off is covered with a protective film, whereby peeling can be more effectively suppressed.
- the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are covered with a protective film 8. As a result, an effect of long-term stability of the photoelectric conversion element 10 can be obtained.
- FIG. 13 is a plan view seen from the back side of the photoelectric conversion element 10 shown in FIG. Referring to (a) of FIG. 13, n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5 are alternately arranged at desired intervals in the in-plane direction of semiconductor substrate 1.
- the translucent electrodes 6 and 7 are disposed on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively. As a result, a gap region G is formed between the adjacent translucent electrodes 6 and 7.
- the protective film 8 is disposed on the gap region G and the peripheral region of the semiconductor substrate 1.
- the translucent electrodes 6 and 7 are formed by being electrically connected to the conductive reflective layers 9a and 9b with a part of the opening 8A and a contact width Z shown in FIG.
- the contact width Z at this time is preferably 5 ⁇ m or more, and more preferably 10 ⁇ m or more.
- the contact width Z is preferably about 70% or less of the width of the translucent electrodes 6 and 7. If the width is larger than this, the amount of light taken from the back surface is greatly reduced. Therefore, the contact width Z is preferably about 70% or less of the width of the translucent electrodes 6 and 7.
- Carriers taken out from the silicon wafer pass through the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, pass through the translucent electrodes 6 and 7, pass through the region of the contact width Z, and become conductive. It flows in the reflective layer 9.
- the conductive reflective layer 9 By connecting the conductive reflective layer 9 to the finger portion of the wiring material, it is possible to take out the electric power generated in the wafer on the wiring sheet side.
- the conductive reflective layer 9 is formed on the protective film 8 above the gap region, thereby suppressing an electrical short circuit between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
- the electrode end on the opposite side of the contact width Z region where the conductive reflective layer 9 is in contact with the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5 is at least 3 ⁇ m inside from the end of the protective film 8 It is preferable to form. More preferably, it is 5 ⁇ m or more inside from the end of the protective film 8.
- the interval W shown in FIG. 11 (o) is the interval between the end of the conductive reflective layer 9 opposite to the region of the contact width Z and the end of the protective film 8.
- the end of the protective film 8 is often thin and may have low insulation. Further, due to misalignment or the like, the conductive reflective layer 9 may come into contact with the adjacent amorphous semiconductor layer and a leak current may be generated. Therefore, the conductive reflective layer 9 may be the n-type amorphous semiconductor layer 4 or p. It is preferable that the electrode end on the opposite side of the contact width Z region in contact with the type amorphous semiconductor layer 5 is provided with the distance W from the end of the protective film 8 by the distance described above.
- FIG. 13B a region that is not covered with the protective film 8 exists in the peripheral portion of the semiconductor substrate 1, but in the photoelectric conversion element 10, the entire back surface of the semiconductor substrate 1 is protected. Most preferably, the film is covered with a film and a part of the translucent electrodes 6 and 7 is exposed.
- FIG. 14 is a plan view of the wiring sheet.
- wiring sheet 70 includes an insulating base 710 and wiring members 71-87.
- the insulating base material 710 may be an electrically insulating material and can be used without any particular limitation.
- the insulating base 710 may be made of, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), polyvinyl fluoride (PVF), polyimide, and the like.
- the insulating base 710 is preferably transparent so that it can transmit sunlight, and it is preferable that the insulating base 710 has as high a translucency as possible.
- the film thickness of the insulating substrate 710 is not particularly limited, but is preferably 25 ⁇ m or more and 150 ⁇ m or less.
- the insulating base 710 may have a single layer structure or a multilayer structure of two or more layers.
- the wiring member 71 has a bus bar portion 711 and finger portions 712. One end of the finger portion 712 is connected to the bus bar portion 711.
- the wiring member 72 has a bus bar portion 721 and finger portions 722 and 723. One end of the finger portion 722 is connected to the bus bar portion 721. One end of the finger portion 723 is connected to the bus bar portion 721 on the opposite side of the connection portion between the bus bar portion 721 and the finger portion 722 with respect to the bus bar portion 721.
- the wiring member 73 includes a bus bar portion 731 and finger portions 732 and 733. One end of the finger portion 732 is connected to the bus bar portion 731. One end of the finger portion 733 is connected to the bus bar portion 731 on the opposite side of the connection portion between the bus bar portion 731 and the finger portion 732 with respect to the bus bar portion 731.
- the wiring member 74 has a bus bar portion 741 and finger portions 742 and 743. One end of the finger portion 742 is connected to the bus bar portion 741. One end of the finger portion 743 is connected to the bus bar portion 741 on the opposite side of the connection portion between the bus bar portion 741 and the finger portion 742 with respect to the bus bar portion 741.
- the wiring member 75 has a bus bar portion 751 and finger portions 752 and 753.
- the finger portions 752 and 753 are arranged adjacent to each other in the length direction of the bus bar portion 751, and one end thereof is connected to the bus bar portion 751 on the same side of the bus bar portion 751.
- the wiring member 76 includes a bus bar portion 761 and finger portions 762 and 763. One end of the finger portion 762 is connected to the bus bar portion 761. One end of the finger part 763 is connected to the bus bar part 761 on the opposite side of the connection part between the bus bar part 761 and the finger part 762 with respect to the bus bar part 761.
- the wiring member 77 has a bus bar portion 771 and finger portions 772 and 773. One end of finger portion 772 is connected to bus bar portion 771. One end of the finger portion 773 is connected to the bus bar portion 771 on the opposite side of the connection portion between the bus bar portion 771 and the finger portion 772 with respect to the bus bar portion 771.
- the wiring member 78 includes a bus bar portion 781 and finger portions 782 and 783. One end of the finger portion 782 is connected to the bus bar portion 781. One end of the finger portion 783 is connected to the bus bar portion 781 on the opposite side of the connection portion between the bus bar portion 781 and the finger portion 782 with respect to the bus bar portion 781.
- the wiring member 79 has a bus bar portion 791 and finger portions 792 and 793. Finger portions 792 and 793 are arranged adjacent to each other in the length direction of bus bar portion 791, and one end thereof is connected to bus bar portion 791 on the same side of bus bar portion 791.
- the wiring member 80 has a bus bar portion 801 and finger portions 802 and 803. One end of the finger portion 802 is connected to the bus bar portion 801. One end of the finger part 803 is connected to the bus bar part 801 on the opposite side of the connection part between the bus bar part 801 and the finger part 802 with respect to the bus bar part 801.
- the wiring member 81 has a bus bar portion 811 and finger portions 812 and 813. One end of the finger portion 812 is connected to the bus bar portion 811. One end of the finger portion 813 is connected to the bus bar portion 811 on the opposite side of the connection portion between the bus bar portion 811 and the finger portion 812 with respect to the bus bar portion 811.
- the wiring member 82 has a bus bar portion 821 and finger portions 822 and 823. One end of the finger portion 822 is connected to the bus bar portion 821. One end of the finger part 823 is connected to the bus bar part 821 on the opposite side of the connection part between the bus bar part 821 and the finger part 822 with respect to the bus bar part 821.
- the wiring member 83 includes a bus bar portion 831 and finger portions 832 and 833. Finger portions 832 and 833 are arranged adjacent to each other in the length direction of bus bar portion 831, and one end thereof is connected to bus bar portion 831 on the same side of bus bar portion 831.
- the wiring member 84 includes a bus bar portion 841 and finger portions 842 and 843. One end of the finger portion 842 is connected to the bus bar portion 841. One end of the finger portion 843 is connected to the bus bar portion 841 on the opposite side of the connection portion between the bus bar portion 841 and the finger portion 842 with respect to the bus bar portion 841.
- the wiring member 85 includes a bus bar portion 851 and finger portions 852 and 853. One end of the finger portion 852 is connected to the bus bar portion 851. One end of the finger portion 853 is connected to the bus bar portion 851 on the opposite side of the connection portion between the bus bar portion 851 and the finger portion 852 with respect to the bus bar portion 851.
- the wiring member 86 has a bus bar portion 861 and finger portions 862 and 863. One end of the finger portion 862 is connected to the bus bar portion 861. One end of the finger portion 863 is connected to the bus bar portion 861 on the opposite side of the connection portion between the bus bar portion 861 and the finger portion 862 with respect to the bus bar portion 861.
- the wiring member 87 has a bus bar portion 871 and finger portions 872. One end of the finger portion 872 is connected to the bus bar portion 871.
- the wiring member 71 is disposed on the insulating base 710 so that the finger portion 712 meshes with the finger portion 722 of the wiring member 72.
- the wiring member 72 is disposed on the insulating substrate 710 so that the finger portion 722 is engaged with the finger portion 712 of the wiring member 71 and the finger portion 723 is engaged with the finger portion 732 of the wiring member 73.
- the wiring member 73 is disposed on the insulating base 710 so that the finger portion 732 is engaged with the finger portion 723 of the wiring member 72 and the finger portion 733 is engaged with the finger portion 742 of the wiring member 74.
- the wiring member 74 is disposed on the insulating base 710 so that the finger portion 742 is engaged with the finger portion 733 of the wiring member 73 and the finger portion 743 is engaged with the finger portion 752 of the wiring member 75.
- the wiring member 75 is disposed on the insulating base 710 so that the finger portions 752 are engaged with the finger portions 743 of the wiring member 74 and the finger portions 753 are engaged with the finger portions 762 of the wiring member 76.
- the wiring member 76 is disposed on the insulating base 710 so that the finger portion 762 is engaged with the finger portion 753 of the wiring member 75 and the finger portion 763 is engaged with the finger portion 772 of the wiring member 77.
- the wiring member 77 is disposed on the insulating substrate 710 so that the finger portion 772 meshes with the finger portion 763 of the wiring material 76 and the finger portion 773 meshes with the finger portion 782 of the wiring material 78.
- the wiring member 78 is disposed on the insulating base 710 so that the finger portions 782 mesh with the finger portions 773 of the wiring material 77 and the finger portions 783 mesh with the finger portions 792 of the wiring material 79.
- the wiring member 79 is disposed on the insulating base 710 so that the finger portion 792 is engaged with the finger portion 783 of the wiring member 78 and the finger portion 793 is engaged with the finger portion 802 of the wiring member 80.
- the wiring member 80 is disposed on the insulating base 710 so that the finger portion 802 is engaged with the finger portion 793 of the wiring member 79 and the finger portion 803 is engaged with the finger portion 812 of the wiring member 81.
- the wiring member 81 is disposed on the insulating base 710 so that the finger portion 812 is engaged with the finger portion 803 of the wiring member 80 and the finger portion 813 is engaged with the finger portion 822 of the wiring member 82.
- the wiring member 82 is disposed on the insulating base 710 so that the finger portion 822 is engaged with the finger portion 813 of the wiring member 81 and the finger portion 823 is engaged with the finger portion 832 of the wiring member 83.
- the wiring member 83 is disposed on the insulating base 710 so that the finger portion 832 is engaged with the finger portion 823 of the wiring member 82 and the finger portion 833 is engaged with the finger portion 842 of the wiring member 84.
- the wiring member 84 is disposed on the insulating base 710 so that the finger portion 842 is engaged with the finger portion 833 of the wiring member 83 and the finger portion 843 is engaged with the finger portion 852 of the wiring member 85.
- the wiring member 85 is disposed on the insulating base 710 such that the finger portion 852 is engaged with the finger portion 843 of the wiring member 84 and the finger portion 853 is engaged with the finger portion 862 of the wiring member 86.
- the wiring member 86 is arranged on the insulating base 710 so that the finger portion 862 is engaged with the finger portion 853 of the wiring member 85 and the finger portion 863 is engaged with the finger portion 872 of the wiring member 87.
- the wiring member 87 is disposed on the insulating base 710 so that the finger portion 872 meshes with the finger portion 863 of the wiring member 86.
- Each of the wiring members 71 to 87 is not particularly limited as long as it is electrically conductive.
- Each of the wiring members 71 to 87 is made of, for example, Cu, Al, Ag, and an alloy containing these as main components.
- the thickness of the wiring members 71 to 87 is not particularly limited, but is preferably 10 ⁇ m or more and 80 ⁇ m or less. If it is less than 10 ⁇ m, the wiring resistance becomes high, and if it exceeds 80 ⁇ m, the silicon substrate is warped due to the difference in thermal expansion coefficient between the wiring material and the silicon substrate due to the heat applied when the photoelectric conversion element 10 is bonded. appear.
- the width of the wiring material is preferably as narrow as possible, and the width does not cover the area where the translucent electrodes 6 and 7 are not covered with the protective film 8.
- the width of the wiring members 71 to 87 is more preferably equal to or less than the width of the gap region G of the photoelectric conversion element 10 +300 ⁇ m. Therefore, when the width of the gap region G is 100 ⁇ m, the width of the wiring members 71 to 87 is preferably 400 ⁇ m or less. In such a case, the light from the back surface can be taken in efficiently. More preferably, the width of the wiring members 71 to 87 is equal to or less than the width of the gap region G of the photoelectric conversion element 10 +150 ⁇ m.
- the shape of the insulating substrate 710 is not limited to the shape shown in FIG. 14 and can be changed as appropriate.
- a conductive material such as Ni, Au, Pt, Pd, Sn, In, and ITO may be formed on a part of the surface of the wiring members 71 to 87.
- the conductive material such as Ni is formed on a part of the surface of the wiring materials 71 to 87 because the electrical connection between the wiring materials 71 to 87 and the conductive reflective layer 9 of the photoelectric conversion element 10 is performed. This is to improve the weather resistance of the wiring members 71 to 87.
- the wiring members 71 to 87 may have a single layer structure or a multilayer structure.
- the photoelectric conversion element 10 is arranged on the region REG1 so that the conductive reflective layer 9a is connected to the finger part 712 of the wiring member 71 and the conductive reflective layer 9b is connected to the finger part 722 of the wiring member 72, so The photoelectric conversion element 10 is arranged on the region REG2 so that the reflective layer 9a is connected to the finger part 723 of the wiring material 72 and the conductive reflective layer 9b is connected to the finger part 732 of the wiring material 73. Thereafter, the photoelectric conversion element 10 is similarly disposed on the wiring members 73 to 87. Thereby, the 16 photoelectric conversion elements 10 are connected in series. Light from the back surface enters through the insulating base 710 and the translucent electrodes 6 and 7.
- the conductive reflective layers 9a and 9b of the photoelectric conversion element 10 are connected to the wiring members 71 to 87 by an adhesive.
- the adhesive include solder resin, solder, conductive adhesive, thermosetting Ag paste, low-temperature curing copper paste, anisotropic conductive film (ACF), anisotropic conductive paste (ACP: Anisotropic paste). It consists of one or more types of adhesives selected from the group consisting of Conductive Paste) and insulating adhesives (NCP: NonCPConductive Paste).
- TCAP-5401-27 manufactured by Tamura Kaken Co., Ltd. can be used as the solder resin.
- an epoxy resin an acrylic resin, a urethane resin, or the like can be used, and a thermosetting resin or a photocurable resin can be used.
- solder particles containing at least one of tin and bismuth can be used. More preferably, the conductive adhesive is an alloy of tin and bismuth, indium, silver or the like. As a result, the melting point of the solder can be suppressed, and an adhesion process at a low temperature becomes possible.
- the photoelectric conversion element 10 in which the protective film 8 and the conductive reflective layer 9 are formed on the n-type amorphous semiconductor layer 4 the p-type amorphous semiconductor layer 5 and the translucent electrodes 6 and 7 is used, An inorganic insulating film on the photoelectrodes 6 and 7 and an inorganic insulating film on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 exist. Different. And in the photoelectric conversion element 10, the inorganic insulating film from which a foundation
- a low temperature particularly a heat process of 200 ° C. or lower is preferable, and as a result, a thermosetting Ag paste, a low temperature curable copper paste, an anisotropic conductive film and an anisotropic conductive film that can be cured and electrically bonded at a low temperature.
- a paste is particularly preferred.
- the photoelectric conversion element 10 disposed on the wiring sheet 70 is disposed between the ethylene vinyl acetate resin (EVA resin) disposed on the glass substrate and the EVA resin disposed on the PET film. . Then, the EVA resin on the glass substrate side is pressure-bonded to the photoelectric conversion element 10 by vacuum pressure bonding using a laminator device, and the EVA resin on the PET film side is pressure-bonded to the photoelectric conversion element 10 and heated to 125 ° C. to be cured. I let you. Thereby, a solar cell module can be produced by sealing the photoelectric conversion element 10 with the wiring sheet 70 in the EVA resin cured between the glass substrate and the PET film.
- EVA resin ethylene vinyl acetate resin
- the thickness of the inorganic insulating film constituting the protective film 8 is preferably 20 nm or more, and more preferably 40 nm or more.
- the film thickness is 1 ⁇ m or more, the inorganic insulating film may be peeled off due to the internal stress of the inorganic insulating film on the electrode. Therefore, the film thickness is preferably less than 1 ⁇ m.
- the width of the conductive reflective layers 9a and 9b is narrow, the series resistance increases, so that the width needs to be 20 ⁇ m or more, more preferably 40 ⁇ m or more.
- FIG. 15 is a diagram showing the results of a moisture-proof resistance test.
- i represents intrinsic amorphous silicon
- i / n represents a laminated film of intrinsic amorphous silicon and n-type amorphous silicon
- i / SiN represents intrinsic amorphous silicon. It represents a laminated film of silicon and silicon nitride.
- I / n / SiN represents a laminated film of intrinsic amorphous silicon, n-type amorphous silicon and silicon nitride, and i / SiON represents a laminated film of intrinsic amorphous silicon and silicon oxynitride.
- I / SiO 2 represents a laminated film of intrinsic amorphous silicon and silicon dioxide, and i / TiO 2 represents a laminated film of intrinsic amorphous silicon and titanium dioxide.
- an i layer such as n / SiN, n / SiON, n / SiO 2 , or n / TiO 2 may be replaced with an n layer.
- the concentration of P in the n-type amorphous silicon is 1 ⁇ 10 20 cm ⁇ 3 .
- the amorphous semiconductor film shown in FIG. 15 was formed on a silicon substrate, and immediately after the film formation, the lifetime of minority carriers of the sample was measured using a ⁇ PCD (microwave Photo Conductivity Decay) method.
- ⁇ PCD microwave Photo Conductivity Decay
- a state in which carriers are induced in the semiconductor layer by irradiating the surface of the semiconductor layer with laser light and a state in which the induced carriers disappear by irradiating the laser light are created. Measure time.
- the surface of the semiconductor layer is irradiated with microwaves, and the reflectance of the microwaves is measured.
- amorphous semiconductor film such as amorphous silicon
- moisture (H 2 O, OH group, etc.) from the atmosphere is diffused, so that the lifetime after 3 days and after 8 days is as follows. It is greatly reduced by about 30 to 50% compared to immediately after the film (see Sample 1 to Sample 4).
- An amorphous film has a lower film density than a single crystal film having the same composition, and includes many voids in the film.
- the reason why the refractive index of the amorphous film is lower than that of the crystal is that there are many voids, and the existence of voids is related to moisture resistance, and it is difficult to obtain an effect when the film thickness is thin. it is conceivable that.
- the film thickness is about several nanometers to 30 nm, it is considered that moisture from the outside is absorbed by the amorphous semiconductor layer and the passivation property of the crystalline silicon interface is lowered.
- the lifetime after 3 days and after 8 days is maintained as the lifetime immediately after the film formation.
- TiO 2 is formed thereon, the lifetime after 3 days and after 8 days is only about 10% lower than the lifetime immediately after film formation (see Sample 5 to Sample 9).
- the formation of the protective film 8 in the combination with the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is performed on the electrode 6. , 7 can be prevented, the moisture resistance in the gap region G can be improved, and the passivation can be improved at the same time.
- the protective film 8 with a two-layer structure in which an inorganic insulating film is formed on the amorphous semiconductor layer, since electrical insulation and moisture resistance can be realized.
- the film thickness of the inorganic insulating film is preferably 20 nm or more in consideration of moisture resistance, and is preferably 10 nm or more for a silicon nitride film or silicon oxynitride film having high moisture resistance.
- the metal electrodes and / or the TCO electrodes are formed in the regions where the translucent electrodes 6 and 7 are formed, they ensure moisture resistance, so that the protective film 8 on the metal electrodes or the TCO electrodes is provided.
- the moisture-proof property can be secured with respect to the opening 8A.
- the protective film 8 is formed so as to cover a part of the translucent electrodes 6 and 7 similarly to the gap region G, the surface of the translucent electrodes 6 and 7 below the protective film 8 is formed. Is protected by the protective film 8 and can prevent surface oxidation and discoloration. As a result, the long-term reliability of the translucent electrodes 6 and 7 can be secured, which is preferable.
- the protective film 8 is formed on the translucent electrodes 6 and 7 and the gap region G in order to improve insulation and moisture resistance.
- the protective film on the translucent electrodes 6 and 7 and the protective film on the gap region G do not necessarily need to be continuous films, but by forming them as continuous films, the number of process steps can be reduced.
- the film quality is more preferable because it is uniform and uniform.
- the lifetime of minority carriers which is usually about 2400 ⁇ s, decreased to 700 ⁇ s.
- the lifetime of the minority carriers remained at a decrease of 2000 ⁇ s.
- the presence of the protective film 8 also in the gap region G and the peripheral portion of the wafer can suppress a decrease in the lifetime of minority carriers in the entire wafer.
- the inorganic insulating film (protective film 8) is also present on the translucent electrodes 6 and 7, and the translucent electrodes 6 and 7 assist the heat dissipation of the inorganic insulating film, the heat resistance is more preferable. The effect is obtained.
- the protective film 8 includes a portion formed on the translucent electrodes 6 and 7 and a portion formed in the gap region G. Depending on the selection and combination of the underlying material, peeling may occur. . However, when the protective film 8 is formed on the surface on which the texture is formed, the effect of significantly improving the adhesion is seen even with a combination with a base that peels off. In a simple peel test, even if the surface is peeled off on a flat surface on which no texture is formed, the protective film 8 is formed on the surface on which the texture is formed. These contribute to the long-term reliability of the photoelectric conversion element 10.
- the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are patterned on the textured surface
- the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the semiconductor substrate on which no texture is formed.
- a comparative photoelectric conversion element in which the amorphous semiconductor layer and the p-type amorphous semiconductor layer were patterned was produced. About these two photoelectric conversion elements, the temperature was raised to 150 ° C., 170 ° C., 190 ° C., and 210 ° C. and heated at the respective temperatures for 10 minutes in each atmosphere, and the lifting of the electrodes was observed.
- the contact region Z of the electrode 9 was lifted.
- the photoelectric conversion element 10 of the present embodiment provided, no lifting of the electrode was observed.
- the film formation conditions of the amorphous semiconductor layer are the same in any of the photoelectric conversion elements, but the (111) plane or a surface with a plane orientation close thereto is formed on the textured surface of the semiconductor substrate 1. It is thought that the results are different due to the change in the film quality.
- the electrode floating is considered to be not a problem even in the configuration of the photoelectric conversion element of the comparative example.
- the electrode floating can be suppressed even when heated at a high temperature. Therefore, in consideration of the yield and the like, the configuration in which the texture is formed on the semiconductor substrate is more preferable.
- the texture inclination angle is, for example, an angle ⁇ formed between the (100) plane surface and the texture inclination plane (111) plane in the case of a (100) plane semiconductor substrate. It becomes.
- the angle ⁇ may deviate from the theoretical value of 54.7 degrees to a smaller angle depending on etching conditions and the like. It has been found that the yield of electrode floating is improved when the angle ⁇ is 30 degrees or more.
- the angle ⁇ is preferably 40 degrees or more.
- the contact resistance increases, leading to peeling of the electrode and lowering the reliability.
- the degree of freedom of the process in the modularization process is increased. More preferred.
- the conductive reflective layer 9 on the protective film 8 was formed on the textured surface, an effect of suppressing electrode floating and electrode peeling was observed.
- the structure in which the amorphous semiconductor layer (passivation film 3), the protective film 8, and the conductive reflective layer 9 are laminated in this order effectively suppresses electrode floating and electrode peeling. I understood that I could do it.
- FIG. 17 is a diagram for explaining that when the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are patterned, the semiconductor layer and the dopant wrap around under the shadow mask.
- FIG. 17A is a view when the amorphous semiconductor layer 161 is patterned on the semiconductor substrate 1 on which the texture is formed
- FIG. 17B is a flat semiconductor substrate on which the texture is not formed. It is a figure at the time of patterning the amorphous semiconductor layer 161a.
- the amorphous semiconductor is formed by ⁇ d inward in the in-plane direction from the end Z of the shadow mask 160 below the shadow mask 160. It was found that the layer 161 and the dopant wrap around.
- the flatness of the surface is high and there are only 1 nm irregularities, so that the gap between the shadow mask 160a and the semiconductor substrate 1a can be very narrow. This makes it difficult for the source gas and the dopant gas to flow between the shadow mask 160a and the semiconductor substrate 1a, so that the wraparound width ⁇ d is greatly suppressed.
- the gap between the shadow mask 160 and the surface of the semiconductor substrate 1 is larger than the flat surface.
- the gap between the shadow mask 160 and the surface of the semiconductor substrate 1 is larger than the flat surface.
- FIG. 18A is a diagram showing a texture formed on the semiconductor substrate 1
- FIG. 18B is a diagram illustrating a void area between the semiconductor substrate 1 on which the texture is formed and the shadow mask 170.
- FIG. 18A when the texture size increases, the difference in size of one pyramid increases. For example, in the region B, a large pyramid having a texture size of about 40 ⁇ m exists, whereas in the region A, a plurality of small pyramids having a texture size of about 15 ⁇ m exist. Therefore, the difference in texture size between the pyramids in the region A and the region B is as large as 25 ⁇ m.
- FIG. 19 is a diagram for explaining that boron, which is a p-type dopant, wraps around from the end of the shadow mask 160 in the in-plane direction.
- FIG. 19A shows the boron concentration characteristics of the surface measured by TOF-SIMS (time-of-flight secondary ion mass spectrometry).
- FIG. 19B shows the positional relationship between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
- An intrinsic (i-type) amorphous semiconductor layer is formed on the entire surface of the semiconductor substrate 1, and then an n-type amorphous semiconductor layer 4 is formed using a shadow mask, and then a p-type amorphous semiconductor layer 5 is formed.
- FIG. 19B shows the boron concentration characteristic in the X-axis direction from the p-type amorphous semiconductor layer 5 toward the i-type amorphous semiconductor layer.
- FIG. 19C shows the magnitude of the wraparound width of boron in the Y-axis direction shown in FIG.
- FIG. 19A the shadow mask 150 of the photoelectric conversion element 10 of the present embodiment in which the texture is formed on the semiconductor substrate 1 and the photoelectric conversion element of the comparative example in which the texture is not formed on the semiconductor substrate are shown.
- the relationship between the inward in-plane distance and the boron concentration is shown.
- the region from 0 to 180 ⁇ m is a region where the p-type amorphous semiconductor layer 5 is formed.
- the size of the texture formed on the semiconductor substrate was 1.5 ⁇ m.
- the wraparound width of boron differs depending on the location.
- the variation in the wraparound width of boron is preferably smaller in consideration of the stability of the characteristics of the photoelectric conversion element and the yield.
- the wraparound width increases as ⁇ d1 and ⁇ d3 in FIG. 19C, and in a region where the texture size is relatively the same, the wraparound width decreases as ⁇ d2. Therefore, it is necessary to suppress the region where the wraparound width of boron is as large as possible, such as ⁇ d1 and ⁇ d3.
- the wraparound width ⁇ d of boron is relatively uniform in the Y-axis direction and can be reduced.
- FIG. 20 is a diagram for explaining that the wraparound width of boron varies depending on the texture size.
- (A) of FIG. 20 shows the area
- the upper view of FIG. 20A is a top view, and the lower view is a side view.
- 20B shows the boron density characteristics when the texture size is 35 ⁇ m
- FIG. 20C shows the boron density characteristics when the texture size is 3 ⁇ m.
- an 8 nm i-type intrinsic amorphous semiconductor layer was first formed on the surface of the semiconductor substrate, and a p-type amorphous semiconductor layer 5 was formed thereon using a shadow mask. Then, the in-plane distribution of the boron concentration on the outermost surface was measured using TOF-SIMS.
- the texture size is 35 ⁇ m
- boron wraps around at a very high concentration in the region of about 300 ⁇ m in the i-layer region.
- the texture size is 3 ⁇ m
- the boron concentration in the region of about 300 ⁇ m is lower than the boron concentration when the texture size is 35 ⁇ m.
- the region from 0 to 180 ⁇ m is a region where the p-type amorphous semiconductor layer 5 is formed.
- the texture is formed on the semiconductor substrate 1, as shown in FIG. 19A, the vicinity of the boundary between the region where the p-type amorphous semiconductor layer 5 is formed and the region where the p-type amorphous semiconductor layer 5 is not formed (about 180 ⁇ m).
- the boron concentration has a peak, which is about four times the region where the p-type amorphous semiconductor layer 5 is formed.
- a boron diffusion region is seen from about 180 ⁇ m to 300 ⁇ m from the vicinity of this boundary toward the region where the p-type amorphous semiconductor layer 5 is not formed.
- a region having a higher boron concentration than the boron concentration in the region where the p-type amorphous semiconductor layer 5 is formed is referred to as a “high boron concentration region”.
- the n-type amorphous semiconductor layer 4 when forming the p-type amorphous semiconductor layer 5 using boron as a dopant, it is preferable to form the n-type amorphous semiconductor layer 4 so as not to overlap the high concentration region of boron. This is because when the n-type amorphous semiconductor layer 4 is formed later, the i-type amorphous semiconductor layer 4 and the n-type amorphous semiconductor layer 4 are formed. A high-concentration region of boron is formed at the interface, and a phenomenon in which the lifetime of minority carriers decreases is observed in this region, which is not preferable. For example, of the formation region of the n-type amorphous semiconductor layer 4 shown in FIG.
- a region having a width of (L + 2H) may be formed out of the high concentration region of boron. Further, in FIG. 5, it is sufficient that the region sandwiched between the two B points is formed away from the high-concentration region of boron. In FIG. In (b) of 6, it is only necessary that the region sandwiched between the two F points is formed away from the high concentration region of boron.
- the translucent electrode 6 may be formed out of the high concentration region of boron.
- the region of (L + 2H) width in FIG. 2A is preferably formed away from the high concentration region of boron.
- a dopant of the n-type amorphous semiconductor layer 4 film formation was performed using a dopant gas containing phosphorus.
- phosphine (PH 2 ) is used as a dopant gas containing phosphorus.
- boron the wraparound width ⁇ d was about 120 ⁇ m, but the wraparound width of phosphorus was about 20-30 ⁇ m even when using the texture size and shadow mask under the same conditions. Thus, it turned out that the amount of wraparound by a dopant seed
- p-type amorphous semiconductor layer 5 or n-type amorphous semiconductor layer 4 is patterned using a shadow mask, it is preferable to first form an amorphous semiconductor layer containing a dopant having a small wraparound width.
- the interface between the passivation film 3 and the p-type amorphous semiconductor layer 5 or the n-type amorphous semiconductor layer 4 is particularly important, and it is not preferable that a dopant of a different conductive layer enters here.
- the wraparound width is large in a region on the passivation film of the amorphous semiconductor layer having a small wraparound width to be formed later. It is highly possible that the dopant diffuses and the characteristics are deteriorated.
- the n-type amorphous semiconductor layer 4 containing phosphorus with a small wraparound width is formed first, and then the p-type amorphous semiconductor layer containing boron with a large wraparound width. 5 is preferably formed.
- the electrodes 6 and 7 are translucent electrodes, light can be incident not only from the light receiving surface but also from the back surface. Will improve. Further, by providing the conductive reflective layer 9 on the gap region G, light incident on the gap region G from the light receiving surface is reflected by the conductive reflective layer 9 and returns to the semiconductor substrate 1, so that it is absorbed by the semiconductor substrate 1. The ratio of light to be increased will increase the power generation efficiency.
- FIG. 21 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 2 of the present invention.
- translucent electrodes 6 and 7 are covered with protective film 208 and conductive reflective layer 209.
- Other configurations are the same as those of the photoelectric conversion element 10.
- the protective film 208 of the photoelectric conversion element according to Embodiment 2 has a larger area covering the translucent electrodes 6 and 7.
- the translucent electrodes 6 and 7 are not completely covered with the protective film 208, and the protective film 208 has an opening 208A.
- a conductive reflective layer 209 is provided so as to cover the opening 208 ⁇ / b> A of the protective film 208. That is, the translucent electrodes 6 and 7 are electrically connected to the conductive reflective layer 209 in the opening 208A of the protective film 208, and carriers can be taken out through this electrically connected contact region. it can.
- the translucent electrodes 6 and 7 can be structurally and electrically protected by covering the translucent electrodes 6 and 7 with the protective film 208 and the conductive reflective layer 209, reliability is improved. Can be improved. Furthermore, it is more preferable to form a protective film on the conductive reflective layers 209a and 209b because the electrical insulation of the conductive reflective layers 209a and 209b can be improved.
- a method for manufacturing the photoelectric conversion element 200 according to this embodiment will be described.
- the manufacturing method of the photoelectric conversion element 200 according to the present embodiment differs from the manufacturing method of the photoelectric conversion element 10 according to the first embodiment (see FIGS. 7 to 11) after the step (k) in FIG. It is a manufacturing process. That is, step (a) in FIG. 7 to step (k) in FIG. 10 are the same as the manufacturing steps of the photoelectric conversion element 10 according to the first embodiment. Therefore, hereinafter, the manufacturing process after the process (k) in FIG. 10 will be described.
- the shadow mask 80 is disposed on the translucent electrodes 6 and 7 (see step (l2) in FIG. 22).
- the shadow mask 80 has the same material and thickness as the shadow mask 60, but is narrower than the shadow mask 60.
- the protective film 208 is formed on the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the translucent electrodes 6 and 7 (see step (m2) in FIG. 22).
- the thickness of the inorganic insulating film constituting the protective film 208 is preferably 20 nm or more, and more preferably 40 nm or more.
- the film thickness is 1 ⁇ m or more, the inorganic insulating film may be peeled off due to the internal stress of the inorganic insulating film on the electrode. Therefore, the film thickness is preferably less than 1 ⁇ m.
- the shadow mask 90 is disposed so that the opening is positioned on the opening 208A of the protective film 208 (see step (n2) in FIG. 22).
- the shadow mask 90 has the same material and thickness as the shadow mask 70, but is narrower than the shadow mask 70.
- the conductive reflective layer 209 is formed on the gap region G (see step (o2) in FIG. 23).
- the conductive reflective layer 209a in contact with the translucent electrode 6 and the conductive reflective layer 209b in contact with the translucent electrode 7 are formed.
- the conductive reflective layer 209a is electrically connected to the translucent electrode 6, but the conductive reflective layer 209b and the translucent electrode 7 are electrically insulated.
- the conductive reflective layer 209b is electrically connected to the translucent electrode 7, but is electrically insulated from the conductive reflective layer 209a and the translucent electrode 6.
- the conductive reflective layers 209a and 209b have high series resistance when the width is narrow, and therefore the width needs to be 20 ⁇ m or more, and more preferably 40 ⁇ m or more.
- FIG. 24 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 3 of the present invention.
- photoelectric conversion element 300 according to Embodiment 3 is obtained by replacing antireflection film 2 of photoelectric conversion element 10 shown in FIG. 1 with antireflection film 301 and replacing passivation film 3 with passivation film 302.
- Other configurations are the same as those of the photoelectric conversion element 10.
- the antireflection film 301 is disposed in contact with the light receiving surface of the semiconductor substrate 1.
- the antireflection film 301 has a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film.
- the film thickness of i-type amorphous silicon is, for example, 5 nm
- the film thickness of n-type amorphous silicon is, for example, 8 nm
- the film thickness of the silicon nitride film is, for example, 60 nm.
- the passivation film 302 is formed between the semiconductor substrate 1, the n-type amorphous semiconductor layer 4, and the p-type amorphous semiconductor layer 5, the semiconductor substrate 1, the n-type amorphous semiconductor layer 4, and the p-type amorphous semiconductor.
- the semiconductor layer 5 and the protective film 8 are disposed in contact with each other.
- the passivation film 302 is made of an i-type amorphous semiconductor layer.
- the i-type amorphous semiconductor layer is an amorphous semiconductor layer that is substantially intrinsic and contains hydrogen.
- the i-type amorphous semiconductor layer includes, for example, i-type amorphous silicon, i-type amorphous silicon germanium, i-type amorphous germanium, i-type amorphous silicon carbide, i-type amorphous silicon carbide, i-type It consists of amorphous silicon nitride, i-type amorphous silicon oxynitride, i-type amorphous silicon oxide, i-type amorphous silicon carbon oxide, and the like.
- the thickness of the passivation film 302 is, for example, 1 nm to 15 nm, and preferably 3 nm to 12 nm.
- the passivation film 302 is formed of i-type amorphous silicon oxynitride or i-type amorphous silicon nitride, so that it is included in the p-type amorphous semiconductor layer 5 formed on the passivation film 302. It is possible to suppress diffusion of a dopant such as boron into the semiconductor substrate 1.
- the i-type amorphous semiconductor layer constituting the passivation film 302 has defects at the interface between the semiconductor substrate 1 and the n-type amorphous semiconductor layer 4 and at the interface between the semiconductor substrate 1 and the p-type amorphous semiconductor layer 5. To reduce.
- the step of forming the antireflection film 2 (FIG. 8D) in the manufacturing steps shown in FIGS. 7 to 11 is replaced with the step of forming the antireflection film 301.
- Manufacture is performed according to a manufacturing process in which the process of forming (FIG. 7C) is replaced with the process of forming the passivation film 302.
- the antireflection film 301 is formed by sequentially depositing i-type amorphous silicon, n-type amorphous silicon, and a silicon nitride film on the light receiving surface of the semiconductor substrate 1 by plasma CVD. More specifically, the plasma CVD method is performed under the conditions of the substrate temperature: 130 to 180 ° C., the hydrogen gas flow rate: 0 to 100 sccm, the silane gas flow rate: 40 sccm, the pressure: 40 to 120 Pa, and the RF power density: 5 to 15 mW / cm 2. To deposit i-type amorphous silicon.
- the n-type amorphous silicon is formed by plasma CVD with further flowing PH 3 gas under the above conditions
- the silicon nitride film is formed by plasma CVD with further flowing NH 3 gas under the above conditions.
- a passivation film 302 is formed on the back surface of the semiconductor substrate 1. More specifically, the passivation film 302 is formed by depositing i-type amorphous silicon on the back surface of the semiconductor substrate 1 by plasma CVD using the same conditions as the i-type amorphous silicon of the antireflection film 301. Form.
- the photoelectric conversion element 300 is completed by sequentially executing the process (e) to the process (o) of FIG.
- the i-type amorphous silicon as the passivation film 302 is formed on the entire surface of the semiconductor substrate 1 by a single film formation. For this reason, the semiconductor substrate 1 can be passivated by covering the surface of the semiconductor substrate 1 with a substantially uniform film thickness. In this embodiment, the film thickness is 9 nm.
- the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 having a film thickness reduction region were formed 100 ⁇ m apart using a shadow mask. Therefore, both passivation properties and low resistance can be achieved.
- the n-type amorphous semiconductor layer 4 containing phosphorus with a small wraparound width was formed first, and then the p-type amorphous semiconductor layer 5 containing boron with a large wraparound width was formed.
- the silicon nitride film is formed by a plasma CVD method by additionally flowing NH 3 gas in the same plasma apparatus as the plasma apparatus in which i-type amorphous silicon is formed. Further, the n-type amorphous silicon is formed by plasma CVD by additionally flowing PH 3 gas in the same plasma apparatus as the plasma apparatus in which i-type amorphous silicon is formed. Therefore, a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film constituting the antireflection film 301 can be continuously formed in a vacuum atmosphere.
- the semiconductor substrate 1 is inverted by a manipulator in the plasma apparatus, and i-type amorphous silicon is deposited on the back surface of the semiconductor substrate 1 by the plasma CVD method to form a passivation film 302. .
- the shadow mask is aligned at an appropriate position, and then the conductive layers of the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the translucent electrodes 6 and 7 are described in the first embodiment.
- the structures of the light receiving surface and the back surface of the photoelectric conversion element 300 can be manufactured in a vacuum atmosphere without being exposed to the air, and the photoelectric conversion element 300 can be manufactured.
- the antireflection film 301 is formed by successively forming a three-layer structure of i-type amorphous silicon / n-type amorphous silicon / silicon nitride film, and then The semiconductor substrate 1 is inverted to form a passivation film 302 on the back surface, and the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed using a shadow mask (a metal mask in this embodiment). It is preferable to form a film.
- the i-type amorphous silicon (passivation film 302) on the back surface
- the i-type amorphous material is formed on the back surface.
- the thermal history when forming silicon (passivation film 302) may cause the light-receiving surface to have a lower passivation property, but a silicon nitride film is preferable because it suppresses the deterioration of the passivation property.
- the protective film 8 has a three-layer structure.
- the protective film 8 is formed on the translucent electrodes 6 and 7 and the gap region G. It is preferable that 8 is formed in order to improve insulation and moisture resistance.
- the protective film on the translucent electrodes 6 and 7 and the protective film on the gap region G do not necessarily have to be continuous, but by forming them continuously, the process man-hours can be reduced and the film quality is uniform. Therefore, it is more preferable.
- the same effect can be obtained by suppressing the wraparound width by making the texture size less than 30 ⁇ m, and suppressing the reverse saturation current associated therewith. Further, in this embodiment, since the passivation film is different, the same effect can be obtained as the effect relating to the conductive layer and the insulating film described in Embodiment 1.
- the passivation film 3 of the photoelectric conversion element 10 is made of a thermal oxide film, it is difficult to form all of the amorphous silicon on the light receiving surface and the back surface in a vacuum atmosphere in the first embodiment.
- the photoelectric conversion element 300 is manufactured using a cluster-type CVD apparatus as shown in FIG. All the chambers 222 to 228 and the transfer chamber 220 shown in FIG. 25 are in a vacuum, and the photoelectric conversion element to be manufactured can be moved between the respective chambers using the arm 220a of the transfer chamber 220 without being exposed to the atmosphere. .
- a manufacturing procedure of the photoelectric conversion element 300 will be described.
- the semiconductor substrate 1 with texture formed on both sides after the RCA cleaning was set on the load lock unit 221 and the inside of the chamber was evacuated.
- the semiconductor substrate 1 is sent to the i layer forming chamber 225 via the transfer chamber 220, and an i-type amorphous semiconductor layer is formed on the light receiving surface side of the semiconductor substrate 1. Thereafter, the semiconductor substrate 1 is sent to the n-layer formation chamber 222, and an n-type amorphous semiconductor layer is formed in contact with the i-type amorphous semiconductor layer. Thereafter, the semiconductor substrate 1 is sent to the SiN formation chamber 226, and a silicon nitride film is formed in contact with the n-type amorphous semiconductor layer. Thereby, the antireflection film 301 is formed on the light receiving surface of the semiconductor substrate 1 without exposure to the atmosphere.
- the semiconductor substrate 1 is sent to the vacuum alignment & wafer inversion chamber 224 to invert the semiconductor substrate 1. Then, the semiconductor substrate 1 is sent to the i layer forming chamber 225, and an i-type amorphous semiconductor layer is formed on the entire textured surface on the back surface of the semiconductor substrate 1.
- the semiconductor substrate 1 is sent to the vacuum alignment & wafer inversion chamber 224, and a shadow mask (metal mask) for forming the n-type amorphous semiconductor layer is aligned with a predetermined position of the semiconductor substrate 1, and then the n layer Then, the n-type amorphous semiconductor layer 4 is deposited on the i-layer amorphous semiconductor layer.
- a shadow mask metal mask
- a shadow mask for forming the p-type amorphous semiconductor layer is placed at a predetermined position (position for forming the p-type amorphous semiconductor layer).
- the p-type amorphous semiconductor layer 5 is formed in the p-layer formation chamber 223 again.
- the shadow mask (metal mask) for forming the p-type amorphous semiconductor layer is replaced with a shadow mask (metal mask) for electrode formation, and a predetermined mask on the semiconductor substrate 1 is formed. Align to position.
- the translucent electrodes 6 and 7 are formed on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 by a single film formation.
- the shadow mask for electrode formation is removed and replaced with a shadow mask for the electrode protective film SiN, and alignment is performed at a predetermined position. Then, the protective film 8 is formed in the SiN formation chamber 226.
- the shadow mask for the electrode protective film SiN is removed and replaced with a shadow mask for the reflective layer, and aligned at a predetermined position.
- a back junction solar cell can be fabricated by bifacial (double-sided light reception) without being exposed to the atmosphere. By performing such a process, a back junction type solar cell can be manufactured by bifacial (double-sided light reception) in a very short process time.
- i-type (intrinsic), p-type, and n-type amorphous semiconductor layers are easily oxidized when exposed to the atmosphere, and when oxidized, the series resistance component may increase.
- it is preferable to fabricate through the above process because oxidation at the interface and the like can be suppressed and a low-resistance solar cell can be fabricated.
- the amorphous semiconductor layer on the light receiving surface, the amorphous semiconductor layer on the back surface, the electrode on the back surface, and the protective film on the back surface are all formed without exposure to the atmosphere.
- exposure to the atmosphere may be performed to perform the process in another apparatus.
- the film formation of the amorphous semiconductor layer on the back surface film formation of the intrinsic amorphous semiconductor layer, film formation of the n-type amorphous semiconductor layer, film formation of the p-type amorphous semiconductor layer
- the interface oxidation can be suppressed and a low-resistance solar cell can be manufactured.
- the third embodiment is preferable to the first embodiment. It is preferable to deposit all the amorphous silicon on the light-receiving surface and the back surface in a vacuum atmosphere, because production variations can be suppressed and the yield can be improved.
- the translucent electrodes 6, 7, the protective film 8, and the conductive reflective layer 9 without exposing to the atmosphere.
- the effect of can be obtained.
- the amorphous semiconductor layer has been described as being formed by the plasma CVD method. May be.
- the film formation conditions are, for example, substrate temperature: 100 to 300 ° C., pressure: 10 to 500 Pa, catalyst medium temperature (when tungsten is used as the thermal catalyst): 1500 to 2000 ° C., RF power Density: 0.01-1 W / cm 2 .
- FIG. 26 is a cross-sectional view showing the configuration of the photoelectric conversion element according to Embodiment 4 of the present invention.
- the photoelectric conversion element 400 according to the fourth embodiment does not include the protective film 8 included in the above-described photoelectric conversion elements 10, 200, and 300.
- Other configurations are the same as those of the photoelectric conversion element 10.
- the conductive reflective layer 9 a is disposed in contact with a part of the passivation film 3, the n-type amorphous semiconductor layer 4, and the translucent electrode 6.
- the conductive reflective layer 9 a is not in contact with the p-type amorphous semiconductor layer 5 and the translucent electrode 7.
- the conductive reflective layer 9 b is disposed in contact with the passivation film 3, the p-type amorphous semiconductor layer 5, and a part of the translucent electrode 7.
- the conductive reflective layer 9 b is not in contact with the n-type amorphous semiconductor layer 4 and the translucent electrode 6.
- a method for manufacturing the photoelectric conversion element 400 according to this embodiment will be described.
- the manufacturing method of the photoelectric conversion element 400 according to the present embodiment differs from the manufacturing method of the photoelectric conversion element 10 according to the first embodiment (see FIGS. 7 to 11) after the step (k) in FIG. It is a manufacturing process. That is, step (a) in FIG. 7 to step (k) in FIG. 10 are the same as the manufacturing steps of the photoelectric conversion element 10 according to the first embodiment. Therefore, hereinafter, the manufacturing process after the process (k) in FIG. 10 will be described.
- the shadow mask 100 is disposed (see step (l3) in FIG. 27).
- the shadow mask 100 has the same material and thickness as the shadow mask 30.
- the conductive reflective layer 9 is formed on the gap region G (see step (m3) in FIG. 27).
- the conductive reflective layer 9a in contact with the translucent electrode 6 and the conductive reflective layer 9b in contact with the translucent electrode 7 are formed.
- the conductive reflective layer 9 a is electrically connected to the translucent electrode 6, but is electrically insulated from the conductive reflective layer 9 b and the translucent electrode 7.
- the conductive reflective layer 9b is electrically connected to the translucent electrode 7, but is electrically insulated from the conductive reflective layer 9a and the translucent electrode 6.
- FIG. 28 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to the fifth embodiment.
- photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
- the plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion elements 1001 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel.
- Each of the plurality of photoelectric conversion elements 1001 includes any one of the photoelectric conversion elements 10, 200, 300, and 400.
- the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
- the cover 1002 includes, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion element 1001 and a back surface base material (on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001).
- a transparent base material for example, glass
- a back surface base material on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001
- glass, a resin sheet etc. and the sealing material (for example, EVA etc.) which fills the clearance gap between a transparent base material and a back surface base material are included.
- the output terminal 1003 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
- the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
- the photoelectric conversion elements 10, 200, 300, and 400 are excellent in insulation, moisture resistance, and heat resistance.
- the insulation, moisture resistance and heat resistance of the photoelectric conversion module 1000 can be improved.
- the number of photoelectric conversion elements 1001 included in the photoelectric conversion module 1000 is an arbitrary integer of 2 or more.
- the photoelectric conversion module according to Embodiment 5 is not limited to the configuration shown in FIG. 28, and may have any configuration as long as any one of the photoelectric conversion elements 10, 200, 300, and 400 is used.
- FIG. 29 is a schematic diagram showing a configuration of a photovoltaic power generation system including a photoelectric conversion element according to this embodiment.
- the photovoltaic power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
- connection box 1102 is connected to the photoelectric conversion module array 1101.
- the power conditioner 1103 is connected to the connection box 1102.
- Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
- the power meter 1105 is connected to the distribution board 1104 and the grid connection.
- the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
- connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
- the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
- Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric equipment 1110, the distribution board 1104 supplies the surplus AC power to the grid interconnection via the power meter 1105.
- the power meter 1105 measures power in the direction from the grid connection to the distribution board 1104 and measures power in the direction from the distribution board 1104 to the grid connection.
- FIG. 30 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG.
- the photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
- the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion modules 1120 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
- the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
- the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
- the number of photoelectric conversion modules 1120 included in the photoelectric conversion module array 1101 is an arbitrary integer of 2 or more.
- the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
- the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
- the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies surplus AC power to the grid connection via the power meter 1105.
- the distribution board 1104 receives the AC power received from the grid connection and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
- the photovoltaic power generation system 1100 includes any one of the photoelectric conversion elements 10, 200, 300, and 400 that are excellent in insulation, moisture resistance, and heat resistance.
- the insulation, moisture resistance and heat resistance of the solar power generation system 1100 can be improved.
- FIG. 31 is a schematic diagram showing the configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
- the photovoltaic power generation system including the photoelectric conversion element according to this embodiment may be a photovoltaic power generation system 1100A shown in FIG.
- solar power generation system 1100A is the same as solar power generation system 1100 except that storage battery 1106 is added to solar power generation system 1100 shown in FIG.
- the storage battery 1106 is connected to the power conditioner 1103.
- the power conditioner 1103 appropriately converts part or all of the DC power received from the connection box 1102 and stores it in the storage battery 1106.
- the power conditioner 1103 performs the same operation as that in the photovoltaic power generation system 1100.
- the storage battery 1106 stores the DC power received from the power conditioner 1103.
- the storage battery 1106 supplies the stored power to the power conditioner 1103 as appropriate according to the amount of power generated by the photoelectric conversion module array 1101 and / or the power consumption of the electric device 1110.
- the solar power generation system 1100A includes the storage battery 1106, it can suppress output fluctuations due to fluctuations in the amount of sunshine, and can use the electric power stored in the storage battery 1106 even in a time zone without sunlight.
- the device 1110 can be supplied.
- the storage battery 1106 may be built in the power conditioner 1103.
- the photovoltaic power generation system according to Embodiment 6 is not limited to the configuration shown in FIGS. 29 and 30 or the configuration shown in FIGS. 30 and 31, but as long as any one of photoelectric conversion elements 10, 200, 300, and 400 is used. It may be a simple configuration.
- FIG. 32 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
- the photovoltaic power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
- the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation systems 1100 and 1100A shown in FIGS.
- the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
- the transformer 1221 is connected to the power conditioners 1211 to 121n and the grid connection.
- Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
- Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
- Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
- connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
- the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
- the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
- the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
- the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To supply box 1321.
- the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
- the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
- the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
- the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
- the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the grid interconnection.
- the photovoltaic power generation system 1200 includes any one of the photoelectric conversion elements 10, 200, 300, and 400 that are excellent in insulation, moisture resistance, and heat resistance.
- the insulation, moisture resistance and heat resistance of the photovoltaic power generation system 1200 can be improved.
- FIG. 33 is a schematic diagram showing a configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
- the photovoltaic power generation system including the photoelectric conversion element according to this embodiment may be a photovoltaic power generation system 1200A shown in FIG.
- a photovoltaic power generation system 1200A is obtained by adding storage batteries 1241 to 124n to the photovoltaic power generation system 1200 shown in FIG. 32, and is otherwise the same as the photovoltaic power generation system 1200.
- Storage batteries 1241 to 124n are connected to power conditioners 1211 to 121n, respectively.
- the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
- the power conditioners 1211 to 121n appropriately convert the DC power received from the subsystems 1201 to 120n, and store the converted DC power in the storage batteries 1241 to 124n, respectively.
- the storage batteries 1241 to 124n supply the stored power to the power conditioners 1211 to 121n according to the amount of DC power from the subsystems 1201 to 120n, respectively.
- the photovoltaic power generation system 1200A includes the storage batteries 1241 to 124n, it is possible to suppress output fluctuations due to fluctuations in the amount of sunshine, and power is stored in the storage batteries 1241 to 124n even in a time zone without sunlight. Power can be supplied to the transformer 1221.
- the storage batteries 1241 to 124n may be incorporated in the power conditioners 1211 to 121n, respectively.
- the solar power generation system according to Embodiment 7 is not limited to the configuration shown in FIGS. 32 and 33, and any configuration may be used as long as any one of photoelectric conversion elements 10, 200, 300, and 400 is used. .
- the photoelectric conversion elements included in the photovoltaic power generation systems 1200 and 1200A are the photoelectric conversion elements 10, 200, 300, and 400 according to the first to fourth embodiments. .
- all of the photoelectric conversion elements included in a certain subsystem are any one of the photoelectric conversion elements 10, 200, 300, and 400 according to the first to fourth embodiments. It is possible that some or all of the photoelectric conversion elements included in another subsystem (any one of the subsystems 1201 to 120n) are photoelectric conversion elements other than the photoelectric conversion elements 10, 200, 300, and 400.
- the light receiving surface may be configured not to have the texture structure, or the back surface may not be provided with the texture structure. It can also be configured. Moreover, it can also be set as the structure which does not provide a texture structure in both surfaces of a light-receiving surface and a back surface.
- the passivation film 3 (or the passivation film 202) is disposed in contact with the back surface of the semiconductor substrate 1 has been described, a configuration in which the passivation film 3 (or the passivation film 202) is not disposed may be employed.
- One of the translucent electrode 6 and the translucent electrode 7 may be a translucent electrode. However, in order to increase the incident light from the back surface, it is preferable that both the translucent electrode 6 and the translucent electrode 7 are translucent.
- the conductive reflective layer 9 is used as an electrode in contact with the translucent electrode 6 or the translucent electrode 7, but may be a simple reflective layer that is not in contact with the translucent electrode 6 or 7.
- this reflective layer can be an insulating layer.
- the photoelectric conversion element 10 is connected to the region REG1 so that the translucent electrode 6 is connected to the finger part 712 of the wiring member 71 shown in FIG. 14 and the translucent electrode 7 is connected to the finger part 722 of the wiring member 72.
- the photoelectric conversion element 10 is placed on the region REG2 so that the translucent electrode 6 is connected to the finger part 723 of the wiring member 72 and the translucent electrode 7 is connected to the finger part 732 of the wiring member 73. Deploy.
- the photoelectric conversion element 10 is similarly disposed on the wiring members 73 to 87.
- the wiring members 71 to 87 are preferably made of a transparent conductive material such as ITO, ZnO and IWO. Thereby, light can be made incident from the back side.
- the conductive reflective layer 9 is an insulating layer instead of a conductive layer, the insulation between the adjacent translucent electrodes 6 and 7 is improved, and a short circuit between the adjacent translucent electrodes 6 and 7 is further suppressed. can do.
- the photoelectric conversion element includes a semiconductor substrate, a first amorphous semiconductor layer formed on the semiconductor substrate and having the first conductivity type, and in the in-plane direction of the semiconductor substrate.
- a second amorphous semiconductor layer formed adjacent to the first amorphous semiconductor layer and having a second conductivity type opposite to the first conductivity type, and formed on the first amorphous semiconductor layer
- the present invention is applied to a photoelectric conversion element, a solar cell module including the photoelectric conversion element, and a solar power generation system.
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Abstract
光電変換素子は、半導体基板(1)と、半導体基板(1)上に形成され、第1の導電型を有するn型非晶質半導体層(4)と、半導体基板(1)の面内方向においてn型非晶質半導体層(4)に隣接して形成され、第1の導電型と反対の第2の導電型を有するp型非晶質半導体層(5)と、n型非晶質半導体層(4)上に形成された電極(6)と、電極(6)との間でギャップ領域を隔ててp型非晶質半導体層(5)上に形成された電極(7)と、少なくともギャップ領域上に形成された反射層(9)とを備える。電極(6)および電極(7)の少なくとも一方は、光を透過する透光性電極である。
Description
本発明は、光電変換素子に関する。
従来、n型の結晶シリコン基板とp型の非晶質シリコン層との間に真性(i型)の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている。この光電変換装置は、ヘテロ接合型太陽電池と呼ばれている。
国際公開第2013/133005号パンフレットに記載されているヘテロ接合型太陽電池を図34に示す。n電極1506、p電極1507は、それぞれ、n型非晶質半導体層1503およびp型非晶質半導体層1505上に形成されている。ヘテロ接合型太陽電池においては、シリコン基板中で発生した多数キャリアである電子は、n型非晶質半導体層1503へ拡散し、n電極1506で収集される。また、少数キャリアである正孔は、p型非晶質半導体層1505へ拡散し、p電極1507で収集される。
図34に示す太陽電池では、受光面とは反対側の裏面にn型非晶質半導体層1503およびp型非晶質半導体層1505が形成されている。このように、裏面にn型非晶質半導体層およびp型非晶質半導体層が形成されたヘテロ接合型太陽電池を、裏面ヘテロ接合型太陽電池と呼ぶ。
しかしながら、国際公開第2013/133005号パンフレットに記載されている裏面ヘテロ接合型太陽電池では、受光面からしか光を受光することができず、また、n電極1506とp電極1507との間の領域に入射して裏面に透過した光は発電に寄与しないという問題がある。
本発明の実施形態では、両面で受光が可能であり、発電効率を高めることが可能な光電変換素子を提供する。
本発明の一実施形態における光電変換素子は、半導体基板と、前記半導体基板上に形成され、第1の導電型を有する第1の非晶質半導体層と、前記半導体基板の面内方向において前記第1の非晶質半導体層に隣接して形成され、前記第1の導電型と反対の第2の導電型を有する第2の非晶質半導体層と、前記第1の非晶質半導体層上に形成された第1の電極と、前記第1の電極との間でギャップ領域を隔てて前記第2の非晶質半導体層上に形成された第2の電極と、少なくとも前記ギャップ領域上に形成された反射層と、を備え、前記第1の電極および前記第2の電極の少なくとも一方は、光を透過する透光性電極である。
本発明の一実施形態における光電変換素子は、半導体基板と、前記半導体基板上に形成され、第1の導電型を有する第1の非晶質半導体層と、前記半導体基板の面内方向において前記第1の非晶質半導体層に隣接して形成され、前記第1の導電型と反対の第2の導電型を有する第2の非晶質半導体層と、前記第1の非晶質半導体層上に形成された第1の電極と、前記第1の電極との間でギャップ領域を隔てて前記第2の非晶質半導体層上に形成された第2の電極と、少なくとも前記ギャップ領域上に形成された反射層と、を備え、前記第1の電極および前記第2の電極の少なくとも一方は、光を透過する透光性電極である。
本発明の実施の形態によれば、第1の電極および第2の電極の少なくとも一方を透光性電極とすることにより、両面で受光することが可能となるため、発電効率を向上できる。また、少なくともギャップ領域上に反射層を備えることにより、ギャップ領域に入射した光が反射層で反射して半導体基板に戻るため、半導体基板で吸収される光の割合が増大し、発電効率を向上できる。
本発明の一実施形態における光電変換素子は、半導体基板と、前記半導体基板上に形成され、第1の導電型を有する第1の非晶質半導体層と、前記半導体基板の面内方向において前記第1の非晶質半導体層に隣接して形成され、前記第1の導電型と反対の第2の導電型を有する第2の非晶質半導体層と、前記第1の非晶質半導体層上に形成された第1の電極と、前記第1の電極との間でギャップ領域を隔てて前記第2の非晶質半導体層上に形成された第2の電極と、少なくとも前記ギャップ領域上に形成された反射層と、を備え、前記第1の電極および前記第2の電極の少なくとも一方は、光を透過する透光性電極である(第1の構成)。
第1の構成によれば、第1の電極および第2の電極の少なくとも一方を透光性電極とすることにより、両面で受光することが可能となるため、発電効率が向上する。また、ギャップ領域上に反射層を備えることにより、ギャップ領域に入射した光が反射層で反射して半導体基板に戻るため、半導体基板で吸収される光の割合が増大し、発電効率が向上する。
第1の構成において、前記反射層は導電性を有し、前記第1の電極または前記第2の電極と接触していてもよい(第2の構成)。
第2の構成によれば、ギャップ領域上に形成された反射層を第1の電極または第2の電極と電気的に接続された電極として用いて、発電による得られた電流を反射層から取り出すことができる。
第1または第2の構成において、前記半導体基板の少なくとも一方の面にテクスチャが形成されており、前記半導体基板の前記テクスチャが形成されている面に前記第1の非晶質半導体層および前記第2の非晶質半導体層が形成されていてもよい(第3の構成)。
第3の構成によれば、テクスチャが形成されている面からの入射光が反射されにくくなって、半導体基板で吸収される光の割合が増大するため、発電効率が向上する。
第1から第3の構成において、前記反射層は、前記第1の電極の一部および前記第2の電極の一部の上にも形成されており、前記第1の電極の一部および前記第2の電極の一部と、前記反射層との間に形成された保護膜をさらに備えるようにしてもよい(第4の構成)。
第4の構成によれば、保護膜によって、第1の電極および第2の電極を構造的、電気的に保護することができるため、信頼性が向上する。
第4の構成において、前記第1の電極および前記第2の電極の各々が前記保護膜および前記反射層によって覆われていてもよい(第5の構成)。
第5の構成によれば、保護膜および反射層によって、第1の電極および第2の電極を構造的、電気的に保護することができるため、信頼性がさらに向上する。
[実施の形態]
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が1~50nmである結晶を含む。
[実施の形態1]
図1は、この発明の実施の形態1による光電変換素子の構成を示す断面図である。図1を参照して、この発明の実施の形態1による光電変換素子10は、半導体基板1と、反射防止膜2と、パッシベーション膜3と、n型非晶質半導体層4と、p型非晶質半導体層5と、透光性電極6,7と、保護膜8と、導電性反射層9とを備える。
図1は、この発明の実施の形態1による光電変換素子の構成を示す断面図である。図1を参照して、この発明の実施の形態1による光電変換素子10は、半導体基板1と、反射防止膜2と、パッシベーション膜3と、n型非晶質半導体層4と、p型非晶質半導体層5と、透光性電極6,7と、保護膜8と、導電性反射層9とを備える。
半導体基板1は、例えば、n型単結晶シリコン基板からなる。半導体基板1は、例えば、100~150μmの厚さを有する。そして、半導体基板1は、両面にテクスチャ構造が形成されている。
反射防止膜2は、半導体基板1の一方の表面(受光面)に接して配置される。半導体基板1の両面のうち、反射防止膜2が配置されている側の面から主に太陽光を入射させるため、反射防止膜2が配置されている側の面を受光面と呼ぶ。また、半導体基板1の両面のうち、受光面と反対側の面を裏面と呼ぶ。ただし、本実施の形態による光電変換素子10は、裏面からも太陽光が入射可能な両面受光型である。
なお、反射防止膜2と、半導体基板1の受光面との間に、真性非晶質半導体層や、n型またはp型の非晶質半導体層を設けても良い。この構成によれば、受光面のパッシベーション性を向上することができるので好ましい。
パッシベーション膜3は、半導体基板1の裏面に接して配置される。
n型非晶質半導体層4は、パッシベーション膜3に接して配置される。
p型非晶質半導体層5は、半導体基板1の面内方向においてn型非晶質半導体層4に隣接して配置される。より詳しくは、p型非晶質半導体層5は、半導体基板1の面内方向においてn型非晶質半導体層4との間で所望の間隔を隔てて配置される。
そして、n型非晶質半導体層4およびp型非晶質半導体層5は、半導体基板1の面内方向において交互に配置される。
透光性電極6は、n型非晶質半導体層4上に、n型非晶質半導体層4に接して配置される。
透光性電極7は、p型非晶質半導体層5上に、p型非晶質半導体層5に接して配置される。
保護膜8は、パッシベーション膜3、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7に接して配置される。より詳しくは、保護膜8は、隣接するn型非晶質半導体層4およびp型非晶質半導体層5間において、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7の一部に接して配置されるとともに、n型非晶質半導体層4とp型非晶質半導体層5との間に配置されたパッシベーション膜3の一部に接して配置される。そして、保護膜8は、透光性電極6,7上に開口部8Aを有し、透光性電極6,7の端から透光性電極6,7の内側へ向かって5μm以上の領域に形成される。
導電性反射層9は、導電性反射層9aおよび導電性反射層9bを含む。
導電性反射層9aは、少なくとも後述するギャップ領域Gの上に配置される。より詳しくは、導電性反射層9aは、保護膜8の一部に接して配置されるとともに、透光性電極6のうち、保護膜8によって覆われていない部分の一部と接触して配置される。
導電性反射層9bは、少なくとも後述するギャップ領域Gの上に配置される。より詳しくは、導電性反射層9bは、保護膜8の一部に接して配置されるとともに、透光性電極7のうち、保護膜8によって覆われていない部分の一部と接触して配置される。
反射防止膜2は、例えば、窒化シリコン膜からなり、例えば、60nmの膜厚を有する。
パッシベーション膜3は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
パッシベーション膜3が非晶質シリコンの酸化物からなる場合、パッシベーション膜3は、シリコンの熱酸化膜からなっていてもよいし、プラズマCVD(Chemical Vapour Deposition)法等の気相成長法によって形成されたシリコンの酸化物からなっていてもよい。
パッシベーション膜3は、例えば、1~20nmの膜厚を有し、好ましくは、1~3nmの膜厚を有する。そして、パッシベーション膜3がシリコンの絶縁膜からなる場合、パッシベーション膜3は、キャリア(電子および正孔)がトンネル可能な膜厚を有する。実施の形態1においては、パッシベーション膜3は、シリコンの熱酸化膜からなり、パッシベーション膜3の膜厚は、2nmに設定された。
n型非晶質半導体層4は、n型の導電型を有し、水素を含有する非晶質半導体層である。n型非晶質半導体層4は、例えば、n型非晶質シリコン、n型非晶質シリコンゲルマニウム、n型非晶質ゲルマニウム、n型非晶質シリコンカーバイド、n型非晶質シリコンナイトライド、n型非晶質シリコンオキサイド、n型非晶質シリコンオキシナイトライド、およびn型非晶質シリコンカーボンオキサイド等からなる。
n型非晶質半導体層4は、例えば、n型ドーパントとしてリン(P)を含む。そして、n型非晶質半導体層4は、例えば、3~50nmの膜厚を有する。
p型非晶質半導体層5は、p型の導電型を有し、水素を含有する非晶質半導体層である。p型非晶質半導体層5は、例えば、p型非晶質シリコン、p型非晶質シリコンゲルマニウム、p型非晶質ゲルマニウム、p型非晶質シリコンカーバイド、p型非晶質シリコンナイトライド、p型非晶質シリコンオキサイド、p型非晶質シリコンオキシナイトライド、およびp型非晶質シリコンカーボンオキサイド等からなる。
p型非晶質半導体層5は、例えば、p型ドーパントとしてボロン(B)を含む。そして、p型非晶質半導体層5は、例えば、5~50nmの膜厚を有する。
図2は、図1に示す透光性電極6,7、保護膜8、および導電性反射層9の拡大図である。図2の(a)は、透光性電極6が形成されている部分の拡大図であり、図2の(b)は、透光性電極7が形成されている部分の拡大図である。ただし、図2では、構造を分かりやすくするために、半導体基板1の裏面が平坦であり、平らなパッシベーション膜3の上に、n型非晶質半導体層4およびp型非晶質半導体層5が形成されている構造を示している。しかし、実際には、図1に示すように、基板1の裏面にはテクスチャ構造が形成されており、テクスチャ構造が形成されている面にパッシベーション膜3が形成され、凹凸形状を有するパッシベーション膜3の上に、n型非晶質半導体層4およびp型非晶質半導体層5が形成されている。
透光性電極6は、裏面からの光を入射させるために、光を透過する透光性の材料、例えばITO(Indium Tin Oxide)、ZnO、およびIWO(Indium Tungsten Oxide)等からなる。
図2を参照して、透光性電極6は、透光性の導電層6a、6bからなる。
導電層6aは、n型非晶質半導体層4に接して配置される。導電層6bは、導電層6aに接して配置される。保護膜8の開口部8Aの幅をLとし、透光性電極6、7の端から開口部8Aまでの距離をHとした場合、導電層6a、6bは、n型非晶質半導体層4の面内方向において、n型非晶質半導体層4の中心から両側にH+L/2の範囲に形成される。幅Lは、例えば、20μm以上であり、好ましくは、100μm以上である。幅Lがこのような値に設定されることによって、裏面からの入射光の確保と、透光性電極6、7とn型非晶質半導体層4、p型非晶質半導体層5との密着性を確保できるとともに、コンタクト抵抗を低下できるため好ましい。また、距離Hは、透光性電極6、7と保護膜8との密着性を考慮すると、例えば、5μm以上である。
透光性電極7は、透光性の導電層7a,7bからなる。導電層7aは、p型非晶質半導体層5に接して配置される。導電層7bは、導電層7aに接して配置される。導電層7a、7bは、p型非晶質半導体層5の面内方向において、p型非晶質半導体層5の中心から両側にH+L/2の範囲に形成される。
その結果、透光性電極6、7の各々は、n型非晶質半導体層4およびp型非晶質半導体層5の面内方向において、2H+Lの長さを有する。
保護膜8は、例えば、保護層8a、8bの2層構造からなる。保護膜8がn型非晶質半導体層4上に形成される場合、保護層8aは、パッシベーション膜3、n型非晶質半導体層4および透光性電極6に接して配置される。保護層8bは、保護層8aに接して配置される。保護膜8がp型非晶質半導体層5上に形成される場合、保護層8aは、パッシベーション膜3、p型非晶質半導体層5および透光性電極7に接して配置される。保護層8bは、保護層8aに接して配置される。
そして、n型非晶質半導体層4の面内方向において、透光性電極6の端よりもn型非晶質半導体層4の外側の領域をギャップ領域G1と言い、p型非晶質半導体層5の面内方向において、透光性電極7の端よりもp型非晶質半導体層5の外側の領域をギャップ領域G2と言う。その結果、n型非晶質半導体層4の面内方向において、n型非晶質半導体層4の両側にギャップ領域G1が存在する。また、p型非晶質半導体層5の面内方向において、p型非晶質半導体層5の両側にギャップ領域G2が存在する。
保護膜8がパッシベーション膜3、n型非晶質半導体層4および透光性電極6に接して配置されるとともにパッシベーション膜3、p型非晶質半導体層5および透光性電極7に接して配置される結果、半導体基板1の面内方向において隣接するn型非晶質半導体層4およびp型非晶質半導体層5の領域では、ギャップ領域G(=G1+G2)が存在する。保護膜8は、図1に示すように、透光性電極6、7の一部およびギャップ領域G上に形成される。
このギャップ領域Gは、パッシベーション膜3、n型非晶質半導体層4およびp型非晶質半導体層5がむき出しになった領域であり、例えば、20μm~500μmの幅を有する。
半導体基板1の裏面に形成されたテクスチャ上にシャドーマスクを用いて、n型非晶質半導体層4およびp型非晶質半導体層5を形成した場合、ギャップ領域Gは、50μm以上300μm以下であることが好ましい。ギャップ領域Gがあまり狭すぎると、透光性電極6、7を形成する際にシャドーマスクのアライメント精度が低下して、透光性電極6がp型非晶質半導体層5に接したり、透光性電極7がn型非晶質半導体層4に接する可能性がある。この場合、リーク電流が大きくなり、太陽電池の特性が低下する。また、ギャップ領域Gが大きすぎると、ギャップ領域Gではキャリアの収集効率が低下するため好ましくない。以上の理由から、ギャップ領域Gは、50μm以上300μm以下であることが好ましい。
導電層6a、7aとしてはそれぞれ、n型非晶質半導体層4およびp型非晶質半導体層5と密着性が良い透明導電膜を用いることが好ましい。また、導電層6b、7bとしては、導電率が高い透明導電膜、または光の透過性の高い透明導電膜を用いることが好ましい。透明導電膜は、例えば、ITO、ZnOおよびIWO等を用いることができる。ZnOは、ITOターゲットに代えてAlを0.5~4wt%ドープしたZnOターゲットを用いて同様の条件でスパッタ処理を行うことにより形成することができる。
透光性電極6、7は、上述した透明導電膜の単膜でもよいし、例えばITO/IWOなどの二層構造でもよい。また、導電性反射層9を銀とし、銀とZnOとの密着性が高いことを利用して、透光性電極6、7をITO/ZnOの二層構造として、透光性電極6、7と導電性反射層9との剥がれを効果的に防止するようにしてもよい。
導電層6a、6b、7a、7bそれぞれの膜厚は、例えば3~100nmであり、本実施形態では、例えば60nmとする。
なお、導電層6b、7bは、絶縁膜8および導電性反射層9とも接するため、絶縁膜8や導電性反射層9との密着性の高い膜種を選択することが好ましい。
上述した保護層8a、8bの各々は、無機絶縁膜からなる。無機絶縁膜は、酸化膜、窒化膜および酸窒化膜等からなる。
酸化膜は、シリコン、アルミニウム、チタン、ジルコニア、ハフニウム、亜鉛、タンタルおよびイットリウム等の酸化膜からなる。
窒化膜は、シリコンおよびアルミニウム等の窒化膜からなる。
酸窒化膜は、シリコンおよびアルミニウム等の酸窒化膜からなる。
保護層8bは、保護層8aと異なる無機絶縁膜からなる。即ち、上述した無機絶縁膜の中から2種類の膜を選択して保護層8a、8bを形成する。
また、保護層8aが半導体層からなり、保護層8bが上述した無機絶縁膜からなっていてもよい。
この場合、半導体層は、非晶質半導体層からなる。そして、非晶質半導体層は、非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム、非晶質シリコンカーバイド、非晶質シリコンナイトライド、非晶質シリコンオキサイド、非晶質シリコンオキシナイトライドおよび非晶質シリコンカーボンオキサイド等からなる。絶縁性が高い方が透光性電極6,7間のリークを抑制できるため、保護層8aは、真性の非晶質半導体層からなることが好ましい。例えば、保護層8aは、真性の非晶質シリコンからなり、保護層8bは、シリコンの窒化膜からなる。
但し、保護層8bが絶縁膜からなる場合、保護層8aは、n型非晶質半導体層またはp型非晶質半導体層からなっていてもよい。
保護層8bは、正の固定電荷を持つ誘電体膜からなることが好ましい。正の固定電荷を持つ誘電体膜は、例えば、シリコンの窒化膜およびシリコンの酸窒化膜である。
半導体基板1は、n型単結晶シリコンからなるので、保護層8bが正の固定電荷を持つ誘電体膜からなる場合、保護層8bは、少数キャリアである正孔に対して電界を及ぼし、ギャップ領域Gにおける少数キャリア(正孔)のライフタイムを長く維持することができる。
保護膜8は、2層構造に限らず、単層、または2層構造以上の多層構造からなっていてもよい。
保護膜8が単層からなる場合、保護膜8は、上述した無機絶縁膜の中から選択された1種類の膜からなる。
保護膜8が多層構造からなる場合、保護膜8は、上述した保護層8a、8bを多層構造の中に含む。
上述したように、保護膜8が2層構造からなる場合、保護層8aを非晶質半導体層で形成し、保護層8bを絶縁膜で形成することによって、n型非晶質半導体層4およびp型非晶質半導体層5に対するパッシベーション性と、透光性電極6,7間の絶縁性とを両立できるので、好ましい。
また、半導体基板1がn型シリコン基板からなる場合、正の固定電荷を持つ誘電体膜によって保護層8bを形成することにより、電界をギャップ領域に及ぼし、ギャップ領域における少数キャリア(正孔)のライフタイムを長くできるので、更に、好ましい。
更に、上述した無機絶縁膜が保護膜8の多層構造の中に含まれる場合、非晶質半導体層(n型非晶質半導体層4およびp型非晶質半導体層5)に拡散してくる水分等を防ぐ防湿効果を得ることができるので、好ましい。上述した無機絶縁膜の中でも、シリコンの窒化膜、シリコンの酸窒化膜は、他の無機絶縁膜に比べて防湿性が特に高いため、特に好ましい。そして、n型シリコン基板を用いた場合には、防湿性と正の固定電荷による電界効果とを合わせて得ることができるので、光電変換素子10の長期的な信頼性と高効率化とを両立することができる。
例えば、保護膜8が2層構造以上の多層膜、例えば、3層構造からなる場合、1つの保護層(n型非晶質半導体層4またはp型非晶質半導体層5に接する保護層)が非晶質半導体層からなり、残りの2つの保護層が無機絶縁膜の中から選択された2種類の膜からなる。
更に、保護膜8が単層または多層からなる場合、保護膜8は、上述した無機絶縁膜上に有機物の絶縁膜等が形成された構造からなっていてもよい。
有機物は、例えば、イミド系樹脂、エポキシ樹脂、フッ素樹脂、ポリカーボネート、および液晶ポリマー等からなる。
イミド系樹脂は、例えば、ポリイミドである。フッ素樹脂は、例えば、ポリテトラフルオロエチレン(PTFE)である。また、有機物は、スクリーン印刷で形成されたレジストであってもよい。
導電性反射層9は、受光面から入射した光を反射する光反射層としての機能と、透光性電極6または7と接触して、発電により得られた電流を取り出すための導電層(電極)としての機能を有する。
導電性反射層9は金属からなる。金属は、例えば、Ag、Al、ニッケル(Ni)、銅(Cu)、錫(Sn)、白金(Pt)、金(Au)、クロム(Cr)、タングステン(W)、コバルト(Co)およびチタン(Ti)のいずれか、またはこれらの合金、またはこれら金属の2層以上の積層膜からなる。また、導電性反射層9として、銀ペースト、銅ペーストなどのペースト状の電極や、MEYER BURGER社のSMARTWIRE方式の電極を使用してもよい。
導電性反射層9の膜厚は自由に設計することができるが、例えば50μm~200μmであることが好ましい。より好ましくは、20μm~100μm程度である。
導電性反射層9が例えば銀(Ag)やアルミニウム(Al)、銅(Cu)などの高光反射膜を主成分として含む金属で構成されている場合、導電性反射層9の反射率は90%以上となる。半導体基板1の裏面に到達することができる光は、800-1200nm程度の長波長領域の光である。ギャップ領域Gにおいて、受光面からの入射光の反射を有効に利用するために、上記の波長領域における導電性反射層9の反射率は60%以上であることが好ましく、70%以上であることがより好ましい。
半導体基板1の受光面から入射した光は、導電性反射層9が設けられている領域、主にギャップ領域Gに入射すれば、導電性反射層9によって反射して半導体基板1内に戻るので、半導体基板1内で有効に吸収される確率が高くなる。本実施形態における裏面ヘテロ接合型太陽電池の場合、導電性反射層9がギャップ領域G上に形成されることにより、電気的な導電層と光反射層の二つの役割を果たすことにより効率を向上することができるので好ましい。従来の裏面ヘテロ接合型太陽電池では、p型半導体層とn型半導体層の間のギャップ領域に光が入射すると、ギャップ領域での光反射率が低いために効率ロスが大きかった。しかし、本実施形態における裏面ヘテロ接合型太陽電池によれば、ギャップ領域Gでの光反射を増大させて効率ロスを抑制し、さらにギャップ領域Gを導電層として用いることで、太陽電池で発生した電流を、抵抗ロスを抑制して送電することができる。
通常、ギャップ領域Gの幅は、製造プロセスの精度やばらつきのため、数十μmより広く形成することが多く、効率ロスにつながっていた。しかし、本実施形態によれば、ギャップ領域Gが広くても、導電性反射層9によって、光が裏面に透過するのを抑制することができ、また、導電性反射層9の幅を広く形成することができるため、導電性反射層9の抵抗を下げることができるので好ましい。
本実施形態における太陽電池では、上述したように、ギャップ領域Gを有効に使用することで、n型非晶質半導体層4およびp型非晶質半導体層5の幅、ギャップ領域Gの幅等の設計値を比較的自由に設計することができるため、設計の自由度が高くなり好ましい。
本実施の形態における光電変換素子10では、半導体基板1の裏面に形成するテクスチャのサイズを30μm未満とした。
[テクスチャサイズの定義]
本明細書において、テクスチャのサイズとは、半導体基板の主面を平面視した状態、すなわち主面に対して垂直上方から見た状態におけるサイズを意味する。テクスチャの具体例としては、主面が(100)面であるn型単結晶シリコン基板に、異方性エッチングを施すことによって得られるピラミッド状(四角錐状や四角錐台状)の凹凸構造がある。実際のテクスチャは、図3に示すように、大きさや形状がさまざまなピラミッド状の凹凸が複数形成されている。この凹凸には、重なり合っているものや、変形したものも含まれている。
本明細書において、テクスチャのサイズとは、半導体基板の主面を平面視した状態、すなわち主面に対して垂直上方から見た状態におけるサイズを意味する。テクスチャの具体例としては、主面が(100)面であるn型単結晶シリコン基板に、異方性エッチングを施すことによって得られるピラミッド状(四角錐状や四角錐台状)の凹凸構造がある。実際のテクスチャは、図3に示すように、大きさや形状がさまざまなピラミッド状の凹凸が複数形成されている。この凹凸には、重なり合っているものや、変形したものも含まれている。
従って、本実施の形態では、テクスチャを平面視した場合に、テクスチャの凸部の外接円の直径の平均値をテクスチャのサイズと定義する。ここでは、下記の方法により、テクスチャのサイズを求めた。
半導体基板1から100μm×100μmの大きさの領域を抽出し、抽出した領域から、ピラミッド状の凹凸の側面の斜線長(平面視における斜線長)rのうち、長いものから順に20個(r1、r2、…、r20)を検出する。そして、検出した20個の斜線長r(r1、r2、…、r20)の平均長の2倍をテクスチャ構造のサイズとする。これは、半導体基板1の100μm×100μmの大きさの領域内で、テクスチャを平面視した場合に、ピラミッド状の凸部の外接円の直径Rのうち、長いものから順に20個(R1、R2、…、R20)を検出し、検出した20個の外接円の直径Rの平均長と等しい。
なお、ピラミッド状の凹凸の底面の一辺の長さに基づいて、テクスチャ構造のサイズを定義してもいいし、ピラミッド状の凹凸の高さに基づいて、テクスチャ構造のサイズを定義してもよい。例えば、ピラミッド状の凹凸の形状が底面が正方形の四角錐であるとした場合、底面の一辺の長さaは、平面視した側面の斜線長rとa=2×r/√2の関係がある。また、底面と、側面の斜辺との成す角をθとした場合、高さbは、b=r×tanθの関係がある。
後述する理由から、テクスチャのサイズは30μm未満とする。また、テクスチャのサイズは、25μm以下とすることが好ましい。なお、テクスチャのサイズは、SEMなどによる観察で容易に測定することができる。
[半導体基板1の裏面に形成するテクスチャのサイズを30μm未満とした理由]
本実施形態における裏面ヘテロ接合型太陽電池では、半導体基板1の裏面にn型非晶質半導体層4とp型非晶質半導体層5が隣り合って存在する。後述するように、シャドーマスクを用いてn型非晶質半導体層4およびp型非晶質半導体層5を形成する際に、シャドーマスク下部の面内方向内側に、原料ガスやドーパントガスの回り込みが発生する。この回り込みが大きくなると、作製した太陽電池セルのI-V特性の逆方向飽和電流密度が増大することが分かった。また、原料ガス、ドーパントガスの回り込みが大きくなると、n型非晶質半導体層4およびp型非晶質半導体層5の間の絶縁性が損なわれ、電流リークが発生することも分かった。
本実施形態における裏面ヘテロ接合型太陽電池では、半導体基板1の裏面にn型非晶質半導体層4とp型非晶質半導体層5が隣り合って存在する。後述するように、シャドーマスクを用いてn型非晶質半導体層4およびp型非晶質半導体層5を形成する際に、シャドーマスク下部の面内方向内側に、原料ガスやドーパントガスの回り込みが発生する。この回り込みが大きくなると、作製した太陽電池セルのI-V特性の逆方向飽和電流密度が増大することが分かった。また、原料ガス、ドーパントガスの回り込みが大きくなると、n型非晶質半導体層4およびp型非晶質半導体層5の間の絶縁性が損なわれ、電流リークが発生することも分かった。
図4は、半導体基板1の裏面のテクスチャサイズと逆方向飽和電流密度との関係を示す図である。テクスチャサイズが30μm以上では、逆方向飽和電流密度が5×10-3mA/cm2以上となり、逆方向飽和電流密度はテクスチャサイズに関係なく飽和傾向を示す。このことより、電流リークが大きいと考えられる。
一方、テクスチャサイズが30μm未満では、逆方向飽和電流密度は約6×10-4mA/cm2以下となり、1桁程度逆方向飽和電流密度を低減することができる。逆方向飽和電流密度は、光電変換素子のpn接合の質を決めるものであり、値が小さい方が開放電圧等の太陽電池の静特性を向上させることができる。
図4に示すように、テクスチャサイズが30μm以上の場合には、逆方向飽和電流密度がほぼ一定の特性(k2)となるが、テクスチャサイズが30μm未満の場合には、テクスチャサイズが小さくなるほど、逆方向飽和電流密度が小さくなる特性(k1)となる。すなわち、テクスチャサイズが30μm以上の場合と、30μm未満の場合とで、特性が大きく異なることが分かった。上述したように、逆方向飽和電流密度は小さい方が太陽電池の静特性を向上させることができる。
すなわち、テクスチャサイズを30μm未満とすることに臨界的意義があるため、本実施の形態における光電変換素子では、半導体基板1の裏面に形成するテクスチャのサイズを30μm未満とする。
図4に示すように、テクスチャサイズが25μm以下の場合には、テクスチャサイズが30μm以上の場合と比べて、特性に大きな段差があり、逆方向飽和電流密度が1桁以上小さくなる。従って、テクスチャサイズを25μm以下とすることにも臨界的意義があるため、テクスチャサイズは25μm以下とすることがより好ましい。
また、テクスチャサイズが10μm以下になると、逆方向飽和電流密度は3×10-5mA/cm2以下となるので、より好ましい。
図5は、図1に示すn型非晶質半導体層4の詳細な構造を示す断面図である。ただし、図5でも図2と同様に、半導体基板1の裏面が平坦であり、平らなパッシベーション膜3の上に、n型非晶質半導体層4が形成されている構造を示しているが、実際には、半導体基板1の裏面にはテクスチャ構造が形成されている。
図5を参照して、n型非晶質半導体層4は、n型非晶質半導体層4の面内方向において、フラット領域FTと、膜厚減少領域TDとを有する。フラット領域FTは、n型非晶質半導体層4のうち、最も厚い膜厚を有し、かつ、膜厚がほぼ一定である部分からなる。
フラット領域FTの両端の点をA点とし、膜厚の減少率が第1の減少率から第1の減少率よりも大きい第2の減少率に変化する点をB点としたとき、膜厚減少領域TDは、n型非晶質半導体層4の面内方向においてA点からB点までの領域である。
そして、膜厚減少領域TDは、n型非晶質半導体層4の面内方向においてフラット領域FTの両側に配置される。
n型非晶質半導体層4が膜厚減少領域TDを有するのは、後述するように、シャドーマスクを用いてプラズマCVD法によってn型非晶質半導体層4を形成するからである。膜厚減少領域TDは、フラット領域FTよりも薄い膜厚を有するので、膜厚減少領域TDのドーパント濃度は、フラット領域FTのドーパント濃度よりも高い。
透光性電極6は、n型非晶質半導体層4のフラット領域FTの全体と膜厚減少領域TDの一部とに接して配置される。
p型非晶質半導体層5も、図5に示すn型非晶質半導体層4と同じ構造からなる。そして、透光性電極7は、p型非晶質半導体層5のフラット領域FTの全体と膜厚減少領域TDの一部とに接して配置される。
その結果、キャリア(電子)がn型非晶質半導体層4を介して透光性電極6へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するn型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア(正孔)がp型非晶質半導体層5を介して透光性電極7へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するp型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子10の変換効率を向上できる。
なお、透光性電極6は、n型非晶質半導体層4の膜厚減少領域TDの全体に接していてもよく、透光性電極7は、p型非晶質半導体層5の膜厚減少領域TDの全体に接していてもよい。
図6は、図1に示すn型非晶質半導体層4の他の詳細な構造を示す断面図である。図6の(a)を参照して、光電変換素子10は、n型非晶質半導体層4に代えてn型非晶質半導体層41を備え、透光性電極6に代えて透光性電極61を備えていてもよい。
n型非晶質半導体層41において、膜厚が最大である点をC点とし、膜厚の減少率が第1の減少率から第1の減少率よりも大きい第2の減少率に変化する点をD点とする。その結果、膜厚減少領域TDは、n型非晶質半導体層41の面内方向においてC点からD点までの領域である。
そして、n型非晶質半導体層41は、n型非晶質半導体層41の面内方向において2つの膜厚減少領域TDを有する。2つの膜厚減少領域TDは、n型非晶質半導体層41の面内方向において相互に接して配置される。
透光性電極61は、2つの膜厚減少領域TDのうち、一方の膜厚減少領域TDの一部と他方の膜厚減少領域TDの一部とに接して配置される。
光電変換素子10は、p型非晶質半導体層5に代えて、図6の(a)に示すn型非晶質半導体層41と同じ構造からなるp型非晶質半導体層を備えていてもよい。
その結果、キャリア(電子)がn型非晶質半導体層41を介して透光性電極61へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するn型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア(正孔)がn型非晶質半導体層41と同じ構造を有するp型非晶質半導体層を介して透光性電極へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するp型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子10の変換効率を向上できる。
なお、透光性電極は、n型非晶質半導体層41と、n型非晶質半導体層41と同じ構造を有するp型非晶質半導体層とにおいて、2つの膜厚減少領域TDの全体に接して配置されていてもよい。
図6の(b)を参照して、光電変換素子10は、n型非晶質半導体層4に代えてn型非晶質半導体層42を備え、透光性電極6に代えて透光性電極62を備えていてもよい。
n型非晶質半導体層42において、膜厚が最大である点をE点とし、膜厚の減少率が第1の減少率から第1の減少率よりも大きい第2の減少率に変化する点をF点とし、膜厚の変化率の符号が負から正に変化する点をG点とする。
その結果、膜厚減少領域TD1は、n型非晶質半導体層42の面内方向においてE点からF点までの領域であり、膜厚減少領域TD2は、n型非晶質半導体層42の面内方向においてE点からG点までの領域である。
そして、n型非晶質半導体層42は、n型非晶質半導体層42の面内方向において2つの膜厚減少領域TD1と2つの膜厚減少領域TD2とを有する。
2つの膜厚減少領域TD2は、n型非晶質半導体層42の面内方向における膜厚分布がG点を通る線に対して対称になるように配置される。2つの膜厚減少領域TD1は、n型非晶質半導体層42の面内方向において2つの膜厚減少領域TD2の両側に配置される。
透光性電極62は、2つの膜厚減少領域TD2の全体と、一方の膜厚減少領域TD1の一部と、他方の膜厚減少領域TD1の一部とに接して配置される。
光電変換素子10は、p型非晶質半導体層5に代えて、図6の(b)に示すn型非晶質半導体層42と同じ構造からなるp型非晶質半導体層を備えていてもよい。
その結果、キャリア(電子)がn型非晶質半導体層42を介して透光性電極62へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するn型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア(正孔)がn型非晶質半導体層42と同じ構造を有するp型非晶質半導体層を介して透光性電極へ到達するときの抵抗は、パッシベーション膜3の面内方向において一定の膜厚を有するp型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子10の変換効率を向上できる。
なお、透光性電極は、n型非晶質半導体層42と、n型非晶質半導体層42と同じ構造を有するp型非晶質半導体層とにおいて、2つの膜厚減少領域TD1の全体と、2つの膜厚減少領域TD2の全体とに接して配置されていてもよい。
このように、光電変換素子10は、膜厚減少領域TD(TD1,TD2)を有するn型非晶質半導体層およびp型非晶質半導体層を備える。そして、この発明の実施の形態においては、膜厚減少領域は、膜厚減少領域TD,TD1,TD2のいずれかからなる。
従って、n型非晶質半導体層またはp型非晶質半導体層の膜厚が最大である点を第1の点とし、n型非晶質半導体層またはp型非晶質半導体層の面内方向において、膜厚の減少率が第1の減少率から第1の減少率よりも大きい第2の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第2の点としたとき、膜厚減少領域は、n型非晶質半導体層またはp型非晶質半導体層の面内方向において、第1の点から第2の点までの領域である。
なお、この発明の実施の形態においては、n型非晶質半導体層4およびp型非晶質半導体層5の少なくとも一方が膜厚減少領域を有していればよい。
図7から図11は、それぞれ、図1に示す光電変換素子10の製造方法を示す第1から第5の工程図である。
図7を参照して、光電変換素子10の製造が開始されると、バルクのシリコンからワイヤーソーによって100~300μmの厚さを有するウェハを切り出す。そして、ウェハの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板1’を準備する(図7の工程(a)参照)。
一般的に、テクスチャ構造を有する半導体基板は、シリコンインゴットをワイヤーソー等によりスライスして得られる半導体基板をエッチングすることにより製造される。テクスチャ構造を形成する半導体基板は、遊離砥粒方式によるスライス基板が主流であるが、コスト削減やスライス技術の向上もあり、固定砥粒方式によるスライス基板においても同様のテクスチャ構造が形成可能である。
半導体基板1’のエッチングは、アルカリ性のエッチング液を用いた湿式エッチングにより行うことができる。このエッチングは、水酸化ナトリウム溶液中の場合、以下の反応式(1)、(2)、(3)等の反応によって進行する。
Si+2NaOH+H2O → Na2SiO3+2H2 …(1)
2Si+2NaOH+3H2O → Na2Si2O5+4H2 …(2)
3Si+4NaOH+4H2O → Na4Si3O8+6H2 …(3)
Si+2NaOH+H2O → Na2SiO3+2H2 …(1)
2Si+2NaOH+3H2O → Na2Si2O5+4H2 …(2)
3Si+4NaOH+4H2O → Na4Si3O8+6H2 …(3)
半導体基板1’の表面にテクスチャ構造を形成するために、例えばエッチング速度を制御したエッチング液を使用することにより異方性エッチングを行う。半導体基板1’の表面へのテクスチャ構造の形成は以下のメカニズムに基づく。半導体基板1’のアルカリ水溶液によるエッチング速度は、シリコンの(100)面が最も早く、(111)面が最も遅い。そのため、アルカリ水溶液にエッチング速度を低下させることができる特定の添加剤(以下、「エッチング抑制剤」とも言う。)を添加することによってエッチングの速度を抑制すると、シリコンの(100)面等のエッチングされやすい結晶面が優先的にエッチングされ、エッチング速度の遅い(111)面が表面に残存する。この(111)面は、(100)面に対して約54度の傾斜を持つために、プロセスの最終段階では、(111)面とその等価な面で構成されるピラミッド状の凹凸構造が形成される。
しかし、エッチング条件によっては、約40-54度程度の傾斜を持ったテクスチャが形成されることもあり、必ずしもテクスチャの傾斜面が(111)面で形成される訳ではない。すなわち、テクスチャの傾斜面が(111)面である必要はなく、例えばテクスチャの傾斜が緩やかな構成であってもよい。
テクスチャ形成用エッチング液としては、水酸化ナトリウム(NaOH)水溶液に、エッチング抑制剤としてイソプロピルアルコールを添加したエッチング液を使用することができる。このエッチング液を60~80℃程度に加温し、(100)面の半導体基板を10~30分間浸漬させることによって、エッチングを行う。
また、水酸化ナトリウム又は水酸化カリウムと、リグニン等の特定の添加剤と、炭酸水素ナトリウム又は炭酸水素カリウムを含むエッチング液を使用することにより、微小なピラミッド構造のテクスチャ構造(凹凸の凹部の底から凸部の頂点までの高さが1μm以下)を形成することができる。このように、エッチング液の温度、処理時間、エッチング抑制剤の種類、エッチング速度、基板の種類など種々の条件を変えることで、テクスチャのサイズを制御することができる。
上記のように、エッチング条件を変えて、テクスチャサイズが異なる凹凸を半導体基板の表面に形成した。
図12は、サイズが異なるテクスチャ構造が形成された半導体基板のSEM(Scanning Electron Microscopy)写真を示す図である。図12の(a)は、テクスチャ構造を構成するピラミッドの底辺の長さが2μm以下である場合のSEM写真を示し、図12の(b)は、ピラミッドの底辺の長さが10μm以下である場合のSEM写真を示し、図12の(c)は、ピラミッドの底辺の長さが15μm程度である場合のSEM写真を示す。
図7の工程(a)の後、半導体基板1’をNaOHおよびKOH等のアルカリ溶液(例えば、KOH:1~5wt%、イソプロピルアルコール:1~10wt%の水溶液)を用いてエッチングする。これによって、半導体基板1’の両面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が両面に形成された半導体基板1が得られる(図7の工程(b)参照)。
引き続いて、半導体基板1の表面を熱酸化して酸化膜11を半導体基板1の受光面に形成するとともに、パッシベーション膜3を半導体基板1の裏面に形成する(図7の工程(c)参照)。
半導体基板1の酸化は、ウェット処理および熱酸化のいずれでもよい。ウェット酸化の場合は、例えば、半導体基板1を過酸化水素、硝酸およびオゾン水等に浸漬し、その後、ドライ雰囲気中で800~1000℃で半導体基板1を加熱する。また、熱酸化の場合、例えば、酸素または水蒸気の雰囲気中で半導体基板1を900~1000℃に加熱する。
図7の工程(c)の後、スパッタリング法、EB(Electron Beam)蒸着およびCVD法等を用いて酸化膜11に接して窒化シリコン膜12を形成する。これによって、反射防止膜2が半導体基板1の受光面に形成される(図8の工程(d)参照)。
図8の工程(d)の後、半導体基板1をプラズマ装置の反応室に入れ、シャドーマスク30を半導体基板1のパッシベーション膜3上に配置する(図8の工程(e)参照)。
シャドーマスク30は、例えばメタルマスクからなる。メタルマスクは、例えば、ステンレス鋼からなり、厚さが200μmであり、開口幅が850μmであり、マスクされている幅が1050μmで、周期は1900μmである。ただし、開口幅は、適宜変更可能である。
そして、半導体基板1の温度を130~180℃に設定し、0~100sccmの水素(H2)ガス、40sccmのSiH4ガス、および40sccmのホスフィン(PH3)ガスを反応室に流し、反応室の圧力を40~120Paに設定する。その後、RFパワー密度が5~15mW/cm2である高周波電力(13.56MHz)を平行平板電極に印加する。なお、PH3ガスは、水素によって希釈されており、PH3ガスの濃度は、例えば、1%である。
これによって、シャドーマスク30によって覆われていないパッシベーション膜3の領域にn型非晶質シリコンが堆積され、n型非晶質半導体層4がパッシベーション膜3上に形成される(図8の工程(f)参照)。
シャドーマスク30がパッシベーション膜3上に配置された場合、シャドーマスク30とパッシベーション膜3との間には、隙間が存在する。その結果、プラズマによって分解されたSiHおよびSiH2等の活性種がシャドーマスク30とパッシベーション膜3との間の隙間に回り込み、シャドーマスク30によって覆われた一部の領域にもn型非晶質半導体層4が形成される。テクスチャ構造が形成されていない半導体基板に成膜する場合と比べると、テクスチャ構造が形成されている半導体基板1に成膜する場合には、シャドーマスク30とパッシベーション膜3との間の隙間への回り込みが多くなる。これにより、膜厚減少領域TDを有するn型非晶質半導体層4がパッシベーション膜3上に形成される。また、シャドーマスク30上にも、n型非晶質シリコン31が堆積する。
なお、n型非晶質半導体層4における膜厚減少領域TDの幅および膜厚減少率は、n型非晶質半導体層4を成膜するときの成膜圧力、シャドーマスク30の厚さおよびシャドーマスク30の開口幅を変えることによって制御される。例えば、シャドーマスク30の厚さを厚くすると、膜厚減少領域TDの幅が広くなる。
図8の工程(f)の後、シャドーマスク30に代えてシャドーマスク40をパッシベーション膜3およびn型非晶質半導体層4上に配置する(図9の工程(g)参照)。シャドーマスク40は、材質、厚さおよび開口幅がシャドーマスク30と同じである。
なお、図9の工程(g)においては、シャドーマスク40は、パッシベーション膜3から離れているように図示されているが、n型非晶質半導体層4の膜厚は、上述したように3~50nmと非常に薄いので、実際には、シャドーマスク40は、パッシベーション膜3に近接して配置されている。
そして、半導体基板1の温度を130~180℃に設定し、0~100sccmのH2ガス、40sccmのSiH4ガス、および40sccmのジボラン(B2H6)ガスを反応室に流し、反応室の圧力を40~200Paに設定する。その後、RFパワー密度が5~15mW/cm2である高周波電力(13.56MHz)を平行平板電極に印加する。なお、B2H6ガスは、水素によって希釈されており、B2H6ガスの濃度は、例えば、2%である。
これによって、シャドーマスク40によって覆われていないパッシベーション膜3の領域にp型非晶質シリコンが堆積され、p型非晶質半導体層5がパッシベーション膜3上に形成される(図9の工程(h)参照)。
シャドーマスク40がパッシベーション膜3およびn型非晶質半導体層4上に配置された場合、シャドーマスク40とパッシベーション膜3との間には、隙間が存在する。その結果、プラズマによって分解されたSiHおよびSiH2等の活性種がシャドーマスク40とパッシベーション膜3との間の隙間に回り込み、シャドーマスク40によって覆われた一部の領域にもp型非晶質半導体層5が形成される。テクスチャ構造が形成されていない半導体基板に成膜する場合と比べると、テクスチャ構造が形成されている半導体基板1に成膜する場合には、シャドーマスク40とパッシベーション膜3との間の隙間への回り込みが多くなる。これにより、膜厚減少領域TDを有するp型非晶質半導体層5がパッシベーション膜3上に形成される。また、シャドーマスク40上にも、p型非晶質シリコン32が堆積する。
なお、p型非晶質半導体層5における膜厚減少領域TDの幅および膜厚減少率は、p型非晶質半導体層5を成膜するときの成膜圧力、シャドーマスク40の厚さおよびシャドーマスク40の開口幅を変えることによって制御される。例えば、シャドーマスク40の厚さを厚くすると、膜厚減少領域TDの幅が広くなる。
なお、n型非晶質半導体層4に膜厚減少領域TDを設けない構成とする場合には、例えば、シャドーマスク30を配置することなく、パッシベーション膜3の上面の全面にn型非晶質半導体層4を形成し、エッチングによって所定の領域にn型非晶質半導体層4を形成する。p型非晶質半導体層5に膜厚減少領域TDを設けない構成とする場合にも、同様の方法により形成することができる。
p型非晶質半導体層5を堆積した後、シャドーマスク40を除去すると、半導体基板1の面内方向に交互に配置されたn型非晶質半導体層4およびp型非晶質半導体層5がパッシベーション膜3上に形成された状態になる(図9の工程(i)参照)。
図9の工程(i)の後、開口部がn型非晶質半導体層4およびp型非晶質半導体層5上に位置するようにシャドーマスク50を配置する(図10の工程(j)参照)。シャドーマスク50は、材質および厚さがシャドーマスク30と同じである。また、開口幅は、n型非晶質半導体層4およびp型非晶質半導体層5のフラット領域FTの幅と2つの膜厚減少領域TDの幅との和に設定される。開口幅は、前記の幅に対して多少前後しても構わない。
図10の工程(j)の後、シャドーマスク50を介して導電層6a、7aおよび導電層6b、7bを順次堆積する。これによって、透光性電極6、7がそれぞれn型非晶質半導体層4およびp型非晶質半導体層5上に堆積される(図10の工程(k)参照)。
導電層6a,7aおよび導電層6b,7bは、スパッタリング法、蒸着法、イオンプレーティング法、熱CVD法、MOCVD(Metal Organic Chemical Vapour Deposition)法、ゾルゲル法、液状にした原料を噴霧加熱する方法、およびインクジェット法等を用いて形成される。
上述したように、透光性電極6、7は、単層構造でもよい。従って、透光性電極6、7は、例えばITO、IWO、ZnO等の透光性導電膜のいずれか、またはそれらの多層膜であり、例えばn型非晶質半導体層4上の透光性電極7はITOで形成し、p型非晶質半導体層5上の透光性電極6はIWOで形成するというように、各々のコンタクト抵抗が低下するように、個別の膜種である透光性電極を二回に分けて形成してもよい。特に、p型非晶質半導体層5上は、ITO、IWOがこれら材料の持つ仕事関数の値からコンタクト抵抗を下げるのに好ましく、また、n型非晶質半導体層4上にはZnOといった膜種が好ましい。
ITOは、例えば、SnO2を0.5~4wt%ドープしたITOターゲットを、アルゴンガスまたはアルゴンガスと酸素ガスとの混合ガスを流し、25~250℃の基板温度、0.1~1.5Paの圧力、0.01~2kWの電力でスパッタ処理を行うことによって形成される。
ZnOは、ITOターゲットに代えて、Alを0.5~4wt%ドープしたZnOターゲットを用いて同様の条件でスパッタ処理を行うことにより形成される。
図10の工程(k)の後、シャドーマスク60を透光性電極6,7上に配置する(図10の工程(l)参照)。シャドーマスク60は、材質および厚さがシャドーマスク30と同じである。
そして、保護膜8をパッシベーション膜3、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7上に形成する。
より具体的には、プラズマCVD法を用いて真性非晶質半導体膜およびシリコンの窒化膜をパッシベーション膜3、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7上に順次堆積する。この場合、例えば、SiH4ガスを材料ガスとして真性非晶質半導体膜を形成し、真性非晶質半導体膜の膜厚は、例えば、10nmである。また、例えば、SiH4ガスおよびNH3ガスを材料ガスとしてシリコンの窒化膜を形成し、シリコンの窒化膜の膜厚は、例えば、120nmである。これによって、保護膜8が形成される(図11の工程(m)参照)。なお、保護膜8は、真性非晶質半導体膜がなく、シリコンの窒化膜、シリコンの酸窒化膜、アルミニウムやチタンの酸化膜、窒化膜、酸窒化膜等の単膜で構成してもよい。
図11の工程(m)の後、シャドーマスク70を透光性電極6,7上に配置する。ここでは、図1に示すように導電性反射層9が形成されるように、透光性電極6,7の面内方向の中心から面内方向にずれた位置にシャドーマスク70を配置する(図11の工程(n)参照)。シャドーマスク70は、材質および厚さがシャドーマスク30と同じである。
そして、導電性反射層9をギャップ領域G上に形成する(図11の工程(o)参照)。ここでは、透光性電極6と接触した導電性反射層9aと、透光性電極7と接触した導電性反射層9bを形成する。導電性反射層9aは、透光性電極6と電気的に接続されているが、導電性反射層9bおよび透光性電極7とは電気的に絶縁されている。また、導電性反射層9bは、透光性電極7と電気的に接続されているが、導電性反射層9aおよび透光性電極6とは電気的に絶縁されている。
上記のような構成にすることで、バイフェイシャル(両面受光)で裏面ヘテロ接合型の太陽電池を製造することができる。このとき、導電性反射層9a、9bが例えば銀(Ag)やアルミニウム(Al)で構成されている場合、導電性反射層9a、9bの反射率は90%以上となるため好ましく、Al、インジウム(In)、Ti、Ni、Cu、Cr、W、Co、パラジウム(Pd)およびSn等の金属からなることが好ましい。
上述した説明において、シャドーマスク30、40、50、60、70の材料の一例としてステンレス鋼を挙げたが、ステンレス鋼に限定されることはなく、例えば、銅、ニッケル、ニッケル合金(42アロイ、インバー材等)またはモリブデン等であってもよい。
また、シャドーマスク30、40、50、60、70は、メタルマスクである必要はなく、ガラスマスク、セラミックマスクまたは有機フィルムマスク等であってもよい。
また、半導体基板1と同じ材質の半導体基板をエッチングにより加工して、シャドーマスクとしてもよい。この場合、半導体基板1とシャドーマスクは共に同じ材質で構成されているため、熱膨張係数は同一であり、熱膨張係数の相違による位置ずれは生じない。
半導体基板1の熱膨張係数との関係および原料コストを考慮すると、シャドーマスク30、40、50、60、70の材料は、42アロイが好ましい。半導体基板1の熱膨張係数との関係に着目すると、シャドーマスク30、40、50、60、70の材料として、ニッケルの組成が36%程度、鉄の組成が64%程度の場合に、半導体基板1の熱膨張係数に最も近くなり、熱膨張係数差によるアライメント誤差を最も小さくできる。
また、シャドーマスク30,40,50,60、70の厚さに関しては、生産のランニングコストを抑制する観点から、再生して多数回使用できることが好ましい。この場合、シャドーマスク30,40,50,60、70に付着した成膜物は、フッ酸またはNaOHを用いて除去することができる。これらの再生回数を考慮すると、シャドーマスク30,40,50,60、70の厚さは、30μm~300μmが好ましい。
また、上述した製造方法においては、保護膜8を構成する真性非晶質半導体膜/シリコンの窒化膜を1つの反応室で連続して形成すると説明したが、この発明の実施の形態においては、これに限らず、真性非晶質半導体層を形成した後、シリコンの窒化膜をスパッタリング装置、または別のCVD装置で形成するように、1回、試料を大気に暴露してもよい。
保護膜8を構成する真性非晶質半導体膜/シリコンの窒化膜を、大気暴露せずに形成した場合、大気中における有機物または水分のコンタミネーションを抑制することができるため、好ましい。
更に、保護膜8は、EB蒸着、スパッタリング法、レーザアブレーション法、CVD法およびイオンプレーティング法を用いて形成されてもよい。
更に、この発明の実施の形態においては、パッシベーション膜3を形成した後、窒素(N2)ガスを用いたプラズマCVD法によりパッシベーション膜3を窒化し、SiONからなるパッシベーション膜を形成してもよい。その結果、パッシベーション膜3上に形成したp型非晶質半導体層5中のドーパント(B)が半導体基板1へ拡散するのを抑制できる。そして、トンネル電流を流すことができる膜厚を有するパッシベーション膜3を形成した場合であっても、有効にボロン(B)の拡散を抑制できるため、好ましい。
上述したように、n型非晶質半導体層4およびp型非晶質半導体層5は、シャドーマスク30,40を用いて半導体基板1上に堆積されるため、隣接するn型非晶質半導体層4およびp型非晶質半導体層5間には、ギャップ領域Gが形成される。そして、隣接する透光性電極6,7間において、保護膜8が透光性電極6,7およびギャップ領域G(パッシベーション膜3、n型非晶質半導体層4およびp型非晶質半導体層5)上に形成される。
その結果、ギャップ領域Gに、導電性の塵が付着した場合でも、短絡が防止される。
従って、光電変換素子10の信頼性を向上できる。
透光性電極6、7は、保護膜8と必ずしも重なり領域を有する必要はないが、下記理由により、重なり領域を有することが好ましく、本実施形態においても、重なり領域を有する。
また、透光性電極6,7は、端から内側に向かって5μm以上の領域が保護膜8によって覆われている。その結果、保護膜8の開口端から水分が浸入するのを効果的に抑制することができるとともに、保護膜8のはがれを抑制でき、生産時のアライメントずれによる歩留まりの低下を防止できる。
また、透光性電極6,7として、透光性電極6,7が接している非晶質半導体層4,5との間の密着性が乏しい電気材料を用いた場合でも、保護膜8を形成することで、密着性が向上する。このため、電極の材料選択の範囲が広がり、特性向上が容易になり好ましい。
さらに、透光性電極6,7のうち、保護膜8で覆われていない部分の一部が導電性反射膜9で覆われているので、透光性電極6,7の保護性が高まる。
基板表面の一面にn型非晶質半導体層またはp型非晶質半導体層とTCO(透明導電膜)をほぼ全面に形成する従来のヘテロ接合型太陽電池では、非晶質半導体層とTCOとの間に切れ目はない。しかし、本実施形態における裏面ヘテロ接合型太陽電池のように、n型非晶質半導体層またはp型非晶質半導体層や、TCO、電極等の層を交互に複数形成する場合、図13に示すように、各層の端部が多数発生することになる。このような構成でピールテスト等を行うと、端部から剥がれる可能性がある。しかし、半導体基板1の表面にテクスチャ構造を形成することによりアンカー効果が生じ、剥がれ等を抑制しやすくなるので好ましい。また、最も剥がれやすい電極端部を保護膜によって覆うことで、剥がれをより効果的に抑制することができ、より好ましい。
更に、ギャップ領域Gにおいては、パッシベーション膜3、n型非晶質半導体層4およびp型非晶質半導体層5は、保護膜8によって覆われる。その結果、光電変換素子10の長期安定性の効果を得ることができる。
図13は、図1に示す光電変換素子10の裏面側から見た平面図である。図13の(a)を参照して、n型非晶質半導体層4およびp型非晶質半導体層5は、半導体基板1の面内方向に交互に所望の間隔で配置される。そして、透光性電極6,7は、それぞれ、n型非晶質半導体層4およびp型非晶質半導体層5上に配置される。その結果、隣接する透光性電極6,7間には、ギャップ領域Gが形成される。
図13の(b)を参照して、保護膜8は、ギャップ領域Gおよび半導体基板1の周辺領域上に配置される。
透光性電極6,7は、開口部8Aの一部、図11の(o)に示すコンタクト幅Zで導電性反射層9a、9bと電気的に接続して形成される。このときのコンタクト幅Zは、5μm以上が好ましく、10μm以上がより好ましい。ただ、このコンタクト幅Zは、透光性電極6、7の幅の7割以下程度であることが好ましい。これ以上の幅になると、裏面からの光の取り込み量が大きく減少するため、コンタクト幅Zは、透光性電極6、7の幅の7割以下程度が好ましい。
シリコンウェハから取り出されたキャリアは、n型非晶質半導体層4、p型非晶質半導体層5を通り、透光性電極6、7を通り、コンタクト幅Zの領域を通って、導電性反射層9に流れる。導電性反射層9が配線材のフィンガー部に接続されることにより、配線シート側にウェハで発生した電力を取り出すことが可能となる。
本実施形態において、導電性反射層9は、ギャップ領域上方の保護膜8上に形成されることで、n型非晶質半導体層4およびp型非晶質半導体層5の電気的短絡を抑制することができる。導電性反射層9がn型非晶質半導体層4またはp型非晶質半導体層5と接触しているコンタクト幅Zの領域の逆側の電極端は、保護膜8の端から3μm以上内側に形成することが好ましい。より好ましくは、保護膜8の端から5μm以上内側である。図11の(o)に示す間隔Wは、コンタクト幅Zの領域とは逆側の導電性反射層9の端と、保護膜8の端との間隔である。
保護膜8の端は、膜厚が薄くなっていることが多く、絶縁性が低いことがある。さらにアライメントずれ等で、導電性反射層9が隣の非晶質半導体層と接触してリーク電流が発生する可能性があるため、導電性反射層9がn型非晶質半導体層4またはp型非晶質半導体層5と接触しているコンタクト幅Zの領域の逆側の電極端は、保護膜8の端から上述した距離だけ間隔Wを設けることが好ましい。
なお、図13の(b)においては、半導体基板1の周辺部には、保護膜8で覆われていない領域が存在するが、光電変換素子10においては、半導体基板1の裏面の全面を保護膜で覆い、透光性電極6,7の一部が露出している状態が最も好ましい。
図14は、配線シートの平面図である。図14を参照して、配線シート70は、絶縁基材710と、配線材71~87とを含む。
絶縁基材710は、電気絶縁性の材質であればよく、特に限定なく用いることができる。絶縁基材710は、例えば、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリフェニレンサルファイド(PPS)、ポリビニルフルオライド(PVF)およびポリイミド等からなってもよい。また、絶縁基材710は、太陽光を透過できるように透明である方が好ましく、できるだけ透光性が高いことが好ましい。
また、絶縁基材710の膜厚は、特に限定されないが、好ましくは、25μm以上150μm以下である。そして、絶縁基材710は、1層構造であってもよく、2層以上の多層構造であってもよい。
配線材71は、バスバー部711と、フィンガー部712とを有する。フィンガー部712は、その一方端がバスバー部711に接続される。
配線材72は、バスバー部721と、フィンガー部722,723とを有する。フィンガー部722は、その一方端がバスバー部721に接続される。フィンガー部723は、バスバー部721に対してバスバー部721とフィンガー部722との接続部の反対側において、その一方端がバスバー部721に接続される。
配線材73は、バスバー部731と、フィンガー部732,733とを有する。フィンガー部732は、その一方端がバスバー部731に接続される。フィンガー部733は、バスバー部731に対してバスバー部731とフィンガー部732との接続部の反対側において、その一方端がバスバー部731に接続される。
配線材74は、バスバー部741と、フィンガー部742,743とを有する。フィンガー部742は、その一方端がバスバー部741に接続される。フィンガー部743は、バスバー部741に対してバスバー部741とフィンガー部742との接続部の反対側において、その一方端がバスバー部741に接続される。
配線材75は、バスバー部751と、フィンガー部752,753とを有する。フィンガー部752,753は、バスバー部751の長さ方向において隣接して配置され、その一方端がバスバー部751の同じ側においてバスバー部751に接続される。
配線材76は、バスバー部761と、フィンガー部762,763とを有する。フィンガー部762は、その一方端がバスバー部761に接続される。フィンガー部763は、バスバー部761に対してバスバー部761とフィンガー部762との接続部の反対側において、その一方端がバスバー部761に接続される。
配線材77は、バスバー部771と、フィンガー部772,773とを有する。フィンガー部772は、その一方端がバスバー部771に接続される。フィンガー部773は、バスバー部771に対してバスバー部771とフィンガー部772との接続部の反対側において、その一方端がバスバー部771に接続される。
配線材78は、バスバー部781と、フィンガー部782,783とを有する。フィンガー部782は、その一方端がバスバー部781に接続される。フィンガー部783は、バスバー部781に対してバスバー部781とフィンガー部782との接続部の反対側において、その一方端がバスバー部781に接続される。
配線材79は、バスバー部791と、フィンガー部792,793とを有する。フィンガー部792,793は、バスバー部791の長さ方向において隣接して配置され、その一方端がバスバー部791の同じ側においてバスバー部791に接続される。
配線材80は、バスバー部801と、フィンガー部802,803とを有する。フィンガー部802は、その一方端がバスバー部801に接続される。フィンガー部803は、バスバー部801に対してバスバー部801とフィンガー部802との接続部の反対側において、その一方端がバスバー部801に接続される。
配線材81は、バスバー部811と、フィンガー部812,813とを有する。フィンガー部812は、その一方端がバスバー部811に接続される。フィンガー部813は、バスバー部811に対してバスバー部811とフィンガー部812との接続部の反対側において、その一方端がバスバー部811に接続される。
配線材82は、バスバー部821と、フィンガー部822,823とを有する。フィンガー部822は、その一方端がバスバー部821に接続される。フィンガー部823は、バスバー部821に対してバスバー部821とフィンガー部822との接続部の反対側において、その一方端がバスバー部821に接続される。
配線材83は、バスバー部831と、フィンガー部832,833とを有する。フィンガー部832,833は、バスバー部831の長さ方向において隣接して配置され、その一方端がバスバー部831の同じ側においてバスバー部831に接続される。
配線材84は、バスバー部841と、フィンガー部842,843とを有する。フィンガー部842は、その一方端がバスバー部841に接続される。フィンガー部843は、バスバー部841に対してバスバー部841とフィンガー部842との接続部の反対側において、その一方端がバスバー部841に接続される。
配線材85は、バスバー部851と、フィンガー部852,853とを有する。フィンガー部852は、その一方端がバスバー部851に接続される。フィンガー部853は、バスバー部851に対してバスバー部851とフィンガー部852との接続部の反対側において、その一方端がバスバー部851に接続される。
配線材86は、バスバー部861と、フィンガー部862,863とを有する。フィンガー部862は、その一方端がバスバー部861に接続される。フィンガー部863は、バスバー部861に対してバスバー部861とフィンガー部862との接続部の反対側において、その一方端がバスバー部861に接続される。
配線材87は、バスバー部871と、フィンガー部872とを有する。フィンガー部872は、その一方端がバスバー部871に接続される。
配線材71は、フィンガー部712が配線材72のフィンガー部722と噛み合うように絶縁基材710上に配置される。
配線材72は、フィンガー部722が配線材71のフィンガー部712と噛み合い、フィンガー部723が配線材73のフィンガー部732と噛み合うように絶縁基材710上に配置される。
配線材73は、フィンガー部732が配線材72のフィンガー部723と噛み合い、フィンガー部733が配線材74のフィンガー部742と噛み合うように絶縁基材710上に配置される。
配線材74は、フィンガー部742が配線材73のフィンガー部733と噛み合い、フィンガー部743が配線材75のフィンガー部752と噛み合うように絶縁基材710上に配置される。
配線材75は、フィンガー部752が配線材74のフィンガー部743と噛み合い、フィンガー部753が配線材76のフィンガー部762と噛み合うように絶縁基材710上に配置される。
配線材76は、フィンガー部762が配線材75のフィンガー部753と噛み合い、フィンガー部763が配線材77のフィンガー部772と噛み合うように絶縁基材710上に配置される。
配線材77は、フィンガー部772が配線材76のフィンガー部763と噛み合い、フィンガー部773が配線材78のフィンガー部782と噛み合うように絶縁基材710上に配置される。
配線材78は、フィンガー部782が配線材77のフィンガー部773と噛み合い、フィンガー部783が配線材79のフィンガー部792と噛み合うように絶縁基材710上に配置される。
配線材79は、フィンガー部792が配線材78のフィンガー部783と噛み合い、フィンガー部793が配線材80のフィンガー部802と噛み合うように絶縁基材710上に配置される。
配線材80は、フィンガー部802が配線材79のフィンガー部793と噛み合い、フィンガー部803が配線材81のフィンガー部812と噛み合うように絶縁基材710上に配置される。
配線材81は、フィンガー部812が配線材80のフィンガー部803と噛み合い、フィンガー部813が配線材82のフィンガー部822と噛み合うように絶縁基材710上に配置される。
配線材82は、フィンガー部822が配線材81のフィンガー部813と噛み合い、フィンガー部823が配線材83のフィンガー部832と噛み合うように絶縁基材710上に配置される。
配線材83は、フィンガー部832が配線材82のフィンガー部823と噛み合い、フィンガー部833が配線材84のフィンガー部842と噛み合うように絶縁基材710上に配置される。
配線材84は、フィンガー部842が配線材83のフィンガー部833と噛み合い、フィンガー部843が配線材85のフィンガー部852と噛み合うように絶縁基材710上に配置される。
配線材85は、フィンガー部852が配線材84のフィンガー部843と噛み合い、フィンガー部853が配線材86のフィンガー部862と噛み合うように絶縁基材710上に配置される。
配線材86は、フィンガー部862が配線材85のフィンガー部853と噛み合い、フィンガー部863が配線材87のフィンガー部872と噛み合うように絶縁基材710上に配置される。
配線材87は、フィンガー部872が配線材86のフィンガー部863と噛み合うように絶縁基材710上に配置される。
配線材71~87の各々は、電気導電性のものであればよく、特に限定されない。配線材71~87の各々は、例えば、Cu,Al,Agおよびこれらを主成分とする合金からなる。
また、配線材71~87の厚さは、特に限定されないが、例えば、10μm以上80μm以下が好適である。10μm未満では、配線抵抗が高くなり、80μmを超えると、光電変換素子10と貼り合わせるときに印加される熱によって配線材とシリコン基板との熱膨張係数の違いに起因してシリコン基板に反りが発生する。
また、裏面からの太陽光を効果的に取り込むために、配線材の幅はできるだけ狭い方が好ましく、透光性電極6、7が保護膜8で覆われていない領域を覆わない幅であることが好ましい。配線材71~87の幅は、光電変換素子10のギャップ領域Gの幅+300μm以下であることがより好ましい。従って、ギャップ領域Gの幅が100μmの場合、配線材71~87の幅は400μm以下であることが好ましい。このよううな場合、裏面からの光を効率よく取り込むことができる。さらに好ましくは、配線材71~87の幅は、光電変換素子10のギャップ領域Gの幅+150μm以下である。
絶縁基材710の形状は、図14に示す形状に限定されず、適宜、変更可能である。また、配線材71~87の表面の一部に、Ni,Au,Pt,Pd,Sn,InおよびITO等の導電性材料を形成してもよい。このように、配線材71~87の表面の一部に、Ni等の導電性材料を形成するのは、配線材71~87と光電変換素子10の導電性反射層9との電気的接続を良好なものとし、配線材71~87の耐候性を向上させるためである。更に、配線材71~87は、単層構造であってもよく、多層構造であってもよい。
導電性反射層9aが配線材71のフィンガー部712に接続され、導電性反射層9bが配線材72のフィンガー部722に接続されるように光電変換素子10を領域REG1上に配置し、導電性反射層9aが配線材72のフィンガー部723に接続され、導電性反射層9bが配線材73のフィンガー部732に接続されるように光電変換素子10を領域REG2上に配置される。以下、同様にして光電変換素子10を配線材73~87上に配置する。これによって、16個の光電変換素子10が直列に接続される。裏面からの光は、絶縁基材710、透光性電極6,7を通して入射する。
光電変換素子10の導電性反射層9a,9bは、接着剤によって配線材71~87に接続される。接着剤は、例えば、半田樹脂、半田、導電性接着剤、熱硬化型Agペースト、低温硬化型銅ペースト、異方性導電フィルム(ACF:Anisotropic Conductive Film)、異方性導電ペースト(ACP:Anisotropic Conductive Paste)および絶縁性接着剤(NCP:Non Conductive Paste)からなる群から選択された1種類以上の接着材からなる。
例えば、半田樹脂としては、タムラ科研(株)製のTCAP-5401-27等を用いることができる。
絶縁性接着剤としては、エポキシ樹脂、アクリル樹脂およびウレタン樹脂等を用いることができ、熱硬化型および光硬化型の樹脂を用いることができる。
導電性接着剤としては、錫およびビスマスの少なくとも一方を含む半田粒子等を用いることができる。より好ましくは、導電性接着剤は、錫と、ビスマス、インジウムおよび銀等との合金である。これにより、半田融点を抑えることができ、低温による接着プロセスが可能になる。
n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7上に保護膜8および導電性反射層9を形成した光電変換素子10を用いる場合には、透光性電極6,7上の無機絶縁膜と、n型非晶質半導体層4およびp型非晶質半導体層5上の無機絶縁膜とが存在し、これら2つの無機絶縁膜は、下地が異なる。そして、光電変換素子10においては、下地が異なる無機絶縁膜が連続して形成されている。このような状況では、熱履歴が、下地が異なる無機絶縁膜に印加されると、下地の熱膨張係数の違いから無機絶縁膜の剥がれ等が発生する場合がある。
従って、低温、特に、200℃以下の熱プロセスが好ましく、その結果、低温で硬化し、電気的に接合できる熱硬化型Agペースト、低温硬化型銅ペースト、異方性導電フィルムおよび異方性導電ペーストが特に好ましい。
上述したように、配線シート70上に配置した光電変換素子10を、ガラス基板上に配置されたエチレンビニルアセテート樹脂(EVA樹脂)と、PETフィルム上に配置されたEVA樹脂との間に配置する。そして、ラミネータ装置を用いて真空圧着によりガラス基板側のEVA樹脂を光電変換素子10に圧着させるとともに、PETフィルム側のEVA樹脂を光電変換素子10に圧着させた状態で125℃に加熱し、硬化させた。これにより、ガラス基板とPETフィルムとの間で硬化したEVA樹脂中に、配線シート70が付いた光電変換素子10が封止されることによって太陽電池モジュールを作製することができる。
絶縁性の確保を考えると、保護膜8を構成する無機絶縁膜の厚さは、20nm以上が好ましく、40nm以上がより好ましい。1μm以上の厚膜になると、電極上の無機絶縁膜の内部応力により、無機絶縁膜の剥がれが生じることもあるため、膜厚は1μm未満であることが好ましい。
また、導電性反射層9a、9bの幅が狭いと、直列抵抗が高くなるため、幅は20μm以上が必要であり、より好ましくは40μm以上である。
[防湿性]
図15は、防湿耐性試験の結果を示す図である。図15を参照して、iは、真性非晶質シリコンを表し、i/nは、真性非晶質シリコンおよびn型非晶質シリコンの積層膜を表し、i/SiNは、真性非晶質シリコンおよびシリコンナイトライドの積層膜を表す。
図15は、防湿耐性試験の結果を示す図である。図15を参照して、iは、真性非晶質シリコンを表し、i/nは、真性非晶質シリコンおよびn型非晶質シリコンの積層膜を表し、i/SiNは、真性非晶質シリコンおよびシリコンナイトライドの積層膜を表す。
また、i/n/SiNは、真性非晶質シリコン、n型非晶質シリコンおよびシリコンナイトライドの積層膜を表し、i/SiONは、真性非晶質シリコンおよびシリコンオキシナイトライドの積層膜を表し、i/SiO2は、真性非晶質シリコンおよび二酸化シリコンの積層膜を表し、i/TiO2は、真性非晶質シリコンおよび二酸化チタンの積層膜を表す。
また、n/SiNやn/SiON、n/SiO2、n/TiO2のようなi層をn層に置き換えた場合でもよい。
なお、n型非晶質シリコン中におけるPの濃度は、1×1020cm-3である。
図15に示す非晶質半導体膜をシリコン基板上に成膜し、成膜直後に、試料の少数キャリアのライフタイムをμPCD(microwave Photo Conductivity Decay)法を用いて測定した。μPCD法では、半導体層の表面にレーザ光を照射することによって半導体層にキャリアを誘起する状態と、レーザ光の照射を停止することによって、誘起したキャリアが消失する状態とを作り出してキャリアのライフタイムを測定する。キャリア量を測定するために半導体層の表面にマイクロ波を照射してマイクロ波の反射率を測定する。
その後、3日後および8日後に上記と同じ条件で少数キャリアのライフタイムを測定した。
なお、図15においては、成膜直後のライフタイムで規格化したライフタイムを示す。
図15に示すように、アモルファスシリコン等の非晶質半導体膜では、大気雰囲気中からの水分(H2O,OH基等)が拡散することで、3日後および8日後のライフタイムは、成膜直後に比べて30~50%程度大きく低下する(サンプル1~サンプル4参照)。
これは、次の理由による。非晶質膜は、同じ組成の単結晶膜に比べて膜密度が低く、膜中に多くのボイドを含む。非晶質膜の屈折率が結晶よりも低いのは、このボイドが多いことが原因であり、ボイドの存在が防湿性に関して、膜厚が薄い場合は、効果が得られにくいことが原因であると考えられる。数nmから30nm程度の膜厚では、外部からの水分を、非晶質半導体層が吸湿し、結晶シリコン界面のパッシベーション性を低下させるものと考えられる。
一方、非晶質半導体層上にSiN,SiON,SiO2のいずれかを形成した場合、3日後および8日後のライフタイムは、成膜直後のライフタイムを維持しており、非晶質半導体層上にTiO2を形成した場合、3日後および8日後のライフタイムは、成膜直後のライフタイムから約1割程度低下するに留まっている(サンプル5~サンプル9参照)。
このように、非晶質半導体層上に無機絶縁膜(SiN等)を形成することで、上記の吸湿を抑制し、ライフタイムの低下を抑制できることが分かった。
なお、シリコン基板上に熱酸化膜(2nm)を形成した場合、ライフタイムは、8日後では、成膜直後のライフタイムに比べ約4割低下している。従って、シリコン基板の表面を真性非晶質シリコンで覆うことがライフタイムの低下を抑制する上で重要であることが分かった(サンプル5~サンプル10参照)。
上記のように、非晶質半導体層上に無機絶縁膜を形成することにより、防湿性を確保し、パッシベーション性の経時変化を抑制できることが分かった。
このような知見から、非晶質半導体層上に無機絶縁膜を形成する構造を採用することによって、電気的な絶縁性と、防湿性とを実現できる。
従って、保護膜8として無機絶縁膜を採用することにより、パッシベーション膜3、n型非晶質半導体層4およびp型非晶質半導体層5との組み合わせにおいて、保護膜8の形成が、電極6,7間の短絡防止、ギャップ領域Gにおける防湿性向上、およびパッシベーション性の向上を同時に実現できる。
また、非晶質半導体層上に無機絶縁膜を形成する2層構造によって保護膜8を構成することにより、電気的な絶縁性と、防湿性とを実現できるため、好ましい。
無機絶縁膜の膜厚に関しては、防湿性を考慮すると、20nm以上であることが好ましく、防湿性の高いシリコン窒化膜またはシリコン酸窒化膜であれば、10nm以上であることが好ましい。
透光性電極6,7が形成されている領域に関しては、金属電極または/およびTCO電極が形成されているため、これらが防湿性を確保するので、金属電極上またはTCO電極上の保護膜8の開口部8Aに関して防湿性を確保できる。
また、透光性電極6,7上の一部を覆うように、ギャップ領域Gと同様に保護膜8が形成されているため、保護膜8の下側の透光性電極6,7の表面は、保護膜8によって保護されており、表面の酸化および変色等を合わせて防止できる。その結果、透光性電極6,7の長期信頼性を確保できるため、好ましい。
このように、透光性電極6,7上およびギャップ領域G上に保護膜8が形成されていることが絶縁性と防湿性とを改善するために好ましい。透光性電極6,7上の保護膜と、ギャップ領域G上の保護膜とは、必ずしても連続膜である必要はないが、連続膜として形成することでプロセスの工数を削減でき、膜質も一定で均一になるため、より好ましい。
上述した防湿性の効果は、テクスチャが形成された半導体基板1の表面においても得られることが分かった。
[耐熱性]
上述したように、光電変換素子10をモジュール化する際に、導電性接着剤または絶縁性接着剤を用いて光電変換素子10と配線シート70とを接合する工程があり、180℃、20分程度の加熱プロセスが存在する。
上述したように、光電変換素子10をモジュール化する際に、導電性接着剤または絶縁性接着剤を用いて光電変換素子10と配線シート70とを接合する工程があり、180℃、20分程度の加熱プロセスが存在する。
この180℃、20分の熱履歴が入る場合、ギャップ領域G、およびウェハー周辺部の非晶質半導体層上に保護膜8が存在する場合と保護膜8が存在しない場合とについて、ギャップ領域G、およびウェハー周辺部における少数キャリアのライフタイムを調べた。
非晶質半導体層上に保護膜8が存在しない場合、通常、2400μs程度である少数キャリアのライフタイムが700μsまで低下した。
一方、非晶質半導体層上に保護膜8が存在する場合、少数キャリアのライフタイムは、2000μsの低下に留まった。
このように、ギャップ領域Gおよびウェハー周辺部においても、保護膜8が存在することによって、ウェハー全体の少数キャリアのライフタイムが低下するのを抑制できることが分かった。
また、無機絶縁膜(保護膜8)が透光性電極6,7上にも存在し、透光性電極6,7が無機絶縁膜の放熱を助けているため、耐熱性に関しては、より好ましい効果が得られている。
上述した耐熱性の効果は、テクスチャが形成された半導体基板1の表面においても得られることが分かった。
[保護膜の密着性]
テクスチャが形成された半導体基板1の表面上に保護膜8を形成した場合、保護膜8の密着性が向上する効果が確認された。保護膜8は、透光性電極6,7上に形成されている部分と、ギャップ領域Gに形成されている部分があり、下地の材料の選択と組み合わせによっては、剥がれが生じる可能性がある。しかし、テクスチャが形成されている面に保護膜8を形成すると、剥がれるような下地との組み合わせであっても密着性が大幅に改善する効果がみられた。簡単なピールテストにおいて、テクスチャが形成されていない平坦面では剥がれる場合でも、テクスチャが形成されている面に保護膜8を形成した場合には剥がれにくくなる効果がある。これらは、光電変換素子10の長期信頼性に貢献するものである。
テクスチャが形成された半導体基板1の表面上に保護膜8を形成した場合、保護膜8の密着性が向上する効果が確認された。保護膜8は、透光性電極6,7上に形成されている部分と、ギャップ領域Gに形成されている部分があり、下地の材料の選択と組み合わせによっては、剥がれが生じる可能性がある。しかし、テクスチャが形成されている面に保護膜8を形成すると、剥がれるような下地との組み合わせであっても密着性が大幅に改善する効果がみられた。簡単なピールテストにおいて、テクスチャが形成されていない平坦面では剥がれる場合でも、テクスチャが形成されている面に保護膜8を形成した場合には剥がれにくくなる効果がある。これらは、光電変換素子10の長期信頼性に貢献するものである。
[電極浮き]
テクスチャが形成された面にn型非晶質半導体層4およびp型非晶質半導体層5をパターニングした本実施形態の光電変換素子10と比べるため、テクスチャが形成されていない半導体基板にn型非晶質半導体層およびp型非晶質半導体層をパターニングした比較例の光電変換素子を作製した。この2つの光電変換素子について、150℃、170℃、190℃、210℃と温度を上げて、各々の温度で10分間ずつ大気中で加熱し、電極の浮き上がりを観察した。
テクスチャが形成された面にn型非晶質半導体層4およびp型非晶質半導体層5をパターニングした本実施形態の光電変換素子10と比べるため、テクスチャが形成されていない半導体基板にn型非晶質半導体層およびp型非晶質半導体層をパターニングした比較例の光電変換素子を作製した。この2つの光電変換素子について、150℃、170℃、190℃、210℃と温度を上げて、各々の温度で10分間ずつ大気中で加熱し、電極の浮き上がりを観察した。
この電極浮き上がりの観察では、透光性電極6,7にはITOを、導電性反射層9には銀を非晶質半導体層上に直接形成した光電変換素子を用いた。ここでは、コンタクト領域Zの幅における電極浮きについて説明する。
テクスチャが形成されていない平坦面にパターニングした比較例の光電変換素子では、190℃で加熱した際に、電極9のコンタクト領域Zにおいて浮き上がりが生じたが、テクスチャが形成されている半導体基板1を備えた本実施形態の光電変換素子10では、電極の浮き上がりは観測されなかった。いずれの光電変換素子でも非晶質半導体層の成膜条件は同じであるが、半導体基板1のテクスチャ表面では、(111)面や、それに近い面方位の表面が形成されて非晶質半導体層の膜質が変化しているために、結果が異なると考えられる。
半導体基板が(100)面では、最表面にシリコンのダングリングボンドが2本出ているのに対し、テクスチャが形成された(111)面では、ダングリングボンドが1本になる。このダングリングボンドの数の違いなどにより、半導体基板表面のパッシベーション性や、成膜された非晶質半導体層の膜質、例えば膜中の水素量、酸素量、窒素量なども変わるため、電極浮きの状態が変化するものと考えられる。
比較例の光電変換素子の構成でも電極浮きはそれほど問題はないと考えられる。しかし、本実施形態における光電変換素子10の構成によれば、高い温度で加熱した場合でも電極浮きを抑えられるため、歩留まり等を考慮すると、半導体基板にテクスチャを形成する構成の方がより好ましい。
この電極浮きは、上記理由により、テクスチャの傾斜角とも相関関係があることが分かった。テクスチャの傾斜角とは、図16に示すように、例えば(100)面の半導体基板である場合に、(100)面の表面と、テクスチャの傾斜面(111)面との間でなす角度θとなる。
角度θは、エッチング条件等により、理論値の54.7度から小さい方の角度にずれることがある。角度θが30度以上である場合に、電極浮きの歩留まりが向上することが分かった。角度θは好ましくは40度以上である。電極浮きが生じると、コンタクト抵抗の上昇を引き起こし、電極剥がれにつながって信頼性を低下させてしまう。本実施形態の光電変換素子10のように、半導体基板にテクスチャを形成した構成によれば、高い温度で加熱した場合でも電極浮きを抑えられるため、モジュール化工程におけるプロセスの自由度が増すため、より好ましい。
また、保護膜8上の導電性反射層9についても、テクスチャ面上に形成した場合に、電極浮きや電極剥がれについて、抑制効果が見られた。テクスチャ面上のギャップ領域Gにおいて、非晶質半導体層(パッシベーション膜3)、保護膜8、導電性反射層9の順に積層された構成とすることにより、電極浮きや電極剥がれを効果的に抑制できることが分かった。
[回り込みの影響]
図17は、n型非晶質半導体層4およびp型非晶質半導体層5をパターニングした場合に、シャドーマスクの下に半導体層やドーパントが回り込むことを説明するための図である。図17の(a)は、テクスチャが形成された半導体基板1に非晶質半導体層161をパターニングした場合の図であり、図17の(b)は、テクスチャが形成されていない平坦な半導体基板に非晶質半導体層161aをパターニングした場合の図である。
図17は、n型非晶質半導体層4およびp型非晶質半導体層5をパターニングした場合に、シャドーマスクの下に半導体層やドーパントが回り込むことを説明するための図である。図17の(a)は、テクスチャが形成された半導体基板1に非晶質半導体層161をパターニングした場合の図であり、図17の(b)は、テクスチャが形成されていない平坦な半導体基板に非晶質半導体層161aをパターニングした場合の図である。
半導体基板にテクスチャが形成されている場合およびテクスチャが形成されていない場合のいずれの場合でも、シャドーマスク160の下に、シャドーマスク160の端Zから面内方向内側にΔdだけ、非晶質半導体層161やドーパントが回り込むことが分かった。
図17の(b)に示す半導体基板1aが平坦面の場合、表面の平坦性が高く1nmの凹凸しかないため、シャドーマスク160aと半導体基板1aとの隙間を非常に狭くすることができる。このため、シャドーマスク160aと半導体基板1aとの間に原料ガスやドーパンドガスが流入しにくくなるため、回り込み幅Δdが大幅に抑制される。
一方、図17の(a)に示すテクスチャが形成された半導体基板1では、表面に凹凸が形成されているため、シャドーマスク160と半導体基板1の表面との隙間が平坦面に比べて大きくなる。特に、上述したように、半導体基板でアルカリ溶液を使用して異方性エッチングによりピラミッド状のテクスチャを形成した場合、ピラミッドの頂点付近は空隙部分が多く、原料ガスやドーパンドガスの回り込みを抑制しにくい形状になっている。この大きくなった隙間に、原料ガスやドーパントガスが流入するため、回り込み幅Δdが大きくなる。
図18の(a)は、半導体基板1に形成されたテクスチャを示す図であり、図18の(b)は、テクスチャが形成された半導体基板1とシャドーマスク170との間の空隙領域を説明するための図である。図18の(a)に示すように、テクスチャサイズが大きくなると、1つのピラミッドの大きさの差が拡大する。例えば、領域Bでは、テクスチャサイズが40μm程度の大きなピラミッドが存在するのに対して、領域Aでは、テクスチャサイズが15μm程度の小さなピラミッドが複数存在する。従って、領域Aと領域Bのピラミッドのテクスチャサイズの差は、25μmと大きい。
大きなテクスチャサイズの凹凸を形成すると、上記のように、テクスチャサイズの大きい差と、小さいテクスチャが複数個集まった領域の存在により、図18の(b)に模式的に示すように、シャドーマスク170と半導体基板の表面との間に大きい空隙領域171が生じる。この空隙領域171に原料ガスやドーパントガスが回り込むため、回り込み幅Δdが大きくなる。
図19は、シャドーマスク160の端から面内方向内側に、p型ドーパントであるボロンの回り込みが生じることを説明するための図である。図19の(a)は、TOF-SIMS(飛行時間型二次イオン質量分析法)により測定した表面のボロン濃度特性を示す。図19の(b)は、n型非晶質半導体層4およびp型非晶質半導体層5の配置関係を示す。半導体基板1上に真性(i型)の非晶質半導体層を全面に形成し、その後、n型非晶質半導体層4をシャドーマスクにより形成し、次にp型非晶質半導体層5を形成して、ボロン濃度特性を測定した。図19の(b)の矢印で示すように、p型非晶質半導体層5から、i型非晶質半導体層に向かってX軸方向のボロン濃度特性を測定した。図19の(c)は、図19の(b)に示すY軸方向におけるボロンの回り込み幅の大小を示す。
図19の(a)では、半導体基板1にテクスチャを形成した本実施形態の光電変換素子10と、半導体基板にテクスチャを形成していない比較例の光電変換素子の2つについて、シャドーマスク150の面内方向内側への距離と、ボロンの濃度との関係を示している。ただし、0~180μmまでの間は、p型非晶質半導体層5が形成されている領域である。半導体基板に形成するテクスチャのサイズは、1.5μmとした。
テクスチャサイズが大きくなると、空隙が大きい領域と、空隙が小さい領域とが面内に形成されるため、シャドーマスクを配置したときに、図19の(c)に示すように、シャドーマスクと平行なY軸方向において、ボロンの回り込み幅が場所によって異なることが分かった。このボロンの回り込み幅のばらつきは、光電変換素子の特性の安定性や歩留まりを考慮すると小さい方が好ましい。空隙の大きい場所では、図19の(c)のΔd1やΔd3のように回り込み幅は大きくなり、テクスチャサイズが比較的同じ領域では、Δd2のように回り込み幅は小さくなる。従って、できるだけΔd1やΔd3のようにボロンの回り込み幅が大きくなる領域を抑制する必要がある。
テクスチャサイズを小さくすると、図18の(b)に示すような大きい空隙領域の発生を抑制することができる。これにより、ボロンの回り込み幅ΔdをY軸方向に比較的均一で、小さくすることができる。
図20は、テクスチャサイズによって、ボロンの回り込み幅が異なることを説明するための図である。図20の(a)は、ボロンの濃度を分析した領域を示す。ただし、図20の(a)の上図は上面図であり、下図は側面図である。また、図20の(b)は、テクスチャサイズを35μmとした場合のボロンの濃度特性を示し、図20の(c)は、テクスチャサイズを3μmとした場合のボロンの濃度特性を示す。
ここでは、半導体基板の表面に、まずi型の真性非晶質半導体層を8nm成膜し、その上にシャドーマスクを用いて、p型非晶質半導体層5を形成した。そして、TOF-SIMSを用いて、最表面のボロン濃度の面内分布を測定した。テクスチャサイズが35μmの場合は、i層領域に約300μmの領域において、非常に高い濃度でボロンが回り込んでいる。これに対し、テクスチャサイズが3μmの場合は、約300μmの領域におけるボロン濃度がテクスチャサイズ35μmの場合のボロン濃度と比べて低くなっている。
[ドーパント種による回り込みの違い]
ドーパントガスの回り込みは、ドーパントガス種によって特性が異なることが分かった。p型非晶質半導体層5のドーパントガスとして、ボロンを含むドーパントガスを用いた場合、非常に特殊な回り込みが起こることが分かった。ここでは、ジボラン(B2H6)を用いた場合の結果について説明するが、ボロンを含む他のドーパントガスを用いてもよい。
ドーパントガスの回り込みは、ドーパントガス種によって特性が異なることが分かった。p型非晶質半導体層5のドーパントガスとして、ボロンを含むドーパントガスを用いた場合、非常に特殊な回り込みが起こることが分かった。ここでは、ジボラン(B2H6)を用いた場合の結果について説明するが、ボロンを含む他のドーパントガスを用いてもよい。
図19の(a)において、0~180μmまでの間は、p型非晶質半導体層5が形成されている領域である。半導体基板1にテクスチャが形成されている場合、図19の(a)に示すように、p型非晶質半導体層5が形成されている領域と形成されていない領域の境界付近(約180μmの領域)において、ボロン濃度がピークとなり、p型非晶質半導体層5が形成されている領域の約4倍程度となっている。この境界付近から、p型非晶質半導体層5が形成されていない領域に向かって、180μm~300μm程度までボロンの拡散領域が見られる。このボロンの拡散領域の幅が回り込み幅Δd(Δd=300μm-180μm=120μm)となる。ここでは、p型非晶質半導体層5が形成されている領域におけるボロン濃度よりもボロン濃度が高い領域を「ボロンの高濃度領域」と呼ぶ。
半導体基板にテクスチャが形成されていない平坦面においても、ボロンの濃度がピークとなる領域が存在するが、この領域のボロン濃度は、p型非晶質半導体層5が形成されている領域のボロン濃度の2倍以下程度となっている。このため、半導体基板1の凹凸面とボロンの高濃度領域におけるボロン濃度は相関関係があり、半導体基板1に形成されているテクスチャの凹凸が大きくなると、ボロン濃度が増大することが分かる。
このため、ボロンをドーパントとして用いたp型非晶質半導体層5を形成する場合、n型非晶質半導体層4は、ボロンの高濃度領域に重ならないように形成することが好ましい。これは、p型非晶質半導体層5の成膜に対して、n型非晶質半導体層4を後に形成した場合には、i型非晶質半導体層とn型非晶質半導体層4の界面にボロンの高濃度領域が形成され、この領域では、少数キャリアのライフタイムが低下する現象が観測されたため、好ましくない。例えば、図2の(a)に示すn型非晶質半導体層4の形成領域のうち、(L+2H)の幅の領域がボロンの高濃度領域から外れて形成されていればよい。また、図5では、2つのB点で挟まれた領域がボロンの高濃度領域から外れて形成されていればよく、図6の(a)では、2つのD点で挟まれた領域、図6の(b)では、2つのF点で挟まれた領域がボロンの高濃度領域から外れて形成されていればよい。
また、同様の理由により、透光性電極6もボロンの高濃度領域から外れて形成されていればよい。図2の(a)の(L+2H)の幅の領域をボロンの高濃度領域から外れて形成することが好ましい。
n型非晶質半導体層4のドーパントとしては、リンを含むドーパントガスを用いて成膜を行った。本実施形態では、リンを含むドーパントガスとして、ホスフィン(PH2)を用いた。リンを含むドーパントガスを用いた場合、ボロンのような特殊な回り込みを引き起こすことはなかった。ボロンでは、回り込み幅Δdは120μm程度となったが、リンの回り込み幅は、同条件のテクスチャサイズ、シャドーマスクを用いても、20~30μm程度であった。このように、ドーパント種による回り込み量は異なることが分かった。
シャドーマスクを用いてp型非晶質半導体層5またはn型非晶質半導体層4をパターニングする場合、回り込み幅の小さいドーパントを含む非晶質半導体層を先に形成する方が好ましい。パッシベーション膜3とp型非晶質半導体層5またはn型非晶質半導体層4との界面は特に重要であり、ここに、異なる導電層のドーパントが入ることは好ましくない。パッシベーション膜3を形成した後に、回り込み幅の大きいドーパントを含む非晶質半導体層を先に形成すると、後から形成する回り込み幅の小さい非晶質半導体層のパッシベーション膜上の領域に回り込み幅の大きいドーパントが拡散し、特性が低下する可能性が高い。
すなわち、上記のボロンとリンの場合であれば、先に回り込み幅の小さいリンを含むn型非晶質半導体層4を形成し、その後、回り込み幅の大きいボロンを含むp型非晶質半導体層5を形成することが好ましい。
本実施の形態による光電変換素子10によれば、電極6,7を透光性の電極とすることにより、受光面からだけでなく裏面からも光を入射させることが可能となるため、発電効率が向上する。また、ギャップ領域G上に導電性反射層9を備えることにより、受光面からギャップ領域Gに入射した光が導電性反射層9で反射して半導体基板1に戻るため、半導体基板1で吸収される光の割合が増大し、発電効率が向上する。
[実施の形態2]
図21は、本発明の実施の形態2による光電変換素子の構成を示す断面図である。図21を参照して、実施の形態2による光電変換素子200は、透光性電極6、7が保護膜208および導電性反射層209によって覆われている。その他の構成は、光電変換素子10と同じである。
図21は、本発明の実施の形態2による光電変換素子の構成を示す断面図である。図21を参照して、実施の形態2による光電変換素子200は、透光性電極6、7が保護膜208および導電性反射層209によって覆われている。その他の構成は、光電変換素子10と同じである。
図1に示す構成と比べると、実施の形態2による光電変換素子の保護膜208は、透光性電極6、7を覆っている面積が広い。ただし、透光性電極6、7は、保護膜208によって完全に覆われてはおらず、保護膜208には開口部208Aが存在する。この保護膜208の開口部208Aを覆うように導電性反射層209が設けられている。すなわち、透光性電極6、7は、保護膜208の開口部208Aにおいて、導電性反射層209と電気的に接続されており、この電気的に接続されているコンタクト領域を通してキャリアを取り出すことができる。
このように、透光性電極6、7を保護膜208および導電性反射層209で覆うことにより、透光性電極6、7を構造的、電気的に保護することができるため、信頼性を向上させることができる。さらに、導電性反射層209a、209bの上に保護膜を形成すれば、導電性反射層209a、209bの電気的絶縁性を高めることができるため、より好ましい。
本実施の形態による光電変換素子200の製造方法について説明する。本実施の形態による光電変換素子200の製造方法のうち、実施の形態1による光電変換素子10の製造方法(図7~図11参照)と異なるのは、図10の工程(k)の後の製造工程である。すなわち、図7の工程(a)~図10の工程(k)は、実施の形態1による光電変換素子10の製造工程と同じである。従って、以下では、図10の工程(k)の後の製造工程について説明する。
図10の工程(k)の後、シャドーマスク80を透光性電極6,7上に配置する(図22の工程(l2)参照)。シャドーマスク80は、材質および厚さがシャドーマスク60と同じであるが、幅がシャドーマスク60よりも狭い。
そして、保護膜208をパッシベーション膜3、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7上に形成する(図22の工程(m2)参照)。
絶縁性の確保を考えると、保護膜208を構成する無機絶縁膜の厚さは、20nm以上が好ましく、40nm以上がより好ましい。1μm以上の厚膜になると、電極上の無機絶縁膜の内部応力により、無機絶縁膜の剥がれが生じることもあるため、膜厚は1μm未満であることが好ましい。
続いて、開口部が保護膜208の開口部208A上に位置するように、シャドーマスク90を配置する(図22の工程(n2)参照)。シャドーマスク90は、材質および厚さがシャドーマスク70と同じであるが、幅がシャドーマスク70よりも狭い。
そして、導電性反射層209をギャップ領域G上に形成する(図23の工程(o2)参照)。ここでは、透光性電極6と接触した導電性反射層209aと、透光性電極7と接触した導電性反射層209bを形成する。導電性反射層209aは、透光性電極6と電気的に接続されているが、導電性反射層209bおよび透光性電極7とは電気的に絶縁されている。また、導電性反射層209bは、透光性電極7と電気的に接続されているが、導電性反射層209aおよび透光性電極6とは電気的に絶縁されている。導電性反射層209a、209bは、幅が狭いと直列抵抗が高くなるため、幅は20μm以上が必要であり、より好ましくは40μm以上である。
実施の形態2におけるその他の説明は、実施の形態1における説明と同じである。
[実施の形態3]
図24は、本発明の実施の形態3による光電変換素子の構成を示す断面図である。図24を参照して、実施の形態3による光電変換素子300は、図1に示す光電変換素子10の反射防止膜2を反射防止膜301に代え、パッシベーション膜3をパッシベーション膜302に代えたものであり、その他の構成は、光電変換素子10と同じである。
図24は、本発明の実施の形態3による光電変換素子の構成を示す断面図である。図24を参照して、実施の形態3による光電変換素子300は、図1に示す光電変換素子10の反射防止膜2を反射防止膜301に代え、パッシベーション膜3をパッシベーション膜302に代えたものであり、その他の構成は、光電変換素子10と同じである。
反射防止膜301は、半導体基板1の受光面に接して配置される。
反射防止膜301は、i型非晶質シリコン/n型非晶質シリコン/シリコン窒化膜の3層構造からなる。この場合、i型非晶質シリコンの膜厚は、例えば5nmであり、n型非晶質シリコンの膜厚は、例えば8nmであり、シリコン窒化膜の膜厚は、例えば60nmである。
パッシベーション膜302は、半導体基板1と、n型非晶質半導体層4およびp型非晶質半導体層5との間に、半導体基板1、n型非晶質半導体層4、p型非晶質半導体層5、および保護膜8に接して配置される。
パッシベーション膜302は、i型非晶質半導体層からなる。i型非晶質半導体層は、実質的に真性で水素を含有する非晶質半導体層である。i型非晶質半導体層は、例えばi型非晶質シリコン、i型非晶質シリコンゲルマニウム、i型非晶質ゲルマニウム、i型非晶質シリコンカーバイド、i型非晶質シリコンカーバイド、i型非晶質シリコンナイトライド、i型非晶質シリコンオキシナイトライド、i型非晶質シリコンオキサイド、i型非晶質シリコンカーボンオキサイド等からなる。
パッシベーション膜302の膜厚は、例えば1nm~15nmであり、好ましくは3nm~12nmである。
このように、パッシベーション膜302をi型非晶質シリコンオキシナイトライドやi型非晶質シリコンナイトライドで形成することにより、パッシベーション膜302上に形成されるp型非晶質半導体層5に含まれるボロン等のドーパントが半導体基板1に拡散するのを抑制することができる。
パッシベーション膜302を構成するi型非晶質半導体層は、半導体基板1とn型非晶質半導体層4との界面、および半導体基板1とp型非晶質半導体層5との界面における欠陥を低減する。
光電変換素子300は、図7~図11に示す製造工程のうち、反射防止膜2を形成する工程(図8の(d))を反射防止膜301を形成する工程に代え、パッシベーション膜3を形成する工程(図7の(c))を、パッシベーション膜302を形成する工程に代えた製造工程に従って製造される。
反射防止膜301は、i型非晶質シリコン、n型非晶質シリコン、およびシリコン窒化膜をプラズマCVD法によって半導体基板1の受光面上に順次堆積することによって形成する。より具体的には、基板温度:130~180℃、水素ガス流量:0~100sccm、シランガス流量:40sccm、圧力:40~120Pa、RFパワー密度:5~15mW/cm2の条件下でプラズマCVD法によってi型非晶質シリコンを堆積する。
また、n型非晶質シリコンは、上記条件において、PH3ガスをさらに流してプラズマCVD法によって形成され、シリコン窒化膜は、上記条件において、NH3ガスをさらに流してプラズマCVD法によって形成される。
反射防止膜301を形成した後に、パッシベーション膜302を半導体基板1の裏面に形成する。より具体的には、反射防止膜301のi型非晶質シリコンと同じ条件を用いて、プラズマCVD法によってi型非晶質シリコンを半導体基板1の裏面に堆積することによって、パッシベーション膜302を形成する。
そして、パッシベーション膜302を形成した後、図8の工程(e)~図11の工程(o)を順次実行することによって、光電変換素子300が完成する。
なお、図11の工程(m)では、4nmのi型非晶質シリコン、8nmのn型非晶質シリコン、60nmのシリコン窒化膜(SiN)からなる3層構造の保護膜8を形成した。
上述したように、実施の形態3では、パッシベーション膜302であるi型非晶質シリコンを半導体基板1の全面に1回の成膜で形成している。このため、ほぼ均一な膜厚で半導体基板1の表面を覆って半導体基板1をパッシベーションすることができる。本実施形態では、膜厚を9nmとした。
そして、均一なパッシベーション膜302の上に、膜厚減少領域を有するn型非晶質半導体層4およびp型非晶質半導体層5をシャドーマスクを用いて、100μm離間して形成した。従って、パッシベーション性および低抵抗化を両立することができる。
また、上述したように、回り込み幅の小さいリンを含むn型非晶質半導体層4を先に形成し、その後、回り込み幅の大きいボロンを含むp型非晶質半導体層5を形成した。
シリコン窒化膜は、i型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、NH3ガスを追加で流すことにより、プラズマCVD法によって形成される。また、n型非晶質シリコンは、i型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、PH3ガスを追加で流すことにより、プラズマCVD法によって形成される。従って、反射防止膜301を構成するi型非晶質シリコン/n型非晶質シリコン/シリコン窒化膜の3層構造を真空雰囲気中で連続して成膜することができる。
また、反射防止膜301を形成した後、プラズマ装置内のマニピュレータで半導体基板1を反転し、半導体基板1の裏面にi型非晶質シリコンをプラズマCVD法によって堆積し、パッシベーション膜302を形成する。
さらに、シャドーマスクを適切な位置にアライメントし、その後、n型非晶質半導体層4、p型非晶質半導体層5および透光性電極6,7の導電層を実施の形態1において説明した条件で成膜することにより、大気に暴露することなく真空雰囲気中で光電変換素子300の受光面および裏面の構造を作製することができ、光電変換素子300を製造できる。
実施の形態3においては、上述したように、i型非晶質シリコン/n型非晶質シリコン/シリコン窒化膜の3層構造を連続して成膜して反射防止膜301を形成し、その後、半導体基板1を反転して裏面のパッシベーション膜302を形成し、シャドーマスク(本実施の形態ではメタルマスク)を用いてn型非晶質半導体層4およびp型非晶質半導体層5を成膜することが好ましい。特に、裏面のi型非晶質シリコン(パッシベーション膜302)を成膜する前に、受光面において、非晶質シリコン層上にシリコン窒化膜を形成しておくと、裏面にi型非晶質シリコン(パッシベーション膜302)を成膜する際の熱履歴により、受光面のパッシベーション性が低下することがあるが、シリコン窒化膜がこのパッシベーション性の低下を抑制するため、好ましい。
また、上述したように、保護膜8は、3層構造からなるが、3層構造からなる保護膜8を形成する場合にも、透光性電極6,7上およびギャップ領域G上に保護膜8が形成されることが絶縁性および防湿性を改善するため、好ましい。透光性電極6,7上の保護膜と、ギャップ領域G上の保護膜とは、必ずしも連続していなくてもよいが、連続して形成することにより、プロセス工数を削減でき、膜質も均一になるため、より好ましい。
更に、光電変換素子300においては、耐熱性および電極浮き抑制効果に関して、実施の形態1における効果と同様の効果が得られることが分かった。
また、光電変換素子300では、テクスチャサイズを30μm未満にすることによる回り込み幅の抑制、それに伴う逆方向飽和電流の抑制も同様の効果が得られることが分かった。また、本実施の形態では、パッシベーション膜が異なるだけなので、実施の形態1に記載する導電層や、絶縁膜に関する効果として、同様の効果が得られる。
光電変換素子10のパッシベーション膜3は、熱酸化膜からなるので、実施の形態1においては、受光面および裏面の非晶質シリコンを全て真空雰囲気中で成膜することは困難である。
しかし、本実施の形態では、図25に示すようなクラスター型のCVD装置で光電変換素子300の作製を行った。図25に示す全てのチャンバー222~228および搬送室220は真空であり、作製する光電変換素子は、大気暴露されることなく、搬送室220のアーム220aを用いて各チャンバー間を移動可能である。以下で、光電変換素子300の作製手順について説明する。
RCA洗浄が終わった両面にテクスチャが形成された半導体基板1をロードロック部221にセットし、チャンバー内を真空とした。
その後、半導体基板1を搬送室220経由でi層形成チャンバー225に送り、半導体基板1の受光面側にi型非晶質半導体層を形成する。その後、半導体基板1をn層形成チャンバー222に送り、i型非晶質半導体層に接してn型非晶質半導体層を形成する。その後、半導体基板1をSiN形成チャンバー226に送り、n型非晶質半導体層に接してシリコン窒化膜を成膜する。これにより、大気暴露なく、半導体基板1の受光面に反射防止膜301が形成される。
次に、半導体基板1を真空アライメント&ウエハー反転チャンバー224に送り、半導体基板1を反転する。そして、半導体基板1をi層形成チャンバー225に送り、半導体基板1の裏面のテクスチャ表面の全面にi型非晶質半導体層を形成する。
次に、半導体基板1を真空アライメント&ウエハー反転チャンバー224に送り、n型非晶質半導体層成膜用のシャドーマスク(メタルマスク)を半導体基板1の所定の位置にアライメントし、その後、n層形成チャンバー222に移送し、n型非晶質半導体層4をi層非晶質半導体層上に成膜する。
続いて、真空アライメント&ウエハー反転チャンバー224において、p型非晶質半導体層成膜用のシャドーマスク(メタルマスク)を所定の位置(p型非晶質半導体層を形成するための位置)に設置し直し、p層形成チャンバー223にて、p型非晶質半導体層5を成膜する。
次に、真空アライメント&ウエハー反転チャンバー224において、p型非晶質半導体層成膜用のシャドーマスク(メタルマスク)を電極形成用のシャドーマスク(メタルマスク)に置き換え、半導体基板1上の所定の位置にアライメントする。その後、電極形成チャンバー227にて、n型非晶質半導体層4、およびp型非晶質半導体層5の上に、1回の成膜で透光性電極6,7を形成する。
その後、真空アライメント&ウエハー反転チャンバー224において、電極形成用のシャドーマスクを取り除いて電極保護膜SiN用シャドーマスクに置き換え、所定の位置にアライメントする。そして、SiN形成チャンバー226において、保護膜8を形成する。
続いて、真空アライメント&ウエハー反転チャンバー224において、電極保護膜SiN用シャドーマスクを取り除いて反射層用シャドーマスクに置き換え、所定の位置にアライメントする。最後に、反射層形成チャンバー228において、導電性反射層9を形成することで、大気暴露することなく、バイフェイシャル(両面受光)で裏面接合型の太陽電池を作製することができる。このようなプロセスを行うことにより、非常に短いプロセス時間にて、バイフェイシャル(両面受光)で裏面接合型の太陽電池を作製することができる。
また、i型(真性)、p型、n型非晶質半導体層は、大気暴露すると酸化されやすく、酸化すると、直列抵抗成分が増大することがある。しかしながら、上記のプロセスを経て作製することにより、界面等の酸化を抑制することができ、低抵抗の太陽電池を作製することができるので好ましい。
上述したプロセスでは、受光面の非晶質半導体層の成膜、裏面の非晶質半導体層の成膜、裏面の電極の成膜、裏面の保護膜の成膜の全てを大気暴露無しで行ったが、受光面側の成膜を行った後、もしくは裏面の電極の形成前や、裏面の保護膜の形成前に、別の装置でプロセスを行うために大気暴露を行ってもよい。好ましくは、裏面の非晶質半導体層の成膜(真性非晶質半導体層の成膜、n型非晶質半導体層の成膜、p型非晶質半導体層の成膜)は、大気暴露無しで、真空中でシャドーマスクのアライメントを行うことで、界面の酸化を抑制でき、低抵抗な太陽電池を作製することができるため好ましい。
上述した観点からすれば、実施の形態3は、実施の形態1よりも好ましい。受光面および裏面の非晶質シリコンの全てを真空雰囲気中で成膜することにより、生産上のばらつきを抑制し、歩留まりを向上できるため、好ましい。
上記では、クラスター型のPECVD装置での作製プロセスを説明したが、ライン状に一列に連なった形のインライン型でプロセス装置が並ぶような配置でも問題はない。
更に、大気暴露することなく、透光性電極6,7、保護膜8および導電性反射層9を形成することは、より好ましく、電極表面の酸化防止、および保護膜8との密着性向上等の効果を得ることができる。
実施の形態3におけるその他の説明は、実施の形態1における説明と同じである。
さらに、上記においては、非晶質半導体層は、プラズマCVD法によって形成されると説明したが、プラズマCVD法に限定されることはなく、CatCVD(触媒CVD)法等の他の方法で形成してもよい。CatCVD法を用いる場合、成膜条件は、例えば、基板温度:100~300℃、圧力:10~500Pa、触媒媒体の温度(熱触媒体としてタングステンを用いた場合):1500~2000℃、RFパワー密度:0.01~1W/cm2である。これにより、品質が高い非晶質半導体層を比較的低温、かつ短時間で形成することができる。
[実施の形態4]
図26は、本発明の実施の形態4による光電変換素子の構成を示す断面図である。図26を参照して、実施の形態4による光電変換素子400は、上述した光電変換素子10、200、300が備えていた保護膜8を備えていない。その他の構成は、光電変換素子10と同じである。
図26は、本発明の実施の形態4による光電変換素子の構成を示す断面図である。図26を参照して、実施の形態4による光電変換素子400は、上述した光電変換素子10、200、300が備えていた保護膜8を備えていない。その他の構成は、光電変換素子10と同じである。
導電性反射層9aは、パッシベーション膜3、n型非晶質半導体層4、および透光性電極6の一部に接して配置される。導電性反射層9aは、p型非晶質半導体層5および透光性電極7とは接していない。
導電性反射層9bは、パッシベーション膜3、p型非晶質半導体層5、および透光性電極7の一部に接して配置される。導電性反射層9bは、n型非晶質半導体層4および透光性電極6とは接していない。
本実施の形態による光電変換素子400の製造方法について説明する。本実施の形態による光電変換素子400の製造方法のうち、実施の形態1による光電変換素子10の製造方法(図7~図11参照)と異なるのは、図10の工程(k)の後の製造工程である。すなわち、図7の工程(a)~図10の工程(k)は、実施の形態1による光電変換素子10の製造工程と同じである。従って、以下では、図10の工程(k)の後の製造工程について説明する。
図10の工程(k)の後、シャドーマスク100を配置する(図27の工程(l3)参照)。シャドーマスク100は、材質および厚さがシャドーマスク30と同じである。
そして、導電性反射層9をギャップ領域G上に形成する(図27の工程(m3)参照)。ここでは、透光性電極6と接触した導電性反射層9aと、透光性電極7と接触した導電性反射層9bを形成する。導電性反射層9aは、透光性電極6と電気的に接続されているが、導電性反射層9bおよび透光性電極7とは電気的に絶縁されている。また、導電性反射層9bは、透光性電極7と電気的に接続されているが、導電性反射層9aおよび透光性電極6とは電気的に絶縁されている。導電性反射層9a、9bは、幅が狭いと直列抵抗が高くなるため、幅は20μm以上が必要であり、より好ましくは40μm以上である。
実施の形態4におけるその他の説明は、実施の形態1における説明と同じである。
[実施の形態5]
図28は、実施の形態5による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図28を参照して、光電変換モジュール1000は、複数の光電変換素子1001と、カバー1002と、出力端子1003,1004とを備える。
図28は、実施の形態5による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図28を参照して、光電変換モジュール1000は、複数の光電変換素子1001と、カバー1002と、出力端子1003,1004とを備える。
複数の光電変換素子1001は、アレイ状に配置され、直列に接続される。なお、複数の光電変換素子1001は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
そして、複数の光電変換素子1001の各々は、光電変換素子10,200、300、400のいずれかからなる。
カバー1002は、耐候性のカバーからなり、複数の光電変換素子1001を覆う。カバー1002は、例えば、光電変換素子1001の受光面側に設けられた透明基材(例えば、ガラス等)と、光電変換素子1001の受光面側と反対の裏面側に設けられた裏面基材(たとえば、ガラス、樹脂シート等)と、透明基材と裏面基材との間の隙間を埋める封止材(例えば、EVA等)とを含む。
出力端子1003は、直列に接続された複数の光電変換素子1001の一方端に配置される光電変換素子1001に接続される。
出力端子1004は、直列に接続された複数の光電変換素子1001の他方端に配置される光電変換素子1001に接続される。
上述したように、光電変換素子10,200、300、400は、絶縁性、防湿性および耐熱性に優れる。
従って、光電変換モジュール1000の絶縁性、防湿性および耐熱性を向上できる。
なお、光電変換モジュール1000に含まれる光電変換素子1001の数は、2以上の任意の整数である。
また、実施の形態5による光電変換モジュールは、図28に示す構成に限らず、光電変換素子10,200、300、400のいずれかを用いる限り、どのような構成であってもよい。
[実施の形態6]
図29は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
図29は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
図29を参照して、太陽光発電システム1100は、光電変換モジュールアレイ1101と、接続箱1102と、パワーコンディショナー1103と、分電盤1104と、電力メーター1105とを備える。
接続箱1102は、光電変換モジュールアレイ1101に接続される。パワーコンディショナー1103は、接続箱1102に接続される。分電盤1104は、パワーコンディショナー1103および電気機器1110に接続される。電力メーター1105は、分電盤1104および系統連系に接続される。
光電変換モジュールアレイ1101は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱1102に供給する。
接続箱1102は、光電変換モジュールアレイ1101が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー1103へ供給する。
パワーコンディショナー1103は、接続箱1102から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤1104に供給する。
分電盤1104は、パワーコンディショナー1103から受けた交流電力および/または電力メーター1105を介して受けた商用電力を電気機器1110へ供給する。また、分電盤1104は、パワーコンディショナー1103から受けた交流電力が電気機器1110の消費電力よりも多いとき、余った交流電力を電力メーター1105を介して系統連系へ供給する。
電力メーター1105は、系統連系から分電盤1104へ向かう方向の電力を計測するとともに、分電盤1104から系統連系へ向かう方向の電力を計測する。
図30は、図29に示す光電変換モジュールアレイ1101の構成を示す概略図である。
図30を参照して、光電変換モジュールアレイ1101は、複数の光電変換モジュール1120と、出力端子1121,1122とを含む。
複数の光電変換モジュール1120は、アレイ状に配列され、直列に接続される。なお、複数の光電変換モジュール1120は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。そして、複数の光電変換モジュール1120の各々は、図28に示す光電変換モジュール1000からなる。
出力端子1121は、直列に接続された複数の光電変換モジュール1120の一方端に位置する光電変換モジュール1120に接続される。
出力端子1122は、直列に接続された複数の光電変換モジュール1120の他方端に位置する光電変換モジュール1120に接続される。
なお、光電変換モジュールアレイ1101に含まれる光電変換モジュール1120数は、2以上の任意の整数である。
太陽光発電システム1100における動作を説明する。光電変換モジュールアレイ1101は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱1102を介してパワーコンディショナー1103へ供給する。
パワーコンディショナー1103は、光電変換モジュールアレイ1101から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤1104へ供給する。
分電盤1104は、パワーコンディショナー1103から受けた交流電力が電気機器1110の消費電力以上であるとき、パワーコンディショナー1103から受けた交流電力を電気機器1110に供給する。そして、分電盤1104は、余った交流電力を電力メーター1105を介して系統連系へ供給する。
また、分電盤1104は、パワーコンディショナー1103から受けた交流電力が電気機器1110の消費電力よりも少ないとき、系統連系から受けた交流電力およびパワーコンディショナー1103から受けた交流電力を電気機器1110へ供給する。
太陽光発電システム1100は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子10,200、300、400のいずれかを備えている。
従って、太陽光発電システム1100の絶縁性、防湿性および耐熱性を改善できる。
図31は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
この実施の形態による光電変換素子を備える太陽光発電システムは、図31に示す太陽光発電システム1100Aであってもよい。
図31を参照して、太陽光発電システム1100Aは、図29に示す太陽光発電システム1100に蓄電池1106を追加したものである、その他は、太陽光発電システム1100と同じである。
蓄電池1106は、パワーコンディショナー1103に接続される。
太陽光発電システム1100Aにおいては、パワーコンディショナー1103は、接続箱1102から受けた直流電力の一部または全部を適切に変換して蓄電池1106に蓄電する。
パワーコンディショナー1103は、その他、太陽光発電システム1100における動作と同じ動作を行う。
蓄電池1106は、パワーコンディショナー1103から受けた直流電力を蓄電する。また、蓄電池1106は、光電変換モジュールアレイ1101の発電量および/または電気機器1110の電力消費量の状況に応じて、蓄電した電力を、適宜、パワーコンディショナー1103へ供給する。
このように、太陽光発電システム1100Aは、蓄電池1106を備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池1106に蓄電された電力を電気機器1110に供給することができる。
なお、蓄電池1106は、パワーコンディショナー1103に内蔵されていてもよい。
また、実施の形態6による太陽光発電システムは、図29,30に示す構成または図30,31に示す構成に限らず、光電変換素子10,200、300、400いずれかを用いる限り、どのような構成であってもよい。
[実施の形態7]
図32は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
図32は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
図32を参照して、太陽光発電システム1200は、サブシステム1201~120n(nは2以上の整数)と、パワーコンディショナー1211~121nと、変圧器1221とを備える。太陽光発電システム1200は、図29,31に示す太陽光発電システム1100,1100Aよりも規模が大きい太陽光発電システムである。
パワーコンディショナー1211~121nは、それぞれ、サブシステム1201~120nに接続される。
変圧器1221は、パワーコンディショナー1211~121nおよび系統連系に接続される。
サブシステム1201~120nの各々は、モジュールシステム1231~123j(jは2以上の整数)からなる。
モジュールシステム1231~123jの各々は、光電変換モジュールアレイ1301~130i(iは2以上の整数)と、接続箱1311~131iと、集電箱1321とを含む。
光電変換モジュールアレイ1301~130iの各々は、図30に示す光電変換モジュールアレイ1101と同じ構成からなる。
接続箱1311~131iは、それぞれ、光電変換モジュールアレイ1301~130iに接続される。
集電箱1321は、接続箱1311~131iに接続される。また、サブシステム1201のj個の集電箱1321は、パワーコンディショナー1211に接続される。サブシステム1202のj個の集電箱1321は、パワーコンディショナー1212に接続される。以下、同様にして、サブシステム120nのj個の集電箱1321は、パワーコンディショナー121nに接続される。
モジュールシステム1231のi個の光電変換モジュールアレイ1301~130iは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱1311~131iを介して集電箱1321へ供給する。モジュールシステム1232のi個の光電変換モジュールアレイ1301~130iは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱1311~131iを介して集電箱1321へ供給する。以下、同様にして、モジュールシステム123jのi個の光電変換モジュールアレイ1301~130iは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱1311~131iを介して集電箱1321へ供給する。
そして、サブシステム1201のj個の集電箱1321は、直流電力をパワーコンディショナー1211へ供給する。
サブシステム1202のj個の集電箱1321は、同様にして直流電力をパワーコンディショナー1212へ供給する。
以下、同様にして、サブシステム120nのj個の集電箱1321は、直流電力をパワーコンディショナー121nへ供給する。
パワーコンディショナー1211~121nは、それぞれ、サブシステム1201~120nから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器1221へ供給する。
変圧器1221は、パワーコンディショナー1211~121nから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連系へ供給する。
太陽光発電システム1200は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子10、200、300、400のいずれかを備えている。
従って、太陽光発電システム1200の絶縁性、防湿性および耐熱性を改善できる。
図33は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
この実施の形態による光電変換素子を備える太陽光発電システムは、図33に示す太陽光発電システム1200Aであってもよい。
図33を参照して、太陽光発電システム1200Aは、図32に示す太陽光発電システム1200に蓄電池1241~124nを追加したものであり、その他は、太陽光発電システム1200と同じである。
蓄電池1241~124nは、それぞれ、パワーコンディショナー1211~121nに接続される。
太陽光発電システム1200Aにおいては、パワーコンディショナー1211~121nは、それぞれ、サブシステム1201~120nから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器1221へ供給する。また、パワーコンディショナー1211~121nは、それぞれ、サブシステム1201~120nから受けた直流電力を適切に変換し、その変換した直流電力をそれぞれ蓄電池1241~124nへ蓄電する。
蓄電池1241~124nは、サブシステム1201~120nからの直流電力量に応じて、蓄電した電力をそれぞれパワーコンディショナー1211~121nへ供給する。
このように、太陽光発電システム1200Aは、蓄電池1241~124nを備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池1241~124nに蓄電された電力を変圧器1221に供給することができる。
なお、蓄電池1241~124nは、それぞれ、パワーコンディショナー1211~121nに内蔵されていてもよい。
また、実施の形態7による太陽光発電システムは、図32,33に示す構成に限らず、光電変換素子10、200、300、400のいずれかを用いる限り、どのような構成であってもよい。
更に、実施の形態7においては、太陽光発電システム1200,1200Aに含まれる全ての光電変換素子が実施の形態1~実施の形態4による光電変換素子10、200、300、400である必要はない。
例えば、あるサブシステム(サブシステム1201~120nのいずれか)に含まれる光電変換素子の全てが実施の形態1~実施の形態4による光電変換素子10、200、300、400のいずれかであり、別のサブシステム(サブシステム1201~120nのいずれか)に含まれる光電変換素子の一部または全部が光電変換素子10、200、300、400以外の光電変換素子である場合も有り得るものとする。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
上述した各実施の形態では、半導体基板1の両面にテクスチャ構造が形成された構成について説明したが、受光面にはテクスチャ構造を設けない構成とすることもできるし、裏面にテクスチャ構造を設けない構成とすることもできる。また、受光面および裏面の両面にテクスチャ構造を設けない構成とすることもできる。
また、半導体基板1の裏面に接してパッシベーション膜3(またはパッシベーション膜202)を配置した構成として説明したが、パッシベーション膜3(またはパッシベーション膜202)を配置しない構成とすることもできる。
透光性電極6および透光性電極7のうち、いずれか一方の電極を透光性の電極としてもよい。ただし、裏面からの入射光を増やすためには、透光性電極6および透光性電極7の両方が透光性であることが好ましい。
導電性反射層9は、透光性電極6または透光性電極7と接触した電極として用いているが、透光性電極6または7と接触していない単なる反射層としてもよい。導電性反射層9を単なる反射層とする場合には、この反射層を絶縁層とすることができる。この場合、透光性電極6が図14に示す配線材71のフィンガー部712に接続され、透光性電極7が配線材72のフィンガー部722に接続されるように光電変換素子10を領域REG1上に配置し、透光性電極6が配線材72のフィンガー部723に接続され、透光性電極7が配線材73のフィンガー部732に接続されるように光電変換素子10を領域REG2上に配置する。以下、同様にして光電変換素子10を配線材73~87上に配置する。この場合、配線材71~87は、ITO、ZnOおよびIWO等の透明の導電性材料により構成することが好ましい。これにより、裏面からも光を入射させることができる。なお、導電性反射層9を導電層ではなく絶縁層とした場合、隣接する透光性電極6,7間の絶縁性が向上し、隣接する透光性電極6,7間の短絡をさらに抑制することができる。
従って、この発明の実施の形態による光電変換素子は、半導体基板と、半導体基板上に形成され、第1の導電型を有する第1の非晶質半導体層と、半導体基板の面内方向において第1の非晶質半導体層に隣接して形成され、第1の導電型と反対の第2の導電型を有する第2の非晶質半導体層と、第1の非晶質半導体層上に形成された第1の電極と、第1の電極との間でギャップ領域を隔てて第2の非晶質半導体層上に形成された第2の電極と、ギャップ領域上に形成された反射層と、を備え、第1の電極および第2の電極の少なくとも一方は、光を透過する透光性電極とすれば、両面で受光が可能であり、発電効率を高めた光電変換素子とすることが可能となる。
この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに適用される。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成され、第1の導電型を有する第1の非晶質半導体層と、
前記半導体基板の面内方向において前記第1の非晶質半導体層に隣接して形成され、前記第1の導電型と反対の第2の導電型を有する第2の非晶質半導体層と、
前記第1の非晶質半導体層上に形成された第1の電極と、
前記第1の電極との間でギャップ領域を隔てて前記第2の非晶質半導体層上に形成された第2の電極と、
少なくとも前記ギャップ領域上に形成された反射層と、
を備え、
前記第1の電極および前記第2の電極の少なくとも一方は、光を透過する透光性電極である、光電変換素子。 - 前記反射層は導電性を有し、前記第1の電極または前記第2の電極と接触している、請求項1に記載の光電変換素子。
- 前記半導体基板の少なくとも一方の面にテクスチャが形成されており、
前記半導体基板の前記テクスチャが形成されている面に前記第1の非晶質半導体層および前記第2の非晶質半導体層が形成されている、請求項1または請求項2に記載の光電変換素子。 - 前記反射層は、前記第1の電極の一部および前記第2の電極の一部の上にも形成されており、
前記第1の電極の一部および前記第2の電極の一部と、前記反射層との間に形成された保護膜をさらに備える、請求項1から請求項3のいずれか一項に記載の光電変換素子。 - 前記第1の電極および前記第2の電極の各々が前記保護膜および前記反射層によって覆われている、請求項4に記載の光電変換素子。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019117860A (ja) * | 2017-12-27 | 2019-07-18 | シャープ株式会社 | 両面受光型太陽電池モジュール |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010258043A (ja) * | 2009-04-21 | 2010-11-11 | Sanyo Electric Co Ltd | 太陽電池 |
JP2014053331A (ja) * | 2010-12-29 | 2014-03-20 | Sanyo Electric Co Ltd | 太陽電池 |
JP2014072343A (ja) * | 2012-09-28 | 2014-04-21 | Panasonic Corp | 光起電力装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7259321B2 (en) * | 2002-01-07 | 2007-08-21 | Bp Corporation North America Inc. | Method of manufacturing thin film photovoltaic modules |
US8058549B2 (en) * | 2007-10-19 | 2011-11-15 | Qualcomm Mems Technologies, Inc. | Photovoltaic devices with integrated color interferometric film stacks |
BRPI0907131A2 (pt) * | 2008-02-14 | 2015-07-14 | Qualcomm Mems Technologies Inc | Dispositivo eletrônico de máscara negra de geração de energia e respectivo método de produção |
WO2012041273A2 (de) * | 2010-09-30 | 2012-04-05 | Milorad Krstic | Behältnis für flüssigkeiten |
-
2016
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010258043A (ja) * | 2009-04-21 | 2010-11-11 | Sanyo Electric Co Ltd | 太陽電池 |
JP2014053331A (ja) * | 2010-12-29 | 2014-03-20 | Sanyo Electric Co Ltd | 太陽電池 |
JP2014072343A (ja) * | 2012-09-28 | 2014-04-21 | Panasonic Corp | 光起電力装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019117860A (ja) * | 2017-12-27 | 2019-07-18 | シャープ株式会社 | 両面受光型太陽電池モジュール |
Also Published As
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