WO2016067590A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法 Download PDF

Info

Publication number
WO2016067590A1
WO2016067590A1 PCT/JP2015/005385 JP2015005385W WO2016067590A1 WO 2016067590 A1 WO2016067590 A1 WO 2016067590A1 JP 2015005385 W JP2015005385 W JP 2015005385W WO 2016067590 A1 WO2016067590 A1 WO 2016067590A1
Authority
WO
WIPO (PCT)
Prior art keywords
drain electrode
source electrode
electrode
film transistor
thin film
Prior art date
Application number
PCT/JP2015/005385
Other languages
English (en)
French (fr)
Inventor
典昭 池田
Original Assignee
凸版印刷株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 凸版印刷株式会社 filed Critical 凸版印刷株式会社
Priority to CN201580052734.7A priority Critical patent/CN107078164A/zh
Priority to JP2016556353A priority patent/JP6887806B2/ja
Priority to EP15854966.7A priority patent/EP3214655A4/en
Publication of WO2016067590A1 publication Critical patent/WO2016067590A1/ja
Priority to US15/492,333 priority patent/US20170222168A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/88—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating

Definitions

  • the present invention relates to a thin film transistor and a manufacturing method thereof.
  • Thin film transistors are widely used in display devices and various sensors such as liquid crystal display devices (LCD), organic electroluminescence (EL) display devices, and electronic paper display devices.
  • LCD liquid crystal display devices
  • EL organic electroluminescence
  • semiconductor materials for thin film transistors those using amorphous silicon, polycrystalline silicon, oxide semiconductors or the like are mainly used.
  • thin film transistors using these semiconductor materials are manufactured by forming a film using a vacuum film forming method and then performing patterning using a photolithography method or the like.
  • organic thin-film transistors using organic materials as semiconductor layers have attracted attention.
  • organic semiconductor materials have low mobility compared to silicon-based materials and oxide-based materials, and it has been difficult to manufacture high-performance thin film transistors.
  • organic materials have a high degree of freedom in the design of material molecules, and many organic thin film transistors having mobility exceeding that of amorphous silicon have been reported due to recent technological advances.
  • devices such as semiconductor materials, conductive materials and insulating materials can be formed on plastic substrates at low temperatures by using wet film formation methods such as coating and printing techniques, and at low cost. Since there is a possibility of device manufacturing, the printing method performs film formation and patterning processes at the same time, so the material utilization efficiency is high compared to the vacuum film formation process using the conventional photolithography process, and the resist pattern formation process, Since an etching process and a peeling process are not required, it is expected that the environmental load is small.
  • Patent Document 1 As an element structure of an organic thin film transistor formed by a printing method, a bottom contact structure in which an organic semiconductor layer is formed on a source electrode and a drain electrode is often employed. In addition, in order to reduce the contact resistance between the semiconductor material and the source and drain electrodes and obtain a higher performance organic thin film transistor, a method such as surface treatment with a self-assembled film on the source and drain electrodes is performed. Sometimes used (Patent Document 1).
  • a surface treatment is performed using a material having an electron withdrawing property such as a fluorine compound.
  • organic semiconductor materials many condensed polycyclic aromatic compounds and ⁇ -electron polymer materials are used, but organic semiconductor materials exhibiting high transistor characteristics (high carrier mobility)
  • the organic semiconductor ink is often used as an ink having a low concentration and a low viscosity.
  • the surface property (surface energy) of the surface of the gate insulating layer in the channel region where the semiconductor layer is formed in the gate insulating layer and the surface on the source electrode and the drain electrode are Different. Therefore, the difference in wettability with respect to the organic semiconductor ink on the surface of the gate insulating layer and the surface of the source electrode and the drain electrode occurs, and ink repelling occurs when the semiconductor ink having a low viscosity (0.5 cP to 100 cP) is applied. There is a problem that the pattern cannot be formed satisfactorily.
  • the surface of the source electrode and the drain electrode with a fluorine-based compound becomes extremely liquid repellent due to the fluorine-based compound.
  • the wettability with respect to the solvent is remarkably lowered, and it is very difficult to form a semiconductor layer by a wet film formation method, which is a method of applying a semiconductor ink by a printing method or the like on the surface-treated source electrode and drain electrode. Become.
  • the present invention provides a thin film transistor exhibiting good characteristics (high carrier mobility) and a method for manufacturing the same in an organic semiconductor thin film transistor in which a semiconductor layer is formed by a wet film formation method such as a printing method. It is.
  • One aspect of the present invention for solving the above problems includes at least a gate electrode, a gate insulating layer, a source electrode, a drain electrode, a semiconductor layer connected to the source electrode and the drain electrode, and a protective layer over a substrate.
  • the semiconductor layer may be formed by any one of an inkjet method, a relief printing method, a planographic printing method, and an intaglio printing method using a solution in which a semiconductor material or a precursor of the semiconductor material is dissolved.
  • the surface roughness Ra of at least a portion in contact with the semiconductor layer on the surface of the source electrode and the drain electrode may be 3 nm or more and 50 nm or less.
  • the source electrode and the drain electrode may be formed by any one of an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method.
  • the source electrode and the drain electrode that contacts the semiconductor layer may be made of a metal material.
  • surface treatment may be applied to at least a portion of the surface of the source electrode and drain electrode that contacts the semiconductor layer.
  • the protective layer is formed by any one of an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method using a solution in which the protective layer material or its precursor is dissolved or dispersed. May be.
  • a method of manufacturing a thin film transistor which includes a step of applying a semiconductor material between an electrode and a drain electrode and forming a semiconductor layer connected to the source electrode and the drain electrode, and a step of forming a protective layer.
  • another aspect of the present invention includes a step of forming a source electrode and a drain electrode on a substrate, a step of forming irregularities on the source electrode and the drain electrode, and a semiconductor material is applied between the source electrode and the drain electrode.
  • a method for manufacturing a thin film transistor which includes a step of forming a semiconductor layer connected to a source electrode and a drain electrode, a step of sequentially forming a gate insulating layer and a gate electrode.
  • the semiconductor ink can be applied without causing repelling.
  • An organic semiconductor thin film transistor in which a semiconductor layer is formed by a film method can provide a thin film transistor having good characteristics.
  • FIG. 1 is a schematic cross-sectional view of a thin film transistor according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a thin film transistor according to the second embodiment of the present invention.
  • FIG. 1 is a schematic sectional view showing a thin film transistor (bottom gate type) according to a first embodiment of the present invention.
  • the thin film transistor according to this embodiment includes a gate electrode 2 formed on a substrate 1, a gate insulating layer 3 formed on the gate electrode, a source electrode 4 formed on the gate insulating layer 3 and spaced apart from each other.
  • the semiconductor device includes at least a drain electrode 5, a semiconductor layer 6 connected to the source electrode 4 and the drain electrode 5, and a protective layer 7 for protecting the semiconductor layer 6.
  • the gate electrode 2 is formed on the substrate 1.
  • the material of the substrate polycarbonate, polyethylene sulfide, polyethersulfone, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, triacetyl cellulose, polyvinyl fluoride film, ethylene-tetrafluoroethylene copolymer resin, weather resistant polyethylene terephthalate, Weatherable polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, polyimide, fluorine resin, cyclic polyolefin resin, glass, quartz glass, and the like can be used, but are not limited thereto. These may be used alone, but two or more kinds may be laminated and used as the substrate 1.
  • a transparent gas barrier layer (not shown) can be formed to improve the durability of the thin film transistor.
  • the gas barrier layer include aluminum oxide (Al 2 O 3 ), silicon oxide (SiO), silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). It is not limited to. These gas barrier layers can also be used by laminating two or more layers. The gas barrier layer may be formed only on one side of the substrate 1 using an organic film, or may be formed on both sides.
  • the gas barrier layer can be formed by using a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, and the like. Is not to be done.
  • an adhesion layer can be provided in order to improve the adhesion of the gate electrode 2 formed on the substrate 1 to the substrate 1.
  • the gate electrode 2, the source electrode 4, and the drain electrode 5 do not need to be clearly separated from each other in the electrode portion and the wiring portion, and are specifically referred to as electrodes as constituent elements of each thin film transistor in this specification. When there is no need to distinguish between the electrode and the wiring, they are collectively described as a gate, a source, a drain, and the like.
  • the material of the gate electrode 2 includes aluminum (Al), copper (Cu), molybdenum (Mo), silver (Ag), chromium (Cr), titanium (Ti), gold (Au), platinum (Pt), tungsten ( W), metal materials such as manganese (Mn), conductive metal oxides such as indium oxide (InO), tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), indium zinc oxide (IZO)
  • a material such as a conductive polymer such as poly (ethylenedioxythiophene) / polystyrene sulfonate (PEDOT / PSS) or polyaniline can be used, but is not limited thereto. These materials may be used as a single layer, or may be used as a laminate or an alloy.
  • the gate electrode 2 may be a vacuum film-forming method such as a vacuum evaporation method or a sputtering method, or a wet film-forming method using a precursor of a conductive material or nanoparticles, for example, an inkjet method, a relief printing method, a lithographic printing method, although it can form by methods, such as an intaglio printing method and a screen printing method, it is not limited to these. Patterning can be performed by, for example, protecting a pattern forming portion with a resist or the like using a photolithography method and removing an unnecessary portion by etching, or patterning directly using a printing method or the like. Also, the method is not limited to these methods, and a known general patterning method can be used.
  • a gate insulating layer 3 is formed on the substrate 1 and the gate electrode 2.
  • the gate insulating layer 3 is formed so as to cover at least the gate electrode 2 of the thin film transistor portion except for the connection portion with the other electrode of the gate electrode 2 and the connection portion with the outside.
  • the gate insulating layer 3 includes oxides such as silicon oxide (SiOx), aluminum oxide (AlOx), tantalum oxide (TaOx), yttrium oxide (YOx), zirconium oxide (ZrOx), and hafnium oxide (HfOx).
  • Insulating materials silicon nitride (SiNx), silicon oxynitride (SiON), polyacrylates such as polymethyl methacrylate (PMMA), resin materials such as polyvinyl alcohol (PVA) and polyvinylphenol (PVP), polysilsesquioxane
  • An organic / inorganic hybrid resin such as (PSQ) can be used, but is not limited thereto. These may be a single layer or a laminate of two or more layers, or may have a composition inclined toward the growth direction.
  • the gate insulating layer 3 desirably has a resistivity of 10 11 ⁇ cm or more, more preferably 10 14 ⁇ cm or more in order to suppress a gate leakage current of the thin film transistor.
  • a vacuum film-forming method such as a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD method, a photo CVD method, a hot wire CVD method, a spin coating method, A wet film forming method such as a die coating method or a screen printing method can be appropriately used depending on the material.
  • the source electrode 4 and the drain electrode 5 are formed on the gate insulating layer 3.
  • the material for the source electrode 4 and the drain electrode 5 include metal materials such as aluminum (Al), copper (Cu), silver (Ag), gold (Au), and platinum (Pt), indium oxide (InO), and oxidation.
  • Conductive metal oxide materials such as tin (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO) can be used. These materials may be used as a single layer, or may be used as a laminate or an alloy.
  • the formation of the source electrode 4 and the drain electrode 5 is preferably performed by a wet film forming method using a precursor of a conductive material or nanoparticles.
  • a wet film forming method using a precursor of a conductive material or nanoparticles.
  • methods such as an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method can be used.
  • Patterning can be performed by, for example, protecting a pattern formation portion with a resist or the like using a photolithography method and removing an unnecessary portion by etching or directly patterning by a printing method, but is not limited thereto. It is not a thing.
  • the semiconductor layer 6 When the semiconductor layer 6 is formed on the source electrode 4 and the drain electrode 5, it can be formed by a wet film forming method using a solution and paste in which a semiconductor material is dissolved and dispersed.
  • the surface of the source electrode 4 and the drain electrode 5 has fine surface irregularities, so that it is possible to suppress the semiconductor material from playing on the source electrode 4 and the drain electrode 5.
  • the size and shape of the surface irregularities are not limited as long as wettability is obtained to such an extent that the flipping of the semiconductor material to be used can be suppressed, and the surface roughness and the like may be appropriately set according to the viscosity of the semiconductor material, An example is shown below as a guide.
  • the source electrode 4 and the drain electrode 5 preferably have an arithmetic average roughness Ra (hereinafter referred to as surface roughness) of at least a portion in contact with the semiconductor layer 6 of preferably 3 nm to 50 nm, more preferably 12 nm to 40 nm, most preferably
  • the semiconductor layer 6 can obtain good adhesion to the source electrode 4 and the drain electrode 5 by setting the thickness to 15 nm to 30 nm. If the thickness exceeds 50 nm, the wiring resistance may decrease due to the influence of film thickness unevenness. If the thickness is smaller than 3 nm, the semiconductor layer 6 having a homogeneous semiconductor material may not be formed on the surfaces of the source electrode 4 and the drain electrode 5. There is.
  • the fine surface irregularities formed on the surfaces of the source electrode 4 and the drain electrode 5 are such that the average period of the period (pitch) between the convexes and concaves of the surface irregularities is in the range of 20 nm to 500 nm, and the surface irregularities are high.
  • a good film and adhesion can be obtained by producing a surface irregularity shape with an irregular period within an average of the height (the height of the convex portion and the depth of the concave portion) of 20 nm or more and 200 nm or less.
  • the source electrode 4 and the drain electrode 5 similarly have surface irregularities, whereby the adhesion can be improved.
  • corrugations measures the space
  • the average height of the surface irregularities is determined by measuring the distance between a measurement point having the highest height of an arbitrary convex portion and the lowest measurement point of a concave portion adjacent to the convex portion in an arbitrary measurement region by 50 points or more. The average is defined as the average height of the surface irregularities.
  • a smooth film may be formed and then etched by a method such as wet etching to control the surface roughness to a desired level, or dry etching such as plasma etching or sputter etching.
  • a method such as a corona treatment or an atmospheric pressure plasma treatment may be used.
  • the surface shape and electrode pattern of the printing plate of the electrode material may be controlled so that an electrode having a desired surface roughness is formed when the source electrode 4 and the drain electrode 5 are formed.
  • the source electrode 4 and the drain electrode 5 use conductive material precursors, nanoparticles, or the like, the source electrode 4 and the drain electrode 5 can control the surface roughness by heat treatment at the time of forming the source electrode 4 and the drain electrode 5.
  • the method is not limited thereto.
  • About the measuring method of surface roughness it can measure using measuring machines, such as an atomic force microscope (AFM: Atomic Force Microscope).
  • the surface area ratio of the surface of the source electrode 4 and the drain electrode 5 is 1.05 or more and 1.3 or less.
  • the surface area ratio S Ratio is the ratio (S / S 0 ) of the actually measured surface area S to the area S 0 when the measurement surface is assumed to be ideally flat. If the surface area ratio of the surface of the source electrode 4 and the drain electrode 5 is 1.05 or more and 1.3 or less, the semiconductor on the source electrode 4 and the drain electrode 5 is formed when the semiconductor layer 6 is formed using a semiconductor material. It is possible to suppress material spreading and wetting. About the measuring method of a surface area rate, it can measure using measuring machines, such as an atomic force microscope.
  • the surface treatment of the electrode surface can be performed in order to reduce the contact resistance of the semiconductor layer 6 with the semiconductor material.
  • the surface treatment is preferably performed at least on the electrode surface in contact with the semiconductor layer.
  • a method such as a self-assembled film (SAM) that performs surface treatment by chemically reacting the surface treatment material with the source electrode 4 and the drain electrode 5 is preferably used.
  • SAM self-assembled film
  • a semiconductor layer 6 is formed so as to be connected to the gate insulating layer 3, the source electrode 4 and the drain electrode 5.
  • the material of the semiconductor layer 6 include low molecular organic semiconductor materials such as pentacene, tetracene, phthalocyanine, perylene, thiophene, benzodithiophene, anthradithiophene, and derivatives thereof, and carbon compounds such as fullerene and carbon nanotubes, Polymer organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymer, and derivatives thereof can be used, but are not limited thereto.
  • a wet film forming method using a solution or paste in which a semiconductor material or a precursor of the semiconductor material is dissolved and dispersed can be suitably used.
  • methods such as an ink jet method, a relief printing method, a lithographic printing method, an intaglio printing method, and a screen printing method can be used, but the method is not limited to these, and a known general method can be used.
  • the protective layer 7 is formed on the semiconductor layer 6.
  • the protective layer 7 is formed to protect the semiconductor layer 6.
  • the protective layer 7 needs to be formed so as to cover at least a region overlapping with the channel portion of the semiconductor layer 6.
  • Examples of the material of the protective layer 7 include inorganic materials such as silicon oxide, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconium oxide, and titanium oxide, or polyacrylates such as PMMA (polymethyl methacrylate), Examples thereof include, but are not limited to, insulating materials such as PVA (polyvinyl alcohol), PVP (polyvinylphenol), and fluorine resins.
  • inorganic materials such as silicon oxide, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconium oxide, and titanium oxide
  • polyacrylates such as PMMA (polymethyl methacrylate)
  • Examples thereof include, but are not limited to, insulating materials such as PVA (polyvinyl alcohol), PVP (polyvinylphenol), and fluorine resins.
  • the resistivity is desirably 10 11 ⁇ cm or more, more desirably 10 14 ⁇ cm or more.
  • the protective layer 7 is formed by any one of an inkjet method, a relief printing method, a planographic printing method, an intaglio printing method, and a screen printing method using a solution in which the protective layer material or its precursor is dissolved or dispersed. .
  • These protective layers 7 may be used as a single layer, or two or more layers may be laminated. Further, the composition may be inclined in the growth direction.
  • the method of manufacturing the thin film transistor according to the first embodiment includes the step of sequentially forming the gate electrode, the gate insulating layer, the source electrode and the drain electrode on the substrate, and the surface of the source electrode and the drain electrode.
  • FIG. 2 is a schematic sectional view of a thin film transistor (top gate type) according to the second embodiment of the present invention.
  • Components corresponding to the thin film transistor according to the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the method of manufacturing a thin film transistor according to this embodiment includes a step of forming a source electrode and a drain electrode on a substrate, a step of forming irregularities on the source electrode and the drain electrode, a semiconductor layer, a gate insulating layer, a gate electrode, Are sequentially formed.
  • the thin film transistor shown in FIG. 1 was produced.
  • a non-alkali glass having a thickness of 0.7 mm was used as the substrate 1.
  • a Mo alloy film was formed to a thickness of 200 nm on a glass substrate by DC magnetron sputtering, and patterned into a desired shape by photolithography. Specifically, after applying a photosensitive positive photoresist, mask exposure and development with an alkali developer were performed to form a resist pattern having a desired shape. Further, etching was performed with an etching solution to dissolve unnecessary Mo alloy. Thereafter, the photoresist was removed with a resist stripping solution to form a Mo alloy electrode having a desired shape, and the gate electrode 2 was formed.
  • an acrylic resin was applied on the gate electrode 2 using a die coating method, and baked at 230 ° C. to form a gate insulating layer 3 having a thickness of 1 ⁇ m.
  • an ink in which silver nanoparticles were dispersed was applied by using an inkjet method so as to have a pattern shape of the source electrode 4 and the drain electrode 5, and baked at 200 ° C. for 1 hour.
  • the film thickness of the source electrode 4 and the drain electrode 5 was 100 nm.
  • the surface roughness Ra was 4.5 nm.
  • the silver nanoparticles used were prepared by adjusting the size and concentration of the nanoparticles so that the surface roughness of the source electrode 4 and the drain electrode 5 satisfied a desired value.
  • the substrate was immersed in isopropyl alcohol in which pentafluorobenzenethiol was dissolved at a concentration of 10 mM for 30 minutes. In order to remove excess pentafluorothiophenol, it was washed with isopropyl alcohol and then dried.
  • a semiconductor ink in which 6,13-bis (triisopropylsilylethynyl) pentacene was dissolved in tetralin at a concentration of 2 wt% was applied by a flexographic printing method.
  • the semiconductor ink could be applied without being repelled by the source electrode 4 and the drain electrode 5.
  • the semiconductor layer 6 was formed by drying at 100 ° C.
  • a fluororesin was applied onto the semiconductor layer 6 by a flexographic printing method and dried at 100 ° C. to obtain a protective layer 7.
  • Comparative example As a comparative example, a thin film transistor described below was prepared.
  • Non-alkali glass with a thickness of 0.7 mm was used as the substrate 1.
  • a Mo alloy film was formed to a thickness of 200 nm on a glass substrate by DC magnetron sputtering, and patterned into a desired shape by photolithography. Specifically, after applying a photosensitive positive photoresist, mask exposure and development with an alkali developer were performed to form a resist pattern having a desired shape. Further, etching was performed with an etching solution to dissolve unnecessary Mo alloy. Thereafter, the photoresist was removed with a resist stripping solution to form a Mo alloy electrode having a desired shape, and the gate electrode 2 was formed.
  • an acrylic resin was applied on the gate electrode 2 using a die coating method, and baked at 230 ° C. to form a gate insulating layer 3 having a thickness of 1 ⁇ m.
  • silver was formed into a film by a vacuum evaporation method using an electron beam using a metal mask, and a source electrode 4 and a drain electrode 5 were formed.
  • the film thickness of the source electrode 4 and the drain electrode 5 was 100 nm as in the example.
  • the surface roughness of the source electrode 4 and the drain electrode 5 in this comparative example was 1.5 nm, which is almost smooth.
  • the substrate was immersed in isopropyl alcohol in which pentafluorobenzenethiol was dissolved at a concentration of 10 mM for 30 minutes. In order to remove excess pentafluorothiophenol, it was washed with isopropyl alcohol and then dried.
  • a fluororesin was applied onto the semiconductor layer 6 by an ink jet method and dried at 100 ° C. to obtain a protective layer 7.
  • the semiconductor layer 6 cannot be uniformly applied due to poor performance, and the semiconductor layer 6 cannot be connected to the source electrode 4 and the drain electrode 5 or has sufficient connection. Thus, the function as a thin film transistor was not obtained. Further, as a result of measuring the transistor characteristics of each of the samples in which 100 thin film transistors described in the comparative example are formed on the substrate, there is an element in which the connection between the semiconductor layer 6 and the source electrode 4 and the drain electrode 5 is not sufficient. Variations were observed in the transistor characteristics of each element.
  • the surface of the source electrode 4 and the drain electrode 5 has fine irregularities, and thus the surface of the source electrode 4 and the drain electrode 5 is subjected to a surface treatment with a highly liquid repellent material. Further, it was confirmed that the semiconductor ink can be applied without being repelled, the semiconductor layer 6 can be well connected to the source electrode 4 and the drain electrode 5, and a thin film transistor having good characteristics can be formed. Moreover, as a result of measuring the transistor characteristics of each of the samples in which 100 thin film transistors described in the examples were formed on the substrate, the semiconductor layer 6 and the source electrode 4 and the drain electrode 5 were sufficiently connected in all the elements. There was no variation in the transistor characteristics of each element.
  • the present invention is useful for thin film transistors, and is useful for display devices such as liquid crystal display devices (LCD), organic electroluminescence (EL) display devices, and electronic paper display devices, and various sensors.
  • display devices such as liquid crystal display devices (LCD), organic electroluminescence (EL) display devices, and electronic paper display devices, and various sensors.
  • LCD liquid crystal display devices
  • EL organic electroluminescence

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

　印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性を示す薄膜トランジスタおよびその製造方法を提供する。　薄膜トランジスタは、第１の基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極に接続された半導体層と、保護層とを有し、ソース電極およびドレイン電極表面が凹凸構造を有している。

Description

薄膜トランジスタおよびその製造方法
　本発明は、薄膜トランジスタとその製造方法に関するものである。
　薄膜トランジスタは液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などの、表示装置や各種センサーなどに広く使用されている。
　薄膜トランジスタの半導体材料としては、非晶質シリコンや多結晶シリコンあるいは酸化物半導体などを用いたものが主流となっている。一般的に、これらの半導体材料を用いた薄膜トランジスタでは、真空成膜法を用いて成膜した後にフォトリソグラフィ法などによりパターニングを行うことで作製される。
　近年、半導体層として有機材料を用いた有機薄膜トランジスタが注目を集めている。有機半導体材料はこれまでシリコン系材料や酸化物系材料と比較すると移動度が小さく、高性能な薄膜トランジスタを作製することが困難であった。しかし、有機材料は材料分子の設計の自由度が高く、近年の技術の進歩により、非晶質シリコンを超えるような移動度を有する有機薄膜トランジスタも多く報告されている。
　有機薄膜トランジスタにおいては、半導体材料、導電性材料および絶縁性材料などの溶液を塗布・印刷技術などのウェット成膜法を用いることにより、低温でのプラスチック基板上へのデバイス形成、および低コストでのデバイス製造の可能性がある点、印刷法は成膜とパターニングの工程を同時に行うことから、従来のフォトリソグラフィプロセスを用いる真空成膜プロセスと比較して材料利用効率が高く、レジストパターン形成工程、エッチング工程、剥離工程を必要としないことから、環境負荷が少ないという点で期待されている。
　印刷法によって形成される有機薄膜トランジスタの素子構造としては、ソース電極およびドレイン電極上に有機半導体層を形成するボトムコンタクト構造が採用されることが多い。また、半導体材料とソース電極およびドレイン電極との接触抵抗を低減させてより高い性能の有機薄膜トランジスタを得るために、ソース電極およびドレイン電極上に自己組織化膜などによる表面処理を施すなどの方法が用いられることもある（特許文献１）。
　特に、ｐ型の有機半導体材料を用いる場合においては、フッ素化合物のような電子吸引性を有する材料による表面処理が行われる。
　有機半導体材料としては、縮合多環系の芳香族化合物やπ電子系の高分子材料が多く用いられるが、トランジスタ特性が高い（キャリア移動度が高い）特性を示す有機半導体材料は、一般的に溶剤に対する溶解度が低く、有機半導体インクをインクジェット印刷や凸版印刷法など各種印刷法やフォトリソグラフィ法で形成する場合には、有機半導体インクは低濃度かつ低粘度のインクとして用いられることが多い。
特開２０１２－２３４９２３号公報
　したがって、上記のようなボトムコンタクト構造を有する有機薄膜トランジスタでは、ゲート絶縁層に半導体層が形成されるチャネル領域でのゲート絶縁層表面と、ソース電極およびドレイン電極上表面の表面性（表面エネルギー）が異なる。そのため、ゲート絶縁層表面とソース電極およびドレイン電極表面の有機半導体インクに対する濡れ性の違いが生じ、低粘度（０．５ｃＰ～１００ｃＰ）の半導体インクの塗布時にインクの弾きが生じて、半導体層のパターンが良好に形成できないという問題がある。
　特に、フッ素系化合物によるソース電極およびドレイン電極の表面処理を行った場合、ソース電極およびドレイン電極表面はフッ素系化合物により、非常に撥液性の高い状態となるため、ソース電極およびドレイン電極表面の溶剤に対する濡れ性は著しく低下し、表面処理を施したソース電極およびドレイン電極上に、印刷法などにより半導体インクを塗布する方式であるウェット成膜法で半導体層を形成することが非常に困難となる。
　本発明は、以上の点を鑑み、印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性（キャリア移動度が高い）を示す薄膜トランジスタおよびその製造方法を提供することである。
　上記課題を解決するための本発明の一局面は、基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極に接続された半導体層と、保護層とを有する薄膜トランジスタであって、ソース電極およびドレイン電極表面が凹凸構造を有している、薄膜トランジスタである。
　また、半導体層が、半導体材料または半導体材料の前駆体を溶解させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法のいずれかの方法によって形成されてもよい。
　また、ソース電極およびドレイン電極表面の少なくとも半導体層と接触する箇所の表面粗さＲａが３ｎｍ以上５０ｎｍ以下であってもよい。
　また、ソース電極およびドレイン電極が、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成されてもよい。
　また、ソース電極およびドレイン電極の少なくとも半導体層と接触する箇所が、金属材料からなってもよい。
　また、ソース電極およびドレイン電極表面の少なくとも半導体層と接触する箇所に表面処理が施されていてもよい。
　また、保護層が、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成されてもよい。
　また、本発明の他の局面は、基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、ソース電極とドレイン電極表面に凹凸を形成する工程と、ソース電極、ドレイン電極およびその間に、半導体材料を塗布して、ソース電極およびドレイン電極に接続された半導体層を形成する工程と、保護層を形成する工程とを有する、薄膜トランジスタの製造方法である。
　また、本発明の他の局面は、基板上にソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極に凹凸を形成する工程と、ソース電極、ドレイン電極およびその間に、半導体材料を塗布して、ソース電極およびドレイン電極に接続された半導体層を形成する工程と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する、薄膜トランジスタの製造方法である。
　本発明によれば、ソース電極およびドレイン電極表面に撥液性の高い材料による表面処理を施した状態であっても、半導体インクを弾きが生じることなく塗布可能であり、印刷法などのウェット成膜法により半導体層を形成する有機半導体薄膜トランジスタにおいて、良好な特性を示す薄膜トランジスタを提供できる。
図１は、本発明の第１の実施形態に係る薄膜トランジスタの概略断面図である。 図２は、本発明の第２の実施形態に係る薄膜トランジスタの概略断面図である。
　以下、本発明の実施形態を、図面を参照しつつ、説明する。なお各実施形態において、対応する構成要素については同一の符号を付け、各実施形態間において重複する説明は省略する。
　図１は本発明の第１の実施形態に係る薄膜トランジスタ（ボトムゲート型）を示す概略断面図である。
　本実施形態に係る薄膜トランジスタは、基板１の上に形成されたゲート電極２と、ゲート電極上に形成されたゲート絶縁層３と、ゲート絶縁層３上に離間して形成されたソース電極４およびドレイン電極５と、ソース電極４およびドレイン電極５に接続された半導体層６と、半導体層６を保護するための保護層７とを少なくとも備えている。
　以下、本実施形態の各構成要素について、薄膜トランジスタの製造工程に沿って説明する。
　はじめに、基板１上にゲート電極２を形成する。基板１の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン－テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英ガラスなどを使用することができるが、これらに限定されるものではない。これらは単独で使用してもよいが、２種以上を積層して基板１として使用することもできる。
　基板１が有機物フィルムである場合は、薄膜トランジスタの耐久性を向上させるために透明のガスバリア層（図示せず）を形成することもできる。ガスバリア層としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるがこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル－ゲル法などを用いて形成することができるがこれらに限定されるものではない。
　また、基板１上に形成されるゲート電極２の基板１との密着性を向上させるために密着層を設けることもできる。
　ゲート電極２、ソース電極４およびドレイン電極５は、電極部分と配線部分とが明確に分かれている必要はなく、本明細書では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線とを区別する必要のない場合には、合わせてゲート、ソース、ドレイン等と記載する。
　ゲート電極２の材料には、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、銀（Ａｇ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、タングステン（Ｗ）、マンガン（Ｍｎ）などの金属材料や、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料、ポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子を用いることができるが、これらに限定されるものではない。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。
　ゲート電極２は、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体やナノ粒子などを使用するウェット成膜法、例えば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法により形成できるが、これらに限定されるものではない。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これについてもこれらの方法に限定されず、公知一般のパターニング方法を用いることができる。
　次に、基板１およびゲート電極２の上にゲート絶縁層３を形成する。ゲート絶縁層３は、ゲート電極２の他電極との接続部および外部との接続部を除き、薄膜トランジスタ部分の少なくともゲート電極２を被覆するように形成される。
　本実施の形態に係るゲート絶縁層３は酸化珪素（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）などの酸化物系絶縁材料や窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）や、ポリメチルメタクリレート（ＰＭＭＡ）等のポリアクリレート、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）等の樹脂材料、ポリシルセスキオキサン（ＰＳＱ）のような有機／無機ハイブリッド樹脂を使用することができるが、これらに限定されるものではない。これらは単層または２層以上積層してもよいし、成長方向に向けて組成を傾斜したものでも構わない。
　ゲート絶縁層３は、薄膜トランジスタのゲートリーク電流を抑えるために、その抵抗率が１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。
　ゲート絶縁層３の形成方法については、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、スピンコート法、ダイコート法、スクリーン印刷法等のウェット成膜法が適宜材料に応じて用いることが出来る。
　次に、ゲート絶縁層３の上にソース電極４およびドレイン電極５を形成する。ソース電極４およびドレイン電極５の材料には、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、などの金属材料や、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料を用いることができる。これらの材料は単層で用いても構わないし、積層および合金として用いても構わない。
　ソース電極４およびドレイン電極５の形成は、導電性材料の前駆体やナノ粒子などを使用するウェット成膜法が好適に用いられる。例えば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法により直接パターニングすることもできるが、これらに限定されるものではない。
　ソース電極４およびドレイン電極５上に半導体層６を形成する場合、半導体材料を溶解および分散させた溶液およびペーストなどを用いるウェット成膜法を用いて形成することができる。ウェット成膜法を用いる場合、ソース電極４およびドレイン電極５の表面が微細な表面凹凸を有することにより、ソース電極４およびドレイン電極５上での半導体材料の弾きを抑えることが可能となる。表面凹凸のサイズ、形状等は、用いる半導体材料の弾きを抑制できる程度に濡れ性が得られれば何ら限定されず、半導体材料の粘度等に応じて表面粗さ等を適宜設定すればよいが、以下に目安としてその一例を示す。
　ソース電極４およびドレイン電極５は、少なくとも半導体層６と接触する箇所の表面の算術平均粗さＲａ（以下、表面粗さという）を好ましくは３ｎｍ以上５０ｎｍ以下、さらに好ましくは１２ｎｍ以上４０ｎｍ以下、最も好ましくは１５ｎｍ以上３０ｎｍとすることで、半導体層６はソース電極４及びドレイン電極５と良好な密着性を得ることができる。５０ｎｍを超える場合、膜厚ムラの影響で配線抵抗が低下する可能性があり、３ｎｍより小さい場合、ソース電極４およびドレイン電極５の表面で半導体材料が均質な半導体層６が形成できなくなる可能性がある。
　また、ソース電極４およびドレイン電極５の表面に形成する微細な表面凹凸は、表面凹凸の凸部と凹部の周期（ピッチ）の平均周期が２０ｎｍ以上５００ｎｍ以下の範囲内であり、表面凹凸の高さ（凸部の高さと凹部の深さ）の平均が２０ｎｍ以上２００ｎｍ以下の範囲内で不定期な周期で表面凹凸の形状を作製することにより、良好な皮膜と密着性を得ることができる。さらには、保護層７についても同様にソース電極４およびドレイン電極５が表面凹凸を有していることにより、密着性を高めることが可能となる。
　なお、表面凹凸の平均周期は、任意の測定領域において、任意の隣り合う凸部同士または凹部同士の間隔を５０点以上測定し、その平均を表面凹凸の平均周期（ピッチ）とする。また、表面凹凸の平均高さは、任意の測定領域において、任意の凸部の高さが最も高い測定点とその凸部と隣り合う凹部の最も低い測定点との距離を５０点以上測定し、その平均を表面凹凸の平均高さとする。
　表面粗さの制御方法については、平滑に形成した膜を形成後にウェットエッチングなどの方法でエッチングし、所望の表面粗さになるよう制御しても良いし、プラズマエッチングまたはスパッタエッチングなどのドライエッチング法などを用いても良いし、コロナ処理や大気圧プラズマ処理などの方法を用いても良い。また、ソース電極４およびドレイン電極５を形成する際に所望の表面粗さの電極が形成されるように、電極材料の印刷版の表面形状や電極パターンを制御しても良いし、ソース電極４およびドレイン電極５が導電性材料の前駆体やナノ粒子などを使用する場合は、ソース電極４およびドレイン電極５の形成時の熱処理などにより表面粗さを制御できるよう、ソース電極４およびドレイン電極５の前駆体やナノ粒子のサイズを調整する方法もあるが、こられに限定されるものではない。表面粗さの測定方法については、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ）などの測定機を用いて測定できる。
　また、ソース電極４およびドレイン電極５上に半導体層を形成する場合、ソース電極４およびドレイン電極５の表面の表面積率が１．０５以上１．３以下であることが好ましい。なお、表面積率ＳＲａｔｉｏとは、測定面が理想的にフラットであると仮定したときの面積Ｓ０に対する、実際に測定した表面積Ｓの比率（Ｓ／Ｓ０）である。ソース電極４およびドレイン電極５の表面の表面積率が１．０５以上１．３以下であれば、半導体材料を用いて半導体層６を形成する際に、ソース電極４およびドレイン電極５上での半導体材料の弾きや濡れ広がりを抑えることができる。表面積率の測定方法については、原子間力顕微鏡などの測定機を用いて測定できる。
　ソース電極４およびドレイン電極５については、半導体層６の半導体材料との接触抵抗を下げるため、電極表面の表面処理を行うことが出来る。表面処理は、電極表面の少なくとも半導体層と接触する箇所に行うことが好ましい。表面処理方法としては、表面処理材料がソース電極４およびドレイン電極５と化学的に反応することで、表面処理を行う自己集積化膜（ＳＡＭ）などの方法が好適に用いられる。
　次に、ゲート絶縁層３、ソース電極４およびドレイン電極５上に接続するように半導体層６を形成する。半導体層６の材料としては、ペンタセン、テトラセン、フタロシアニン、ペリレン、チオフェン、ベンゾジチオフェン、アントラジチオフェン、およびそれらの誘導体のような低分子系有機半導体材料およびフラーレン、カーボンナノチューブのような炭素化合物、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料を用いることができるが、これらに限定されるものではない。
　半導体層６は、半導体材料または半導体材料の前駆体を溶解および分散させた溶液またはペーストなどを用いるウェット成膜法を好適に用いることができる。たとえば、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法などの方法を用いることが出来るが、これらに限定されるものではなく、公知一般の方法を用いることが出来る。
　次に、半導体層６上に保護層７を形成する。保護層７は半導体層６を保護するために形成される。保護層７は少なくとも半導体層６のチャネル部分と重なる領域を覆うように形成される必要がある。
　保護層７の材料としては、酸化珪素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニウム、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）、フッ素系樹脂等の絶縁材料が挙げられるがこれらに限定されるものではない。
　保護層７の材料については、薄膜トランジスタのリーク電流を低く抑えるためにその抵抗率が１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。
　保護層７は、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される。これらの保護層７は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。
　以上説明したように、第１の実施形態に係る薄膜トランジスタの製造方法は、基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、ソース電極とドレイン電極表面に凹凸を形成する工程と、半導体層と、保護層とを順次形成する工程とを有する。
　図２に、本発明の第２の実施形態に係る薄膜トランジスタ（トップゲート型）の概略断面図を示す。第１の実施形態に係る薄膜トランジスタに対応する構成要素については、同一の参照符号を付して、説明は適宜省略する。
　本実施形態に係る薄膜トランジスタの製造方法は、基板上にソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極に凹凸を形成する工程と、半導体層と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する。
　本発明の実施例として、図１に示す薄膜トランジスタを作製した。
　基板１として厚さ０．７ｍｍの無アルカリガラスを使用した。ガラス基板上に、ＤＣマグネトロンスパッタ法を用いてＭｏ合金を２００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＭｏ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のＭｏ合金の電極を形成し、ゲート電極２を形成した。
　次に、ゲート電極２上に、ダイコート法を用いてアクリル樹脂を塗布し、２３０℃で焼成して膜厚１μｍのゲート絶縁層３を形成した。
　その後、銀ナノ粒子を分散させたインキをインクジェット法用いてソース電極４およびドレイン電極５のパターン形状となるよう塗布し、２００℃で１時間焼成した。ソース電極４およびドレイン電極５の膜厚は１００ｎｍとした。その後、ソース電極４およびドレイン電極５の表面粗さをＡＦＭを用いて測定したところ、その表面粗さはＲａが４．５ｎｍであった。用いた銀ナノ粒子は、ソース電極４およびドレイン電極５の表面粗さが所望の値を満たすよう、ナノ粒子のサイズおよび濃度を調整したものを使用した。
　ソース電極４およびドレイン電極５の表面処理として、ペンタフルオロベンゼンチオールを１０ｍＭの濃度で溶解させたイソプロピルアルコールに基板を３０分浸漬した。余分なペンタフルオロチオフェノールを取り除くため、イソプロピルアルコールで洗浄してから乾燥した。
　続いて、６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセンをテトラリンに２ｗｔ％の濃度で溶解した半導体インクをフレキソ印刷法によって塗布した。半導体インクは、ソース電極４およびドレイン電極５に弾かれることなく、塗布することが出来た。その後、１００℃で乾燥して半導体層６を形成した。
　半導体層６上にフッ素樹脂をフレキソ印刷法によって塗布し、１００℃で乾燥して、保護層７とした。
（比較例）
　比較例として、以下に説明する薄膜トランジスタを作成した。
　基板１として厚さ０．７ｍｍの無アルカリガラスを使用した。ガラス基板上に、ＤＣマグネトロンスパッタ法を用いてＭｏ合金を２００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＭｏ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のＭｏ合金の電極を形成し、ゲート電極２を形成した。
　次に、ゲート電極２上に、ダイコート法を用いてアクリル樹脂を塗布し、２３０℃で焼成して膜厚１μｍのゲート絶縁層３を形成した。
　その後、メタルマスクを用いて銀を電子ビームを用いた真空蒸着法により成膜し、ソース電極４およびドレイン電極５を形成した。ソース電極４およびドレイン電極５の膜厚は実施例と同様に１００ｎｍとした。本比較例におけるソース電極４およびドレイン電極５の表面粗さは、ほぼ平滑といえる程度の１．５ｎｍであった。
　ソース電極４およびドレイン電極５の表面処理として、ペンタフルオロベンゼンチオールを１０ｍＭの濃度で溶解させたイソプロピルアルコールに基板を３０分浸漬した。余分なペンタフルオロチオフェノールを取り除くため、イソプロピルアルコールで洗浄してから乾燥した。
　続いて、６，１３－ビス（トリイソプロピルシリルエチニル）ペンタセンをテトラリンに２ｗｔ％の濃度で溶解した溶液をインクジェット法によって塗布し、１００℃で乾燥して半導体層６を形成した。
　半導体層６上にフッ素樹脂をインクジェット法によって塗布し、１００℃で乾燥して、保護層７とした。
　比較例に記載の薄膜トランジスタにおいては、半導体層６の印刷時にソース電極４およびドレイン電極５に撥液性の高い表面処理が施されているため、ソース電極４およびドレイン電極５上における半導体インクの濡れ性が悪いために、半導体インクの弾きが生じてしまい、均一に塗布することが出来ず、半導体層６は、ソース電極４およびドレイン電極５に接続出来ないか、あるいは、十分な接続をすることが出来ず、薄膜トランジスタとしての機能が得られなかった。また、比較例に記載の薄膜トランジスタを基板上に１００素子形成したサンプルの各々のトランジスタ特性を測定した結果、半導体層６と、ソース電極４およびドレイン電極５との接続が十分でない素子があるため、各々の素子のトランジスタ特性にばらつきが見られた。
　本発明における実施例においては、ソース電極４およびドレイン電極５表面が微細な凹凸を有することにより、ソース電極４およびドレイン電極５表面に撥液性の高い材料による表面処理を施した状態であっても、半導体インクが弾かれることなく塗布可能であり、半導体層６がソース電極４およびドレイン電極５に良好に接続することができ、良好な特性を示す薄膜トランジスタを形成することが確認できた。また、実施例に記載の薄膜トランジスタを基板上に１００素子形成したサンプルの各々のトランジスタ特性を測定した結果、全ての素子において半導体層６と、ソース電極４およびドレイン電極５との接続が十分にされており、各々の素子のトランジスタ特性にばらつきは見られなかった。
　本発明は、薄膜トランジスタに有用であり、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などの、表示装置や各種センサーなどに有用である。
　１　　基板
　２　　ゲート電極
　３　　ゲート絶縁層
　４　　ソース電極
　５　　ドレイン電極
　６　　半導体層
　７　　保護層

Claims (9)

  1. 　基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極に接続された半導体層と、保護層とを有する薄膜トランジスタであって、前記ソース電極および前記ドレイン電極表面が凹凸構造を有している、薄膜トランジスタ。
  2. 　前記半導体層が、半導体材料または半導体材料の前駆体を溶解させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法のいずれかの方法によって形成される、請求項１に記載の薄膜トランジスタ。
  3. 　前記ソース電極および前記ドレイン電極表面の少なくとも前記半導体層と接触する箇所の表面粗さＲａが３ｎｍ以上５０ｎｍ以下である、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記ソース電極および前記ドレイン電極が、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される、請求項１ないし３のいずれかに記載の薄膜トランジスタ。
  5. 　前記ソース電極および前記ドレイン電極の少なくとも半導体層と接触する箇所が、金属材料からなる、請求項１ないし４のいずれかに記載の薄膜トランジスタ。
  6. 　前記ソース電極および前記ドレイン電極表面の少なくとも半導体層と接触する箇所に表面処理が施されている、請求項１ないし５のいずれかに記載の薄膜トランジスタ。
  7. 　前記保護層が、保護層材料またはその前駆体を溶解または分散させた溶液を用いて、インクジェット法、凸版印刷法、平版印刷法、凹版印刷法、スクリーン印刷法のいずれかの方法によって形成される、請求項１ないし６のいずれかに記載の薄膜トランジスタ。
  8. 　基板上にゲート電極と、ゲート絶縁層と、ソース電極およびドレイン電極とを順次形成する工程と、前記ソース電極と前記ドレイン電極表面に凹凸を形成する工程と、前記ソース電極、前記ドレイン電極およびその間に、半導体材料を塗布して、前記ソース電極および前記ドレイン電極に接続された半導体層を形成する工程と、保護層を形成する工程とを有する、薄膜トランジスタの製造方法。
  9. 　基板上にソース電極およびドレイン電極を形成する工程と、前記ソース電極および前記ドレイン電極に凹凸を形成する工程と、前記ソース電極、前記ドレイン電極およびその間に、半導体材料を塗布して、前記ソース電極および前記ドレイン電極に接続された半導体層を形成する工程と、ゲート絶縁層と、ゲート電極とを順次形成する工程とを有する、薄膜トランジスタの製造方法。
PCT/JP2015/005385 2014-10-29 2015-10-27 薄膜トランジスタおよびその製造方法 WO2016067590A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201580052734.7A CN107078164A (zh) 2014-10-29 2015-10-27 薄膜晶体管及其制造方法
JP2016556353A JP6887806B2 (ja) 2014-10-29 2015-10-27 薄膜トランジスタおよびその製造方法
EP15854966.7A EP3214655A4 (en) 2014-10-29 2015-10-27 Thin-film transistor and method for producing same
US15/492,333 US20170222168A1 (en) 2014-10-29 2017-04-20 Thin-film transistor and method of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-220597 2014-10-29
JP2014220597 2014-10-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/492,333 Continuation US20170222168A1 (en) 2014-10-29 2017-04-20 Thin-film transistor and method of fabricating the same

Publications (1)

Publication Number Publication Date
WO2016067590A1 true WO2016067590A1 (ja) 2016-05-06

Family

ID=55856956

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/005385 WO2016067590A1 (ja) 2014-10-29 2015-10-27 薄膜トランジスタおよびその製造方法

Country Status (6)

Country Link
US (1) US20170222168A1 (ja)
EP (1) EP3214655A4 (ja)
JP (1) JP6887806B2 (ja)
CN (1) CN107078164A (ja)
TW (1) TWI712175B (ja)
WO (1) WO2016067590A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038107A1 (ja) * 2016-08-23 2018-03-01 凸版印刷株式会社 有機薄膜トランジスタとその製造方法および画像表示装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108886055B (zh) * 2016-03-30 2021-06-04 三菱电机株式会社 半导体装置及其制造方法、电力变换装置
CN107611025A (zh) * 2017-08-30 2018-01-19 华南理工大学 一种堆栈式薄膜晶体管电极的喷墨打印制备方法
CN107579006B (zh) * 2017-09-13 2019-08-06 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制备方法
KR20220072107A (ko) * 2020-11-24 2022-06-02 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
CN113991019B (zh) * 2021-12-27 2022-03-11 天津大学 一种增强有机半导体薄膜形貌稳定性的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259737A (ja) * 2004-03-09 2005-09-22 Canon Inc 有機半導体デバイス及びその製造方法
JP2009111000A (ja) * 2007-10-26 2009-05-21 Konica Minolta Holdings Inc 有機半導体素子の製造方法、及び有機半導体素子
JP2010028105A (ja) * 2008-06-20 2010-02-04 Semiconductor Energy Lab Co Ltd 記憶素子及び記憶素子の作製方法
JP2011143404A (ja) * 2004-01-16 2011-07-28 Semiconductor Energy Lab Co Ltd パターン形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2419704A1 (en) * 2003-02-24 2004-08-24 Ignis Innovation Inc. Method of manufacturing a pixel with organic light-emitting diode
JP2005216705A (ja) * 2004-01-30 2005-08-11 Toppan Printing Co Ltd 有機ｅｌ表示素子およびその製造方法
KR100669802B1 (ko) * 2004-12-04 2007-01-16 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 상기 박막트랜지스터를 구비한 평판 표시 장치
KR101102152B1 (ko) * 2005-06-28 2012-01-02 삼성전자주식회사 유기박막 트랜지스터의 제조방법 및 그에 의해 제조된유기박막 트랜지스터
JP2007142023A (ja) * 2005-11-16 2007-06-07 Seiko Epson Corp デバイスとその製造方法、配線形成方法及び電気光学装置並びに電子機器
JP2007158116A (ja) * 2005-12-06 2007-06-21 Canon Inc 線状構造体の配向制御方法、電気素子及び電界効果型トランジスタ
JP2008311402A (ja) * 2007-06-14 2008-12-25 Konica Minolta Holdings Inc 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ
JP5370636B2 (ja) * 2008-08-05 2013-12-18 株式会社リコー トランジスタアクティブ基板およびその製造方法並びに電気泳動ディスプレイ
JP2010199130A (ja) * 2009-02-23 2010-09-09 Konica Minolta Holdings Inc 薄膜トランジスタの製造方法
EP2495780B1 (en) * 2009-10-29 2016-12-14 Dainichiseika Color & Chemicals Mfg. Co., Ltd. Organic semiconductor material, organic semiconductor thin film, and organic thin film transistor
TW201119110A (en) * 2009-11-18 2011-06-01 Metal Ind Res & Dev Ct Fabrication method of organic thin-film transistors
WO2011099525A1 (ja) * 2010-02-12 2011-08-18 国立大学法人京都工芸繊維大学 発光トランジスタ
US8691621B1 (en) * 2010-12-14 2014-04-08 Sharp Laboratories Of America, Inc. Thiol bond formation concurrent with silver nanoparticle ink thermal treatment
WO2014045543A1 (ja) * 2012-09-21 2014-03-27 凸版印刷株式会社 薄膜トランジスタ及びその製造方法、画像表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011143404A (ja) * 2004-01-16 2011-07-28 Semiconductor Energy Lab Co Ltd パターン形成方法
JP2005259737A (ja) * 2004-03-09 2005-09-22 Canon Inc 有機半導体デバイス及びその製造方法
JP2009111000A (ja) * 2007-10-26 2009-05-21 Konica Minolta Holdings Inc 有機半導体素子の製造方法、及び有機半導体素子
JP2010028105A (ja) * 2008-06-20 2010-02-04 Semiconductor Energy Lab Co Ltd 記憶素子及び記憶素子の作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3214655A4 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018038107A1 (ja) * 2016-08-23 2018-03-01 凸版印刷株式会社 有機薄膜トランジスタとその製造方法および画像表示装置
CN109643659A (zh) * 2016-08-23 2019-04-16 凸版印刷株式会社 有机薄膜晶体管及其制造方法以及图像显示装置
JPWO2018038107A1 (ja) * 2016-08-23 2019-06-24 凸版印刷株式会社 有機薄膜トランジスタとその製造方法および画像表示装置
US11302880B2 (en) 2016-08-23 2022-04-12 Toppan Printing Co., Ltd. Organic thin-film transistors and methods for manufacturing the same and image display devices
CN109643659B (zh) * 2016-08-23 2022-07-26 凸版印刷株式会社 有机薄膜晶体管及其制造方法以及图像显示装置
JP7163772B2 (ja) 2016-08-23 2022-11-01 凸版印刷株式会社 有機薄膜トランジスタとその製造方法および画像表示装置

Also Published As

Publication number Publication date
US20170222168A1 (en) 2017-08-03
CN107078164A (zh) 2017-08-18
EP3214655A4 (en) 2018-07-11
JP6887806B2 (ja) 2021-06-16
EP3214655A1 (en) 2017-09-06
TW201624730A (zh) 2016-07-01
JPWO2016067590A1 (ja) 2017-08-10
TWI712175B (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
JP6887806B2 (ja) 薄膜トランジスタおよびその製造方法
JP6702304B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法及び薄膜トランジスタを用いた画像表示装置
JP6323055B2 (ja) 薄膜トランジスタアレイおよびその製造方法
TW200843118A (en) Ambipolar transistor design
JP2009246342A (ja) 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP5141476B2 (ja) 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP2010080896A (ja) 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP5671911B2 (ja) 薄膜トランジスタアレイ及び画像表示装置並びに薄膜トランジスタアレイの製造方法
JP7163772B2 (ja) 有機薄膜トランジスタとその製造方法および画像表示装置
JP2012216564A (ja) 有機半導体素子およびその製造方法
JP2020088225A (ja) 薄膜トランジスタ、画像表示装置、センサー装置および薄膜トランジスタの製造方法
JP2021027270A (ja) センサ装置およびセンサ装置の製造方法
WO2017208923A1 (ja) 有機薄膜トランジスタおよび画像表示装置
JP2015185789A (ja) 薄膜トランジスタおよびその製造方法
JP7206887B2 (ja) 有機薄膜トランジスタおよび電子装置
TWI628803B (zh) 有機薄膜電晶體元件及其製作方法
JP2020031100A (ja) 有機薄膜トランジスタとその製造方法および電子装置
JP2018186131A (ja) 電極パターン、電極パターンの形成方法、薄膜トランジスタ、薄膜トランジスタの製造方法、及び画像表示装置
JP2019096727A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および画像表示装置
JP6330408B2 (ja) 薄膜トランジスタ及びその製造方法
JP2020161523A (ja) 有機半導体薄膜トランジスタ素子
JP2020096006A (ja) 薄膜トランジスタ
JP2017103409A (ja) 有機トランジスタおよびその製造方法
WO2019078267A1 (ja) 有機薄膜トランジスタ、その製造方法、アクティブマトリクスアレイおよび画像表示装置
JP2020088096A (ja) 薄膜トランジスタ及び画像表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15854966

Country of ref document: EP

Kind code of ref document: A1

REEP Request for entry into the european phase

Ref document number: 2015854966

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2015854966

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2016556353

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE