WO2007137569A1 - Schaltungsanordnung und verfahren zur gate- ansteuerung eines sperrschicht-feldeffekttransistors - Google Patents

Schaltungsanordnung und verfahren zur gate- ansteuerung eines sperrschicht-feldeffekttransistors Download PDF

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field effect
junction field
gate
electrical
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Ralf Werner
Daniel Domes
Wilfried Hofmann
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Technische Universität Chemnitz
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the invention relates to a gate drive device, a junction field effect transistor arrangement and a method for driving a junction field effect transistor.
  • SiC silicon carbide
  • the active switching element or active switch is the junction-field effect transistor (JFET) in the focus of the developers, see for example [4].
  • This type of transistor is not controlled by a MOS (Metal Oxide Semiconductor) gate, which would allow easy adaptation of known driver topologies, but by the space charge zone of a reverse-biased pn junction between the gate and the source of the JFET , Therefore, a JFET requires a different driver topology than MOS gate devices such as Metal Oxide Semiconductor Field Effect Transistor (MOSFET) or Insulated Gate Bipolar Transistor (IGBT).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • the control of a JFET is done by means of the gate-source voltage. At a gate-source voltage of 0 volts, the power switch is conductive. If the JFET is to be turned off, a negative voltage must be applied between the gate and the source in the case of an n-channel JFET (corresponding to a positive voltage in the case of a p-channel JFET).
  • the space charge zone (low-carrier zone) of the reverse-biased pn junction extends deeper into the n ( ⁇ ) channel and constricts it with a sufficiently large negative gate-source voltage (or with a sufficiently large p-channel JFET positive gate-source voltage) completely off (pinch-off voltage): the JFET is blocking.
  • the gate leakage current is negligibly small.
  • FIG. 1A shows a schematic half-cell cross-sectional view 100 of a conventional vertical n-channel JFET
  • FIG. 1B shows an associated switching symbol 150, in which electrical voltages applied to the JFET 100 (gate-source voltage UQS, drain-gate voltage urjG > Drain-source voltage ups) or through the JFET 100 flowing electrical currents (gate current io > drain current irj) are located.
  • the JFET 100 has a source terminal 101, a drain terminal 102, and a gate terminal 103. Furthermore, the JFET 100 has a first (n-) -doped region 104, a second (n-) -doped region 105, an n ++ -doped region 106, a first p ++ -doped region 107 and a second p ++ -doped region 108 ,
  • the power switch 100 and the JFET 100 are conductive. Since this is the case without a gate-source voltage U GS , this is called the normally-on behavior.
  • JFET 100 If JFET 100 is to be blocked, the electrical connection between source 101 and drain 102 must become high-impedance. This can be achieved by applying a negative voltage UQ S (U GS ⁇ 0) between the gate contact 103 and the source contact 101.
  • UQ S U GS ⁇ 0
  • the result is a reverse-biased pn-junction (transition between the first p ++ -doped region 107 and the second (n-) -doped region 105), whose space charge zone (low-carrier zone) extends into the channel and at sufficiently low voltage UG S (ie at sufficiently large amount
  • the drain current io decreases with decreasing voltage U GS until it becomes zero at the pinch-off voltage or pinch-off voltage U PI .
  • the pinch-off voltage Up 1 is approximately -18 V.
  • the current through the gate io behaves as expected from a pn junction in the reverse direction:
  • the pn junction blocks up to a breakdown voltage UB R. If the gate-source voltage UQ S falls below the
  • Breakdown voltage UB R SO takes the gate current ic (more precisely the amount] ioj of the gate current) strongly and can thermally destroy large values i ⁇ ⁇ i Gk ⁇ t j rev the control path and thus the device.
  • the JFET can be destroyed when the gate current iG is below a critical value iGkrit_i ü CHC.
  • the JFET may also be destroyed if the gate current ⁇ G exceeds a second critical value iGk nt _v or w.
  • a driver voltage UT R is applied for switching off a JFET between gate and source of the JFET, their value between the breakdown voltage U B R and the pinch-off voltage up transistor is, ie it applies
  • a driver voltage U TR is also used for switching off, but this is much smaller than the breakdown voltage U B R of the pn control path, ie it applies
  • the JFET is operated in the breakdown region. So that the gate current IQ is limited in the breakdown mode, an ohmic resistance R is connected between the voltage source and the gate-source path. With this principle, the JFET is safely shut down regardless of the pinch-off voltage and the breakdown voltage, since the controlling pn junction is operated in the breakdown. Assuming a constant driver voltage U TR , the gate current IQ is statically (simplified) as a function of the pattern and temperature-variable breakdown voltage UBR
  • a driver circuit for a power switch which is electrically coupled to a drain terminal and a control terminal of the circuit breaker, wherein the power switch is driven by a buffer amplifier with a voltage.
  • the driver circuit has a power source, as well as a switch, by means of which the current source can be short-circuited. Furthermore, the
  • Driver circuit has a capacity which can be connected in parallel by means of another switch to the power source. Between the control connection of the circuit breaker and the power source, a characteristic element and a buffer amplifier are connected.
  • a control circuit for driving an n-channel MOS transistor is disclosed, wherein a current source formed in the control circuit is coupled to the gate of the n-channel MOS transistor.
  • the invention is based in particular on the problem of providing a barrier layer
  • a gate driver is provided.
  • the gate drive device has a current supply device, which current supply device can be electrically coupled to a gate terminal and to a source / drain terminal of a junction field effect transistor for providing an electrical current.
  • the gate driver further includes switching means for selectively shorting the current providing means.
  • the gate drive device has a charge storage device, which charge storage device is electrically connected in parallel or switched to the current supply device.
  • junction field effect transistor arrangement has at least one junction field effect transistor and at least one gate drive device, which is electrically coupled to at least one gate terminal and at least one source / drain terminal of the at least one junction field effect transistor.
  • a method for driving a junction field effect transistor in a first operating state of the junction field effect transistor, an electric current is provided to the junction field effect transistor, such that the junction field effect transistor is operated in the breakdown region. Further, in a second
  • the current-providing device is designed as an electric current source, for example as a constant-current electric source.
  • a constant current source may be used to statically force the control-side pn-junction of one (or more) junction-field-effect transistor (JFET) into the breakdown and thus the transistor for safe turn-off.
  • JFET junction-field-effect transistor
  • the control-side pn junction (gate-source path) of a JFET can be controlled in breakthrough mode by means of a constant current source and thus the JFET can be blocked.
  • a gate current set once (for example, approximately equal to -150 ⁇ A) can be impressed into its gate path independently of the breakdown voltage of the JFET, as long as a driver voltage U T R available to the current source is less than the minimum breakdown voltage U occurring BR is.
  • a driver voltage U T R available to the current source is less than the minimum breakdown voltage U occurring BR is.
  • Drain-gate capacitance CD G the gate-source capacitance C GS and the drain-source capacitance CD S ) result.
  • the gate-source voltage U GS can quickly increase beyond the level of the pinch-off voltage U PI , so that the transistor turns on and causes a short circuit in the power circuit.
  • the drive current source again charges the capacitances CQ S and C DG in such a way that the voltage UQS becomes smaller than upi and statically assumes the value UBR.
  • the process of recovering the blocking capability of the transistor may take a few microseconds ( ⁇ s) so that unwanted losses in the power device may arise during the short circuit phase and stress the JFET.
  • One aspect of the invention may be seen as providing a novel static JFET gate driver principle.
  • a charge storage device already charged to the level of the breakdown voltage of the JFET can be switched in parallel to the driver current source and thus to the gate-source path of the JFET in the off-state.
  • the charge storage device has at least one capacity.
  • the charge storage device consists of a capacitor, for example a capacitor.
  • the switching device is designed as an electrical switching device or as an electrical switch.
  • the current-providing device has a first electrical connection, which can be electrically coupled to the gate terminal of the junction field-effect transistor, and a second electrical connection electrical connection, which is electrically coupled to the source / drain terminal of the junction field effect transistor.
  • the switching device is electrically connected in parallel with the current supply device.
  • the switching device has a third electrical connection, which can be electrically coupled to the gate terminal of the junction field effect transistor, and a fourth electrical connection, which is electrically connected to the source / drain terminal of the junction field effect transistor can be coupled.
  • the charge storage device has a fifth electrical connection, which can be electrically coupled to the gate terminal of the junction field effect transistor, and a sixth electrical connection which is connected to the source / drain connection of the barrier layer.
  • Field effect transistor is electrically coupled.
  • the gate drive means comprises a second switching means for selectively connecting in parallel
  • Charge storage device for example, the capacity
  • the second switching device is electrically connected in series with the charge storage device.
  • the second switching device has a seventh electrical connection and an eighth electrical connection.
  • the second switching device is set up so that the seventh electrical connection of the second switching device can be electrically coupled to the gate terminal of the junction field effect transistor, and that the eighth electrical connection of the second switching device to the fifth electrical connection of the charge storage device is electrically coupled.
  • the second switching device is arranged such that the seventh electrical connection of the second switching device is electrically coupled to the sixth electrical connection of the charge storage device, and the eighth electrical terminal of the second switching device can be electrically coupled to the source / drain terminal of the junction field effect transistor.
  • the second switching device is designed as an electrical switching device or as an electrical switch.
  • the second switching device may be connected in series with the charge storage device, and with the aid of the second switching device, the charge storage device may be connected to the current supply device and (if the gate drive device electrically coupled to, for example, a JFET) may also be electrically connected in parallel with the gate-source path of the JFET.
  • One aspect of the invention can be seen in that by means of a second switching device (second switch) it can be achieved that, in the case of a JFET switch-on, the charge storage device (for example the capacitance C stat ) can not be replaced by the parallel switching device. Device (switch) is discharged, but separated or disconnected by means of a to the capacitor C sta t serially arranged second switch.
  • the driver performance is unaffected by this measure.
  • the charge storage device may also be active in the on-state of the JFET, i. with a short-circuited power supply device, be electrically connected in parallel with the power supply device.
  • a charge storage device eg a charged capacitor
  • the effective gate-source capacitance can be increased from the outside, and the effect of the Miller effect on the switching state can be intercepted, so that a secure passive switching is enabled.
  • the charge storage device eg, the capacitor
  • the charge storage device is again powered by a second, serially arranged switch (ie, the second switching device) can be switched off and is not discharged via the first switch (ie the switching device).
  • the charge storage device retains its charge amount and does not need to be dynamically reloaded by the driver. For the driver thus a lower dynamics or performance is required.
  • the gate drive means comprises a switching drive means for driving the first switching means and / or the second switching means.
  • the S ehalt- driving device is arranged so that the switching device and the second switching device can be controlled so that either the third electrical connection and the fourth electrical connection of the switching device electrically conductive or that the seventh electrical connection and the eighth electrical connection of the second switching device are electrically connected to one another.
  • Second switch are controlled by means of a switching drive device so that either the first switch or the second switch is closed (or electrically conductive).
  • a switching drive device so that either the first switch or the second switch is closed (or electrically conductive).
  • the current-providing device can be short-circuited and also, if the gate driver is electrically coupled to a junction field effect transistor, the gate-source path of the junction field effect transistor can be shorted can.
  • the driving of the switching device and / or the second switching device can be carried out using a PWM control signal (PWM: Pulse Width Modulation).
  • PWM Pulse Width Modulation
  • Another aspect of the invention can be seen in that, for dynamic support immediately during the turn-off of a JFET using a PWM control signal, a parallel branch to the current providing device (current source) can be enabled, which briefly removes all of the current to the driver Locks can provide available voltage between the gate contact and the source contact of the JFET.
  • a parallel branch to the current providing device current source
  • a parallel branch to the current providing device can be enabled, which briefly removes all of the current to the driver Locks can provide available voltage between the gate contact and the source contact of the JFET.
  • a much higher dynamic gate current share can be provided, which contributes to the fastest possible transhipment of parasitic capacitances of the JFET and thus to very short switching times.
  • the at least one junction field effect transistor of the junction field effect transistor arrangement is designed as a power junction field effect transistor.
  • the electric current by means of a current-providing device, for example a current source or a
  • the current-providing device is short-circuited in the second operating state of the junction field effect transistor.
  • An advantage of the invention can be seen in that the drive voltage used to turn off a JFET need not be separately set to each individual transistor.
  • Another advantage of the invention can be seen in the fact that no additional expensive measuring devices and / or control devices for the gate current are necessary.
  • Another advantage of the invention can be seen in the fact that unwanted transistor reconnection (Miller effect) in certain power electronic circuits (such as DC link converters, matrix converters) are safely avoided, and thus also shorts in the power circuit are safely avoided.
  • the gate drive device is very well suited for matrix converters or DC link converters in which several transistors are considered as the cause of a passive switching operation and a complicated commutation is present.
  • Another advantage of the invention can be seen in the fact that by switching on a capacitance to the gate-source path starting from this time no accidental turning on of the JFETs is no longer possible, regardless of when a second transistor switches and would cause a reclosure case.
  • a charge-storage device configured as a capacitor or capacitor can be switched off when the JFET is switched on, and the gate drive device can be set up so that (for example by means of the second switching device) the capacitance does not exceed the first switching Device (or the first switch) is discharged. This avoids that the capacity must be dynamically reloaded by means of the driver, so that results in a more favorable energy balance for the driver.
  • Another advantage of the invention can be seen in avoiding expensive signal mixing and additional potential isolation sites (e.g., in matrix converters) in the gate driver.
  • Another advantage of the invention can be seen in that accelerated turn-off of a JFET can be achieved by allowing the charged charge storage device (for example, the charged capacitor) to carry a portion of the charge on it. charge is contributed to the switching operation, which part is then immediately recharged by the power supply device (for example, the power source).
  • the charged charge storage device for example, the charged capacitor
  • junction field effect transistors may be used to drive an n-channel junction field effect transistor (n-channel JFET), alternatively to drive a p-channel junction field effect transistor (p-channel JFET).
  • n-channel JFET junction field effect transistor
  • p-channel JFET p-channel junction field effect transistor
  • Source voltage U GS > 0
  • io> 0 positive gate current
  • Figure IA is a cross-sectional view of a conventional junction field effect transistor
  • Figure IB is an electrical schematic of the transistor shown in Figure IA;
  • Figure 2 is a current-voltage diagram illustrating the dependency of a
  • a drain current and a gate current of a gate-source voltage in a junction field effect transistor A drain current and a gate current of a gate-source voltage in a junction field effect transistor
  • FIG. 3 is an electrical circuit diagram
  • Figure 4 is a schematic diagram of a junction field effect transistor for representing parasitic capacitances
  • Embodiment of the invention shows a junction field effect transistor arrangement according to a second
  • FIG. 7 shows a junction field effect transistor arrangement according to a third exemplary embodiment of the invention.
  • JFET junction field effect transistor
  • FIG. 3 shows an electrical circuit diagram 300 'having an n-channel junction field effect transistor (n-channel JFET) 300 and a gate drive device 350 electrically coupled to the JFET 300.
  • the JFET 300 has a source Terminal 301, a drain terminal 302 and a gate terminal 303 on.
  • the gate drive device 350 has a constant current source 351 which
  • Constant current source 351 is electrically coupled by means of a first electrical terminal 351 a to the gate terminal 303 of the JFET 300, and which constant current source 351 is further electrically coupled by means of a second electrical terminal 351 b to the source terminal 301 of the JFET 300.
  • the constant current source 351 provides a constant current io which is impressed statically on the gate 303 of the JFET.
  • a switching device 352 (switch S1) is electrically connected in parallel with the constant current source 351, wherein the switching device 352 is electrically coupled to the first electrical connection 351a of the constant current source 351 by means of a third electrical connection 352a, and wherein the switching device 352 Further, by means of a fourth electrical connection 352 b with the second electrical connection 351 b of the constant current source 351 is electrically coupled.
  • the switching device 352 or the switch S1 is controlled by means of a PWM control signal of a switching control device 353, wherein by closing the switch S1, the current source 351 can be short-circuited.
  • an operating point becomes apparent in the breakdown region of the transistor in other words, an operating point which, for example, lies on the steeply sloping branch of one of the three curves 202a, 202b, 202c, but the current intensity of the gate current i ⁇ is set or limited in such a way that thermal damage to the transistor is avoided becomes.
  • the drive voltage U TR available to the current source 351 must be smaller than the breakdown voltage UB R of the JFET 300.
  • the gate-source path is short-circuited by means of the switch Sl.
  • the current source 350 is thus also short-circuited, but unlike the use of voltage sources, this is a non-critical and permissible mode of operation.
  • the JFET 300 may fail due to a switching operation of another transistor of the circuit
  • junction field effect transistor arrangement 500 shows a junction field effect transistor arrangement 500 'according to a first exemplary embodiment of the invention.
  • the junction field effect transistor arrangement 500 ' has a gate drive device 550, which is provided with a barrier layer Field effect transistor (JFET) 300 is electrically coupled.
  • the junction field effect transistor 300 is formed as an n-channel junction field effect transistor 300 and has a source terminal 301, a drain terminal 302 and a gate terminal 303.
  • the JFET 300 may be formed, for example, as a power JFET.
  • the junction field effect transistor 300 may be formed as a p-channel junction field-effect transistor.
  • the gate drive device 550 has a current supply device 551 designed as a constant current electrical source for supplying an electric current io-
  • the current supply device 551 has a first electrical connection 551a which is connected to the gate terminal 303 of the Junction field effect transistor 300 is electrically coupled, and a second electrical terminal 551 b, which is electrically coupled to the source terminal 301 of the junction field effect transistor 300.
  • the gate drive device 550 further includes a switching device 552 (switch S1) connected in parallel with the current supply device 551 for selectively short-circuiting the current supply device 551.
  • the switching device 552 has a third electrical connection 552a, which is electrically coupled to the first electrical terminal 551a of the current supply device 551 and to the gate terminal 303 of the junction field effect transistor 300.
  • the switching device 552 has a fourth electrical connection 552b, which is electrically coupled to the second electrical connection 551b of the current supply device 551 and to the source connection 301 of the junction field effect transistor 300.
  • the gate driver 550 also has a capacitor C stat
  • the charge storage device 554 has a fifth electrical connection 554a.
  • the charge storage device 554 has a sixth electrical connection 554 b, which is electrically coupled to the second electrical connection 551 b of the current supply device and to the source connection 301 of the junction field effect transistor 300.
  • the gate drive device 550 further comprises a second switching device 555 (second switch S2) for selectively connecting the charge storage device 554 to the current supply device 551 in parallel.
  • the second switching device 555 has a seventh electrical Terminal 555 a, which is electrically coupled to the first electrical terminal 551 a of the current-providing device 551 and to the gate terminal 303 of the junction field effect transistor 300.
  • the second switching device 555 has an eighth electrical connection 555b, which is electrically coupled to the fifth electrical connection 554a of the charge storage device 554.
  • the first switching device 552 (or the switch S1) and the second electrical switching device 555 (or the second switch S2) are designed as electrical switches.
  • the gate driver 550 further includes a switch driver 553 for driving the first switch 552 and the second one
  • Switching drive device 553 is set up such that switching device 552 and second switching device 555 can be activated in such a way that either third electrical connection 552a and fourth electrical connection 552b of the switching device 552a Device 552 are electrically conductively connected to each other, or that the seventh electrical connection 555 a and the eighth electrical connection 554 b of the second switching device 555 are electrically connected to each other.
  • the switching device 552 switch S1
  • the second switching device 555 second switch S2
  • Time is electrically conductive (clearly: closed).
  • the activation of the switching device 552 and of the second switching device 555 can take place with the aid of a PWM control signal.
  • the gate driver 550 differs from the gate driver 350 shown in FIG. 3 substantially in that in the case of the gate driver 550 in the off state of the JFET 300 (ie, switch S1 opens) already charged to the level of the breakdown voltage capacitance C stat (charge storage device 554) in parallel with the current source 551 and thus parallel to the gate-source path of the JFET 300 is switched (ie switch S2 closes).
  • C stat charge storage device 554
  • switch S2 closes.
  • JFET 300 when JFET 300 is turned off by simultaneously adding a charged capacitance C stat (generally charge storage device 554), additional electrical charge may be provided within a very short time, which will consume additional electrical charge to compensate for a charge drain caused by a shift current ⁇ D G can be so that the gate-source voltage UQ S does not break down in the off-state or does not rise above the value of the pinch-off voltage upi of the JFET 300.
  • a passive switching support is thus provided which reliably prevents a passive reconnection of the JFET 300.
  • C stat ie the charge storage device 554
  • the parallel switch S1 is not discharged by the parallel switch S1
  • the second switch S2 connected in series with C sta t.
  • the charge amount is maintained and does not need to be dynamically reloaded by the driver, ie, the power providing means 551.
  • FIG. 6 shows a junction field effect transistor arrangement 600 'according to a second exemplary embodiment of the invention, FIG. 6 showing an exemplary circuit realization of the current source principle as well as the passive switching support principle.
  • junction field effect transistor arrangement 600 has a gate drive device 650, which is electrically coupled to a junction field effect transistor (JFET) 300.
  • JFET junction field effect transistor
  • the junction field effect transistor 300 is designed as an n-channel
  • junction field effect transistor 300 is formed and has a source terminal 301, a drain terminal 302 and a gate terminal 303.
  • the junction field effect transistor 300 may be formed as a p-channel junction field effect transistor.
  • the JFET 300 may be formed, for example, as a power JFET.
  • the gate drive device 650 has a current supply device 651 configured as a constant current electric source for supplying an electric current I G.
  • the power supply device 651 has a first one electrical terminal 651a, which is electrically coupled to the gate terminal 303 of the junction field effect transistor 300, and a second electrical terminal 651b, which is electrically coupled to the source terminal 301 of the junction field effect transistor 300.
  • the gate driver 650 further includes switching means 652 (switch S1) connected in parallel with the current providing means 651 for selectively shorting the current providing means 651.
  • the switch means 652 is a p-channel -MOSFET (p-MOSFET) is formed.
  • the switching device 652 or the p-MOSFET 652 has a third electrical connection 652a (drain connection of the p-MOSFET 652) and a fourth electrical connection 652b (source connection of the p-MOSFET 652).
  • the fourth electrical terminal 652b is electrically coupled to the second electrical terminal 651b of the current providing device 651.
  • the p-MOSFET 652 further includes a first gate terminal 652c.
  • the gate drive device 650 further has a charge storage device 654 designed as a capacitor C sta , which charge storage device 654 is electrically connected in parallel to the current supply device 651.
  • the charge storage device 654 has a fifth electrical connection 654a and a sixth electrical connection 654b.
  • the gate drive device 650 further comprises a second switching device 655 (second switch S2) for selectively connecting the charge storage device 654 to the current supply device 651 in parallel.
  • the second switching device 655 is a second switching device 655 for selectively connecting the charge storage device 654 to the current supply device 651 in parallel.
  • the second switching device 655 or the n-MOSFET 655 has a seventh electrical connection 655a (source connection of the n-MOSFET 655) and an eighth electrical connection 655b (drain connection of the n-MOSFET 655).
  • the seventh electrical terminal 655a is electrically coupled to the second electrical terminal 65b of the current providing device 651, and the eighth electrical terminal 655b is electrically coupled to the sixth electrical terminal 654b of the charge storage device 654.
  • the n-MOSFET 655 further includes a second gate terminal 655c, which second gate terminal 655c is electrically coupled to the first gate terminal 652c of the p-MOSFET 652.
  • the current providing means 651 of the gate driving means 650 is realized by using a first electrical resistance R 1 , a diode (Zener diode) D 1 , a first bipolar transistor TR 1 (npn transistor) and a second electrical resistance R 2 .
  • the first electrical resistor R 1 has a ninth electrical connection 661 a, which ninth electrical connection 661 a is electrically coupled to the S ource terminal 301 of the JFET 300.
  • the ninth electrical connection 661 a forms the second electrical connection 651b of the current provision device 651 or current source 651.
  • the first electrical resistor Ri also has a tenth electrical connection 661b.
  • the diode Di has an eleventh electrical connection 671a, which is electrically coupled to the tenth electrical connection 661b of the first electrical resistor Ri. Furthermore, the diode Di has a twelfth electrical connection 671b, which is electrically coupled to a first low electrical supply potential GNDT R.
  • the first bipolar transistor TRi has a first base terminal 681a, a first collector terminal 681b and a first emitter terminal 681c, wherein the first base terminal 681a is electrically coupled to the eleventh electrical terminal 671a of the diode Di, and wherein the first collector terminal 681b is electrically coupled to the gate terminal 303 of the JFET 300.
  • the second electrical resistor R 2 has a thirteenth electrical terminal 662a and a fourteenth electrical terminal 662b, the thirteenth electrical terminal 662a being electrically coupled to the first emitter terminal 681c of the first bipolar transistor TRj, and the fourteenth electrical
  • Terminal 662b is electrically coupled to the first low electrical supply potential GND T R.
  • the gate drive device 650 further includes a third electrical resistance R 3 connected between the charge storage device 654 and the gate terminal 303 of the JFET.
  • the third electrical resistor R 3 has a fifteenth electrical connection 663 a and a sixteenth electrical connection 663 b, wherein the fifteenth electrical connection 663 a is electrically coupled to the fifth electrical connection 654 a of the charge storage device 654, and wherein the sixteenth electrical Terminal 663b is electrically coupled to the gate terminal 303 of the JFET 300.
  • the gate drive device 650 further has a fourth electrical resistance R 4 , which is connected between the switching device 652 and the gate terminal 303 of the JFET.
  • the fourth electrical resistor R 4 has a seventeenth electrical connection 664 a and an eighteenth electrical connection 664 b, the seventeenth electrical connection 664 a being connected to the third electrical 652 a of the Switching means 652 is electrically coupled, and wherein the eighteenth electrical connection 664 b is electrically coupled to the gate terminal 303 of the JFET 300.
  • the gate drive device 650 further has a capacitance 674 (capacitance C 1 ) having a nineteenth electrical connection 674 a and a twentieth electrical connection 674 b, the nineteenth electrical connection 674 a being connected to the first gate connection 652 c of the p-MOSFET 652 and is electrically coupled to the second gate terminal 655c of n-MOSFET 655.
  • a capacitance 674 capacitor C 1
  • the gate drive device 650 further has a fifth electrical
  • Resistor R 5 which has a twenty-first electrical connection 665a and a twenty-second electrical connection 665b, wherein the twenty-first electrical connection 665a is electrically coupled to the twentieth electrical connection 674b of the capacitor 674, and wherein the twenty-second electrical connection 665b is connected to the first low-electrical Supply potential GND T R is electrically coupled.
  • the gate driver 650 further includes a second bipolar transistor TR 2 (npn transistor) having a second base terminal 682a, a second collector terminal 682b and a second emitter terminal 682c, the second base And the second collector terminal 682b is electrically coupled to the gate terminal 303 of the JFET 300, and wherein the second emitter terminal 682c is connected to the first low electrical supply potential GNDTR is electrically coupled.
  • TR 2 npn transistor
  • the fourth electrical terminal 652b of the switching device 652 (source terminal of the p-MOSFET S 1 ), the eighth electrical terminal 655a of the second switching device 655 (source terminal of the n-MOSFET S 2 ) and the ninth electrical terminal 661a of the first electrical resistor Rj are further connected to a first high electrical
  • the gate driver 650 further includes a switch driver 653 for driving the first switch 652 and the second switch 655.
  • the switch driver 653 is configured such that the switch 652 and the second switching device 655 can be controlled such that either the third electrical connection 652a and the fourth electrical connection 652b of the switching device 652 are connected to one another in an electrically conductive manner, or that the seventh electrical connection 655a and the eighth electrical connection 655b of the second switching device 655 are electrically conductively connected to one another.
  • the switching device 652 switch S1
  • the second switching device 655 second switch S2
  • the switching drive device 653 has a first electrical output 653a and a second electrical output 653b, wherein the first electrical output 653a is connected to the first gate terminal 652c of the p-MOSFET 652 and to the second gate terminal 655c of the n- MOSFET 655 is electrically coupled, and wherein the second electrical output 653 b to the source terminal 652 b (fourth electrical terminal 652 b) of the p-MOSFET 652, with the source terminal 655 a (seventh electrical terminal 655 a) of the n-MOSFET 655 and the second electrical terminal 651b of the current supply device 651 is electrically coupled.
  • the current supplying means 651 of the gate drive means 650 is realized as a constant current source having the components Ri (first electric resistance) and Dj (Z diode) and TR 1 (first bipolar transistor ) and R 2 (second electrical resistance). While R 1 limits in a first approximation only the current through the Zener diode D 1 , the Z voltage across Dj together with the resistance R 2 is responsible for the collector current through TRi and thus in the OFF case for the static gate current i ⁇ .
  • the capacitance 674, the fifth electrical resistance R 5 and the second bipolar transistor TR 2 are illustratively used to provide a significantly higher gate current at off-instant of the JFET 300 and to dynamically recharge the charge storage device 654 (capacitance C stat ).
  • the voltage supply of the gate drive device 650 are two potential-separated voltage sources, ie a first voltage source 610 with the Voltage U TR versus GNDTR and a second voltage source 620 with voltage U SIG against GND S I G -
  • the first voltage source 610 feeds the power part of the driver circuit (TR) while the second voltage source 620 is used for signal processing (SIG).
  • the p-channel MOSFET Si (first switching device 652) is connected to the n-channel MOSFET S 2 (second switching device 655) through the gate terminals 652c, 655c and via the source terminals 652b, 655a.
  • These two potentials are fed by a circuit 653 (ie, the switching driver 653) corresponding in operation to a cross switch.
  • the control signal of this circuit 653 corresponds to the potential-separated driver input signal.
  • the JFET 300 When the driver circuit is first started up, the JFET 300 is disabled in order to achieve a safe state in the converter circuit, so that S 1 is switched off and S 2 is switched on.
  • the capacitance C stat charge storage device 654 charges to the value of the breakdown voltage of the source-gate path U BR and can ensure the dynamic switch-off support from this point on.
  • Si and S 2 may be driven so that Si is conductive and S 2 is off .
  • the series connection of the source-gate path of the JFET 300 is short-circuited to the fourth electrical resistance R 4 .
  • the resistor R 4 has the
  • S 1 and S 2 may be driven so that Si is off and S 2 is on .
  • the third electrical resistor R 3 serves to adapt the dynamic switch-off behavior, since C stat remains charged even in the switch-on case and thus can provide the majority of the transient gate charging current when switched off.
  • the series connection of capacitance Ci and fifth electrical resistance R 5 is voltage-wise between the gate terminals 652c, 655c of Si and S 2 as well as on GND T R.
  • the base-emitter path of the npn transistor TR 1 is parallel to R 5 . change If, due to an active switching action of the JFET 300, the gate potential of S 1 and S 2 , then C 1 is forcibly reloaded and a transient current flows through R 5 . This requires the switching on of the first bipolar transistor TR 1 and thus a transient short-circuiting of the static current source.
  • the current flowing through TR 1 is also involved in the dynamic gate charging current of the JFET 300 and, moreover, serves to quickly recharge C stat , which has provided the immediately first gate charge portion.
  • the gate driver with the capacitance C stat is immediately able to respond to passive switching operations and safely leave the JFET 300 in the off state.
  • junction field effect transistor arrangement 700 shows a junction field effect transistor arrangement 700 'according to a third exemplary embodiment of the invention.
  • the junction field effect transistor arrangement 700 ' has a gate drive device 750, which is electrically coupled to a junction field effect transistor (JFET) 300.
  • the gate drive device 750 differs from the gate drive device 550 shown in FIG. 5 in that no second switching device is formed in the gate drive device 750, so that the charge storage device 554 to the power supply device 551 is connected in parallel.
  • PCM 2002 Nuremberg, Germany, May 2002.

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Abstract

Eine Gate-Ansteuerungs-Einrichtung weist eine Strom-Bereitstellungs-Einrichtung (551) auf, welche mit einem Gate-Anschluss (303) und mit einem Source/Drain-Anschluss (301) eines Sperrschicht-Feldeffekttransistors (300) elektrisch koppelbar ist. Ferner weist die Gate-Ansteuerungs-Einrichtung eine Schalt-Einrichtung (552) zum wahlweisen Kurzschließen der Strom-Bereitstellungs-Einrichtung (551) auf, sowie eine Ladungs-Speicher-Einrichtung (554), welche zu der Strom-Bereitstellungs-Einrichtung (551) elektrisch parallel schaltbar oder geschaltet ist. Bei einem Verfahren zum Ansteuern eines Sperrschicht-Feldeffekttransistors wird in einem ersten Betriebszustand des Sperrschicht-Feldeffekttransistors ein elektrischer Strom dem Sperrschicht-Feldeffekttransistor bereitgestellt, derart, dass der Sperrschicht-Feldeffekttransistor im Durchbruch-Bereich betrieben wird. In einem zweiten Betriebzustand des Sperrschicht-Feldeffekttransistors wird elektrische Ladung zwischengespeichert, wobei zumindest ein Teil der zwischengespeicherten elektrischen Ladung in dem ersten Betriebszustand dem Sperrschicht-Feldeffekttransistor bereitgestellt wird.

Description

Beschreibung
SCHALTUNGSANORDNUNG UND VERFAHREN ZUR GATE-ANSTEUERUNG EINES SPERRSCHICHT-FELDEFFEKTTRANSISTORS
Die Erfindung betrifft eine Gate-Ansteuerungs-Einrichtung, eine Sperrschicht- Feldeffekttransistor- Anordnung und ein Verfahren zum Ansteuern eines Sperrschicht- Feldeffekttransistors.
Neben der Weiterentwicklung Silizium-basierter Leistungshalbleiterschalter ist inzwischen auch das Material Silizium-Carbid (SiC) für den Einsatz in leistungselektronischen Schaltungen beherrschbar, siehe zum Beispiel [1], [2], Aufgrund der hervorragenden Material eigenschaften von SiC lassen sich auf dessen Basis hochsperrende, unipolare Halbleiterschalter realisieren, siehe zum Beispiel [3], und SiC-Feldeffekttransistoren finden daher zunehmend Beachtung.
Als aktives Schaltelement bzw. aktiver Schalter ist dabei der Sperrschicht-Feldeffekt- Transistor (Junction Field Effect Transistor, JFET) im Fokus der Entwickler, siehe zum Beispiel [4]. Dieser Transistortyp wird nicht mittels eines MOS-Gates (MOS: Metal Oxide Semiconductor) gesteuert, welches eine einfache Adaption bekannter Treibertopologien erlauben würde, sondern mittels der Raumladungszone eines in Sperrrichtung betriebenen pn-Übergangs zwischen der Gate-Elektrode und der Source-Elektrode des JFETs. Ein JFET erfordert daher eine andere Treibertopologie als Bauelemente mit einem MOS-Gate wie zum Beispiel MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) oder IGBTs (Insulated Gate Bipolar Transistor).
Die Steuerung eines JFETs erfolgt mittels der Gate-Source-Spannung. Bei einer Gate- Source-Spannung von 0 Volt ist der Leistungsschalter leitend. Soll der JFET sperren, muss im Falle eines n-Kanal- JFETs eine negative Spannung zwischen die Gate-Elektrode und die Source-Elektrode angelegt werden (im Falle eines p-Kanal- JFETs entsprechend eine positive Spannung). Die Raumladungszone (trägerarme Zone) des in Sperrrichtung betriebenen pn-Überganges reicht immer tiefer in den n(ρ)-Kanal hinein und schnürt diesen bei genügend großer negativer Gate-Source-Spannung (bzw. bei einem p-Kanal- JFET bei genügend großer positiver Gate-Source-Spannung) vollständig ab (Pinch-off-Spannung bzw. Abschnürspannung): der JFET sperrt. Der Gate-Leckstrom ist vernachlässigbar klein. Mit steigender negativer Gate-Source-Spannung (bzw. bei einem p-Kanal- JFET mit steigender positiver Gate-Source-Spannung) nimmt jedoch bei einer Durchbruchspannung der Gate-Leckstrom schlagartig zu und würde das Bauelement zerstören. Fig. IA zeigt eine schematische Halbzellenquerschnittsansicht 100 eines herkömmlichen vertikalen n-Kanal- JFETs, und Fig.lB zeigt ein dazugehöriges Schaltsymbol 150, bei dem an dem JFET 100 anliegende elektrische Spannungen (Gate-Source-Spannung UQS, Drain-Gate-Spannung urjG> Drain-Source-Spannung ups) bzw. durch den JFET 100 fließende elektrische Ströme (Gate-Strom io> Drain-Strom irj) eingezeichnet sind.
Der JFET 100 weist einen Source-Anschluss 101, einen Drain- Anschluss 102 und einen Gate-Anschluss 103 auf. Ferner weist der JFET 100 einen ersten (n-)-dotierten Bereich 104, einen zweiten (n-)-dotierten Bereich 105, einen n++-dotierten Bereich 106, einen ersten p++-dotierten Bereich 107 sowie einen zweiten p++-dotierten Bereich 108 auf.
Wie im Querschnitt ersichtlich, sind der Source-Anschluss 101 und der Drain- Anschluss 102 bei Nichtanliegen einer Gate-Source-Spannung UGS (bzw. bei UQS = 0) allein mittels n- dotierter Bereiche, i.e. dem ersten schwach n-dotierten Bereich 104 (n- Epilayer 1), dem zweiten schwach n-dotierten Bereich 105 (n- Epilayer 2) sowie dem sehr stark n-dotierten (n++) Bereich 106, elektrisch miteinander verbunden, so dass in diesem Fall ein geringer ohmscher Widerstand zwischen dem Source-Anschluss 101 und dem Drain- Anschluss 102 resultiert. Mit anderen Worten ist der Leistungsschalter 100 bzw. der JFET 100 leitend. Da dies ohne eine Gate-Source-Spannung UGS der Fall ist, spricht man vom normally-on- Verhalten.
Soll der JFET 100 sperren, muss die elektrische Verbindung zwischen Source 101 und Drain 102 hochohmig werden. Dies kann dadurch erreicht werden, dass eine negative Spannung UQS (UGS < 0) zwischen dem Gate-Kontakt 103 und dem Source-Kontakt 101 angelegt wird. Die Folge ist ein in Sperrrichtung betriebener pn-Übergang (Übergang zwischen dem ersten p++-dotierten Bereich 107 und dem zweiten (n-)-dotierten Bereich 105), dessen Raumladungszone (trägerarme Zone) in den Kanal hineinreicht und diesen bei genügend kleiner Spannung UGS (d.h. bei genügend großem Betrag |UQS|) vollständig abschnürt, d.h. in einen hochohmigen Zustand versetzt.
Das in Fig.2 dargestellte Diagramm 200 zeigt die Abhängigkeit des Drain-Stroms io (Kurven 201a, 201b) und des Gate-Stromes iG (Kurven 202a, 202b) eines n-Kanal- JFETs von der Gate-Source-Spannung UQS für zwei verschiedene Temperaturen Ti = 25°C und T2= 1250C.
Mit anderen Worten sind in Fig.2 der Drain-Strom ip als Funktion der Gate-Source- Spannung uGs (ΪD = f(uGs)> wobei uDS = 1.56 V) und der Gate-Strom iσ als Funktion der Gate-Source-Spannung (iσ = f(ucs)) aufgetragen für zwei verschiedene Werte des Parameters T (Temperatur).
Wie aus Fig.2 ersichtlich ist, sinkt der Drain-Strom io mit kleiner werdender Spannung UGS, bis dieser bei der Abschnürspannung bzw. Pinch-off-Spannung UPI zu null wird. In dem gezeigten Beispiel beträgt die Pinch-off-Spannung Up1 in etwa -18 V.
Für negative Spannungen UQS verhält sich der Strom durch das Gate io so, wie es von einem pn-Übergang in Rückwärtsrichtung zu erwarten ist: Der pn-Übergang sperrt bis hin zu einer Durchbruchspannung UBR. Sinkt die Gate-Source-Spannung UQS unter die
Durchbruchspannung UBR, SO nimmt der Gate-Strom ic (genauer der Betrag ]ioj des Gate- Stroms) stark zu und kann für zu große Werte iβ < iGkπtjrückw die Steuerstrecke und damit das Bauelement thermisch zerstören. Mit anderen Worten kann der JFET zerstört werden, wenn der Gate-Strom iG einen kritischen Wert iGkrit_iückw unterschreitet.
Wird die Gate-Source-Spannung UGS positiv, so steigt ab der Schwellspannung des pn- Übergangs der Strom iσ schnell an und kann für zu große Werte io > iGkrit_vorw ebenfalls das Bauelement zerstören. Mit anderen Worten kann der JFET auch zerstört werden, wenn der Gate-Strom \G einen zweiten kritischen Wert iGknt_vorw überschreitet.
Aus den oben genannten Überlegungen lassen sich Schlussfolgerungen für einen sicheren Betrieb der JFET-Gate-Source-Steuerstrecke ableiten:
i) im Ein-Zustand ("on") des JFETs sollte gelten: UQS > UPI und iG < iGkrit_vorw
ii) im Aus-Zustand ("off1) des JFETs sollte gelten:
UGS < UpiUnd ΪG> iGkrit_rückw
Um einen Leistungshalbleiter mit den genannten Eigenschaften zu betreiben, sind aus dem Stand der Technik unterschiedliche Verfahren bekannt. In vielen Fällen wird zum kritischen Ausschalten eines solchen Transistors zwischen den Gate-Anschluss und den Source-Anschluss des JFETs eine Treiberspannung UTR angelegt, wobei die entsprechenden Verfahren im Wesentlichen in zwei Varianten unterteilt werden können.
i) Gemäß einer ersten, zum Beispiel in [5], [6], [7], [8], [9] beschriebenen, Variante wird zum Abschalten eines JFETs zwischen Gate und Source des JFETs eine Treiber-Spannung UTR angelegt, deren Wert zwischen der Durchbruchspannung UBR und der Pinch-off-Spannungupides Transistors liegt, d.h. es gilt
UBR < UTR < Up1. (1)
Da einerseits die Pinch-off-Spannungen upi sowie die Durchbruchspannungen UBR
Streuungen unterworfen sind und je nach JFET-Muster um einige Volt differieren (zum Beispiel kann Up1 zwischen -20 V und -28 V variieren), und andererseits die Durchbruchspannung UBR eine Temperaturabhängigkeit aufweist (vgl. Fig.2), muss in diesem Fall zum sicheren Ausschalten die verwendete Treiber-Spannung UTR sorgfältig an jeden einzelnen Transistor angepasst werden. Andernfalls besteht die Gefahr, das Bauelement nicht mehr sicher ausschalten zu können bzw. die pn-Steuerstrecke durch einen zu großen Strom |io| thermisch zu überlasten.
ii) Gemäß einer zweiten, zum Beispiel in [10], [11] beschriebenen, Variante wird zum Abschalten ebenfalls eine Treiberspannung UTR verwendet, diese ist allerdings weitaus kleiner als die Durchbruchspannung UBR der pn-Steuerstrecke, d.h. es gilt
UTR < UBR < uPi. (2)
Anschaulich wird bei der Variante ii) der JFET im Durchbruchbereich betrieben. Damit der Gatestrom IQ im Durchbruchbetrieb limitiert ist, wird zwischen die Spannungsquelle und die Gate-Source-Strecke ein ohmscher Widerstand R geschaltet. Mit diesem Prinzip wird der JFET unabhängig von der Pinch-off-Spannung und der Durchbruchspannung sicher abgeschaltet, da der steuernde pn-Übergang im Durchbruch betrieben wird. Geht man von einer konstanten Treiber-Spannung UTR aus, so stellt sich statisch (vereinfacht) der Gatestrom IQ in Abhängigkeit der muster- und temperaturveränderlichen Durchbruchspannung UBR gemäß
— i = U™ ~ u™ (3)
R
em.
Aus [12], [13] ist es bekannt, einen JFET mittels einer Stromquelle am Gate auszuschalten. Es wird demnach nicht die Gate-Spannung, sondern der Gate-(Leck)-Strom für das Ausschalten des JFETs eingestellt. Der Steuerstrom ist größer als der normale Gate-Leckstrom, aber kleiner als der maximal zulässige Gate-Strom. Dabei wird die pn- Gatestrecke des JFETs im Durchbruch betrieben. Zum Einschalten des JFETs (leitender Zustand) wird der Gate-Steuerstrom abgeschaltet.
Nachteilig an den in [12], [13] offenbarten Verfahren ist jedoch, dass zum Zwecke des Abschaltens des JFETs eine zusätzliche Messeinrichtung und eine aufwändige Regeleinrichtung für den Gate-Strom notwendig werden.
Bei Verwendung ungeregelter Stromquellen zum Sperren eines JFETs, kann der Fall eintreten, dass bei bestimmten Wechselrichter-Anordnungen (Umrichtern) ein gerade abgeschalteter JFET wieder einschaltet und einen Brückenkurzschluss verursacht (sogenannter Miller-Effekt). Um dies zu vermeiden, wird in [13] eine weitere Stromquelleneinrichtung verwendet, die zum sicheren Ausschalten des JFETs zeitweilig einen erhöhten Gate-Strom zuführt.
Bei anderen Umrichtern, beispielsweise bei einem Matrix-Umrichter (siehe z.B. [14]), ist mit der in [13] vorgeschlagenen Methode das eben genannte Problem des ungewollten Wiedereinschaltens eines gerade abgeschalteten JFETs jedoch schwer oder nicht lösbar, weil dann mehrere Transistoren als Verursacher in Betracht kommen und ein komplizierter Kommutierungsapparat vorliegt.
In [15] ist eine Treiberschaltung für einen Leistungsschalter offenbart, welche mit einem Drain-Anschluss und einem Steuer-Anschluss des Leistungsschalters elektrisch gekoppelt ist, wobei der Leistungsschalter über einen Pufferverstärker mit einer Spannung angesteuert wird. Die Treiberschaltung weist eine Stromquelle auf, sowie einen Schalter, mit dessen Hilfe die Stromquelle kurzgeschlossen werden kann. Ferner weist die
Treiberschaltung eine Kapazität auf, welche mittels eines anderen Schalters zu der Stromquelle parallel geschaltet werden kann. Zwischen den Steueranschluss des Leistungsschalters und die Stromquelle sind ein Kennlinienglied sowie ein Pufferverstärker geschaltet.
In [16] ist ein Steuerschaltkreis zum Ansteuern eines n-Kanal-MOS-Transistors offenbart, wobei eine in dem Steuerschaltkreis ausgebildete Stromquelle mit dem Gate des n-Kanal- MOS-Transistors gekoppelt ist.
Der Erfindung liegt insbesondere das Problem zugrunde, einen Sperrschicht-
Feldeffekttransistor bzw. JFET sicher auszuschalten. Das Problem wird gelöst durch eine Gate-Ansteuerungs-Einrichtung, eine Sperrschicht- Feldeffekttransistor- Anordnung sowie ein Verfahren zum Ansteuern eines Sperrschicht- Feldeffekttransistors mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen
Patentansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit der Gate-Ansteuerungs-Einrichtung beschrieben sind, gelten sinngemäß auch für die Sperrschicht-Feldeffekttransistor- Anordnung und das Verfahren zum Ansteuern eines Sperrschicht-Feldeffekttransistors.
Es wird eine Gate-Ansteuerungs-Einrichtung bereitgestellt. Die Gate-Ansteuerungs- Einrichtung weist eine Strom-Bereitstellungs-Einrichtung auf, welche Strom- Bereitstellungs-Einrichtung mit einem Gate-Anschluss und mit einem Source/Drain- Anschluss eines Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist, zum Bereitstellen eines elektrischen Stromes. Die Gate-Ansteuerungs-Einrichtung weist ferner eine Schalt-Einrichtung auf zum wahlweisen Kurzschließen der Strom-Bereitstellungs- Einrichtung. Weiterhin weist die Gate-Ansteuerungs-Einrichtung eine Ladungs-Speicher- Einrichtung auf, welche Ladungs-Speicher-Einrichtung zu der Strom-Bereitstellungs- Einrichtung elektrisch parallel schaltbar oder geschaltet ist.
Es wird ferner eine Sperrschicht-Feldeffekttransistor- Anordnung bereitgestellt. Die Sperrschicht-Feldeffekttransistor- Anordnung weist mindestens einen Sperrschicht- Feldeffekttransistor auf, sowie mindestens eine Gate-Ansteuerungs-Einrichtung, welche mit mindestens einem Gate-Anschluss und mindestens einem Source/Drain-Anschluss des mindestens einen Sperrschicht-Feldeffekttransistors elektrisch gekoppelt ist.
Bei einem Verfahren zum Ansteuern eines Sperrschicht-Feldeffekttransistors wird in einem ersten Betriebszustand des Sperrschicht-Feldeffekttransistors ein elektrischer Strom dem Sperrschicht-Feldeffekttransistor bereitgestellt, derart, dass der Sperrschicht- Feldeffekttransistor im Durchbruch-Bereich betrieben wird. Ferner wird in einem zweiten
Betriebzustand des Sperrschicht-Feldeffekttransistors elektrische Ladung zwischengespeichert, wobei zumindest ein Teil der zwischengespeicherten elektrischen Ladung in dem ersten Betriebszustand dem Sperrschicht-Feldeffekttransistor bereitgestellt wird.
Gemäß einer Ausgestaltung der Erfindung ist die Strom-Bereitstellungs-Einrichtung als elektrische Stromquelle ausgebildet, zum Beispiel als elektrische Konstant-Stromquelle. Ein Aspekt der Erfindung kann darin gesehen werden, dass eine Konstantstromquelle dazu benutzt werden kann, die steuerseitige pn-Strecke eines (oder mehrerer) Sperrschicht- Feldeffekt-Transistors (JFETs) statisch in den Durchbruch und damit den Transistor zum sicheren Abschalten zu zwingen. Mit anderen Worten kann der steuerseitige pn-Übergang (Gate-Source-Strecke) eines JFETs mittels einer Konstantstromquelle kontrolliert im Durchbruch betrieben werden und damit der JFET gesperrt werden. Ein einmalig eingestellter Gate-Strom (zum Beispiel io ungefähr gleich -150 μA) kann unabhängig von der Durchbruchspannung des JFETs in dessen Gate-Strecke eingeprägt werden, so lange eine der Stromquelle zur Verfügung stehende Treiberspannung UTR kleiner als die minimal auftretende Durchbruchspannung UBR ist. Zum Einschalten des JFETs (d.h. Gate-Source- Spannung UQS ist größer als die Pinch-off-Spannung upi: UQS > Up1) kann die Strom- Bereitstellungs-Einrichtung (Stromquelle) und ebenfalls die Gate-Source-Strecke des JFETs mittels eines Schalter (i.e. mittels der Schalt-Einrichtung) kurzgeschlossen werden, so dass der Leistungsschalter bei der Gate-Spannung Null (0 Volt) leitend wird.
In diesem Zusammenhang ist anzumerken, dass, anders als bei Spannungsquellen, das Kurzschließen einer Stromquelle eine unkritische und erlaubte Betriebsart darstellt.
In bestimmten leistungselektronischen Schaltungen (z.B. Spannungs-Zwischenkreis- Umrichter, Matrix-Umrichter) kann der Fall auftreten, dass ein ausgeschalteter, aber rückwärts leitender erster Transistor durch eine Schalthandlung eines anderen Transistors in den Vorwärtssperrzustand übergeht, und dass damit der rückwärtige Strom des ersten Transistors abkommutiert (passives Schalten). Dabei kann aus der Änderung der Spannungsverhältnisse zwischen dem rückwärts leitenden Zustand und dem vorwärts sperrenden Zustand eine Ladungsänderung der parasitären Transistor-Kapazitäten (d.h. der
Drain-Gate-Kapazität CDG, der Gate-Source-Kapazität CGS und der Drain-Source-Kapazität CDS) resultieren.
In diesem Zusammenhang wurde erkannt, dass - die Gate-Source-Strecke betreffend - die Drain-Gate-Kapazität CDGUΠI mehr als den Betrag einer aufzunehmenden Sperrspannung usperr umgeladen werden muss. Dies ist das Resultat eines Verschiebestroms ioc der zwangsläufig auch durch die Gate-Source-Kapazität CGS fließt. Der Strom ioG vom Drain zum Gate ist dabei im allgemeinen transient größer als der Strom ΪG, der durch die Treiber- Stromquelle in die Gegenrichtung eingetragen wird (z.B. io = -150 μA). Dies führt zur Entladung der Gate-Source-Kapazität Cos und damit zur Zunahme der Gate-Source-
Spannung UQS. Die Gate-Source-Spannung UGS kann schnell über das Niveau der Pinch-off- Spannung UPI hinaus anwachsen, so dass der Transistor einschaltet und einen Kurzschluss im Leistungskreis verursacht. Ist der transiente Umladevorgang der parasitären Kapazitäten beendet, lädt die Treiberstromquelle die Kapazitäten CQS und CDG wieder derart, dass die Spannung UQS kleiner wird als upi und statisch den Wert UBR annimmt. Der Vorgang bis zum Wiedererlangen der Sperrfähigkeit des Transistors kann jedoch einige Mikrosekunden (μs) dauern, so dass unerwünschte Verluste im Leistungsbauelement während der Kurzschlussphase anfallen und den JFET belasten können.
Ein Aspekt der Erfindung kann darin gesehen werden, dass ein neuartiges statisches JFET-Gate-Treiber-Prinzip bereitgestellt wird. Bei dem neuen Treiber-Prinzip kann eine bereits auf das Niveau der Durchbruchspannung des JFETs geladene Ladungs-Speicher- Einrichtung im Ausschaltfall parallel zur Treiber-Stromquelle und damit zur Gate-Source- Strecke des JFETs geschaltet werden.
Gemäß einer Ausgestaltung der Erfindung weist die Ladungs-Speicher-Einrichtung mindestens eine Kapazität auf.
Gemäß einer anderen Ausgestaltung der Erfindung besteht die Ladungs-Speicher- Einrichtung aus einer Kapazität, beispielsweise einem Kondensator.
Wird im Ausschaltfall eine Kapazität Cstat parallel zur Gate-Source-Strecke eines Sperrschicht-Feldeffekttransistors geschaltet, so berechnet sich die in diesem Fall wirksame Gate-Source-Kapazität CGS 1 wie folgt:
Cos'= Cos + Cstat. (4)
Mit steigendem Wert von Cstat führt die verschobene Ladungsmenge auf CGS', resultierend aus dem transienten Strom ioc zu einem immer geringer werdenden Spannungseinbruch der Gate-Source-Spannung UQS und unterbindet damit mögliche kurzzeitig auftretende Kurzschlüsse.
Gemäß einer anderen Ausgestaltung der Erfindung ist die Schalt-Einrichtung als elektrische Schalt-Einrichtung bzw. als elektrischer Schalter ausgebildet.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Strom-Bereitstellungs- Einrichtung einen ersten elektrischen Anschluss auf, welcher mit dem Gate-Anschluss des Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist, sowie einen zweiten elektrischen Anschluss, welcher mit dem Source/Drain-Anschluss des Sperrschicht- Feldeffekttransistors elektrisch koppelbar ist.
Gemäß einer anderen Ausgestaltung der Erfindung ist die Schalt-Einrichtung zu der Strom- Bereitstellungs-Einrichtung elektrisch parallel geschaltet.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Schalt-Einrichtung einen dritten elektrischen Anschluss auf, welcher mit dem Gate- Anschluss des Sperrschicht- Feldeffekttransistors elektrisch koppelbar ist, sowie einen vierten elektrischen Anschluss, welcher mit dem Source/Drain-Anschluss des Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Ladungs-Speicher- Einrichtung einen fünften elektrischen Anschluss auf, welcher mit dem Gate- Anschluss des Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist, sowie einen sechsten elektrischen Anschluss, welcher mit dem Source/Drain-Anschluss des Sperrschicht- Feldeffekttransistors elektrisch koppelbar ist.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Gate-Ansteuerungs- Einrichtung eine zweite Schalt-Einrichtung auf zum wahlweisen Parallelschalten der
Ladungs-Speicher-Einrichtung (zum Beispiel der Kapazität) zu der Strom-Bereitstellungs- Einrichtung.
Gemäß einer anderen Ausgestaltung der Erfindung ist die zweite Schalt-Einrichtung zu der Ladungs-Speicher-Einrichtung elektrisch in Serie geschaltet.
Gemäß einer anderen Ausgestaltung der Erfindung weist die zweite Schalt-Einrichtung einen siebten elektrischen Anschluss und einen achten elektrischen Anschluss auf.
Gemäß einer anderen Ausgestaltung ist die zweite Schalt-Einrichtung so eingerichtet, dass der siebte elektrische Anschluss der zweiten Schalt-Einrichtung mit dem Gate- Anschluss des Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist, und dass der achte elektrische Anschluss der zweiten Schalt-Einrichtung mit dem fünften elektrischen Anschluss der Ladungs-Speicher-Einrichtung elektrisch gekoppelt ist.
Gemäß einer anderen Ausgestaltung ist die zweite Schalt-Einrichtung so eingerichtet, dass der siebte elektrische Anschluss der zweiten Schalt-Einrichtung mit dem sechsten elektrischen Anschluss der Ladungs-Speicher-Einrichtung elektrisch gekoppelt ist, und dass der achte elektrische Anschluss der zweiten Schalt-Einrichtung mit dem Source/Drain-Anschluss des Sperrschicht-Feldeffekttransistors elektrisch koppelbar ist.
Gemäß einer anderen Ausgestaltung der Erfindung ist die zweite Schalt-Einrichtung als elektrische Schalt-Einrichtung bzw. als elektrischer Schalter ausgebildet.
Anschaulich kann die zweite Schalt-Einrichtung zu der Ladungs-Speicher-Einrichtung in Serie geschaltet sein, und mit Hilfe der zweiten Schalt-Einrichtung kann die Ladungs- Speicher-Einrichtung zu der Strom-Bereitstellungs-Einrichtung und (falls die Gate- Ansteuerungs-Einrichtung beispielsweise mit einem JFET elektrisch gekoppelt ist) auch zu der Gate-Source-Strecke des JFETs elektrisch parallel geschaltet werden.
Ein Aspekt der Erfindung kann darin gesehen werden, dass mittels einer zweiten Schalt- Einrichtung (zweiter Schalter) erreicht werden kann, dass im Einschaltfall eines JFETs die Ladungs-Speicher-Einrichtung (zum Beispiel die Kapazität Cstat) nicht durch die parallel befindliche Schalt-Einrichtung (Schalter) entladen wird, sondern mittels eines zu der Kapazität Cstat seriell angeordneten zweiten Schalters getrennt bzw. abgekoppelt wird. Damit bleibt die von der Ladungs-Speicher-Einrichtung gespeicherte Ladungsmenge erhalten und muss nicht durch den Treiber dynamisch umgeladen werden, was an diesen hinsichtlich Dynamik größere Ansprüche stellen würde. Zum anderen bleibt durch diese Maßnahme die Treiberleistung unbeeinflusst.
Alternativ kann die Ladungs-Speicher-Einrichtung auch im Einschaltfall des JFETs, d.h. bei kurzgeschlossener Strom-Bereitstellungs-Einrichtung, elektrisch parallel geschaltet sein zu der Strom-Bereitstellungs-Einrichtung.
Ein Aspekt der Erfindung kann darin gesehen werden, dass mittels der Gate- Ansteuerungs- Einrichtung im Ausschaltfall eines JFETs eine bereits auf das Niveau der Durchbrachspannung geladene Ladungs-Speicher-Einrichtung (zum Beispiel ein geladener Kondensator) parallel zur Gate-Source-Strecke des JFETs aktiv hinzugeschaltet werden kann, wodurch die wirksame Gate-Source-Kapazität von außen erhöht werden kann, und die Wirkung des Miller-Effekts auf den Schaltzustand abgefangen werden kann, so dass ein sicheres passives Schalten ermöglicht wird.
Damit kann ein ungewolltes Wiedereinschalten von einem oder mehreren Transistoren (Miller-Effekt) in bestimmten leistungselektronischen Schaltungen (zum Beispiel Zwischenkreis-Umrichtern, Matrix-Umrichtern) und somit Kurzschlüsse in einem Leistungskreis vermieden werden. Das Hinzuschalten einer geladenen Kapazität zur Gate- Source-Strecke kann unmittelbar im Ausschaltaugenblick erfolgen, so dass ab diesem Zeitpunkt ein ungewolltes Einschalten nicht mehr möglich ist, unabhängig davon, wann ein zweiter Transistor schaltet und einen Wiedereinschalt-Fall verursachen könnte.
Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass beim Einschalten eines JFETs mittels der Gate-Ansteuerungs-Einrichtung die Ladungs-Speicher- Einrichtung (zum Beispiel der Kondensator) mittels eines zweiten, seriell angeordneten Schalters (d.h. der zweiten Schalt-Einrichtung) wieder abgeschaltet werden kann und nicht über den ersten Schalter (d.h. die Schalt-Einrichtung) entladen wird. Damit behält die Ladungs-Speicher-Einrichtung (Kondensator) ihre Ladungsmenge und muss nicht durch den Treiber dynamisch umgeladen werden. Für den Treiber ist somit eine geringere Dynamik bzw. Leistung erforderlich.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Gate-Ansteuerungs- Einrichtung eine Schalt- Ansteuerungs-Einrichtung auf zum Ansteuern der ersten Schalt- Einrichtung und/oder der zweiten Schalt-Einrichtung.
Gemäß einer anderen Ausgestaltung der Erfindung ist die S ehalt- Ansteuerungs- Einrichtung so eingerichtet, dass die Schalt-Einrichtung und die zweite Schalt-Einrichtung so angesteuert werden können, dass entweder der dritte elektrische Anschluss und der vierte elektrischen Anschluss der Schalt-Einrichtung elektrisch leitend miteinander verbunden sind, oder dass der siebte elektrische Anschluss und der achte elektrische Anschluss der zweiten Schalt-Einrichtung elektrisch leitend miteinander verbunden sind.
Anschaulich können die Schalt-Einrichtung (erster Schalter) und die zweite Schalt-
Einrichtung (zweiter Schalter) mittels einer Schalt- Ansteuerungs-Einrichtung so angesteuert werden, dass entweder der erste Schalter oder der zweite Schalter geschlossen (bzw. elektrisch leitend) ist. Mit anderen Worten kann mittels der S ehalt- Ansteuerungs- Einrichtung erreicht werden, dass nur einer der beiden Schalter zu einem gegebenen Zeitpunkt geschlossen (elektrisch leitend) ist, wobei mittels Schließens des ersten Schalters
(bzw. der Schalt-Einrichtung) gleichzeitig die Strom-Bereitstellungs-Einrichtung kurzgeschlossen werden kann und außerdem, falls die Gate-Ansteuerungs-Einrichtung mit einem Sperrschicht-Feldeffekttransistor elektrisch gekoppelt ist, auch die Gate-Source- Strecke des Sperrschicht-Feldeffekttransistors kurzgeschlossen werden kann.
Das Ansteuern der Schalt-Einrichtung und/oder der zweiten Schalt-Einrichtung kann unter Verwendung eines PWM-Steuersignals (PWM: Pulse Width Modulation) erfolgen. Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass zur dynamischen Unterstützung unmittelbar während des Ausschaltens eines JFETs mit Hilfe eines PWM- Steuersignals ein Parallelzweig zu der Strom-Bereitstellungs-Einrichtung (Stromquelle) freigeschaltet werden kann, welcher kurzzeitig die gesamte, dem Treiber zum Sperren verfügbare Spannung zwischen den Gate-Kontakt und den Source-Kontakt des JFETs anlegen kann. Damit kann zusätzlich zum statischen Gate-Strom der Konstantstromquelle ein weitaus höherer dynamischer Gate-Strom-Anteil bereitgestellt werden, der zum Erreichen schnellstmöglicher Umladungen von parasitären Kapazitäten des JFETs und damit zu sehr kurzen Schaltzeiten beiträgt.
In diesem Zusammenhang kann ein anderer Aspekt der Erfindung darin gesehen werden, dass im Ausschaltfall nicht nur der statisch eingeprägte Konstantstrom und der Parallelzweigstrom (dynamische Unterstützung, siehe oben) eine schnelle Umladung der parasitären Kapazitäten und damit verbundene kürzere Schaltzeiten bewirken, sondern dass auch die auf dem Kondensator (der Ladungs-Speicher-Einrichtung) Cstat gespeicherte Ladung den Schaltvorgang beschleunigt, sobald Cstat (zum Beispiel unter Verwendung eines PWM-Signals) parallel zur Gate-Source-Strecke des JFETs geschaltet wird.
Gemäß einer anderen Ausgestaltung der Erfindung ist der mindestens eine Sperrschicht- Feldeffekttransistor der Sperrschicht-Feldeffekttransistor- Anordnung als Leistungs- Sperrschicht-Feldeffekttransistor ausgebildet.
Gemäß einer anderen Ausgestaltung der Erfindung wird bei dem Verfahren zum Ansteuern eines Sperrschicht-Feldeffekttransistors der elektrische Strom mittels einer Strom- Bereitstellungs-Einrichtung, zum Beispiel einer Stromquelle bzw. einer
Konstantstromquelle, bereitgestellt.
Gemäß einer anderen Ausgestaltung der Erfindung wird die Strom-Bereitstellungs- Einrichtung in dem zweiten Betriebszustand des Sperrschicht-Feldeffekttransistors kurzgeschlossen.
Ein Vorteil der Erfindung kann darin gesehen werden, dass die zum Ausschalten eines JFETs benutzte Treiberspannung nicht gesondert auf jeden einzelnen Transistor eingestellt werden muss.
Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass keine zusätzlichen aufwendigen Messeinrichtungen und/oder Regeleinrichtungen für den Gate-Strom notwendig sind. Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass ein ungewolltes Wiedereinschalten von Transistoren (Miller-Effekt) in bestimmten leistungselektronischen Schaltungen (wie z.B. Zwischenkreis-Umrichtern, Matrixumrichtern) sicher vermieden werden, und damit ebenfalls Kurzschlüsse im Leistungskreis sicher vermieden werden.
Ein anderer Vorteil der Erfindung, insbesondere gegenüber der in [13] offenbarten Methode, kann darin gesehen werden, dass der schaltungstechnische Aufwand geringer ist, da zur Vermeidung des Miller-Effektes bzw. eines Brückenkurzschlusses keine weitere Stromquelleneinrichtung notwendig ist, die zum sicheren Ausschalten des JFETs einen erhöhten Gate-Strom führt.
Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass die Gate- Ansteuerungs-Einrichtung sehr gut geeignet ist für Matrix-Umrichter oder Zwischenkreis-Umrichter, bei denen mehrere Transistoren als Verursacher einer passiven Schalthandlung in Betracht kommen und eine komplizierte Kommutierungseinrichtung vorliegt.
Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass mittels des Zuschaltens einer Kapazität zur Gate-Source-Strecke ab diesem Zeitpunkt kein ungewolltes Einschalten des JFETs mehr möglich ist, unabhängig davon, wann ein zweiter Transistor schaltet und einen Wiedereinschalt-Fall bedingen würde.
Eine als Kapazität bzw. Kondensator ausgebildete Ladungs-Speicher-Einrichtung kann beim Einschalten des JFETs abgeschaltet werden, und die Gate- Ansteuerungs-Einrichtung kann so eingerichtet sein, dass (zum Beispiel mittels der zweiten Schalt-Einrichtung) die Kapazität nicht über die erste Schalt-Einrichtung (bzw. den ersten Schalter) entladen wird. Dadurch wird vermieden, dass die Kapazität mittels des Treibers dynamisch umgeladen werden muss, so dass sich eine günstigere Energiebilanz für den Treiber ergibt.
Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass bei der Gate- Ansteuerungs-Einrichtung eine aufwendige Signalverquickung und zusätzliche Potentialtrennstellen (z.B. bei Matrixumrichtern) vermieden werden.
Ein anderer Vorteil der Erfindung kann darin gesehen werden, dass ein beschleunigtes Ausschalten eines JFETs erreicht werden kann, indem die geladene Ladungs-Speicher- Einrichtung (zum Beispiel der geladene Kondensator) einen Teil der auf ihr (ihm) befindlichen Ladung zum Schaltvorgang beisteuert, welcher Teil danach sofort durch die Strom-Bereitstellungs-Einrichtung (zum Beispiel die Stromquelle) wieder nachgeladen wird.
Die Gate-Ansteuerungs-Einrichtung bzw. das Verfahren zum Ansteuern eines
Sperrschicht-Feldeffekttransistors können zum Ansteuern eines n-Kanal-Sperrschicht- Feldeffekttransistors (n-Kanal- JFETs) verwendet werden, alternativ zum Ansteuern eines p-Kanal-Sperrschicht-Feldeffekttransistors (p-Kanal-JFETs). In diesem Zusammenhang ist anzumerken, dass sowohl beim Ansteuern eines n-Kanal- JFETs als auch beim Ansteuern eines p-Kanal- JFETs die Gate-Source-Strecke die Steuerstrecke bildet, wobei jedoch zum Sperren eines p-Kanal- JFETs eine positive Gate-Source-Spannung (UGS > 0) und damit ein positiver Gate-Strom (io > 0) verwendet wird.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche oder ähnliche Elemente, soweit sinnvoll, mit gleichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeichnet.
Es zeigen
Figur IA eine Querschnittsansicht eines herkömmlichen Sperrschicht- Feldeffekttransistors;
Figur IB ein elektrisches Schaltschema zu dem in Fig. IA gezeigten Transistor;
Figur 2 ein Strom-Spannungs-Diagramm zur Darstellung der Abhängigkeit eines
Drain-Stromes und eines Gate-Stromes von einer Gate-Source-Spannung bei einem Sperrschicht-Feldeffekttransistor;
Figur 3 ein elektrisches Schaltschema;
Figur 4 ein Schaltschema eines Sperrschicht-Feldeffekttransistors zur Darstellung parasitärer Kapazitäten;
Figur 5 eine Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem ersten
Ausführungsbeispiel der Erfindung; Figur 6 eine Sperrschicht-Feldeffekttransistor-Anordnung gemäß einem zweiten
Ausführungsbeispiel der Erfindung;
Figur 7 eine Sperrschicht-Feldeffekttransistor-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
Im folgenden wird im Hinblick auf das der Erfindung zugrunde liegende Gate-Treiber- Prinzip anhand der Fig.3 zunächst das Ausschalten eines Sperrschicht-Feldeffekttransistors (JFETs) mittels Einprägens eines statischen Gate-Stromes näher erläutert.
Fig.3 zeigt ein elektrisches Schaltkreis-Schema 300' mit einem n-Kanal-Sperrschicht- Feldeffekttransistor (n-Kanal-JFET) 300 sowie einer mit dem JFET 300 elektrisch gekoppelten Gate-Ansteuerungs-Einrichtung 350. Der JFET 300 weist einen Source- Anschluss 301, einen Drain- Anschluss 302 und einen Gate-Anschluss 303 auf. Die Gate- Ansteuerungs-Einrichtung 350 weist eine Konstantstromquelle 351 auf, welche
Konstantstromquelle 351 mittels eines ersten elektrischen Anschlusses 351a mit dem Gate- Anschluss 303 des JFETs 300 elektrisch gekoppelt ist, und welche Konstantstromquelle 351 ferner mittels eines zweiten elektrischen Anschlusses 351b mit dem Source- Anschluss 301 des JFETs 300 elektrisch gekoppelt ist. Die Konstantstromquelle 351 stellt einen konstanten Strom io bereit, welcher dem Gate 303 des JFETs statisch eingeprägt wird.
Ferner ist eine Schalt-Einrichtung 352 (Schalter Sl) zu der Konstantstromquelle 351 elektrisch parallel geschaltet, wobei die Schalt-Einrichtung 352 mittels eines dritten elektrischen Anschlusses 352a mit dem ersten elektrischen Anschluss 351a der Konstantstromquelle 351 elektrisch gekoppelt ist und wobei die Schalt-Einrichtung 352 ferner mittels eines vierten elektrischen Anschlusses 352b mit dem zweiten elektrischen Anschluss 351b der Konstantstromquelle 351 elektrisch gekoppelt ist.
Die Schalt-Einrichtung 352 bzw. der Schalter Sl wird mittels eines PWM-Steuersignals einer Schalt-Steuer-Einrichtung 353 angesteuert, wobei mittels Schließens des Schalters Sl die Stromquelle 351 kurzgeschlossen werden kann.
Mit Hilfe der in Fig.3 gezeigten Gate-Ansteuerungs-Einrichtung 350 kann die steuerseitige pn-Strecke des JFETs 300 statisch in den Durchbruch und damit der Transistor 300 zum Abschalten gezwungen werden, indem mittels der Konstantstromquelle 350 ein konstanter Gate-Strom io(zum Beispiel io = -150 μA) in die Gate-Strecke des Transistors 300 eingeprägt wird. Mit anderen Worten wird mittels Einprägens eines konstanten (negativen) Gate-Stroms anschaulich ein Arbeitspunkt im Durchbrachbereich des Transistors eingestellt, anders ausgedrückt ein Arbeitspunkt, welcher beispielsweise auf dem steil nach unten abfallenden Ast einer der drei Kurven 202a, 202b, 202c liegt, wobei jedoch die Stromstärke des Gate-Strom iβ so eingestellt bzw. begrenzt wird, dass eine thermische Schädigung des Transistors vermieden wird.
In diesem Zusammenhang ist anzumerken, dass zum sicheren Sperren des JFETs 300 die der Stromquelle 351 zur Verfügung stehende Treiberspannung UTR kleiner als die Durchbruchspannung UBR des JFETs 300 sein muss.
Für das Einschalten des JFETs 300 (UGS > uPi) wird die Gate-Source-Strecke mittels des Schalters Sl kurzgeschlossen. Die Stromquelle 350 ist damit ebenfalls kurzgeschlossen, aber im Gegensatz zur Verwendung von Spannungsquellen ist dies eine unkritische und erlaubte Betriebsart.
Wie bereits weiter oben erwähnt, kann in bestimmten leistungselektronischen Schaltungen (z.B. Spannungs-Zwischenkreis-Umrichter, Matrix-Umrichter) der Fall auftreten, dass ein ausgeschalteter, aber rückwärts leitender Transistor durch eine aktive Schalthandlung eines anderen Transistors in den Vorwärtssperrzustand übergeht und damit sein rückwärtiger Strom abkommutiert (passives Schalten). Aus der Änderung der Spannungsverhältnisse zwischen rückwärts leitendem und vorwärts sperrendem Zustand resultiert eine Ladungsänderung der parasitären Transistor-Kapazitäten.
Falls der JFET 300 beispielsweise in einer der oben genannten Schaltungen ausgebildet ist, kann daher anschaulich der Fall eintreten, dass, obwohl der JFET 300 ausgeschaltet ist, aufgrund eines Schaltvorgangs eines anderen Transistors der Schaltung der JFET 300
(vorübergehend) einschaltet. Dies kann zu unerwünschten Kurzschlüssen in dem Schaltkreis führen.
Fig.4 zeigt die bei dem JFET 300 auftretenden parasitären Kapazitäten (i.e. Gate-Source Kapazität CGS, Drain-Gate-Kapazität CDG> Drain-Source-Kapazität CDS), die in dem JFET
300 fließenden Ströme (IG, ΪΌ, ΪGS, ΪDG, ΪDS) sowie die an den parasitären Kapazitäten anliegenden Spannungen (UQS, UDG, UDS)- Die Tabellen Tab.l und Tab.2 zeigen unter beispielhafter Annahme einer Gate-Source-Spannung von UGS = UBR = -36 V und einer Sperrspannung des Transistors usperr = 600 V die an den parasitären Kapazitäten des Transistors anliegenden Spannungen für den rückwärts leitenden Zustand (Tab.1) und für den vorwärts sperrenden Zustand (Tab.2).
Figure imgf000019_0001
Tab.l: Spannungen an parasitären Kapazitäten des in Fig.3 gezeigten JFETs 300 im rückwärts leitenden Zustand für UQS = -36 V, usperr = 600 V.
Figure imgf000019_0002
Tab.2: Spannungen an parasitären Kapazitäten des in Fig.3 gezeigten JFETs 300 im vorwärts sperrenden Zustand für UGS = -36 V, usperr = 600 V.
Aus Tab.l und Tab.2 ist ersichtlich, dass - die Gate-Source-Strecke betreffend - die Kapazität CDGUΠI mehr als den Betrag der aufzunehmenden Sperrspannung usperr (600 V) umgeladen werden muss. Die Spannung UDG steigt im gezeigten Beispiel von 33 V auf 636 V5 d.h. um 603 V. Dies ist das Resultat eines Verschiebestroms ioσ (vgl. Fig.3), der zwangsläufig auch durch die Kapazität CGS fließt. Der Strom ioG ist in der Regel transient größer als der Strom io, der durch die Treiber-Stromquelle (Stromquelle 350 in Fig.3) in die Gegenrichtung eingetragen wird (z.B. io = -150 μA). Dies führt zur Entladung von CQS und damit zur Zunahme der Gate-Source-Spannung UQS- Letztere kann schnell über das Niveau der Pinch-off-Spannung upi des Transistors 300 hinaus anwachsen, so dass der Transistor 300 einschaltet und einen Kurzschluss im Leistungskreis verursacht. Ist der transiente Umladevorgang abgelaufen, lädt die Treiberstromquelle 350 die Kapazitäten CGS und CDG wieder derart, dass die Spannung UGS kleiner wird als Up1 und statisch den Wert UBR annimmt. Der Vorgang bis zum Wiedererlangen der Sperrfähigkeit des Transistors 300 kann jedoch einige μs dauern, so dass unerwünschte Verluste im Leistungsbauelement während der Kurzschlussphase anfallen und den JFET 300 belasten können.
Fig.5 zeigt eine Sperrschicht-Feldeffekttransistor-Anordnung 500' gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Sperrschicht-Feldeffekttransistor-Anordnung 500' weist eine Gate-Ansteuerungs-Einrichtung 550 auf, welche mit einem Sperrschicht- Feldeffekttransistor (JFET) 300 elektrisch gekoppelt ist. Der Sperrschicht- Feldeffekttransistor 300 ist als n-Kanal-Sperrschicht-Feldeffekttransistor 300 ausgebildet und weist einen Source-Anschluss 301, einen Drain- Anschluss 302 und einen Gate- Anschluss 303 auf. Der JFET 300 kann beispielsweise als Leistungs-JFET ausgebildet sein.
Gemäß einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung kann der Sperrschicht-Feldeffekttransistor 300 als p-Kanal-Sperrschicht-Feldeffekttransistor ausgebildet sein.
Die Gate-Ansteuerungs-Einrichtung 550 weist eine als elektrische Konstantstromquelle ausgebildete Strom-Bereitstellungs-Einrichtung 551 auf zum Bereitstellen eines elektrischen Stromes io- Die Strom-Bereitstellungs-Einrichtung 551 weist einen ersten elektrischen Anschluss 551a auf, welcher mit dem Gate- Anschluss 303 des Sperrschicht- Feldeffekttransistors 300 elektrisch gekoppelt ist, sowie einen zweiten elektrischen Anschluss 551b, welcher mit dem Source-Anschluss 301 des Sperrschicht- Feldeffekttransistors 300 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 550 weist ferner eine zu der Strom-Bereitstellungs- Einrichtung 551 parallel geschaltete Schalt-Einrichtung 552 (Schalter Sl) auf zum wahlweisen Kurzschließen der Strom-Bereitstellungs-Einrichtung 551. Die Schalt- Einrichtung 552 weist einen dritten elektrischen Anschluss 552a auf, welcher mit dem ersten elektrischen Anschluss 551a der Strom-Bereitstellungs-Einrichtung 551 und mit dem Gate- Anschluss 303 des Sperrschicht-Feldeffekttransistors 300 elektrisch gekoppelt ist. Ferner weist die Schalt-Einrichtung 552 einen vierten elektrischen Anschluss 552b auf, welcher mit dem zweiten elektrischen Anschluss 551b der Strom-Bereitstellungs- Einrichtung 551 und mit dem Source-Anschluss 301 des Sperrschicht-Feldeffekttransistors 300 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 550 weist ferner eine als Kapazität Cstat ausgebildete
Ladungs-Speicher-Einrichtung 554 auf, welche Ladungs-Speicher-Einrichtung 554 zu der Strom-Bereitstellungs-Einrichtung 551 elektrisch parallel schaltbar ist. Die Ladungs- Speicher-Einrichtung 554 weist einen fünften elektrischen Anschluss 554a auf. Ferner weist die Ladungs-Speicher-Einrichtung 554 einen sechsten elektrischen Anschluss 554b auf, welcher mit dem zweiten elektrischen Anschluss 551b der Strom-Bereitstellungs- Einrichtung und mit dem Source-Anschluss 301 des Sperrschicht-Feldeffekttransistors 300 elektrisch gekoppelt ist. Die Gate-Ansteuerungs-Einrichtung 550 weist ferner eine zweite Schalt-Einrichtung 555 (zweiter Schalter S2) auf zum wahlweisen Parallelschalten der Ladungs-Speicher- Einrichtung 554 zu der Strom-Bereitstellungs-Einrichtung 551. Die zweite Schalt- Einrichtung 555 weist einen siebten elektrischen Anschluss 555a auf, welcher mit dem ersten elektrischen Anschluss 551a der Strom-Bereitstellungs-Einrichtung 551 und mit dem Gate-Anschluss 303 des Sperrschicht-Feldeffekttransistors 300 elektrisch gekoppelt ist. Ferner weist die zweite Schalt-Einrichtung 555 einen achten elektrischen Anschluss 555b auf, welcher mit dem fünften elektrischen Anschluss 554a der Ladungs-Speicher- Einrichtung 554 elektrisch gekoppelt ist.
Die erste Schalt-Einrichtung 552 (bzw. der Schalter Sl) und die zweite elektrische Schalt- Einrichtung 555 (bzw. der zweite Schalter S2) sind als elektrische Schalter ausgebildet.
Die Gate-Ansteuerungs-Einrichtung 550 weist ferner eine Schalt-Ansteuerungs- Einrichtung 553 auf zum Ansteuern der ersten Schalt-Einrichtung 552 und der zweiten
Schalt-Einrichtung 555. Die Schalt-Ansteuerungs-Einrichtung 553 ist so eingerichtet, dass die Schalt-Einrichtung 552 und die zweite Schalt-Einrichtung 555 so angesteuert werden können, dass entweder der dritte elektrische Anschluss 552a und der vierte elektrische Anschluss 552b der Schalt-Einrichtung 552 elektrisch leitend miteinander verbunden sind, oder dass der siebte elektrische Anschluss 555a und der achte elektrische Anschluss 554b der zweiten Schalt-Einrichtung 555 elektrisch leitend miteinander verbunden sind.
Mit anderen Worten können mit Hilfe der Schalt-Ansteuerungs-Einrichtung 553 die Schalt-Einrichtung 552 (Schalter Sl) und die zweite Schalt-Einrichtung 555 (zweiter Schalter S2) so angesteuert werden, dass nur einer der beiden Schalter Sl, S2 zur selben
Zeit elektrisch leitend (anschaulich: geschlossen) ist.
Das Ansteuern der Schalt-Einrichtung 552 und der zweiten Schalt-Einrichtung 555 kann mit Hilfe eines PWM-Steuersignals erfolgen.
Die Gate-Ansteuerungs-Einrichtung 550 gemäß dem gezeigten Ausführungsbeispiel der Erfindung unterscheidet sich von der in Fig.3 gezeigten Gate-Ansteuerungs-Einrichtung 350 im Wesentlichen dadurch, dass bei der Gate-Ansteuerungs-Einrichtung 550 im Ausschaltfall des JFETs 300 (d.h. Schalter Sl öffnet) eine bereits auf das Niveau der Durchbrachspannung geladene Kapazität Cstat (Ladungs-Speicher-Einrichtung 554) parallel zur Stromquelle 551 und damit parallel zur Gate-Source-Strecke des JFETs 300 geschaltet wird (d.h. Schalter S2 schließt). Im Vergleich zu der Gate-Source-Kapazität CQS der in Fig.3 gezeigten Anordnung ergibt sich damit bei der in Fig.5 gezeigten Anordnung eine erhöhte Gate-Source-Kapazität CGs' = CGS + Cstat. Mit ansteigendem Wert der Kapazität Cstat führt die verschobene Ladungsmenge auf CQS', resultierend aus dem transienten Drain-Gate-Strom ΪDG (vgl. Fig.4), zu einem immer geringer werdenden Spannungseinbruch der Gate-Source-Spannung UQS und unterbindet damit mögliche kurzzeitig auftretende Kurzschlüsse.
Anschaulich kann beim Ausschalten des JFETs 300 durch gleichzeitiges Hinzuschalten einer geladenen Kapazität Cstat (allgemein einer Ladungs-Speicher-Einrichtung 554) innerhalb sehr kurzer Zeit zusätzliche elektrische Ladung bereitgestellt werden, welche zusätzliche elektrische Ladung zum Kompensieren eines durch einen Verschiebstrom ΪDG bedingten Ladungsabflusses mitverwendet werden kann, so dass die Gate-Source- Spannung UQS im Ausschaltfall nicht zusammenbricht bzw. nicht über den Wert der Pinch-off-Spannung upi des JFETs 300 ansteigt. Anschaulich ist somit eine Passiv-Schalt- Unterstützung geschaffen, welche ein passives Wiedereinschalten des JFETs 300 sicher verhindert.
Im Einschaltfall des JFETs 300 wird Cstat (i.e. die Ladungs-Speicher-Einrichtung 554) nicht durch den parallel befindlichen Schalter Sl entladen, sondern mittels des zu Cstat in Serie geschalteten zweiten Schalter S2 getrennt. Damit bleibt die Ladungsmenge erhalten und muss nicht durch den Treiber, d.h. die Strom-Bereitstellungs-Einrichtung 551 dynamisch umgeladen werden.
Fig.6 zeigt eine Sperrschicht-Feldeffekttransistor- Anordnung 600' gemäß einem zweiten Ausführungsbeispiel der Erfindung, wobei in Fig.6 eine beispielhafte schaltungstechnische Realisierung des Stromquellen-Prinzips sowie des Passiv-Schalt-Unterstützungsprinzips dargestellt ist.
Die Sperrschicht-Feldeffekttransistor-Anordnung 600' weist eine Gate-Ansteuerungs- Einrichrung 650 auf, welche mit einem Sperrschicht-Feldeffekttransistor (JFET) 300 elektrisch gekoppelt ist. Der Sperrschicht-Feldeffekttransistor 300 ist als n-Kanal-
Sperrschicht-Feldeffekttransistor 300 ausgebildet und weist einen Source-Anschluss 301, einen Drain- Anschluss 302 und einen Gate-Anschluss 303 auf. Alternativ kann der Sperrschicht-Feldeffekttransistor 300 als p-Kanal-Sperrschicht-Feldeffekttransistor ausgebildet sein. Der JFET 300 kann beispielsweise als Leistungs-JFET ausgebildet sein.
Die Gate-Ansteuerungs-Einrichtung 650 weist eine als elektrische Konstantstromquelle ausgebildete Strom-Bereitstellungs-Einrichtung 651 auf zum Bereitstellen eines elektrischen Stromes IG. Die Strom-Bereitstellungs-Einrichtung 651 weist einen ersten elektrischen Anschluss 651a auf, welcher mit dem Gate-Anschluss 303 des Sperrschicht- Feldeffekttransistors 300 elektrisch gekoppelt ist, sowie einen zweiten elektrischen Anschluss 651b, welcher mit dem Source- Anschluss 301 des Sperrschicht- Feldeffekttransistors 300 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner eine zu der Strom-Bereitstellungs- Einrichtung 651 parallel geschaltete Schalt-Einrichtung 652 (Schalter Sl) auf zum wahlweisen Kurzschließen der Strom-Bereitstellungs-Einrichtung 651. Die Schalt- Einrichtung 652 ist als p-Kanal-MOSFET (p-MOSFET) ausgebildet. Die Schalt- Einrichtung 652 bzw. der p-MOSFET 652 weist einen dritten elektrischen Anschluss 652a (Drain-Anschluss des p-MOSFETs 652) sowie einen vierten elektrischen Anschluss 652b (Source- Anschluss des p-MOSFETs 652) auf. Der vierte elektrische Anschluss 652b ist mit dem zweiten elektrischen Anschluss 651b der Strom-Bereitstellungs-Einrichtung 651 elektrisch gekoppelt. Der p-MOSFET 652 weist ferner einen ersten Gate-Anschluss 652c auf.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner eine als Kapazität Cstat ausgebildete Ladungs-Speicher-Einrichtung 654 auf, welche Ladungs-Speicher-Einrichtung 654 zu der Strom-Bereitstellungs-Einrichtung 651 elektrisch parallel schaltbar ist. Die Ladungs- Speicher-Einrichtung 654 weist einen fünften elektrischen Anschluss 654a sowie einen sechsten elektrischen Anschluss 654b auf.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner eine zweite Schalt-Einrichtung 655 (zweiter Schalter S2) auf zum wahlweisen Parallelschalten der Ladungs-Speicher- Einrichtung 654 zu der Strom-Bereitstellungs-Einrichtung 651. Die zweite Schalt-
Einrichtung 655 ist als n-Kanal-MOSFET (n-MOSFET) ausgebildet. Die zweite Schalt- Einrichtung 655 bzw. der n-MOSFET 655 weist einen siebten elektrischen Anschluss 655a (Source- Anschluss des n-MOSFETs 655) sowie einen achten elektrischen Anschluss 655b (Drain-Anschluss des n-MOSFETs 655) auf. Der siebte elektrische Anschluss 655a ist mit dem zweiten elektrischen Anschluss 65 Ib der Strom-Bereitstellungs-Einrichtung 651 elektrisch gekoppelt, und der achte elektrische Anschluss 655b ist mit dem sechsten elektrischen Anschluss 654b der Ladungs-Speicher-Einrichtung 654 elektrisch gekoppelt. Der n-MOSFET 655 weist ferner einen zweiten Gate-Anschluss 655c auf, welcher zweite Gate-Anschluss 655c mit dem ersten Gate-Anschluss 652c des p-MOSFETs 652 elektrisch gekoppelt ist.
Gemäß dem in Fig.6 gezeigten Ausführungsbeispiel wird die Strom-Bereitstellungs- Einrichtung 651 der Gate-Ansteuerungs-Einrichtung 650 realisiert unter Verwendung eines ersten elektrischen Widerstands R1, einer Diode (Z-Diode) D1, eines ersten Bipolar- Transistors TR1 (npn-Transistor) sowie eines zweiten elektrischen Widerstands R2. Der erste elektrische Widerstand R1 weist einen neunten elektrischen Anschluss 661a auf, welcher neunte elektrische Anschluss 661a mit dem S ource- Anschluss 301 des JFETs 300 elektrisch gekoppelt ist. Anschaulich bildet der neunte elektrische Anschluss 661 a den zweiten elektrischen Anschluss 651b der Strom-Bereitstellungs-Einrichtung 651 bzw. Stromquelle 651. Der erste elektrische Widerstand Ri weist ferner einen zehnten elektrischen Anschluss 661b auf. Die Diode Di weist einen elften elektrischen Anschluss 671a auf, welcher mit dem zehnten elektrischen Anschluss 661b des ersten elektrischen Widerstandes Ri elektrisch gekoppelt ist. Ferner weist die Diode Di einen zwölften elektrischen Anschluss 671b auf, welcher mit einem ersten niedrigen elektrischen Versorgungspotential GNDTR elektrisch gekoppelt ist. Der erste Bipolar-Transistor TRi weist einen ersten Basis- Anschluss 681a, einen ersten Kollektor- Anschluss 681b sowie einen ersten Emitter- Anschluss 681c auf, wobei der erste Basis-Anschluss 681a mit dem elften elektrischen Anschluss 671a der Diode Di elektrisch gekoppelt ist, und wobei der erste Kollektor- Anschluss 681b mit dem Gate-Anschluss 303 des JFETs 300 elektrisch gekoppelt ist. Der zweite elektrische Widerstand R2 weist einen dreizehnten elektrischen Anschluss 662a und einen vierzehnten elektrischen Anschluss 662b auf, wobei der dreizehnte elektrische Anschluss 662a mit dem ersten Emitter- Anschluss 681c des ersten Bipolar-Transistors TRj elektrisch gekoppelt ist, und wobei der vierzehnte elektrische
Anschluss 662b mit dem ersten niedrigen elektrischen Versorgungspotential GNDTR elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner einen dritten elektrischen Widerstand R3 auf, welcher zwischen die Ladungs-Speicher-Einrichtung 654 und den Gate-Anschluss 303 des JFETs geschaltet ist. Der dritte elektrische Widerstand R3 weist einen fünfzehnten elektrischen Anschluss 663 a und einen sechzehnten elektrischen Anschluss 663b auf, wobei der fünfzehnte elektrische Anschluss 663 a mit dem fünften elektrischen Anschluss 654a der Ladungs-Speicher-Einrichtung 654 elektrisch gekoppelt ist, und wobei der sechzehnte elektrische Anschluss 663b mit dem Gate-Anschluss 303 des JFETs 300 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner einen vierten elektrischen Widerstand R4 auf, welcher zwischen die Schalt-Einrichtung 652 und den Gate-Anschluss 303 des JFETs geschaltet ist. Der vierte elektrische Widerstand R4 weist einen siebzehnten elektrischen Anschluss 664a und einen achtzehnten elektrischen Anschluss 664b auf, wobei der siebzehnte elektrische Anschluss 664a mit dem dritten elektrischen 652a der Schalt-Einrichtung 652 elektrisch gekoppelt ist, und wobei der achtzehnte elektrische Anschluss 664b mit dem Gate-Anschluss 303 des JFETs 300 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner eine Kapazität 674 (Kapazität C1) auf, welche einen neunzehnten elektischen Anschluss 674a und einen zwanzigsten elektrischen Anschluss 674b aufweist, wobei der neunzehnte elektrische Anschluss 674a mit dem ersten Gate-Anschluss 652c des p-MOSFETs 652 und mit dem zweiten Gate- Anschluss 655c des n-MOSFETs 655 elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner einen fünften elektrischen
Widerstand R5 auf, welcher einen einundzwanzigsten elektrischen Anschluss 665a und einen zweiundzwanzigsten elektrischen Anschluss 665b aufweist, wobei der einundzwanzigste elektrische Anschluss 665a mit dem zwanzigsten elektrischen Anschluss 674b der Kapazität 674 elektrisch gekoppelt ist, und wobei der zweiundzwanzigste elektrische Anschluss 665b mit dem ersten niedrigen elektrischen Versorgungspotential GNDTR elektrisch gekoppelt ist.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner einen zweiten Bipolar-Transistor TR2 (npn-Transistor) auf, welcher einen zweiten Basis-Anschluss 682a, einen zweiten Kollektor-Anschluss 682b sowie einen zweiten Emitter-Anschluss 682c aufweist, wobei der zweite Basis-Anschluss 682a mit dem zwanzigsten elektrischen Anschluss 674b der Kapazität 674 und elektrisch gekoppelt ist, und wobei der zweite Kollektor-Anschluss 682b mit dem Gate-Anschluss 303 des JFETs 300 elektrisch gekoppelt ist, und wobei der zweite Emitter-Anschluss 682c mit dem ersten niedrigen elektrischen Versorgungspotential GNDTR elektrisch gekoppelt ist.
Der vierte elektrische Anschluss 652b der Schalt-Einrichtung 652 (Source- Anschluss des p-MOSFETs S1), der achte elektrische Anschluss 655a der zweiten Schalt-Einrichtung 655 (Source- Anschluss des n-MOSFETs S2) und der neunte elektrische Anschluss 661a des ersten elektrischen Widerstandes Rj sind ferner mit einem ersten hohen elektrischen
Versorgungspotential UTR elektrisch gekoppelt.
Die Gate-Ansteuerungs-Einrichtung 650 weist ferner eine Schalt-Ansteuerungs- Einrichtung 653 auf zum Ansteuern der ersten Schalt-Einrichtung 652 und der zweiten Schalt-Einrichtung 655. Die Schalt-Ansteuerungs-Einrichtung 653 ist so eingerichtet, dass die Schalt-Einrichtung 652 und die zweite Schalt-Einrichtung 655 so angesteuert werden können, dass entweder der dritte elektrische Anschluss 652a und der vierte elektrische Anschluss 652b der Schalt-Einrichtung 652 elektrisch leitend miteinander verbunden sind, oder dass der siebte elektrische Anschluss 655a und der achte elektrische Anschluss 655b der zweiten Schalt-Einrichtung 655 elektrisch leitend miteinander verbunden sind.
Mit anderen Worten können mit Hilfe der Schalt-Ansteuerungs-Einrichtung 653 die Schalt-Einrichtung 652 (Schalter Sl) und die zweite Schalt-Einrichtung 655 (zweiter Schalter S2) so angesteuert werden, dass nur einer der beiden Schalter Sl, S2 zur selben Zeit elektrisch leitend ist.
Die Schalt-Ansteuerungs-Einrichtung 653 weist einen ersten elektrischen Ausgang 653a und einen zweiten elektrischen Ausgang 653b auf, wobei der erste elektrische Ausgang 653a mit dem ersten Gate- Anschluss 652c des p-MOSFETs 652 und mit dem zweiten Gate- Anschluss 655c des n-MOSFETs 655 elektrisch gekoppelt ist, und wobei der zweite elektrische Ausgang 653b mit dem Source- Anschluss 652b (vierter elektrischer Anschluss 652b) des p-MOSFETs 652, mit dem Source- Anschluss 655a (siebter elektrischer Anschluss 655a) des n-MOSFETs 655 und mit dem zweiten elektrischen Anschluss 651b der Strom-Bereitstellungs-Einrichtung 651 elektrisch gekoppelt ist.
Im Folgenden wird die Funktionsweise der in Fig.6 gezeigten Schaltung 650 näher erläutert.
Gemäß dem in Fig.6 gezeigten Ausführungsbeispiel wird die Strom-Bereitstellungs- Einrichtung 651 der Gate-Ansteuerungs-Einrichtung 650 als Konstantstromquelle realisiert mit den Komponenten Ri (erster elektrischer Widerstand) und Dj (Z-Diode) sowie TR1 (erster Bipolar-Transistor) sowie R2 (zweiter elektrischer Widerstand). Während R1 in erster Näherung nur den Strom durch die Z-Diode D1 limitiert, ist die Z-Spannung über Dj zusammen mit dem Widerstand R2 verantwortlich für den Kollektorstrom durch TRi und somit im Ausschaltfall für den statischen Gatestrom iβ.
In diesem Zusammenhang ist anzumerken, dass anstelle der in Fig.6 beispielhaft gezeigten Stromquelle 651 eine beliebige andere Stromquelle verwendet werden kann.
Die Kapazität 674, der fünfte elektrische Widerstand R5 und der zweite Bipolar-Transistor TR2 dienen anschaulich zum Bereitstellen eines im Ausschaltaugenblick des JFETs 300 deutlich höheren Gate-Stroms sowie zum dynamischen Nachladen der Ladungs-Speicher- Einrichtung 654 (Kapazität Cstat).
Als Spannungsversorgung der Gate-Ansteuerungs-Einrichtung 650 dienen zwei potentialgetrennte Spannungsquellen, d.h. eine erste Spannungsquelle 610 mit der Spannung UTR gegenüber GNDTR und eine zweite Spannungsquelle 620 mit der Spannung USIG gegenüber GNDSIG- Die erste Spannungsquelle 610 speist den Leistungsteil der Treiberschaltung (TR), während die zweite Spannungsquelle 620 für die Signalverarbeitung verwendet wird (SIG).
Der p-Kanal-MOSFET Si (erste Schalt-Einrichtung 652) ist mit dem n-Kanal-MOSFET S2 (zweite Schalt-Einrichtung 655) mittels der Gate- Anschlüsse 652c, 655c sowie mittels der Source- Anschlüsse 652b, 655a verbunden. Diese beiden Potentiale werden von einem in der Funktionsweise einem Kreuzschalter entsprechenden Schaltkreis 653 (i.e. der Schalt- Ansteuerungs-Einrichtung 653) gespeist. Das Steuersignal dieses Schaltkreises 653 entspricht dem potentialgetrennten Treibereingangssignal.
Durch die Kreuzschaltweise in Verbindung mit den unterschiedlichen Kanaltypen von Si und S2 kann erreicht werden, dass immer nur ein einziger MOSFET (d.h. Si oder S2) leitend ist, während der andere Transistor sperrt.
Beim erstmaligen Inbetriebnehmen der Treiberschaltung wird zum Erreichen eines sicheren Zustandes in der Umrichterschaltung der JFET 300 gesperrt, so dass S1 ausgeschaltet und S2 eingeschaltet sind. Somit lädt sich über S2 und den dritten elektrischen Widerstand R3 die Kapazität Cstat (Ladungs-Speicher-Einrichtung 654) auf den Wert der Durchbruchspannung der Source-Gate-Strecke UBR auf und kann ab diesem Zeitpunkt die dynamische Ausschaltunterstützung sicherstellen.
Zum Einschalten des JFETs 300 können Si und S2 so angesteuert werden, dass Si leitend ist und S2 sperrend. Damit ist die Reihenschaltung der Source-Gate-Strecke des JFETs 300 mit dem vierten elektrischen Widerstand R4 kurzgeschlossen. Der Widerstand R4 hat die
Funktion eines Gate- Vorwiderstandes und kann das dynamische Einschaltverhalten bestimmen. In diesem Zustand fließt der statische Strom der Stromquelle 651 über R4 und Si. Die Ladung von Cstat bleibt erhalten.
Zum Ausschalten des JFETs 300 können S1 und S2 so angesteuert werden, dass Si sperrend ist und S2 leitend. Der dritte elektrische Widerstand R3 dient zur Anpassung des dynamischen Ausschaltverhaltens, da Cstat auch im Einschaltfall geladen bleibt und somit beim Ausschalten den Großteil des transienten Gate-Ladestromes zur Verfügung stellen kann.
Die Reihenschaltung von Kapazität Ci und fünftem elektrischen Widerstand R5 liegt spannungsmäßig zwischen den Gate- Anschlüssen 652c, 655c von Si und S2 sowie auf GNDTR. Die Basis-Emitter-Strecke des npn-Transistors TR1 liegt parallel zu R5. Ändert sich aufgrund einer aktiven Schalthandlung des JFETs 300 das Gatepotential von S1 und S2, so wird C1 zwangsläufig umgeladen und es fließt ein transienter Strom durch R5. Dieser bedingt das Einschalten des ersten Bipolar-Transistors TR1 und damit ein transientes Kurzschließen der statischen Stromquelle. Der dabei durch TR1 fließende Strom ist auch am dynamischen Gate-Ladestrom des JFETs 300 beteiligt und dient darüber hinaus dem schnellen Nachladen von Cstat, welche den unmittelbar ersten Gate-Ladeanteil zur Verfügung gestellt hat. Somit ist der Gatetreiber mit der Kapazität Cstat sofort in der Lage, auf passive Schalthandlungen zu reagieren und den JFET 300 sicher im Aus-Zustand zu belassen.
Fig.7 zeigt eine Sperrschicht-Feldeffekttransistor- Anordnung 700' gemäß einem dritten Ausführungsbeispiel der Erfindung. Die Sperrschicht-Feldeffekttransistor-Anordnung 700' weist eine Gate-Ansteuerungs-Einrichtung 750 auf, welche mit einem Sperrschicht- Feldeffekttransistor (JFET) 300 elektrisch gekoppelt ist. Die Gate-Ansteuerungs- Einrichtung 750 unterscheidet sich von der in Fig.5 gezeigten Gate-Ansteuerungs- Einrichtung 550 dadurch, dass bei der Gate-Ansteuerungs-Einrichtung 750 keine zweite Schalt-Einrichtung ausgebildet ist, so dass die Ladungs-Speicher-Einrichtung 554 zu der Strom-Bereitstellungs-Einrichtung 551 parallel geschaltet ist.
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Claims

Patentansprüche
1. Sperrschicht-Feldeffekttransistor- Anordnung, mit
• mindestens einem Sperrschicht-Feldeffekttransistor; • mindestens einer Gate-Ansteuerungs-Einrichtung, welche aufweist:
— eine Strom-Bereitstellungs-Einrichtung zum Bereitstellen eines elektrischen Stromes,
- eine Schalt-Einrichtung zum wahlweisen Kurzschließen der Strom- Bereitstellungs-Einrichtung, und - eine Ladungs-Speicher-Einrichtung, welche zu der Strom-Bereitstellungs-
Einrichtung elektrisch parallel schaltbar oder geschaltet ist;
• wobei die Strom-Bereitstellungs-Einrichtung mit mindestens einem Gate-Anschluss und mindestens einem Source/Drain-Anschluss des mindestens einen Sperrschicht- Feldeffekttransistors elektrisch gekoppelt ist, derart, dass der von der Strom- Bereitstellungs-Einrichtung bereitgestellte elektrische Strom zumindest teilweise in einen steuerseitigen pn-Übergang zwischen dem Gate-Anschluss und dem Source/Drain-Anschluss des Sperrschicht-Feldeffekt-Transistors eingeprägt werden kann.
2. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 1 , wobei die Strom-
Bereitstellungs-Einrichtung als elektrische Stromquelle ausgebildet ist.
3. Sperrschicht-Feldeffekttransistor- Anordnung Anspruch 2, wobei die elektrische Stromquelle als elektrische Konstant-Stromquelle ausgebildet ist.
4. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 1 bis 3, wobei die Ladungs-Speicher-Einrichtung mindestens eine Kapazität aufweist.
5. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 4, wobei die Ladungs- Speicher-Einrichtung aus einer Kapazität besteht.
6. Sperrschicht-Feldeffekttransistor-Anordnung gemäß einem der Ansprüche 1 bis 5, wobei die Schalt-Einrichtung als elektrische Schalt-Einrichtung ausgebildet ist.
7. Sperrschicht-Feldeffekttransistor-Anordnung gemäß einem der Ansprüche 1 bis 6, wobei die Strom-Bereitstellungs-Einrichtung einen ersten elektrischen Anschluss aufweist, welcher mit dem Gate-Anschluss des Sperrschicht-Feldeffekttransistors elektrisch gekoppelt ist, und wobei die Strom-Bereitstellungs-Einrichtung einen zweiten elektrischen Anschluss aufweist, welcher mit dem Source/Drain-Anschluss des Sperrschicht- Feldeffekttransistors elektrisch gekoppelt ist.
8. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 1 bis 7, wobei die Schalt-Einrichtung zu der Sfrom-Bereitstellungs-Einrichtung elektrisch parallel geschaltet ist.
9. Sperrschicht-Feldeffekttransistor-Anordnung gemäß Anspruch 8, wobei die Schalt- Einrichtung einen dritten elektrischen Anschluss aufweist, welcher mit dem Gate- Anschluss elektrisch gekoppelt ist, und wobei die Schalt-Einrichtung einen vierten elektrischen Anschluss aufweist, welcher mit dem Source/Drain-Anschluss elektrisch gekoppelt ist.
10. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 1 bis 9, wobei die Ladungs-Speicher-Einrichtung einen fünften elektrischen Anschluss aufweist, welcher mit dem Gate- Anschluss elektrisch gekoppelt ist, und wobei die Ladungs- Speicher-Einrichtung einen sechsten elektrischen Anschluss aufweist, welcher mit dem Source/Drain-Anschluss elektrisch gekoppelt ist.
11. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 10, mit einer zweiten Schalt-Einrichtung zum wahlweisen Parallelschalten der Ladungs-Speicher-Einrichtung zu der Strom-Bereitstellungs-Einrichtung.
12. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 11 , wobei die zweite Schalt-Einrichtung zu der Ladungs-Speicher-Einrichtung elektrisch in Serie geschaltet ist.
13. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 12, wobei die zweite Schalt-Einrichtung einen siebten elektrischen Anschluss und einen achten elektrischen Anschluss aufweist, wobei entweder • der siebte elektrische Anschluss mit dem Gate- Anschluss des Sperrschicht- Feldeffekttransistors elektrisch gekoppelt ist und der achte elektrische Anschluss mit dem fünften elektrischen Anschluss der Ladungs-Speicher-Einrichtung elektrisch gekoppelt ist, oder • der siebte elektrische Anschluss mit dem sechsten elektrischen Anschluss der Ladungs-Speicher-Einrichtung elektrisch gekoppelt ist und der achte elektrische
Anschluss mit dem Source/Drain-Anschluss des Sperrschicht-Feldeffekttransistors elektrisch gekoppelt ist.
14. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 11 bis 13, wobei die zweite Schalt-Einrichtung als elektrische Schalt-Einrichtung ausgebildet ist.
15. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 1 bis 14, mit einer Schalt-Ansteuerungs-Einrichtung zum Ansteuern der ersten Schalt-Einrichtung und/oder der zweiten Schalt-Einrichtung.
16. Sperrschicht-Feldeffekttransistor- Anordnung gemäß Anspruch 15, wobei die Schalt- Ansteuerungs-Einrichtung so eingerichtet ist, dass die Schalt-Einrichtung und die zweite Schalt-Einrichtung so angesteuert werden können, dass entweder der dritte elektrische Anschluss und der vierte elektrische Anschluss der Schalt-Einrichtung elektrisch leitend miteinander verbunden sind, oder dass der siebte elektrische Anschluss und der achte elektrische Anschluss der zweiten Schalt-Einrichtung elektrisch leitend miteinander verbunden sind.
17. Sperrschicht-Feldeffekttransistor- Anordnung gemäß einem der Ansprüche 1 bis 16, wobei der mindestens eine Sperrschicht-Feldeffekttransistor als Leistungs-Sperrschicht- Feldeffekttransistor ausgebildet ist.
18. Verfahren zum Ansteuern eines Sperrschicht-Feldeffekttransistors, bei dem • in einem ersten Betriebszustand des Sperrschicht-Feldeffekttransistors ein elektrischer Strom dem Sperrschicht-Feldeffekttransistor bereitgestellt wird, derart, dass der Sperrschicht-Feldeffekttransistor im Durchbruch-Bereich betrieben wird; und • in einem zweiten Betriebzustand des Sperrschicht-Feldeffekttransistors elektrische Ladung zwischengespeichert wird, wobei zumindest ein Teil der zwischengespeicherten elektrischen Ladung in dem ersten Betriebszustand dem Sperrschicht-Feldeffekttransistor bereitgestellt wird.
19. Verfahren gemäß Anspruch 18, wobei der elektrische Strom mittels einer Strom- Bereitstellungs-Einrichtung bereitgestellt wird.
20. Verfahren gemäß Anspruch 19, wobei die Strom-Bereitstellungs-Einrichtung in dem zweiten Betriebszustand des Sperrschicht-Feldeffekttransistors kurzgeschlossen wird.
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