WO2007060722A1 - 受信装置 - Google Patents

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WO2007060722A1
WO2007060722A1 PCT/JP2005/021590 JP2005021590W WO2007060722A1 WO 2007060722 A1 WO2007060722 A1 WO 2007060722A1 JP 2005021590 W JP2005021590 W JP 2005021590W WO 2007060722 A1 WO2007060722 A1 WO 2007060722A1
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packet
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mpeg
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PCT/JP2005/021590
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Inventor
Tatsushi Otsuka
Original Assignee
Fujitsu Limited
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    • H04L47/10—Flow control; Congestion control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
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    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4307—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen
    • H04N21/43072—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen of multiple content streams on the same device
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    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network
    • H04N21/43632—Adapting the video stream to a specific local network, e.g. a Bluetooth® network involving a wired protocol, e.g. IEEE 1394

Definitions

  • the present invention relates to a receiving apparatus in a system for transmitting moving image data and audio data by MPEG-2TS (Moving Picture Experts Group phase 2 Transport Stream) via a network such as IEEE1394.
  • MPEG-2TS Motion Picture Experts Group phase 2 Transport Stream
  • the MPEG decoding unit on the receiving side is incorporated into the STC (System Time Clock) value (the reference clock count value on the receiving side) and the MPEG-2TS packet. It is required to compare the PCR (Program Clock Reference) value (count value of the transmission side reference clock) and make the reception side reference clock follow the transmission side reference clock based on the comparison result.
  • PCR is embedded in the MPEG-2TS packet at a fixed time interval (0.1 sec or less) in the MPEG encoding section on the transmission side.
  • the MPEG decoding unit compares the STC value with the PCR value. When the value of STC is greater than the value of SPCR, the MPEG decoding unit determines that the cycle of the reception-side reference clock is shorter than the cycle of the transmission-side reference clock, and increases the cycle of the reception-side reference clock. Conversely, when the STC value PCR is smaller than the PCR value, the MPEG decoding unit determines that the receiving-side reference clock cycle is longer than the transmitting-side reference clock cycle, and shortens the receiving-side reference clock cycle.
  • the MPEG decoding unit determines that the reception-side reference clock is synchronized with the transmission-side reference clock, and does not adjust the reception-side reference clock.
  • the MPEG decoding unit can perform MPEG-2TS decoding processing (moving image data and audio data playback processing) without delay.
  • MPEG-2TS is assumed to be applied to a data transmission system using an ATM (Asynchronous Transfer Mode) network, its application destination is not limited. Therefore, MPEG-2TS is a system for CSZBS digital broadcasting and terrestrial digital broadcasting. Or data transmission systems such as IEEE1394.
  • each MPEG-2TS packet is transmitted to the MPEG decoding unit on the transmitting side and transmitted to the MPEG decoding unit on the receiving side. It is necessary to have a fixed delay time.
  • each MPEG-2TS packet is input from the MPEG encoding unit to the network interface unit (packet transmission unit) on the transmission side, and each MPEG-2TS packet is transmitted from the network interface unit (packet reception unit) on the reception side.
  • the MPEG-2 TS packet time interval must be maintained when output to the MPEG decoding unit. This is because if the MPEG-2 TS packet time interval is not maintained, the difference between the STC value and the PCR value in the MPEG decoding unit is due to the advance Z delay of the receiving side reference clock, or MPEG— This is because it is impossible to determine whether it is due to variations in the time interval of 2TS packets.
  • a packet transmission unit on the transmission side and a packet reception unit on the reception side each have a cycle timer that performs a count operation in synchronization with the network clock.
  • the network clock is a clock (frequency: 24.576 MHz) supplied in common to each device connected to IEEE1394.
  • the packet transmission unit adds a header including a time stamp to the MPEG-2TS packet to generate an IEEE 1394 packet. Output to IEEE1394).
  • the time stamp is the sum of the cycle timer value when receiving MPEG-2TS packets and the offset value corresponding to the maximum delay time generated by packet transmission over the network. Indicates.
  • the packet receiving unit receives the IEEE1394 packet from the packet transmitting unit via the network, and when the cycle timer value matches the time stamp value included in the IEEE1394 packet header, the MPEG— 2TS packet is output to MPEG decoding unit.
  • the time interval of the MPEG-2TS packet input timing in the packet transmission unit and the time interval of the MPEG-2TS packet output timing in the packet reception unit can be made the same.
  • Patent Document 1 transmits and receives data corresponding to a plurality of programs that easily and surely absorb fluctuations in delay time occurring on the network, and does not increase the complexity and size of the apparatus. Techniques to do this are disclosed.
  • Patent Document 2 discloses a technique for correctly reproducing MPEG-2TS without using a large amount of memory even when the time information is a thing of the past.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-358006
  • Patent Document 2 Japanese Patent Laid-Open No. 11 215144
  • the packet receiver outputs the MPEG-2TS packet according to the time stamp, thereby maintaining the time interval of the MPEG-2TS packet.
  • this has the implicit assumption that the data transfer rate between the MPEG encoding unit and the packet transmission unit on the transmission side is equivalent to the data transfer rate between the packet reception unit and the MPEG decoding unit on the reception side. is necessary.
  • the packet transmission unit and the packet reception unit are specified for operations on the network, but are not specified for other operations.
  • the data transfer rate between the MPEG encoding unit and the packet transmission unit on the transmission side, and the data transfer rate between the packet reception unit and the MPEG decoding unit on the reception side is no provision for.
  • the cycle timer in the packet transmission unit and the packet reception unit The reference clock (network clock) has a frequency of 24.576 MHz. For this reason, it is common knowledge that the reference clock for data transfer between the MPEG encoder and packet transmitter and the reference clock for data transfer between the packet receiver and MPEG decoder are 24.5 76 MHz clocks. The power that is expected is not necessarily guaranteed. For example, a data transfer that transfers 1 byte of data every 24.576 MHz clock cycle has a data transfer rate of 196.608 Mbps, and a general MPEG-2TS data transfer (data transfer rate: It is enough for several tens of Mbps).
  • the data transfer between the MPEG encoding unit and the packet transmission unit and the data transfer between the packet receiving unit and the MPEG decoding unit are 1 byte of data for every 24.576 MHz clock cycle. It is considered that data transfer that transfers the data is sufficient.
  • the MPEG encoding unit is a personal computer and MPEG-2TS processed offline with authoring software or the like is output
  • the personal computer itself is a high-speed CPU operating at several GHz and several hundred Mbytes.
  • the OS (operation system) task switch has a large overhead
  • the transmission data is buffered in advance, and the buffered data is output when switching to the transmission task.
  • System configuration may be adopted. In such a case, the data transfer rate between the MPEG encoding unit and the packet transmission unit stays within a predetermined bit rate over a relatively long period of time. It will be transferred to the packet transmitter.
  • the packet receiving unit outputs a certain MPEG-2TS packet P (n) to the MPEG decoding unit according to the time stamp T (n), and outputs the next MPEG-2TS packet P (n + 1).
  • the packet receiving unit outputs a certain MPEG-2TS packet P (n) to the MPEG decoding unit according to the time stamp T (n), and outputs the next MPEG-2TS packet P (n + 1).
  • the MPEG-2TS packet has a fixed length of 188 bytes
  • the value of the cycle timer of the packet receiver is the MPEG-2TS packet P (n).
  • the power is also advanced by 188! Therefore, if the following equation (1) holds, data transfer of MPEG-2 TS packet P (n + 1)
  • MPEG-2TS packet ⁇ ( ⁇ + 1) can be output at normal timing. That is, the time interval of MPEG-2TS packet P (n) and MPEG-2TS packet P ( ⁇ + 1) can be maintained.
  • the cycle timer value exceeds the time stamp ⁇ ⁇ ⁇ ⁇ ( ⁇ + 1) value at the start of data transfer of MPEG-2TS packet ⁇ ( ⁇ + 1).
  • the situation will happen. Therefore, MPEG-2TS packet ⁇ ( ⁇ + 1) cannot be output at normal timing. That is, the time interval of MPEG-2TS packet P (n) and MPEG-2TS packet P ( ⁇ + 1) cannot be maintained. For this reason, the MPEG-2TS packet P (n + 1) must be regarded as a late packet (a packet that cannot be output at normal timing) and discarded. If MPEG-2TS packet P (n + 1) is forcibly output even at abnormal timing, if MPEG-2TS packet P (n + 1) has PCR incorporated, it is not necessary for the reference clock on the receiving side. An error will occur.
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a receiving apparatus capable of avoiding packet discard without causing an unnecessary error in the receiving side reference clock.
  • a receiving part also receives the 1st packet also in transmitting apparatus power via a network, and outputs the 2nd packet contained in a 1st packet.
  • the processing unit receives the second packet, and performs processing based on the reception-side reference clock for the second packet.
  • the clock circuit in the receiver operates in synchronization with the network clock.
  • the packet output circuit of the receiving unit outputs the second packet based on the comparison result between the time of the time measuring circuit and the time of the first time information included in the first packet, and the output timing of the second packet is normal. ⁇ ⁇ Outputs a control signal indicating an abnormality.
  • the packet output circuit waits until both coincide with each other due to the change of the time of the clock circuit, and then outputs the second packet and corrects the normality.
  • the control signal shown is output.
  • the output circuit outputs a second packet and outputs a control signal indicating normality when the time of the timing circuit coincides with the time of the first time information.
  • the packet output circuit outputs a second packet and a control signal indicating an abnormality when the time of the timing circuit is later than the time of the first time information.
  • the first time information indicates a time obtained by adding a maximum delay time or an average delay time generated by packet transmission via the network to a time based on the network clock, which is incorporated in the first bucket by the transmission device.
  • the clock adjustment circuit of the processing unit includes the second packet time information indicating the time based on the transmission side reference clock, and the time based on the reception side reference clock when the control signal indicates normal. Based on the comparison result with the time of the second time information, the receiving side reference clock is synchronized with the sending side reference clock. For example, when the second packet includes the second time information and the control signal indicates normal, the clock adjustment circuit determines that the difference between the time based on the reception-side reference clock and the time of the second time information is outside the allowable range. Yes, and shorten the period of the receiving side reference clock when the time based on the receiving side reference clock is before the time of the second time information.
  • the clock adjustment circuit determines that the difference between the time based on the reception-side reference clock and the time of the second time information is outside the allowable range. Yes, and when the time based on the receiving side reference clock is later than the time of the second time information, the period of the receiving side reference clock is lengthened.
  • the second packet is a transport stream packet conforming to the MPEG-2 standard
  • the processing unit is an MPEG decoding unit that performs decoding processing according to the MPEG-2 standard.
  • the packet output circuit of the receiving unit for example, because the packet output speed is low, the second packet is timed normally (the time of the time measuring circuit matches the time of the first time information). Even if it cannot be output at (timing), the second packet is output together with a control signal indicating an abnormality without discarding the second packet.
  • the clock adjustment circuit of the processing unit may adjust the reception-side reference clock using the second time information when the control signal indicates an abnormality even if the second packet includes the second time information. Absent. Therefore, only the second time information included in the second packet output at the normal timing is used to adjust the receiving side reference clock. For this reason, packet discard can be avoided without causing an unnecessary error in the receiving side reference clock.
  • packet loss can be avoided without causing an unnecessary error in the reception-side reference clock.
  • FIG. 1 is a block diagram showing an example of an MPEG-2TS transmission system to which the present invention is applied.
  • FIG. 2 is a flowchart showing packet output processing of a packet receiving unit in an embodiment of the present invention.
  • FIG. 3 is a flowchart showing clock adjustment processing of an MPEG decoding unit in an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing an operation example in one embodiment of the present invention.
  • FIG. 5 is an explanatory diagram showing another operation example in one embodiment of the present invention.
  • FIG. 6 is a flowchart showing packet output processing of the packet receiving unit in the first comparative example of the present invention.
  • FIG. 7 is a flowchart showing clock adjustment processing of the MPEG decoding unit in the first comparative example of the present invention.
  • FIG. 8 is an explanatory diagram showing an operation example in the first comparative example of the present invention.
  • FIG. 9 is a flowchart showing packet output processing of a packet receiver in a second comparative example of the present invention.
  • FIG. 10 is an explanatory diagram showing an operation example in the second comparative example of the present invention.
  • FIG. 1 shows an example of an MPEG-2TS transmission system to which the present invention is applied.
  • the transmission device TD has an MPEG encoding unit MEU and a packet transmission unit PTU.
  • the MPEG encoding unit MEU performs encoding processing of moving image data and audio data in synchronization with the reference clock CKT according to the MPEG-2 standard.
  • the MPEG encoding unit MEU packetizes the MPEG-2TS obtained by the encoding process to generate an MPEG-2TS packet, and outputs the MPEG-2TS packet to the packet transmitting unit PTU at a desired timing.
  • the MPEG encoding unit MEU incorporates PCR (the count value of the reference clock CKT) into the MPEG-2TS packet at regular time intervals.
  • the packet transmission unit PTU has a cycle timer CTT and a packet output circuit POCT.
  • the cycle timer CTT counts in synchronization with the network clock (frequency: 24.576 MHz) that is commonly supplied to each device connected to the network NW (IEEE1394).
  • the packet output circuit POCT adds a header including a time stamp to the MPEG-2TS packet to generate an IEEE1394 packet. Taimi Output to network NW.
  • the time stamp indicates the value obtained by adding the offset value corresponding to the maximum delay time generated by packet transmission via the network NW to the value of the cycle timer CTT at the time of MPEG-2TS packet reception.
  • the maximum delay time generated by packet transmission through the network NW includes, for example, the IEEE 1394 packet generated by the packet output circuit POCT in addition to the delay time generated on the network NW. Buffering time until output is also included.
  • the receiving device RD includes a packet receiving unit PRU and an MPEG decoding unit MDU.
  • the packet receiver PRU has a cycle timer CTR and a packet output circuit POC. As with the cycle timer CTT, the cycle timer CTR counts in synchronization with the network clock.
  • the packet output circuit POCR receives an IEEE1394 packet from the transmission device TD via the network NW, the packet output circuit POCR stores the IEEE1394 in a buffer memory (not shown) or the like.
  • the packet output circuit POCR becomes ready to execute the packet output process for the IEEE1394 packet, the packet output circuit POCR reads the IEEE1394 packet to be subjected to the packet output process from the buffer memory.
  • the packet output circuit POCR compares the value of the cycle timer CTR with the time stamp value included in the header of the IEEE1394 packet read out from the buffer memory, and based on the comparison result, the MPEG-2T included in the IEEE1394 packet.
  • a control signal ENB indicating the output period of the MPEG-2 TS packet
  • a control signal SYNC indicating the head position of the MPEG-2 TS packet
  • the packet output circuit POCR waits until both coincide with each other due to the change in the cycle timer CTR value, and then the MPEG-2TS packet. Is output.
  • the packet output circuit POCR activates the control signal ENB to "1" during the output period of all MPEG-2TS packets along with the output of MPEG-2TS packets.
  • the control signal SYNC is activated to "1" during the output period.
  • the packet output circuit POCR immediately outputs an MPEG-2TS packet when the value of the cycle timer CTR matches the value of the time stamp.
  • the packet output circuit POCR is used to output MPEG-2TS packets.
  • control signal ENB is activated to "1" during the output period of all 188 bytes of the MPEG-2TS packet
  • the control signal SYNC is activated to "1" during the output period of the first byte of the MPEG-2TS packet.
  • the packet output circuit POCR immediately outputs an MPEG-2TS packet when the cycle timer CTR value is greater than the time stamp value. Also, the packet output circuit POCR activates the control signal ENB to “1” during the output period of all 188 bytes of the MPEG-2TS packet with the output of the MPEG-2TS packet.
  • the packet output circuit POCR outputs the first byte of the MPE G-2TS packet.
  • the control signal SYNC is activated to "1" during the output period.
  • the packet output circuit POCR controls the control signal in the output period of the first byte of the MPEG-2 TS packet. Do not activate SYNC to "1". Therefore, the control signal SYNC functions as a signal for identifying normal Z abnormality in the output timing of the MPEG-2TS packet. Details of the packet output processing of the packet receiver PRU (packet output circuit POCR) will be described with reference to FIG.
  • the data transfer rate between the packet receiving unit PRU and the MPEG decoding unit MDU (packet output rate at the packet receiving unit PRU) is the data transfer rate between the MPEG encoding unit MEU and the packet transmitting unit PTU (packet transmission). 1Z2 of the packet input speed in the partial PTU).
  • the MPEG decoding unit MDU In response to the activation signal (change from “0" to “1") of the control signal ENB output from the packet receiving unit PRU, the MPEG decoding unit MDU outputs the MP output from the packet receiving unit PRU. EG—Starts capturing 2TS packets. In response to the deactivation of the control signal ENB (change from “1" to “0"), the MPEG decoding unit MDU ends the MPEG-2 TS packet capture operation.
  • the MPEG decoding unit MDU stores the logic level of the control signal SYNC output from the packet receiving unit PRU by a flag circuit (not shown) or the like in response to the activation signal of the control signal ENB.
  • the MPEG decoding unit MDU includes a clock adjustment circuit CAC.
  • the clock adjustment circuit CAC is a logical level capability of the control signal SYNC stored in response to the activation signal of the control signal ENB, and the MPEG-2TS packet captured during the activation period of the control signal ENB contains PC R.
  • the STC value reference clock CKR count value
  • the reference clock CKR is adjusted based on the comparison result. Details of the clock adjustment processing of the MPEG decoding unit MDU (clock adjustment circuit CAC) will be described with reference to FIG.
  • the MPEG decode unit MDU generates MPEG-2TS by depacketizing the MPEG-2TS packet after performing the clock adjustment process, and synchronizes the MPEG-2TS decoding process with the reference clock CKR in accordance with the MPEG-2 standard. To implement.
  • FIG. 2 shows packet output processing of the packet receiver in one embodiment of the present invention.
  • the packet receiving unit PRU outputs MPEG-2 TS packets included in the IEEE1394 packet by appropriately performing steps S101 to S106 shown below by the packet output circuit POCR.
  • Step S101 The packet output circuit POCR determines whether or not the value of the cycle timer CTR is equal to or less than the value of the time stamp included in the IEEE 1394 packet. When the value of the cycle timer CTR is less than or equal to the time stamp value, the packet output process proceeds to step S102. When the cycle timer CTR value is larger than the time stamp value, the packet output process proceeds to step S105.
  • Step S102 The packet output circuit POCR determines whether or not the value of the cycle timer CTR matches the value of the time stamp. When the value of the cycle timer CTR matches the value of the time stamp, the packet output process proceeds to step S103. When the value of the cycle timer CTR does not match the value of the time stamp (that is, when the value of the cycle timer CTR is smaller than the value of the time stamp), the value of the cycle timer CTR matches the value of the time stamp. Step S102 is repeatedly performed.
  • Step S103 The packet output circuit POCR determines that the MPEG-2TS packet can be output at a normal timing, sets the control signal SYNC and the control signal ENB to "1", and also includes the MPEG included in the IEEE1394 packet. — First 1 byte of 2TS packet Is output. Thereafter, the packet output process proceeds to step S104.
  • Step S104 The packet output circuit POCR sets the control signal SYNC to “0” and outputs the remaining 187 bytes of the MPEG-2TS packet. Thereafter, the packet output process proceeds to step S106.
  • Step S105 The packet output circuit POCR determines that the MPEG-2TS packet cannot be output at normal timing, sets the control signal ENB to "1", and sets all the MPEG-2TS packets included in the IEEE1394 packet. Output 188 bytes. Thereafter, the bucket output process proceeds to step S106.
  • Step S106 The packet output circuit POCR sets the control signal ENB to “0” when the output of the MPEG-2TS packet is completed. Thereby, the packet output process is completed.
  • FIG. 3 shows the clock adjustment processing of the MPEG decoding unit in an embodiment of the present invention.
  • the MPEG decoder unit MDU synchronizes the reference clock CKR with the reference clock CKT by appropriately performing steps S201 to S206 shown below by the clock adjustment circuit CAC.
  • Step S201 The clock adjustment circuit CAC determines whether or not PCR is incorporated in the MPEG-2TS packet captured during the active period of the control signal ENB! When PCR is embedded in the MPEG-2TS packet, the clock adjustment process proceeds to step S202. When the MPEG-2TS packet does not incorporate PCR, the clock adjustment process without adjusting the reference clock C KR is completed.
  • Step S202 The clock adjustment circuit CAC determines whether or not the logic level force of the control signal SYNC stored in response to the activation signal of the control signal ENB is 1 ".
  • the logic level of the control signal SYNC is When it is “1” (that is, when the MPEG-2TS packet is output at the normal timing), the clock adjustment processing proceeds to step S203.
  • the logic level power of the control signal SYNC is 0 ”.
  • the clock adjustment process is completed without adjusting the reference clock CKR.
  • Step S203 The clock adjustment circuit CAC determines whether or not the difference between the STC value and the PCR value is within a preset allowable range.
  • the difference between the STC value and the PCR value is the allowable range. When it is within the range, the clock adjustment process is completed without adjusting the reference clock CKR. When the difference between the STC value and the PCR value is outside the allowable range, the clock adjustment processing proceeds to step S204.
  • Step S204 The clock adjustment circuit CAC determines whether or not it is greater than the STC value SPCR value! When the STC value is greater than the PCR value, the clock adjustment processing proceeds to step S205. When the STC value is smaller than the PCR value, the clock adjustment processing proceeds to step S206.
  • Step S205 The clock adjustment circuit CAC determines that the period of the reference clock CKR is shorter than the period of the reference clock CKR, and increases the period of the reference clock CKR. This completes the clock adjustment process.
  • Step S206 The clock adjustment circuit CAC determines that the period of the reference clock CKR is longer than the period of the reference clock CKR, and shortens the period of the reference clock CKR. This completes the clock adjustment process.
  • FIG. 4 shows an operation example in one embodiment of the present invention.
  • the packet transmission unit PTU packet output circuit POCT
  • the header H including the time stamp is converted into an MPEG-2TS packet.
  • An IEEE1394 packet PPa is generated by adding Pa.
  • the time stamp included in the header H of the IEEE1394 packet PPa corresponds to the value of the cycle timer CTT when MPEG-2TS packet Pa is received (time Ta) and the maximum delay time To generated by packet transfer via the network NW.
  • the packet transmission unit PTU receives the MPEG-2TS packet Pb, adds the header H including the time stamp to the MPEG-2TS packet Pb, and generates an IEEE 1394 packet PPb. To do.
  • the packet transmission unit PTU receives the MPEG-2TS packet Pc. Then, the header H including the time stamp is attached to the MPEG-2TS packet Pc to generate the IEEE1394 packet PPc.
  • the packet transmitter PTU receives the MPEG-2TS packet Pd
  • the header H including the time stamp is added to the MPEG-2TS packet Pd to generate an IEEE1394 packet PPd.
  • the packet transmission unit PTU sequentially outputs IEEE1394 packets PPa, P Pb, PPc, PPd to the network NW at a desired timing.
  • the packet receiving unit PRU (packet output circuit POCR) of the receiving device RD sequentially receives IEEE1394 packets PPa, PPb, PPc, PPd from the transmitting device TD via the network NW, and IEEE1394 packets PPa, PPb, PPc, Store PPd in buffer memory sequentially.
  • the packet receiving unit PRU When the packet receiving unit PRU is ready to perform packet output processing on the IEEE1394 packet PPa, it reads the IEEE1394 packet PPa from the buffer memory, and the value of the cycle timer CTR and the time stamp included in the header H of the IEEE1394 packet PPa. Is compared with the value (corresponding to time Ta). Since the value of the cycle timer CTR at this time is smaller than the value of the time stamp, the packet receiving unit PRU waits until the value of the cycle timer CTR matches the value of the time stamp.
  • packet reception unit PRU outputs MPEG-2 TS packet Pa included in IEEE1394 packet PPa. . Also, the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pa along with the output of the MPEG-2TS packet Pa. The control signal SYNC is activated to "1" during the output period of the first byte of Pa. This completes the packet output process for the IEEE1394 packet PPa. [0037] The packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPb when the packet output process for the IEEE1394 packet PPa is completed.
  • the packet receiver PRU reads the IEEE1394 packet PPb from the buffer memory, and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Tb) included in the header H of the IEEE1394 packet PPb. . Since the cycle timer CTR value at this time is smaller than the time stamp value, the packet receiving unit PRU waits until the cycle timer CTR value matches the time stamp value.
  • the packet receiver PRU When the cycle timer CTR value matches the time stamp value at time Tb, the packet receiver PRU outputs the MPEG-2TS packet Pb included in the IEEE1394 packet PPb. .
  • the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pb with the output of the MPEG-2TS packet Pb.
  • the control signal SYNC is activated to "1" during the output period of the first byte of Pb. This completes the packet output process for the IEEE1394 packet PPb.
  • the packet receiving unit PRU As the packet output process for the IEEE1394 packet PPb is completed, the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPc. Therefore, the packet receiving unit PRU reads the IEEE1394 packet PPc from the buffer memory, and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Tc ′) included in the header H of the IEEE1394 packet PPc. . Since the cycle timer CTR value at this time is smaller than the time stamp value, the packet receiving unit PRU waits until the cycle timer CTR value matches the time stamp value.
  • the packet receiver PRU At time Tc, when the cycle timer CTR value matches the time stamp value, the packet receiver PRU outputs the MPEG-2 TS packet Pc included in the IEEE1394 packet PPc. .
  • the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pc as the MPEG-2TS packet Pc is output.
  • the control signal SYNC is activated to "1" during the output period of the first byte of Pc. This completes the packet output process for the IEEE1394 packet PPc.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPd when the packet output process for the IEEE1394 packet PPc is completed.
  • the packet receiver PRU reads the IEEE1394 packet PPd from the buffer memory and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Td) included in the header H of the IEEE 1394 packet PPd. To do. Since the cycle timer CTR value at this time is smaller than the time stamp value, the packet receiving unit PRU waits until the cycle timer CTR value matches the time stamp value.
  • the packet receiver PRU If the cycle timer CTR value matches the time stamp value at time Td, the packet receiver PRU outputs the MPEG-2 TS packet Pd included in the IEEE1394 packet PPd. .
  • the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pd as the MPEG-2TS packet Pd is output.
  • the control signal SYNC is activated to "1" during the output period of the first byte of Pd. This completes the packet output process for the IEEE1394 packet PPd.
  • FIG. 5 shows another operation example according to the embodiment of the present invention.
  • the packet transmission unit PTU packet output circuit POCT
  • the packet transmission unit PTU sequentially generates IE EE1394 packets PPa, PPb, PPc, and PPd as in the operation example described in FIG. Then, the packet transmission unit PTU sequentially outputs the IEEE1394 packets PPa, PPb, PPc, PPd to the network NW at a desired timing.
  • the time interval between times Ta and Tb and the time interval between times Tb and Tc are smaller! /.
  • the packet receiving unit PRU (packet output circuit POCR) of the receiving device RD sequentially receives the IEEE1394 packets PPa, PPb, PPc, PPd from the transmitting device TD via the network NW, and the IEEE1394 packets PPa, PPb, PPc, Store PPd in buffer memory sequentially.
  • the packet receiving unit PRU When the packet receiving unit PRU is ready to perform packet output processing on the IEEE1394 packet PPa, it reads the IEEE1394 packet PPa from the buffer memory, and the value of the cycle timer CTR and the time stamp included in the header H of the IEEE1394 packet PPa. Is compared with the value (corresponding to time Ta). At this time, the value of the cycle timer CTR is smaller than the value of the time stamp, so the packet receiver PRU Wait until the stamp value matches.
  • the packet receiver PRU When the value of the cycle timer CTR matches the value of the time stamp at time Ta,! /, The packet receiver PRU outputs the MPEG-2 TS packet Pa included in the IEEE1394 packet PPa. . Also, the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pa along with the output of the MPEG-2TS packet Pa. The control signal SYNC is activated to "1" during the output period of the first byte of Pa. This completes the packet output process for the IEEE1394 packet PPa. Since the time interval between times Ta and Tb is small, the value of cycle timer CTR at the time when the packet output process for IEEE1394 packet PPa is completed exceeds the value corresponding to time Tb ′.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPb as the packet output process for the IEEE1394 packet PPa is completed. Therefore, the packet receiver PRU reads the IEEE1394 packet PPb from the buffer memory, and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Tb) included in the header H of the IEEE1394 packet PPb. . Since the cycle timer CTR value at this time is larger than the time stamp value, the packet receiving unit PRU immediately outputs the MPEG-2TS packet Pb included in the IEEE 1394 packet PPb.
  • the packet receiver PRU is also capable of activating the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pb as the MPEG-2TS packet Pb is output.
  • the control signal SYNC is not activated to "1" during the output period of the first byte of packet Pb. This completes the packet output process for the IEEE1394 packet PPb. Since the time interval between times Ta and Tb and the time interval between times Tb and Tc are small, the value of cycle timer CTR at the time when the packet output processing for IEEE1394 packet PPb is completed corresponds to time Tc '. The value is exceeded.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPc as the packet output process for the IEEE1394 packet PPb is completed. For this reason, the packet receiver PRU reads the IEEE1394 packet PPc from the buffer memory and includes it in the value of the cycle timer CTR and the header H of the IEEE1394 packet PPc. Compare the time stamp value (value corresponding to time Tc '). Since the value of the cycle timer CTR at this time is larger than the value of the time stamp, the packet receiving unit PRU immediately outputs the MPEG-2TS packet Pc included in the IEEE 1394 packet PPc.
  • the packet receiving unit PRU activates the control signal ENB to “1” during the output period of all 188 bytes of the MPEG-2TS packet Pc as the MPEG-2TS packet Pc is output.
  • the control signal SYNC is not activated to "1" during the output period of the first byte of the 2TS packet Pc. This completes the packet output process for the IEEE1394 packet PPc.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPd when the packet output process for the IEEE1394 packet PPc is completed. For this reason, the packet receiver PRU reads the IEEE1394 packet PPd from the buffer memory and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Td) included in the header H of the IEEE 1394 packet PPd. To do. Since the cycle timer CTR value at this time is smaller than the time stamp value, the packet receiving unit PRU waits until the cycle timer CTR value matches the time stamp value.
  • the packet receiver PRU When the cycle timer CTR value matches the time stamp value at time Td, the packet receiver PRU outputs the MPEG-2 TS packet Pd included in the IEEE1394 packet PPd. .
  • the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pd as the MPEG-2TS packet Pd is output.
  • the control signal SYNC is activated to "1" during the output period of the first byte of Pd. This completes the packet output process for the IEEE1394 packet PPd.
  • the packet receiver PRU does not output an MPEG-2TS packet even when it cannot output the MPEG-2TS packet at a normal timing. Without discarding, output the MPEG-2TS packet with the control signal SYNC deactivated to "0".
  • the MPEG decoding unit MDU clock adjustment circuit CAC
  • the MPEG decoding unit MDU has a logic level of “0” for the control signal SYNC stored in response to the activation of the control signal ENB, even if the MPEG-2TS packet includes PCR. Is ST
  • the reference clock CKT should not be adjusted based on the comparison result between the C value and the PCR value. Therefore, only the PCR included in the MPEG-2TS packet output at the normal timing is used to adjust the reference clock CKR. Therefore, packet discard can be avoided without causing unnecessary error in the reference clock CKR.
  • FIG. 6 to 8 show a first comparative example of the present invention.
  • the receiving apparatus in the first comparative example of the present invention is different from the receiving apparatus (FIG. 1) in the embodiment of the present invention except that the packet output processing of the packet receiving unit and the clock adjustment processing of the MPEG decoding unit are different. Are the same.
  • FIG. 6 shows packet output processing of the packet receiving unit in the first comparative example of the present invention.
  • the packet output process is completed when step S105 is omitted and the value of the cycle timer CTR is larger than the time stamp value in step S101.
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit
  • FIG. 7 shows a clock adjustment process of the MPEG decoding unit in the first comparative example of the present invention.
  • the clock adjustment process of the MPEG decoding unit in the first comparative example of the present invention is the same as that of the MPEG decoding unit according to the embodiment of the present invention (see FIG. 3), except that step S203 is omitted. ). That is, the MPEG decoding unit MDU (clock adjustment circuit CAC) in the first comparative example of the present invention has the STC value and the PCR value regardless of the control signal SYNC when the MPEG-2TS packet incorporates the PCR.
  • the reference clock CKR is adjusted based on the comparison result.
  • FIG. 8 shows an operation example in the first comparative example of the present invention.
  • This operation example is different from the other operation example in the embodiment of the present invention described in FIG. 5 except that the packet output processing for the IEEE1394 packet PPb by the packet receiving unit PRU and the packet output processing for the IEEE1394 packet PPc are different.
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving device RD becomes ready to execute the packet output process for the IEEE 1394 packet PPb as the packet output process for the IEEE 1394 packet PPa is completed
  • the packet receiving unit PRU regards the MPEG-2TS packet Pb included in the IEEE1394 packet PPb as a late packet and discards it. This completes the packet output process for the IEEE1394 packet PPb.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPc with the completion of the packet output process for the IEEE1394 packet PPb. Therefore, the packet receiving unit PRU reads the IEEE1394 packet PPc from the buffer memory, and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Tc ′) included in the header H of the IEEE1394 packet PPc. . Since the cycle timer CTR value at this time is smaller than the time stamp value, the packet receiving unit PRU waits until the cycle timer CTR value matches the time stamp value.
  • the packet reception unit PRU When the cycle timer CTR value matches the time stamp value at time Tc, the packet reception unit PRU outputs the MPEG-2TS packet Pc included in the IEEE1394 packet PPc. .
  • the packet receiver PRU activates the control signal ENB to "1" during the output period of all 188 bytes of the MPEG-2TS packet Pc as the MPEG-2TS packet Pc is output.
  • the control signal SYNC is activated to "1" during the output period of the first byte of Pc. This completes the packet output process for the IEEE1394 packet PPc.
  • the packet receiving unit PRU packet output circuit P OCR
  • the MPEG-2TS packet when the MPEG-2TS packet cannot be output at the normal timing, the MP EG-2TS packet Is regarded as a late packet and discarded. For this reason, when the time interval of the MPEG-2TS packet input timing in the packet transmitter PTU is small, the packet output rate in the packet receiver PRU is slow, so packet discard may occur frequently. There is.
  • FIG. 9 and 10 show a second comparative example of the present invention.
  • the same elements as those described in the embodiment of the present invention and the first comparative example of the present invention are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the receiving device in the second comparative example of the present invention is different from the receiving device (FIG. 1) in the embodiment of the present invention except that the packet output processing of the packet receiving unit and the clock adjustment processing of the MPEG decoding unit are different. Are the same.
  • FIG. 9 shows packet output processing of the packet receiver in the second comparative example of the present invention.
  • step S105 is omitted, and when the value of the cycle timer CTR is larger than the time stamp value in step S101, the packet output process proceeds to step S103. Except for the transition, this is the same as the packet output process (FIG. 2) of the packet receiver in one embodiment of the present invention. That is, the packet receiving unit PRU (packet output circuit POCR) in the second comparative example of the present invention is immediately included in the IEEE1394 packet when the value of the lateral timer CTR is larger than the time stamp value included in the IEEE1394 packet.
  • PRU packet output circuit POCR
  • the control signal ENB is activated to "1" during the output period of all 188 bytes of MPEG-2TS packets, and MPEG-2TS packets are output.
  • the control signal SYNC is activated to "1" during the output period of the first byte.
  • the clock adjustment process of the MPEG decoding unit in the second comparative example of the present invention is the same as the clock adjustment process (FIG. 7) of the MPEG decoding unit in the first comparative example of the present invention.
  • FIG. 10 shows an operation example in the second comparative example of the present invention.
  • This operation example is another operation example in the embodiment of the present invention described in FIG. 5 except that the packet output process for the IEEE1394 packet PPb and the packet output process for the IEEE 1394 packet PPc by the bucket receiver PRU are different. Is the same.
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU packet output circuit POCR
  • the packet receiving unit PRU When the packet receiving unit PRU (packet output circuit POCR) of the receiving device RD becomes ready to execute the packet output process for the IEEE 1394 packet PPb as the packet output process for the IEEE 1394 packet PPa is completed, Reads the IEEE1394 packet PPb from the memory and puts it into the cycle timer CTR value and the header H of the IEEE1394 packet PPb. Compare the time stamp value (value corresponding to time Tb). Since the value of the digital timer CTR at this time is greater than the time stamp value, the packet receiving unit PRU immediately outputs the MPEG-2 TS packet Pb included in the IEEE1394 packet PPb.
  • the packet receiver PRU activates the control signal ENB to “1” in the output period of all 188 bytes of the MPEG-2TS packet Pb along with the output of the MPEG-2TS packet Pb, and the MPEG-2TS packet Pb.
  • the control signal SYNC is activated to "1" during the output period of the first byte of. Thereby, the packet output process for the IEEE1394 packet PPb is completed.
  • the packet receiving unit PRU becomes ready to execute the packet output process for the IEEE1394 packet PPc when the packet output process for the IEEE1394 packet PPb is completed. Therefore, the packet receiving unit PRU reads the IEEE1394 packet PPc from the buffer memory, and compares the value of the cycle timer CTR with the time stamp value (value corresponding to the time Tc ′) included in the header H of the IEEE1394 packet PPc. . Since the value of the cycle timer CTR at this time is larger than the value of the time stamp, the packet receiving unit PRU immediately outputs the MPEG-2TS packet Pc included in the IEEE 1394 packet PPc.
  • the packet receiving unit PRU activates the control signal ENB to “1” in the output period of all 188 bytes of the MPEG-2TS packet Pc in accordance with the output of the MPEG-2TS packet Pc. 2 Activate the control signal SYNC to "1" during the output period of the first byte of the TS packet Pc. Thereby, the packet output process for the IEEE 1394 packet PPc is completed.
  • the packet receiving unit PRU packet output circuit P OCR
  • the MPEG decoding unit MDU cannot identify the normal Z abnormality of the output timing of the MEG-2TS packet.
  • the reference clock C KR is adjusted using the PCR included in the MPEG-2 TS packet output at an abnormal timing. As a result, an error exceeding the allowable jitter occurs in the reference clock CKR.
  • the MPEG-2TS packet is output at a normal timing because the packet output speed in the packet receiving unit PRU is low. Even if it is not possible, an unnecessary error is introduced to the reference clock CKR. Packet discard can be avoided without causing it. Therefore, the reference clock for data transfer between the packet receiving unit PRU and the MPEG decoding unit MDU does not need to be a 24.576 MHz clock.
  • the average bit rate of data transfer between the MPEG encoding unit MEU and the packet transmitting unit PTU is If there is a clock that can be met. Since a low-frequency clock can be used, the system design of the receiver RD becomes easy, and there are significant effects in terms of power consumption and noise.
  • the MPEG decoding unit MDU only the PCR included in the MPEG-2TS packet output at normal timing is used for adjustment of the reference clock CKR.
  • the adjustment of the reference clock CKR is originally a gradual control. Therefore, even if some PCRs are not used to adjust the reference clock CKR, there are no practical problems when packet discard occurs (first comparative example), or MPEG-2TS output at abnormal timing. Compared to the case where the PCR included in the packet is used to adjust the reference clock CKR (second comparative example), it is considered that there is almost no demerit.
  • the time stamp force included in the packet is generated by the value of the cycle timer CTT and the packet transmission via the network NW.
  • the present invention is not limited to a powerful embodiment. It is relatively easy to estimate the maximum delay time in a data transmission system that is small in size and has a guaranteed transmission band, such as a data transmission system based on IEEE1394. However, when it is difficult to estimate the maximum delay time with a large delay time occurring on the transmission band or network, such as a data transmission system using LAN (Local Area Network) or WAN (Wide Area Network). There are also many.
  • the time stamp force included in the packet transmitted via the network NW Cycle timer CTT value is added to the offset value corresponding to the average delay time generated by packet transmission via the network NW. It may be.
  • the cycle timer CTR If the value exceeds the timestamp value contained in the packet, a! /, Situation may occur.
  • the packet receiver PRU outputs the MPEG-2 TS packet with the control signal SYNC deactivated to "0", so the average delay instead of the maximum delay time is used. Even when the delay time is used, packet discard can be avoided without causing an unnecessary error in the reference clock CKR.
  • the present invention is not limited to the powerful embodiment.
  • the present invention may be applied to other data transmission systems in which a mechanism for synchronizing the receiving side reference clock with the transmitting side reference clock is realized with the same configuration.
  • the present invention has been described in detail.
  • the above-described embodiments and modifications thereof are merely examples of the present invention, and the present invention is not limited to these. It is apparent that modifications can be made without departing from the present invention.
  • the present invention can be applied to a receiving apparatus in a system that transmits moving image data and audio data by MPEG-2TS via a network such as IEEE1394.

Landscapes

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Abstract

　受信部は、ネットワークを介して送信装置から第１パケットを受信し、第１パケットに含まれる第２パケットを出力する。処理部は、第２パケットを受信し、第２パケットに対して受信側基準クロックに基づく処理を実施する。受信部の計時回路は、ネットワーククロックに同期して計時動作する。受信部のパケット出力回路は、計時回路の時刻と第１パケットに含まれる第１時刻情報の時刻との比較結果に基づいて、第２パケットを出力するとともに、第２パケットの出力タイミングの正常／異常を示す制御信号を出力する。処理部のクロック調整回路は、第２パケットが送信側基準クロックに基づく時刻を示す第２時刻情報を含み、かつ制御信号が正常を示す場合、受信側基準クロックに基づく時刻と第２時刻情報の時刻との比較結果に基づいて、受信側基準クロックを送信側基準クロックに同期させる。

Description

明 細 書
受信装置
技術分野
[0001] 本発明は、 IEEE1394等のネットワークを介して MPEG— 2TS (Moving Picture Ex perts Group phase 2 Transport Stream)により動画像データや音声データを伝送す るシステムにおける受信装置に関する。
背景技術
[0002] MPEG— 2TS伝送システムでは、受信側の MPEGデコード部にお!、て、 STC (Sy stem Time clock)の値（受信側基準クロックのカウント値）と MPEG— 2TSパケットに 組み込まれている PCR (Program Clock Reference)の値（送信側基準クロックのカウ ント値)とを比較し、比較結果に基づいて受信側基準クロックを送信側基準クロックに 追従させることが求められる。なお、 PCRは、送信側の MPEGエンコード部において 一定の時間間隔（0. 1秒以下）で MPEG— 2TSパケットに組み込まれる。
[0003] 具体的には、 MPEGデコード部は、 MPEG— 2TSパケットに PCRが組み込まれて いる場合、 STCの値を PCRの値と比較する。 STCの値力 SPCRの値より大きいとき、 MPEGデコード部は、受信側基準クロックの周期が送信側基準クロックの周期より短 いと判断して、受信側基準クロックの周期を長くする。逆に、 STCの値力 PCRの値よ り小さいとき、 MPEGデコード部は、受信側基準クロックの周期が送信側基準クロック の周期より長いと判断して、受信側基準クロックの周期を短くする。また、 STCの値が PCRの値と一致するとき、 MPEGデコード部は、受信側基準クロックが送信側基準ク ロックと同期していると判断して、受信側基準クロックの調整を実施しない。 MPEGデ コード部は、このような動作により受信側基準クロックを送信側基準クロックに追従さ せることで、 MPEG— 2TSのデコード処理（動画像データや音声データの再生処理 )を滞りなく実施できる。
[0004] MPEG— 2TSは、 ATM (Asynchronous Transfer Mode)網によるデータ伝送シス テムへの適用を想定しているものの、その適用先が限定されている訳ではない。この ため、 MPEG— 2TSは、 CSZBSディジタル放送や地上波ディジタル放送等のシス テム、あるいは IEEE1394等によるデータ伝送システムにも適用されている。受信側 において MPEG— 2TSの規定に従って PCRにより受信側基準クロックを調整するこ とを可能にするためには、各 MPEG— 2TSパケットが送信側の MPEGエンコード部 力 受信側の MPEGデコード部に伝送されるまでの遅延時間が一定である必要があ る。このことは、送信側において各 MPEG— 2TSパケットが MPEGエンコード部から ネットワークインタフェース部 (パケット送信部）に入力される際と、受信側において各 MPEG— 2TSパケットがネットワークインタフェース部（パケット受信部）から MPEG デコード部に出力される際とで、 MPEG— 2TSパケットの時間間隔が維持されてい なければならないことを意味する。なぜならば、 MPEG— 2TSパケットの時間間隔が 維持されていないと、 MPEGデコード部において、 STCの値と PCRの値との差が、 受信側基準クロックの進み Z遅れによるものなの力、それとも MPEG— 2TSパケット の時間間隔のばらつきによるものなのかを判定できなくなるためである。
[0005] なお、全ての MPEG— 2TSパケットについて送信側の MPEGエンコード部から受 信側の MPEGデコード部までの伝送遅延時間を完全に同一にすることは、システム 設計上、不可能あるいはコスト的に無駄である。このため、 MPEGデコード部に対し て、 STCの値と PCRの値との差についての許容範囲を予め設定し、ジッタを考慮し た受信側基準クロックの調整を実施することが求められる。いずれにしても、 MPEG 2TS伝送システムでは、 MPEG— 2TSパケットの時間間隔を許容範囲内で維持 する機構が必要とされる。
[0006] 例えば、 IEEE1394による MPEG— 2TS伝送システムでは、送信側のパケット送 信部および受信側のパケット受信部は、ネットワーククロックに同期してカウント動作 するサイクルタイマをそれぞれ有している。ネットワーククロックは、 IEEE1394に接続 される各装置に共通して供給されるクロック (周波数： 24. 576MHz)である。ノ ケット 送信部は、 MPEGエンコード部から出力された MPEG— 2TSパケットを受信した際 、タイムスタンプを含むヘッダを MPEG - 2TSパケットに付カロして IEEE 1394ノケッ トを生成し、 IEEE1394パケットをネットワーク（IEEE1394)に出力する。タイムスタ ンプは、 MPEG— 2TSパケットの受信時におけるサイクルタイマの値とネットワークを 介したパケット伝送により発生する最大遅延時間に対応するオフセット値との加算値 を示す。パケット受信部は、ネットワークを介してパケット送信部から IEEE1394パケ ットを受信し、サイクルタイマの値が IEEE1394パケットのヘッダに含まれるタイムスタ ンプの値と一致したときに、 IEEE1394パケットに含まれる MPEG— 2TSパケットを MPEGデコード部に出力する。これにより、パケット送信部における MPEG— 2TSパ ケットの入力タイミングの時間間隔と、パケット受信部における MPEG— 2TSパケット の出力タイミングの時間間隔とを同一にできる。
[0007] また、特許文献 1には、ネットワーク上で発生する遅延時間のゆらぎを容易かつ確 実に吸収し、装置を複雑ィ匕かつ大型化することなぐ複数のプログラムに対応するデ ータを送受信する技術が開示されている。特許文献 2には、時刻情報が過去のものと なって 、る場合にぉ 、ても、多大なメモリを使用することなく MPEG— 2TSを正しく再 現する技術が開示されて ヽる。
特許文献 1：特開 2000— 358006号公報
特許文献 2：特開平 11 215144号公報
発明の開示
発明が解決しょうとする課題
[0008] 前述のように、 IEEE1394による MPEG— 2TS伝送システムでは、パケット受信部 が MPEG— 2TSパケットをタイムスタンプに従って出力することで、 MPEG— 2TSパ ケットの時間間隔が維持される。しかしながら、これには、送信側における MPEGェ ンコード部およびパケット送信部間のデータ転送速度と、受信側におけるパケット受 信部および MPEGデコード部間のデータ転送速度とが同等であるという暗黙の前提 が必要である。
[0009] 一般的に、パケット送信部およびパケット受信部は、ネットワークに対する動作につ いては規定されているものの、それ以外の動作については規定されていない。例え ば、前述のような IEEE1394による MPEG— 2TS伝送システムにおいて、送信側に おける MPEGエンコード部およびパケット送信部間のデータ転送速度や、受信側に おけるパケット受信部および MPEGデコード部間のデータ転送速度については何ら 規定されていない。
[0010] IEEE1394の場合、パケット送信部およびパケット受信部におけるサイクルタイマ の基準クロック（ネットワーククロック）の周波数は 24. 576MHzである。このため、常 識的には、 MPEGエンコード部およびパケット送信部間のデータ転送の基準クロック と、パケット受信部および MPEGデコード部間のデータ転送の基準クロックとが 24. 5 76MHzのクロックであることが期待される力 必ずしもその保証はない。例えば、 24 . 576MHzのクロックのサイクル毎に 1バイトのデータを転送するデータ転送は、デ ータ転送速度が 196. 608Mbpsであり、一般的な MPEG— 2TSのデータ転送（デ ータ転送速度:数十 Mbps)には十分である。従って、通常であれば、 MPEGェンコ ード部およびパケット送信部間のデータ転送と、パケット受信部および MPEGデコー ド部間のデータ転送とは、 24. 576MHzのクロックのサイクル毎に 1バイトのデータを 転送するデータ転送でも十分であると考えられる。
[0011] しかしながら、例えば、 MPEGエンコード部がパーソナルコンピュータであり、ォー サリングソフト等でオフライン処理した MPEG— 2TSを出力する場合、パーソナルコ ンピュータ自体が数 GHzで高速動作する CPUおよび数百 Mバイトのメモリを有する のに対して、 OS (オペレーションシステム）のタスクスィッチのオーバヘッドが大きいた め、予め送信データをバッファリングしておき、送信タスクに切り替わった時にバッファ リングしたデータを出力するというようなシステム構成が採用される可能性がある。こ のような場合、ある程度長い期間でみれば、 MPEGエンコード部およびパケット送信 部間のデータ転送レートは所定のビットレートに収まっているものの、一時的には、大 量のデータが MPEGエンコード部力もパケット送信部に転送されることになる。
[0012] 例えば、受信側において、パケット受信部が、ある MPEG— 2TSパケット P (n)をタ ィムスタンプ T(n)に従って MPEGデコード部に出力し、次の MPEG— 2TSパケット P (n+ 1)をタイムスタンプ T(n+ 1)に従って MPEGデコード部に出力する場合を考 える。パケット受信部および MPEGデコード部間のデータ転送では、 24. 576MHz のクロックのサイクル毎に 1バイトのデータが転送されるものとする。
[0013] MPEG— 2TSパケットは 188バイト固定長であるため、 MPEG— 2TSパケットP (n )のデータ転送の完了時に、パケット受信部のサイクルタイマの値は、 MPEG— 2TS パケット P (n)のデータ転送の開始時（タイムスタンプ T (n)の値）力も 188進んで!/、る 。このため、次式（1)が成り立つ場合、 MPEG— 2TSパケット P (n+ 1)のデータ転送 の開始時に、サイクルタイマの値がタイムスタンプ T(n+ 1)の値を超過しているという 状況は起こり得ない。従って、 MPEG— 2TSパケット Ρ (η+ 1)を正常なタイミングで 出力できる。すなわち、 MPEG— 2TSパケットP (n)ぉょびMPEG— 2TSパケットP ( η+ 1)の時間間隔を維持することができる。
Τ(η+ 1) -Τ(η)≥188 · · · (1)
一方、次式（2)が成り立つ場合、 MPEG— 2TSパケット Ρ (η+ 1)のデータ転送の 開始時に、サイクルタイマの値がタイムスタンプ Τ(η+ 1)の値を超過しているという状 況が起こってしまう。従って、 MPEG— 2TSパケット Ρ (η+ 1)を正常なタイミングで出 力できない。すなわち、 MPEG— 2TSパケットP (n)ぉょびMPEG— 2TSパケットP ( η+ 1)の時間間隔を維持することができない。このため、 MPEG— 2TSパケットP (n + 1)を Lateパケット (正常なタイミングで出力できな 、パケット）とみなして破棄せざる を得ない。仮に、 MPEG— 2TSパケット P (n+ 1)を異常なタイミングであっても強制 的に出力すると、 MPEG— 2TSパケット P (n+ 1)に PCRが組み込まれている場合、 受信側基準クロックに不要な誤差が生じてしまう。
T(n+ 1) -T(n) < 188 …（2)
本発明は、このような問題点に鑑みてなされたものであり、受信側基準クロックに不 要な誤差を生じさせることなくパケット破棄を回避できる受信装置を提供することを目 的とする。
課題を解決するための手段
本発明の一形態では、受信部は、ネットワークを介して送信装置力も第 1パケットを 受信し、第 1パケットに含まれる第 2パケットを出力する。処理部は、第 2パケットを受 信し、第 2パケットに対して受信側基準クロックに基づく処理を実施する。受信部の計 時回路は、ネットワーククロックに同期して計時動作する。受信部のパケット出力回路 は、計時回路の時刻と第 1パケットに含まれる第 1時刻情報の時刻との比較結果に基 づいて、第 2パケットを出力するとともに、第 2パケットの出力タイミングの正常 Ζ異常 を示す制御信号を出力する。例えば、パケット出力回路は、計時回路の時刻が第 1 時刻情報の時刻より前であるとき、計時回路の時刻の変化により双方が一致するまで 待機した後、第 2パケットを出力するとともに、正常を示す制御信号を出力する。パケ ット出力回路は、計時回路の時刻が第 1時刻情報の時刻と一致するとき、第 2パケット を出力するとともに、正常を示す制御信号を出力する。パケット出力回路は、計時回 路の時刻が第 1時刻情報の時刻より後であるとき、第 2パケットを出力するとともに、異 常を示す制御信号を出力する。例えば、第 1時刻情報は、送信装置により第 1バケツ トに組み込まれ、ネットワーククロックに基づく時刻にネットワークを介したパケット伝送 により発生する最大遅延時間あるいは平均遅延時間を加算した時刻を示す。
[0015] 処理部のクロック調整回路は、第 2パケットが送信側基準クロックに基づく時刻を示 す第 2時刻情報を含み、かつ制御信号が正常を示す場合、受信側基準クロックに基 づく時刻と第 2時刻情報の時刻との比較結果に基づいて、受信側基準クロックを送信 側基準クロックに同期させる。例えば、クロック調整回路は、第 2パケットが第 2時刻情 報を含み、かつ制御信号が正常を示す場合、受信側基準クロックに基づく時刻と第 2 時刻情報の時刻との差が許容範囲外であり、かつ受信側基準クロックに基づく時刻 が第 2時刻情報の時刻より前であるときに受信側基準クロックの周期を短くする。クロ ック調整回路は、第 2パケットが第 2時刻情報を含み、かつ制御信号が正常を示す場 合、受信側基準クロックに基づく時刻と第 2時刻情報の時刻との差が許容範囲外で あり、かつ受信側基準クロックに基づく時刻が第 2時刻情報の時刻より後であるときに 受信側基準クロックの周期を長くする。例えば、第 2パケットは、 MPEG— 2規格に準 拠するトランスポートストリームパケットであり、処理部は、 MPEG— 2規格に従ってデ コード処理を実施する MPEGデコード部である。
[0016] 以上のような受信装置では、受信部のパケット出力回路は、例えば、パケット出力 速度が遅いために第 2パケットを正常なタイミング (計時回路の時刻が第 1時刻情報 の時刻と一致するタイミング)で出力できなくなった場合にも、第 2パケットを破棄せず に、異常を示す制御信号と共に第 2パケットを出力する。また、処理部のクロック調整 回路は、第 2パケットが第 2時刻情報を含んでいても、制御信号が異常を示す場合に は、第 2時刻情報を用いて受信側基準クロックを調整することはない。従って、正常な タイミングで出力された第 2パケットに含まれる第 2時刻情報のみが受信側基準クロッ クの調整に使用される。このため、受信側基準クロックに不要な誤差を生じさせること なくパケット破棄を回避することができる。 [0017] ネットワークを介したパケット伝送により発生する最大遅延時間を見積もることが容 易である場合には、送信装置において、ネットワーククロックに基づく時刻にネットヮ ークを介したパケット伝送により発生する最大遅延時間を加算した時刻を示す第 1時 刻情報が第 1パケットに組み込まれる。このような場合、送信装置から出力された第 1 パケットが受信装置の受信部に到達した時点で、受信部の計時回路の時刻が第 1パ ケットに含まれる第 1時刻情報の時刻より進んで 、ると 、う状況は起こり得な 、。従つ て、ネットワークを介したパケット伝送により発生する遅延時間に起因して、受信部の パケット出力回路が第 2パケットを正常なタイミングで出力できなくなることを確実に回 避できる。
[0018] また、ネットワークを介したパケット伝送により発生する最大遅延時間を見積もること が困難である場合には、送信装置おいて、ネットワーククロックに基づく時刻にネット ワークを介したパケット伝送により発生する平均遅延時間を加算した時刻を示す第 1 時刻情報が第 1パケットに組み込まれる。このような場合、送信装置から出力された 第 1パケットが受信装置の受信部に到達した時点で、受信部の計時回路の時刻が第 1パケットに含まれる第 1時刻情報の時刻より進んでいるという状況が起こり得る。しか しながら、本発明の受信装置では、このような状況が起こったとき、受信部のパケット 出力回路が異常を示す制御信号と共に第 2パケットを出力するため、最大遅延時間 の代わりに平均遅延時間を用いて第 1時刻情報が生成される場合にも、受信側基準 クロックに不要な誤差を生じさせることなくパケット破棄を回避することができる。 発明の効果
[0019] 本発明によれば、受信側基準クロックに不要な誤差を生じさせることなくパケット破 棄を回避することができる。
図面の簡単な説明
[0020] [図 1]本発明を適用した MPEG— 2TS伝送システムの一例を示すブロック図である。
[図 2]本発明の一実施形態におけるパケット受信部のパケット出力処理を示すフロー チャートである。
[図 3]本発明の一実施形態における MPEGデコード部のクロック調整処理を示すフロ 一チャートである。 [図 4]本発明の一実施形態における動作例を示す説明図である。
[図 5]本発明の一実施形態における別の動作例を示す説明図である。
[図 6]本発明の第 1比較例におけるパケット受信部のパケット出力処理を示すフロー チャートである。
[図 7]本発明の第 1比較例における MPEGデコード部のクロック調整処理を示すフロ 一チャートである。
[図 8]本発明の第 1比較例における動作例を示す説明図である。
[図 9]本発明の第 2比較例におけるパケット受信部のパケット出力処理を示すフロー チャートである。
[図 10]本発明の第 2比較例における動作例を示す説明図である。
発明を実施するための最良の形態
[0021] 以下、図面を用いて本発明の実施形態を説明する。図 1〜図 5は、本発明の一実 施形態を示している。図 1は、本発明を適用した MPEG— 2TS伝送システムの一例 を示している。送信装置 TDは、 MPEGエンコード部 MEUおよびパケット送信部 PT Uを有している。 MPEGエンコード部 MEUは、 MPEG— 2規格に従って動画像デ ータおよび音声データのエンコード処理を基準クロック CKTに同期して実施する。 M PEGエンコード部 MEUは、エンコード処理により得られた MPEG— 2TSをパケット 化して MPEG— 2TSパケットを生成し、 MPEG 2TSパケットを所望のタイミングで パケット送信部 PTUに出力する。例えば、 MPEGエンコード部 MEUおよびパケット 送信部 PTU間のデータ転送では、 24. 576MHzのクロックのサイクル毎に 1バイトの データが転送される。また、 MPEGエンコード部 MEUは、 MPEG— 2TSパケットに PCR (基準クロック CKTのカウント値）を一定の時間間隔で組み込む。
[0022] パケット送信部 PTUは、サイクルタイマ CTTおよびパケット出力回路 POCTを有し ている。サイクルタイマ CTTは、ネットワーク NW(IEEE1394)に接続される各装置 に共通して供給されるネットワーククロック (周波数： 24. 576MHz)に同期してカウン ト動作する。パケット出力回路 POCTは、 MPEGエンコード部 MEUから出力された MPEG - 2TSパケットを受信した際、タイムスタンプを含むヘッダを MPEG - 2TS パケットに付カ卩して IEEE1394パケットを生成し、 IEEE1394パケットを所望のタイミ ングでネットワーク NWに出力する。タイムスタンプは、 MPEG— 2TSパケットの受信 時におけるサイクルタイマ CTTの値に、ネットワーク NWを介したパケット伝送により 発生する最大遅延時間に対応するオフセット値を加算した値を示す。なお、ネットヮ ーク NWを介したパケット伝送により発生する最大遅延時間には、例えば、ネットヮー ク NW上で発生する遅延時間に加え、パケット出力回路 POCTにより IEEE1394パ ケットが生成されて力 ネットワーク NWに出力されるまでのバッファリング時間も含ま れる。
[0023] 受信装置 RDは、パケット受信部 PRUおよび MPEGデコード部 MDUを有している 。パケット受信部 PRUは、サイクルタイマ CTRおよびパケット出力回路 POCを有して いる。サイクルタイマ CTRは、サイクルタイマ CTTと同様に、ネットワーククロックに同 期してカウント動作する。パケット出力回路 POCRは、ネットワーク NWを介して送信 装置 TDから IEEE1394パケットを受信すると、 IEEE1394をバッファメモリ（図示せ ず)等に格納する。パケット出力回路 POCRは、 IEEE1394パケットに対するパケット 出力処理を実施可能な状態になると、パケット出力処理の対象にすべき IEEE1394 パケットをバッファメモリから読み出す。そして、パケット出力回路 POCRは、サイクル タイマ CTRの値とバッファメモリ力 読み出した IEEE1394パケットのヘッダに含まれ るタイムスタンプの値とを比較し、比較結果に基づいて IEEE1394パケットに含まれ る MPEG— 2Tパケットを出力するとともに、 MPEG— 2TSパケットの出力期間を示 す制御信号 ENBおよび MPEG— TSパケットの先頭位置を示す制御信号 SYNCを それぞれ出力する。
[0024] 具体的には、パケット出力回路 POCRは、サイクルタイマ CTRの値がタイムスタンプ の値より小さいとき、サイクルタイマ CTRの値の変化により双方が一致するまで待機し た後、 MPEG— 2TSパケットを出力する。また、パケット出力回路 POCRは、 MPEG — 2TSパケットの出力に伴って、 MPEG— 2TSパケットの全 188バイトの出力期間 で制御信号 ENBを" 1"に活性化させ、 MPEG 2TSパケットの先頭 1バイトの出力 期間で制御信号 SYNCを" 1"に活性ィ匕させる。パケット出力回路 POCRは、サイクル タイマ CTRの値がタイムスタンプの値と一致するとき、即座に、 MPEG— 2TSバケツ トを出力する。また、パケット出力回路 POCRは、 MPEG— 2TSパケットの出力に伴 つて、 MPEG— 2TSパケットの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケットの先頭 1バイトの出力期間で制御信号 SYNCを" 1 "に活性ィ匕させる。パケット出力回路 POCRは、サイクルタイマ CTRの値がタイムスタ ンプの値より大きいとき、即座に、 MPEG— 2TSパケットを出力する。また、パケット 出力回路 POCRは、 MPEG— 2TSパケットの出力に伴って、 MPEG— 2TSパケット の全 188バイトの出力期間で制御信号 ENBを" 1"に活性化させる。
[0025] このように、パケット出力回路 POCRは、サイクルタイマ CTRの値がタイムスタンプ の値以下であり、 MPEG— 2TSパケットを正常なタイミングで出力できるとき、 MPE G— 2TSパケットの先頭 1バイトの出力期間で制御信号 SYNCを" 1"に活性ィ匕させる 。一方、パケット出力回路 POCRは、サイクルタイマ CTRの値がタイムスタンプの値よ り大きく、 MPEG— 2TSパケットを正常なタイミングで出力できないとき、 MPEG - 2 TSパケットの先頭 1バイトの出力期間で制御信号 SYNCを" 1 "に活性ィ匕させない。 従って、制御信号 SYNCは、 MPEG— 2TSパケットの出力タイミングの正常 Z異常 を識別するための信号として機能する。なお、パケット受信部 PRU (パケット出力回 路 POCR)のパケット出力処理の詳細については、図 2で説明する。
[0026] また、例えば、パケット受信部 PRUおよび MPEGデコード部 MDU間のデータ転送 では、 12. 288MHzのクロックのサイクル毎に 1バイトのデータが転送される。すなわ ち、パケット受信部 PRUおよび MPEGデコード部 MDU間のデータ転送速度 (パケ ット受信部 PRUにおけるパケット出力速度）は、 MPEGエンコード部 MEUおよびパ ケット送信部 PTU間のデータ転送速度 (パケット送信部 PTUにおけるパケット入力速 度）の 1Z2である。
[0027] MPEGデコード部 MDUは、パケット受信部 PRUから出力される制御信号 ENBの 活性ィ匕（"0"から" 1"への変化）に応答して、パケット受信部 PRUから出力される MP EG— 2TSパケットの取り込み動作を開始する。 MPEGデコード部 MDUは、制御信 号 ENBの非活性化（"1"から" 0"への変ィ匕）に応答して、 MPEG— 2TSパケットの取 り込み動作を終了する。また、 MPEGデコード部 MDUは、制御信号 ENBの活性ィ匕 に応答して、パケット受信部 PRUから出力される制御信号 SYNCの論理レベルをフ ラグ回路（図示せず)等により記憶する。 [0028] MPEGデコード部 MDUは、クロック調整回路 CACを有している。クロック調整回路 CACは、制御信号 ENBの活性化期間に取り込まれた MPEG— 2TSパケットが PC Rを含み、かつ制御信号 ENBの活性ィ匕に応答して記憶された制御信号 SYNCの論 理レベル力 を示すとき、基準クロック CKRを基準クロック CKT〖こ同期させるため に、 STCの値 (基準クロック CKRのカウント値）と PCRの値とを比較し、比較結果に基 づいて基準クロック CKRを調整する。なお、 MPEGデコード部 MDU (クロック調整回 路 CAC)のクロック調整処理の詳細については、図 3で説明する。また、 MPEGデコ ード部 MDUは、クロック調整処理の実施後に、 MPEG— 2TSパケットをデパケット 化して MPEG— 2TSを生成し、 MPEG— 2規格に従って MPEG— 2TSのデコード 処理を基準クロック CKRに同期して実施する。
[0029] 図 2は、本発明の一実施形態におけるパケット受信部のパケット出力処理を示して いる。パケット受信部 PRUは、以下に示すステップ S101〜S106をパケット出力回 路 POCRが適宜実施することで、 IEEE1394パケットに含まれる MPEG— 2TSパケ ットを出力する。
(ステップ S 101)パケット出力回路 POCRは、サイクルタイマ CTRの値が IEEE 1394 パケットに含まれるタイムスタンプの値以下であるか否かを判定する。サイクルタイマ CTRの値がタイムスタンプの値以下であるとき、パケット出力処理はステップ S102に 移行する。サイクルタイマ CTRの値がタイムスタンプの値より大きいとき、パケット出力 処理はステップ S 105に移行する。
(ステップ S102)パケット出力回路 POCRは、サイクルタイマ CTRの値がタイムスタン プの値と一致するか否かを判定する。サイクルタイマ CTRの値がタイムスタンプの値 と一致するとき、パケット出力処理はステップ S103に移行する。サイクルタイマ CTR の値がタイムスタンプの値と一致しな 、とき（すなわち、サイクルタイマ CTRの値がタ ィムスタンプの値より小さいとき）、サイクルタイマ CTRの値がタイムスタンプの値と一 致するまで、ステップ S 102が繰り返し実施される。
(ステップ S103)パケット出力回路 POCRは、 MPEG— 2TSパケットを正常なタイミン グで出力できると判断して、制御信号 SYNCおよび制御信号 ENBを" 1"にそれぞれ 設定するとともに、 IEEE1394パケットに含まれる MPEG— 2TSパケットの先頭 1バ イトを出力する。この後、パケット出力処理はステップ S104に移行する。
(ステップ S104)パケット出力回路 POCRは、制御信号 SYNCを" 0"に設定するとと もに、 MPEG— 2TSパケットの残り 187バイトを出力する。この後、パケット出力処理 はステップ S 106に移行する。
(ステップ S105)パケット出力回路 POCRは、 MPEG— 2TSパケットを正常なタイミン グで出力できないと判断して、制御信号 ENBを" 1"に設定するとともに、 IEEE1394 パケットに含まれる MPEG— 2TSパケットの全 188バイトを出力する。この後、バケツ ト出力処理はステップ S 106に移行する。
(ステップ S106)パケット出力回路 POCRは、 MPEG— 2TSパケットの出力が完了 すると、制御信号 ENBを" 0"に設定する。これにより、パケット出力処理は完了する。 図 3は、本発明の一実施形態における MPEGデコード部のクロック調整処理を示し ている。 MPEGデコーダ部 MDUは、以下に示すステップ S201〜S206をクロック調 整回路 CACが適宜実施することで、基準クロック CKRを基準クロック CKT〖こ同期さ せる。
(ステップ S201)クロック調整回路 CACは、制御信号 ENBの活性ィ匕期間に取り込ま れた MPEG— 2TSパケットに PCRが組み込まれて!/、るか否かを判定する。 MPEG — 2TSパケットに PCRが組み込まれているとき、クロック調整処理はステップ S202に 移行する。 MPEG— 2TSパケットに PCRが組み込まれていないとき、基準クロック C KRの調整が実施されることなぐクロック調整処理は完了する。
(ステップ S202)クロック調整回路 CACは、制御信号 ENBの活性ィ匕に応答して記憶 された制御信号 SYNCの論理レベル力 1"であるか否かを判定する。制御信号 SY NCの論理レベルが" 1"であるとき（すなわち、 MPEG— 2TSパケットが正常なタイミ ングで出力されたものであるとき）、クロック調整処理はステップ S203に移行する。制 御信号 SYNCの論理レベル力 0"であるとき（すなわち、 MPEG— 2TSパケットが正 常なタイミングで出力されたものではないとき）、基準クロック CKRの調整が実施され ることなく、クロック調整処理は完了する。
(ステップ S203)クロック調整回路 CACは、 STCの値と PCRの値との差が予め設定 された許容範囲内であるカゝ否かを判定する。 STCの値と PCRの値との差が許容範 囲内であるとき、基準クロック CKRの調整が実施されることなぐクロック調整処理は 完了する。 STCの値と PCRの値との差が許容範囲外であるとき、クロック調整処理は ステップ S 204に移行する。
(ステップ S204)クロック調整回路 CACは、 STCの値力 SPCRの値より大き!/、か否か を判定する。 STCの値が PCRの値より大きいとき、クロック調整処理はステップ S205 に移行する。 STCの値が PCRの値より小さいとき、クロック調整処理はステップ S206 に移行する。
(ステップ S205)クロック調整回路 CACは、基準クロック CKRの周期力 S基準クロック C KTの周期より短いと判断して、基準クロック CKRの周期を長くする。これにより、クロ ック調整処理は完了する。
(ステップ S206)クロック調整回路 CACは、基準クロック CKRの周期力 S基準クロック C KTの周期より長いと判断して、基準クロック CKRの周期を短くする。これにより、クロ ック調整処理は完了する。
[0031] 図 4は、本発明の一実施形態における動作例を示している。時刻 Taにおいて、送 信装置 TDのパケット送信部 PTU (パケット出力回路 POCT)は、 MPEGエンコード 部 MEUから出力された MPEG— 2TSパケット Paを受信すると、タイムスタンプを含 むヘッダ Hを MPEG— 2TSパケット Paに付カ卩して IEEE1394パケット PPaを生成す る。 IEEE1394パケット PPaのヘッダ Hに含まれるタイムスタンプは、 MPEG— 2TS パケット Paの受信時（時刻 Ta)におけるサイクルタイマ CTTの値に、ネットワーク NW を介したパケット転送により発生する最大遅延時間 Toに対応するオフセット値を加算 した値（時刻 Ta， =Ta+Toに対応する値)を示す。
[0032] 時刻 Tbにお!/、て、パケット送信部 PTUは、 MPEG— 2TSパケット Pbを受信すると 、タイムスタンプを含むヘッダ Hを MPEG - 2TSパケット Pbに付カロして IEEE 1394 パケット PPbを生成する。 IEEE1394パケット PPbのヘッダ Hに含まれるタイムスタン プは、 MPEG— 2TSパケットPbの受信時（時刻Tb)におけるサイクルタイマ CTTの 値に、最大遅延時間 Toに対応するオフセット値を加算した値（時刻 Tb' =Tb+To に対応する値)を示す。
[0033] 時刻 Tcにおいて、パケット送信部 PTUは、 MPEG— 2TSパケット Pcを受信すると 、タイムスタンプを含むヘッダ Hを MPEG— 2TSパケット Pcに付カ卩して IEEE1394パ ケット PPcを生成する。 IEEE1394パケット PPcのヘッダ Hに含まれるタイムスタンプ は、 MPEG— 2TSパケット Pcの受信時（時刻 Tc)におけるサイクルタイマ CTTの値 に、最大遅延時間 Toに対応するオフセット値を加算した値（時刻 Tc' =Tc+Toに対 応する値)を示す。
[0034] 時刻 Tdにお!/、て、パケット送信部 PTUは、 MPEG— 2TSパケット Pdを受信すると 、タイムスタンプを含むヘッダ Hを MPEG— 2TSパケット Pdに付カ卩して IEEE1394 パケット PPdを生成する。 IEEE1394パケット PPdのヘッダ Hに含まれるタイムスタン プは、 MPEG— 2TSパケットPdの受信時（時刻Td)におけるサイクルタイマ CTTの 値に、最大遅延時間 Toに対応するオフセット値を加算した値（時刻 Td， =Td+To に対応する値）を示す。この後、パケット送信部 PTUは、 IEEE1394パケット PPa、 P Pb、 PPc、 PPdを所望のタイミングでネットワーク NWに順次出力する。
[0035] 受信装置 RDのパケット受信部 PRU (パケット出力回路 POCR)は、ネットワーク N Wを介して送信装置 TDから IEEE1394パケット PPa、 PPb、 PPc、 PPdを順次受信 し、 IEEE1394パケット PPa、 PPb、 PPc、 PPdをバッファメモリに順次格納する。パケ ット受信部 PRUは、 IEEE1394パケット PPaに対するパケット出力処理を実施可能 な状態になると、バッファメモリから IEEE1394パケット PPaを読み出し、サイクルタイ マ CTRの値と IEEE1394パケット PPaのヘッダ Hに含まれるタイムスタンプの値（時 刻 Ta，に対応する値）とを比較する。この時点でのサイクルタイマ CTRの値はタイムス タンプの値より小さいため、パケット受信部 PRUは、サイクルタイマ CTRの値とタイム スタンプの値とがー致するまで待機する。
[0036] 時刻 Ta，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPaに含まれる MPEG— 2TSパケット P aを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Paの出力に伴つ て、 MPEG— 2TSパケット Paの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Paの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPaに対するパケット出力処理 が完了する。 [0037] パケット受信部 PRUは、 IEEE1394パケット PPaに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPbに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPbを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPbのヘッダ Hに含まれる タイムスタンプの値（時刻 Tb，に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より小さいため、パケット受信部 PRUは、サイクルタ イマ CTRの値とタイムスタンプの値とがー致するまで待機する。
[0038] 時刻 Tb，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPbに含まれる MPEG— 2TSパケット P bを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Pbの出力に伴つ て、 MPEG— 2TSパケット Pbの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Pbの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPbに対するパケット出力処理 が完了する。
[0039] パケット受信部 PRUは、 IEEE1394パケット PPbに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPcに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPcを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPcのヘッダ Hに含まれる タイムスタンプの値（時刻 Tc'に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より小さいため、パケット受信部 PRUは、サイクルタ イマ CTRの値とタイムスタンプの値とがー致するまで待機する。
[0040] 時刻 Tc，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPcに含まれる MPEG— 2TSパケット P cを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Pcの出力に伴つ て、 MPEG— 2TSパケット Pcの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Pcの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPcに対するパケット出力処理 が完了する。 [0041] パケット受信部 PRUは、 IEEE1394パケット PPcに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPdに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPdを 読み出し、サイクルタイマ CTRの値と IEEE 1394パケット PPdのヘッダ Hに含まれる タイムスタンプの値（時刻 Td，に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より小さいため、パケット受信部 PRUは、サイクルタ イマ CTRの値とタイムスタンプの値とがー致するまで待機する。
[0042] 時刻 Td，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPdに含まれる MPEG— 2TSパケット P dを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Pdの出力に伴つ て、 MPEG— 2TSパケット Pdの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Pdの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPdに対するパケット出力処理 が完了する。
[0043] 図 5は、本発明の一実施形態における別の動作例を示している。送信装置 TDのパ ケット送信部 PTU (パケット出力回路 POCT)は、図 4で説明した動作例と同様に、 IE EE1394パケット PPa、 PPb、 PPc、 PPdを順次生成する。そして、パケット送信部 PT Uは、 IEEE1394パケット PPa、 PPb、 PPc、 PPdを所望のタイミングでネットワーク N Wに順次出力する。なお、図 4で説明した動作例に比べて、時刻 Ta、 Tb間の時間間 隔および時刻 Tb、 Tc間の時間間隔が小さくなつて!/、る。
[0044] 受信装置 RDのパケット受信部 PRU (パケット出力回路 POCR)は、ネットワーク N Wを介して送信装置 TDから IEEE1394パケット PPa、 PPb、 PPc、 PPdを順次受信 し、 IEEE1394パケット PPa、 PPb、 PPc、 PPdをバッファメモリに順次格納する。パケ ット受信部 PRUは、 IEEE1394パケット PPaに対するパケット出力処理を実施可能 な状態になると、バッファメモリから IEEE1394パケット PPaを読み出し、サイクルタイ マ CTRの値と IEEE1394パケット PPaのヘッダ Hに含まれるタイムスタンプの値（時 刻 Ta，に対応する値）とを比較する。この時点ではサイクルタイマ CTRの値がタイムス タンプの値より小さいため、パケット受信部 PRUは、サイクルタイマ CTRの値とタイム スタンプの値とがー致するまで待機する。
[0045] 時刻 Ta，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPaに含まれる MPEG— 2TSパケット P aを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Paの出力に伴つ て、 MPEG— 2TSパケット Paの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Paの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPaに対するパケット出力処理 が完了する。なお、時刻 Ta、 Tb間の時間間隔が小さいため、 IEEE1394パケット PP aに対するパケット出力処理が完了した時点でのサイクルタイマ CTRの値は、時刻 T b'に対応する値を超過している。
[0046] パケット受信部 PRUは、 IEEE1394パケット PPaに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPbに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPbを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPbのヘッダ Hに含まれる タイムスタンプの値（時刻 Tb，に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より大きいため、パケット受信部 PRUは、即座に、 I EEE1394パケット PPbに含まれる MPEG— 2TSパケット Pbを出力する。また、パケ ット受信部 PRUは、 MPEG— 2TSパケット Pbの出力に伴って、 MPEG— 2TSパケ ット Pbの全 188バイトの出力期間で制御信号 ENBを" 1"に活性化させる力 MPEG 2TSパケット Pbの先頭 1バイトの出力期間で制御信号 SYNCを" 1"に活性化させ ることはない。これにより、 IEEE1394パケット PPbに対するパケット出力処理が完了 する。なお、時刻 Ta、 Tb間の時間間隔および時刻 Tb、 Tc間の時間間隔が小さいた め、 IEEE1394パケット PPbに対するパケット出力処理が完了した時点でのサイクル タイマ CTRの値は、時刻 Tc'に対応する値を超過している。
[0047] パケット受信部 PRUは、 IEEE1394パケット PPbに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPcに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPcを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPcのヘッダ Hに含まれる タイムスタンプの値（時刻 Tc'に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より大きいため、パケット受信部 PRUは、即座に、 I EEE1394パケット PPcに含まれる MPEG— 2TSパケット Pcを出力する。また、パケ ット受信部 PRUは、 MPEG— 2TSパケット Pcの出力に伴って、 MPEG— 2TSパケ ット Pcの全 188バイトの出力期間で制御信号 ENBを" 1"に活性ィ匕させる力 MPEG 2TSパケット Pcの先頭 1バイトの出力期間で制御信号 SYNCを" 1"に活性化させ ることはない。これにより、 IEEE1394パケット PPcに対するパケット出力処理が完了 する。
[0048] パケット受信部 PRUは、 IEEE1394パケット PPcに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPdに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPdを 読み出し、サイクルタイマ CTRの値と IEEE 1394パケット PPdのヘッダ Hに含まれる タイムスタンプの値（時刻 Td，に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より小さいため、パケット受信部 PRUは、サイクルタ イマ CTRの値とタイムスタンプの値とがー致するまで待機する。
[0049] 時刻 Td，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPdに含まれる MPEG— 2TSパケット P dを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Pdの出力に伴つ て、 MPEG— 2TSパケット Pdの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Pdの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPdに対するパケット出力処理 が完了する。
[0050] 以上のように、本発明の一実施形態では、パケット受信部 PRU (パケット出力回路 P OCR)は、 MPEG— 2TSパケットを正常なタイミングで出力できなくなった場合でも、 MPEG— 2TSパケットを破棄せずに、制御信号 SYNCを" 0"に非活性ィ匕させたまま で MPEG— 2TSパケットを出力する。また、 MPEGデコード部 MDU (クロック調整回 路 CAC)は、 MPEG— 2TSパケットが PCRを含んでいても、制御信号 ENBの活性 化に応答して記憶された制御信号 SYNCの論理レベルが" 0"である場合には、 ST Cの値と PCRの値との比較結果に基づ 、て基準クロック CKTを調整することはな 、。 従って、正常なタイミングで出力された MPEG— 2TSパケットに含まれる PCRのみが 基準クロック CKRの調整に使用される。このため、基準クロック CKRに不要な誤差を 生じさせることなくパケット破棄を回避することができる。
[0051] 図 6〜図 8は、本発明の第 1比較例を示している。本発明の第 1比較例を説明する にあたって、本発明の一実施形態で説明した要素と同一の要素については、同一の 符号を付して詳細な説明を省略する。本発明の第 1比較例における受信装置は、パ ケット受信部のパケット出力処理および MPEGデコード部のクロック調整処理が異な ることを除いて、本発明の一実施形態における受信装置（図 1)と同一である。
[0052] 図 6は、本発明の第 1比較例におけるパケット受信部のパケット出力処理を示してい る。本発明の第 1比較例におけるパケット受信部のパケット出力処理は、ステップ S10 5が省略され、ステップ S 101でサイクルタイマ CTRの値がタイムスタンプの値より大き いときにパケット出力処理が完了することを除いて、本発明の一実施形態におけるパ ケット受信部のパケット出力処理（図 2)と同一である。すなわち、本発明の第 1比較例 におけるパケット受信部 PRU (パケット出力回路 POCR)は、サイクルタイマ CTRの 値が IEEE1394パケットのヘッダに含まれるタイムスタンプの値より大きいとき、 IEEE 1394パケットに含まれる MEPG - 2TSパケットを Lateパケットとみなして破棄する。
[0053] 図 7は、本発明の第 1比較例における MPEGデコード部のクロック調整処理を示し ている。本発明の第 1比較例における MPEGデコード部のクロック調整処理は、ステ ップ S 203が省略されていることを除いて、本発明の一実施形態における MPEGデ コード部のクロック調整処理（図 3)と同一である。すなわち、本発明の第 1比較例に おける MPEGデコード部 MDU (クロック調整回路 CAC)は、 MPEG— 2TSパケット に PCRが組み込まれている場合、制御信号 SYNCに拘わらず、 STCの値と PCRの 値との比較結果に基づいて基準クロック CKRを調整する。
[0054] 図 8は、本発明の第 1比較例における動作例を示している。この動作例は、パケット 受信部 PRUによる IEEE1394パケット PPbに対するパケット出力処理および IEEE1 394パケット PPcに対するパケット出力処理が異なることを除いて、図 5で説明した本 発明の一実施形態における別の動作例と同一である。 受信装置 RDのパケット受信部 PRU (パケット出力回路 POCR)は、 IEEE 1394パ ケット PPaに対するパケット出力処理の完了に伴って、 IEEE 1394パケット PPbに対 するパケット出力処理を実施可能な状態になると、バッファメモリから IEEE1394パケ ット PPbを読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPbのヘッダ Hに 含まれるタイムスタンプの値（時刻 Tb，に対応する値）とを比較する。この時点でのサ イタルタイマ CTRの値はタイムスタンプの値より大き!/、ため、パケット受信部 PRUは、 IEEE1394パケット PPbに含まれる MPEG— 2TSパケット Pbを Lateパケットとみなし て破棄する。これにより、 IEEE1394パケット PPbに対するパケット出力処理が完了 する。
[0055] パケット受信部 PRUは、 IEEE1394パケット PPbに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPcに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPcを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPcのヘッダ Hに含まれる タイムスタンプの値（時刻 Tc'に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より小さいため、パケット受信部 PRUは、サイクルタ イマ CTRの値とタイムスタンプの値とがー致するまで待機する。
[0056] 時刻 Tc，にお!/、て、サイクルタイマ CTRの値とタイムスタンプの値とがー致すると、 パケット受信部 PRUは、 IEEE1394パケット PPcに含まれる MPEG— 2TSパケット P cを出力する。また、パケット受信部 PRUは、 MPEG— 2TSパケット Pcの出力に伴つ て、 MPEG— 2TSパケット Pcの全 188バイトの出力期間で制御信号 ENBを" 1"に活 性化させ、 MPEG— 2TSパケット Pcの先頭 1バイトの出力期間で制御信号 SYNCを "1"に活性化させる。これにより、 IEEE1394パケット PPcに対するパケット出力処理 が完了する。
[0057] 以上のように、本発明の第 1比較例では、パケット受信部 PRU (パケット出力回路 P OCR)は、 MPEG— 2TSパケットを正常なタイミングで出力できなくなった場合、 MP EG— 2TSパケットを Lateパケットとみなして破棄する。このため、パケット送信部 PT Uにおける MPEG— 2TSパケットの入力タイミングの時間間隔が小さい場合、バケツ ト受信部 PRUにおけるパケット出力速度が遅いためにパケット破棄が頻発する恐れ がある。
[0058] 図 9および図 10は、本発明の第 2比較例を示している。本発明の第 2比較例を説明 するにあたって、本発明の一実施形態および本発明の第 1比較例で説明した要素と 同一の要素については、同一の符号を付して詳細な説明を省略する。本発明の第 2 比較例における受信装置は、パケット受信部のパケット出力処理および MPEGデコ ード部のクロック調整処理が異なることを除いて、本発明の一実施形態における受信 装置（図 1)と同一である。
[0059] 図 9は、本発明の第 2比較例におけるパケット受信部のパケット出力処理を示してい る。本発明の第 2比較例におけるパケット受信部のパケット出力処理は、ステップ S10 5が省略され、ステップ S 101でサイクルタイマ CTRの値がタイムスタンプの値より大き いときにパケット出力処理がステップ S103に移行することを除いて、本発明の一実 施形態におけるパケット受信部のパケット出力処理（図 2)と同一である。すなわち、 本発明の第 2比較例におけるパケット受信部 PRU (パケット出力回路 POCR)は、サ イタルタイマ CTRの値が IEEE 1394パケットに含まれるタイムスタンプの値より大きい とき、即座に、 IEEE1394パケットに含まれる MPEG— 2TSパケットを出力するととも に、 MPEG— 2TSパケットの出力に伴って、 MPEG— 2TSパケットの全 188バイトの 出力期間で制御信号 ENBを" 1"に活性ィ匕させ、 MPEG— 2TSパケットの先頭 1バイ トの出力期間で制御信号 SYNCを" 1"に活性化させる。本発明の第 2比較例におけ る MPEGデコード部のクロック調整処理は、本発明の第 1比較例における MPEGデ コード部のクロック調整処理（図 7)と同一である。
[0060] 図 10は、本発明の第 2比較例における動作例を示している。この動作例は、バケツ ト受信部 PRUによる IEEE1394パケット PPbに対するパケット出力処理および IEEE 1394パケット PPcに対するパケット出力処理が異なることを除いて、図 5で説明した 本発明の一実施形態における別の動作例と同一である。
受信装置 RDのパケット受信部 PRU (パケット出力回路 POCR)は、 IEEE 1394パ ケット PPaに対するパケット出力処理の完了に伴って、 IEEE 1394パケット PPbに対 するパケット出力処理を実施可能な状態になると、バッファメモリから IEEE1394パケ ット PPbを読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPbのヘッダ Hに 含まれるタイムスタンプの値（時刻 Tb，に対応する値）とを比較する。この時点でのサ イタルタイマ CTRの値はタイムスタンプの値より大き!/、ため、パケット受信部 PRUは、 即座に、 IEEE1394パケット PPbに含まれる MPEG— 2TSパケット Pbを出力する。 また、パケット受信部 PRUは、 MPEG— 2TSパケット Pbの出力に伴って、 MPEG— 2TSパケット Pbの全 188バイトの出力期間で制御信号 ENBを" 1"に活性化させ、 M PEG— 2TSパケット Pbの先頭 1バイトの出力期間で制御信号 SYNCを" 1 "に活性ィ匕 させる。これにより、 IEEE1394パケット PPbに対するパケット出力処理が完了する。
[0061] パケット受信部 PRUは、 IEEE1394パケット PPbに対するパケット出力処理の完了 に伴って、 IEEE1394パケット PPcに対するパケット出力処理を実施可能な状態に なる。このため、パケット受信部 PRUは、バッファメモリから IEEE1394パケット PPcを 読み出し、サイクルタイマ CTRの値と IEEE1394パケット PPcのヘッダ Hに含まれる タイムスタンプの値（時刻 Tc'に対応する値）とを比較する。この時点でのサイクルタイ マ CTRの値はタイムスタンプの値より大きいため、パケット受信部 PRUは、即座に、 I EEE1394パケット PPcに含まれる MPEG— 2TSパケット Pcを出力する。また、パケ ット受信部 PRUは、 MPEG— 2TSパケット Pcの出力に伴って、 MPEG— 2TSパケ ット Pcの全 188バイトの出力期間で制御信号 ENBを" 1 "に活性化させ、 MPEG - 2 TSパケット Pcの先頭 1バイトの出力期間で制御信号 SYNCを" 1"に活性化させる。 これにより、 IEEE 1394パケット PPcに対するパケット出力処理が完了する。
[0062] 以上のように、本発明の第 2比較例では、パケット受信部 PRU (パケット出力回路 P OCR)は、 MPEG— 2TSパケットを正常なタイミングで出力できなくなった場合でも、 MPEG— 2TSパケットを出力する。しかしながら、 MPEGデコード部 MDUは、 ME G— 2TSパケットの出力タイミングの正常 Z異常を識別できない。このため、異常なタ イミングで出力された MPEG— 2TSパケットに含まれる PCRを用いて基準クロック C KRの調整が実施されてしまう。この結果、基準クロック CKRに許容ジッタ以上の誤差 が生じてしまう。
[0063] 本発明の第 1および第 2比較例に対して、前述した本発明の一実施形態では、パ ケット受信部 PRUにおけるパケット出力速度が遅いために MPEG— 2TSパケットを 正常なタイミングで出力できなくなった場合でも、基準クロック CKRに不要な誤差を 生じさせることなくパケット破棄を回避することができる。このため、パケット受信部 PR Uおよび MPEGデコード部 MDU間のデータ転送の基準クロックは、 24. 576MHz のクロックである必要はなぐ MPEGエンコード部 MEUおよびパケット送信部 PTU 間のデータ転送の平均ビットレートを満たすことが可能なクロックあればょ 、。低周波 数のクロックを利用できるため、受信装置 RDのシステム設計が容易になり、消費電力 やノイズの面でも多大な効果を奏する。
[0064] また、 MPEGデコード部 MDUでは、正常なタイミングで出力された MPEG— 2TS パケットに含まれる PCRのみが基準クロック CKRの調整に使用される。しかしながら 、 PCRは数十 ms単位で MPEG— 2TSパケットに組み込まれるため、元々、基準クロ ック CKRの調整は緩やかな制御である。従って、一部の PCRが基準クロック CKRの 調整に使用されなくても、実用上の問題はなぐパケット破棄が発生する場合 (第 1比 較例）、あるいは異常なタイミングで出力された MPEG— 2TSパケットに含まれる PC Rが基準クロック CKRの調整に使用される場合 (第 2比較例）に比べれば、デメリット は殆ど無 、ものと考えられる。
[0065] なお、前述した本発明の一実施形態では、ネットワーク NWを介して伝送されるパ ケッ HIEEE1394パケット）に含まれるタイムスタンプ力 サイクルタイマ CTTの値と ネットワーク NWを介したパケット伝送により発生する最大遅延時間に対応するオフセ ット値との加算値を示す例について述べたが、本発明は力かる実施形態に限定され るものではない。 IEEE1394等によるデータ伝送システムのように、小規模で、伝送 帯域が保証されて 、るデータ伝送システムでは、最大遅延時間を見積もることは比 較的容易である。しかしながら、 LAN (Local Area Network)や WAN (Wide Area Net work)等によるデータ伝送システムのように、伝送帯域やネットワーク上で発生する遅 延時間が大きぐ最大遅延時間を見積もることが困難である場合も多い。このため、 ネットワーク NWを介して伝送されるパケットに含まれるタイムスタンプ力 サイクルタイ マ CTTの値とネットワーク NWを介したパケット伝送により発生する平均遅延時間に 対応するオフセット値との加算値を示すようにしてもよい。この場合、ネットワーク NW を介したパケット伝送により平均遅延時間を超える遅延時間が発生すると、送信装置 TDから出力されたパケットが受信装置 RDに到達した時点で、サイクルタイマ CTRの 値がパケットに含まれるタイムスタンプの値を超過して 、ると!/、う状況が起こり得る。し 力しながら、このような状況が起こったとき、パケット受信部 PRUが制御信号 SYNCを "0"に非活性ィ匕させたままで MPEG— 2TSパケットを出力するため、最大遅延時間 の代わりに平均遅延時間を用いた場合にも、基準クロック CKRに不要な誤差を生じ させることなくパケット破棄を回避することができる。
[0066] また、前述した本発明の一実施形態では、 MPEG— 2TS伝送システムに本発明を 適用した例について述べた力 本発明は力かる実施形態に限定されるものではない 。例えば、受信側基準クロックを送信側基準クロックに同期させるための機構を同様 の構成で実現して ヽるその他のデータ伝送システムに本発明を適用してもょ 、。 以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱 しない範囲で変形可能であることは明らかである。
産業上の利用可能性
[0067] 本発明は、 IEEE1394等のネットワークを介して MPEG— 2TSにより動画像データ および音声データを伝送するシステムにおける受信装置に適用できる。

Claims

請求の範囲
[1] ネットワークを介して送信装置力も第 1パケットを受信し、前記第 1パケットに含まれ る第 2パケットを出力する受信部と、
前記第 2パケットを受信し、前記第 2パケットに対して受信側基準クロックに基づく処 理を実施する処理部とを備え、
前記受信部は、ネットワーククロックに同期して計時動作する計時回路と、前記計時 回路の時刻と前記第 1パケットに含まれる第 1時刻情報の時刻との比較結果に基づ いて、前記第 2パケットを出力するとともに、前記第 2パケットの出力タイミングの正常 Z異常を示す制御信号を出力するパケット出力回路とを備え、
前記処理部は、前記第 2パケットが送信側基準クロックに基づく時刻を示す第 2時 刻情報を含み、かつ前記制御信号が正常を示す場合、前記受信側基準クロックに基 づく時刻と前記第 2時刻情報の時刻との比較結果に基づいて、前記受信側基準クロ ックを前記送信側基準クロックに同期させるクロック調整回路を備えていることを特徴 とする受信装置。
[2] 請求項 1記載の受信装置において、
前記パケット出力回路は、
前記計時回路の時刻が前記第 1時刻情報の時刻より前であるとき、前記計時回路 の時刻の変化により双方が一致するまで待機した後、前記第 2パケットを出力すると ともに、正常を示す前記制御信号を出力し、
前記計時回路の時刻が前記第 1時刻情報の時刻と一致するとき、前記第 2パケット を出力するとともに、正常を示す前記制御信号を出力し、
前記計時回路の時刻が前記第 1時刻情報の時刻より後であるとき、前記第 2バケツ トを出力するとともに、異常を示す前記制御信号を出力することを特徴とする受信装 置。
[3] 請求項 1記載の受信装置において、
前記クロック調整回路は、
前記第 2パケットが前記第 2時刻情報を含み、かつ前記制御信号が正常を示す場 前記受信側基準クロックに基づく時刻と前記第 2時刻情報の時刻との差が許容範 囲外であり、かつ前記受信側基準クロックに基づく時刻が前記第 2時刻情報の時刻 より前であるときに前記受信側基準クロックの周期を短くし、
前記受信側基準クロックに基づく時刻と前記第 2時刻情報の時刻との差が許容範 囲外であり、かつ前記受信側基準クロックに基づく時刻が前記第 2時刻情報の時刻 より後であるときに前記受信側基準クロックの周期を長くすることを特徴とする受信装 置。
[4] 請求項 1記載の受信装置において、
前記第 1時刻情報は、前記送信装置により前記第 1パケットに組み込まれ、前記ネ ットワーククロックに基づく時刻に前記ネットワークを介したパケット伝送により発生す る最大遅延時間を加算した時刻を示すことを特徴とする受信装置。
[5] 請求項 1記載の受信装置において、
前記第 1時刻情報は、前記送信装置により前記第 1パケットに組み込まれ、前記ネ ットワーククロックに基づく時刻に前記ネットワークを介したパケット伝送により発生す る平均遅延時間を加算した時刻を示すことを特徴とする受信装置。
[6] 請求項 1記載の受信装置において、
前記第 2パケットは、 MPEG— 2規格に準拠するトランスポートストリームパケットで あり、
前記処理部は、 MPEG— 2規格に従ってデコード処理を実施する MPEGデコード 部であることを特徴とする受信装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177678A (ja) * 2007-01-16 2008-07-31 Toshiba Corp クロック生成装置及び方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8654849B2 (en) * 2008-12-22 2014-02-18 Arris Enterprises, Inc. Integrated transcoding
CN116266818A (zh) * 2021-12-17 2023-06-20 中兴通讯股份有限公司 信息测量方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0749244A2 (en) 1995-06-14 1996-12-18 Matsushita Electric Industrial Co., Ltd. Broadcast receiver, transmission control unit and recording/reproducing apparatus
JPH11215144A (ja) 1998-01-27 1999-08-06 Mitsubishi Electric Corp 時刻情報をもつディジタルデータの再現装置
JP2000358006A (ja) 1999-04-16 2000-12-26 Sony Corp 通信装置、通信方法、および記録媒体
JP2002204404A (ja) * 2000-10-30 2002-07-19 Sony Corp 同期装置及び方法、ディジタル放送受信装置
JP2004289544A (ja) * 2003-03-24 2004-10-14 Victor Co Of Japan Ltd ネットワーク接続機器及びこれに用いるタイムスタンプ処理方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100226528B1 (ko) * 1995-03-29 1999-10-15 가나이 쓰도무 다중화 압축화상/음성데이타의 복호장치
US7069574B1 (en) * 1999-09-02 2006-06-27 Broadlogic Network Technologies, Inc. System time clock capture for computer satellite receiver
US7274863B2 (en) * 2000-08-21 2007-09-25 Sony Corporation Data stream processing device and method and program storage medium
WO2004010670A1 (en) * 2002-07-19 2004-01-29 Koninklijke Philips Electronics N.V. Jitter compensation method for systems having wall clocks
JP2004096491A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 符号化復号化装置
JP2005151463A (ja) * 2003-11-19 2005-06-09 Pioneer Electronic Corp ストリームデータ受信装置およびストリームデータ受信方法
US7561582B2 (en) * 2004-01-07 2009-07-14 Panasonic Corporation Data reception device
KR100526189B1 (ko) * 2004-02-14 2005-11-03 삼성전자주식회사 트랜스코딩 전후에 타이밍 파라미터를 일정하게유지시키는 트랜스코딩 시스템 및 방법
US7668243B2 (en) * 2004-05-18 2010-02-23 Texas Instruments Incorporated Audio and video clock synchronization in a wireless network

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0749244A2 (en) 1995-06-14 1996-12-18 Matsushita Electric Industrial Co., Ltd. Broadcast receiver, transmission control unit and recording/reproducing apparatus
JPH11215144A (ja) 1998-01-27 1999-08-06 Mitsubishi Electric Corp 時刻情報をもつディジタルデータの再現装置
JP2000358006A (ja) 1999-04-16 2000-12-26 Sony Corp 通信装置、通信方法、および記録媒体
JP2002204404A (ja) * 2000-10-30 2002-07-19 Sony Corp 同期装置及び方法、ディジタル放送受信装置
JP2004289544A (ja) * 2003-03-24 2004-10-14 Victor Co Of Japan Ltd ネットワーク接続機器及びこれに用いるタイムスタンプ処理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1953948A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177678A (ja) * 2007-01-16 2008-07-31 Toshiba Corp クロック生成装置及び方法

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