TWI739890B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI739890B
TWI739890B TW106128413A TW106128413A TWI739890B TW I739890 B TWI739890 B TW I739890B TW 106128413 A TW106128413 A TW 106128413A TW 106128413 A TW106128413 A TW 106128413A TW I739890 B TWI739890 B TW I739890B
Authority
TW
Taiwan
Prior art keywords
read
reverse
current
memory cell
data
Prior art date
Application number
TW106128413A
Other languages
English (en)
Other versions
TW201841156A (zh
Inventor
李敎允
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201841156A publication Critical patent/TW201841156A/zh
Application granted granted Critical
Publication of TWI739890B publication Critical patent/TWI739890B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置被揭示，其包括：記憶體單元陣列，其包括多個記憶 體單元；讀取電路，其適用於產生與讀取電流相對應的讀取數據，所述讀取電流係沿第一方向流經多個記憶體單元中的選中的記憶體單元；反向讀取控制電路，其適用於產生與讀取數據相對應的反向讀取控制信號；以及反向電流產生電路，其適用於回應於反向讀取控制信號來產生沿第二方向流經選中的記憶體單元的反向電流。

Description

半導體裝置
本發明的示例性實施例關於半導體設計技術，且更具體而言關於半導體裝置。
電子設備的最新進展諸如尺寸縮小、功耗降低、性能增強和多樣化，需要能夠在包括電腦和行動通訊設備的各種電子設備中儲存數據的半導體記憶體。
重要的研究致力於能夠根據施加的電壓或電流儲存與記憶體單元的不同電阻狀態相對應的數據的半導體記憶體，諸如阻變隨機存取記憶體(RRAM)、相變隨機存取記憶體(PRAM)、鐵電隨機存取記憶體(FRAM)、磁隨機存取記憶體(MRAM)以及電熔絲。
一般地，在半導體記憶體中，在執行讀取操作時可能會產生讀取干擾。讀取干擾是指在執行讀取操作時相應的記憶體單元的數據值(或邏輯值)由於此記憶體裝置的結構特性和/或操作特性而無意中改變的現象。
為了防止讀取干擾，在半導體記憶體內引入了回寫技術。回寫技術能透過在讀取操作之後立即額外地對已執行讀取操作的記憶體單元執行寫入操作，來防止讀取干擾。
然而，回寫技術通常需要比讀取操作更多的電流消耗和更多的操作時間，因為回寫技術利用實質的寫入電路執行寫入操作。回寫技術還可能會對記憶體單元的壽命造成不良影響。
因此，需要一種取代電流回寫技術的改善技術。
相關申請案的交叉引用：
本申請案請求2017年1月10日提交的韓國專利申請10-2017-0003450的優先權，其全部內容透過引用合併於此。
本發明的各個實施例關於用於在執行讀取操作時防止讀取干擾的半導體裝置。
此外，如果在讀取操作時要防止讀取干擾，則各個實施例關於具有比回寫技術更強的性能的半導體裝置。
在一個實施例中，一種半導體裝置可以包括：記憶體單元陣列，其包括多個記憶體單元；讀取電路，其適用於產生與讀取電流相對應的讀取數據，讀取電流係沿第一方向流經多個記憶體單元中的選中的記憶體單元；反向讀取控制電路，其適用於產生與讀取數據相對應的反向讀取控制信號；以及反向電流產生電路，其適用於回應於反向讀取控制信號來產生沿第二方向流經選中的記憶體單元的反向電流。
反向讀取控制電路可以適用於：基於具有第一數據值的讀取數據來啟動反向讀取控制信號；以及基於具有第二數據值的讀取數據來止動反向讀取控制信號。
第一數據值可以對應於當選中的記憶體單元為低電阻狀態時流動的讀取電流，以及第二數據值可以對應於當選中的記憶體單元為高電阻狀態時流動的讀取電流。
反向讀取控制電路可以包括：確定單元，其適用於基於讀取致能信號和讀取數據來確定選中的記憶體單元的電阻狀態；以及控制單元，其適用於基於確定的電阻狀態來產生反向讀取控制信號。
反向電流產生電路可以適用於：回應於被啟動的反向讀取控制信號來產生反向電流，以及回應於被止動的反向讀取控制信號而不產生反向電流。
反向電流產生電路可以包括：反向電流源單元，其適用於回應於反向讀取控制信號來流出(sourcing)反向電流；以及反向電流吸收單元，其適用於回應於反向讀取控制信號來吸收反向電流。
反向電流產生電路還可以包括適用於限制反向電流的鉗位單元。
多個記憶體單元中的每個記憶體單元可以包括電阻狀態根據讀取電流的方向而改變的可變電阻元件。
半導體裝置還可以包括寫入電路，該寫入電路適用於產生寫入電流，寫入電流係沿與寫入數據相對應的方向流經多個記憶體單元中的選中的記憶體單元。
在一個實施例中，一種半導體裝置可以包括：全域位元線；全域源極線；耦接到全域位元線的多個位元線；耦接到全域源極線的多個源極線；記憶體單元陣列，其包括佈置在行方向和列方向上的多個記憶體單元，其中， 屬於多個記憶體單元且在行方向上排列(aligned)的記憶體單元由多個字元線選中，並且屬於多個記憶體單元且在列方向上排列的記憶體單元由多個位元線和多個源極線選中；讀取電路，其耦接到全域位元線，並適用於產生與讀取電流相對應的讀取數據，讀取電流係沿第一方向流經多個記憶體單元中的選中的記憶體單元；反向讀取控制電路，其適用於產生與讀取數據相對應的反向讀取控制信號；反向電流產生電路，其回應於反向讀取控制信號而耦接到全域位元線和全域源極線，並適用於產生沿第二方向流經選中的記憶體單元的反向電流。
反向讀取控制電路可以適用於：基於具有第一數據值的讀取數據來啟動反向讀取控制信號；以及基於具有第二數據值的讀取數據來止動反向讀取控制信號。
第一數據值可以對應於當選中的記憶體單元為低電阻狀態時流動的讀取電流，以及第二數據值可以對應於當選中的記憶體單元為高電阻狀態時流動的讀取電流。
反向讀取控制電路可以包括：確定單元，其適用於基於讀取致能信號和讀取數據來確定選中的記憶體單元的電阻狀態；以及控制單元，其適用於基於確定的電阻狀態來產生反向讀取控制信號。
反向電流產生電路可以適用於：回應於被啟動的反向讀取控制信號來產生反向電流，以及回應於被止動的反向讀取控制信號而不產生反向電流。
反向電流產生電路可以包括：反向電流吸收單元，其適用於回應於反向讀取控制信號來從全域位元線吸收反向電流到低電壓層級；以及反向電 流源單元，其適用於回應於反向讀取控制信號的反相信號來從高電壓層級流出(sourcing)反向電流到全域源極線。
反向電流產生電路還可以包括適用於耦接在反向電流源單元與全域源極線之間且適用於限制反向電流的鉗位單元。
讀取電路可以包括：感測放大單元，其適用於基於讀取電流和參考電流來產生讀取數據；讀取電流源單元，其適用於回應於讀取致能信號來從感測放大單元流出讀取電流到全域位元線；以及讀取電流吸收單元，其適用於回應於讀取致能信號來從全域源極線吸收讀取電流到低電壓層級。
讀取電路還可以包括適用於耦接在讀取電流源單元與全域位元線之間且適用於限制讀取電流的鉗位單元。
多個記憶體單元中的每個記憶體單元可以包括電阻狀態根據讀取電流的方向而改變的可變電阻元件。
半導體裝置還可以包括寫入電路，所述寫入電路耦接在全域位元線和全域源極線之間，並適用於產生寫入電流，寫入電流係沿與寫入數據相對應的方向流經多個記憶體單元中的選中的記憶體單元。
100:半導體裝置
110:記憶體單元陣列
120:位元線選擇電路
130:源極線選擇電路
140:讀取電路
150:反向讀取控制電路
151:確定單元
151’:確定單元
153:控制單元
153’:控制單元
160:反向電流產生電路
/SEN:第四邏輯信號
/SO’:第一邏輯信號
/SO:第二邏輯信號
AND1:第一及閘
AND11:第一及閘
AND2:第二及閘
AND22:第二及閘
AND33:第三及閘
BL:位元線
BL0~BLn:位元線
BS0~BSn:位元線選擇單元
D1:第一延遲時間
D11:第一延遲時間
D2:第二延遲時間
D22:第二延遲時間
D3:第三延遲時間
DLY1:第一延遲元件
DLY11:第一延遲元件
DLY2:第二延遲元件
DLY22:第二延遲元件
DLY3:第三延遲元件
GBL:全域位元線
GSL:全域源極線
INV1:第一反相器
INV11:第一反相器
INV2:第二反相器
INV22:第二反相器
INV3:第三反相器
INV33:第三反相器
IRD:讀取電流
IREF:參考電流
IS:參考電流產生單元
MC:記憶體單元
OR1:第一或閘
OR11:第一或閘
PRE_RD:第五邏輯信號
PRE_RD_DLY:第六邏輯信號
PULDLY:第三邏輯信號
PULGEN:第二邏輯信號
R:可變電阻元件
RC:鉗位單元
RD0:確定信號
RD00:確定信號
REN:讀取致能信號
REN_DLY:第一延遲信號
REN_EXT:第一邏輯信號
REV_CLAMP:針對反向讀取的鉗位偏移信號
REV_RD:反向讀取控制信號
REV_RDB:反相的反向讀取控制信號
RRC:鉗位單元
RRS1:反向電流源單元
RRS2:反向電流吸收單元
RS1:讀取電流源單元
RS2:讀取電流吸收單元
RS3:參考電流源單元
S/A:感測放大單元
SEL<0>~SEL<n>:選擇信號
SEN:感測致能信號
SL:源極線
SL0~SLn:源極線
SO:差分讀取數據
SOB:負讀取數據
SS0~SSn:源極線選擇單元
ST:電晶體
VCLAMP:鉗位偏移讀取信號
VDD:高電壓層級
VSS:低電壓層級
WL:字元線
WL0~WLm:字元線
圖1是示出作為隧道位障層***在兩個磁性層之間的一種結構的磁性穿隧接面(MTJ)的示例的圖。
圖2A和圖2B是解釋在可變電阻元件中儲存數據的圖。
圖3是示出根據本發明的一個實施例的半導體裝置的圖。
圖4是示出圖3所示的反向讀取控制電路的一個示例的電路圖。
圖5是示出圖3所示的反向讀取控制電路的另一個示例的電路圖。
圖6至圖9是用於說明圖3所示的半導體裝置的讀取操作的時序圖。
在下文，將參照附圖更加詳細地描述各個實施例。然而本發明可以採用不同形式來實施，並且不應理解為僅限於本文所列的實施例。確切地說，提供這些實施例使得本發明將會充分且完整，且將會向本領域技術人員完全地傳達本發明的範圍。遍及本說明書，遍及本發明的各個附圖和實施例，相同的附圖標記表示相同的元件。
另外，應注意，本文使用的術語僅是出於描述實施例的目的，而並非意圖限制本發明。如本文使用的，單數形式也意圖包括複數形式，除非上下文另外清楚地指示出來。還將理解，術語「包括」、「包括有」、「包含」和/或「包含有」在本說明書中使用時表明存在所述的特徵，而不排除存在或增加一個或更多個其它未表述的特徵。如本文所使用的，術語「和/或」指所列的相關項目中的一個或更多個項目的任何組合和全部組合。還要注意，在本說明書中，「連接/耦接」是指一個部件不僅可直接耦接至另一個部件而且還可經由中間部件間接耦接至另一個部件。
還將理解，儘管在本文中術語「第一」、「第二」、「第三」等可以用來描述各個元件，但是這些元件不受到這些術語的限制。這些術語用來區分一個元件與另一個元件。因此，在不脫離本發明的精神和範圍的情況下，下文描述的第一元件還能稱作第二元件或第三元件。
附圖並非按比例繪製，且在一些情況下，可能會放大比例以便清楚地圖示實施例的特徵。
根據本發明技術的實施方式，半導體記憶體裝置可以包括表現出可變電阻特性的可變電阻元件，可變電阻特性允許用可變電阻元件的不同電阻值來表示不同的數位位元或狀態。在實施方式中，這種可變電阻元件可以包括表現出可變電阻特性的單層或多層，且包括用在阻變隨機存取記憶體(RRAM)、相變RAM(PRAM)、自旋轉移力矩磁RAM(STTRAM)、磁阻RAM(MRAM)或鐵電RAM(FRAM)中的材料，例如，可以包括鐵磁材料、鐵電材料、相變材料諸如硫族化物材料、金屬氧化物諸如鈣鈦礦材料、和/或過渡金屬氧化物。
可變電阻元件可以包括金屬氧化物，例如，過渡金屬氧化物諸如鎳(Ni)氧化物、鈦氧化物(TiO)、鉿氧化物(HfO)、鋯氧化物(ZrO)、鎢氧化物(WO)或鈷氧化物(CoO)，和/或鈣鈦礦材料諸如鍶鈦氧化物(STO：SrTiO)、和/或鐠鈣錳氧化物(PCMO：PrCaMnO)。
另外，可變電阻元件可以包括相變材料。相變材料可以包括硫族化物材料諸如鍺-銻-碲(GST：GeSbTe)。可變電阻元件透過利用熱改變結晶狀態或非結晶狀態來在不同電阻狀態之間切換。
可變電阻元件可以包括兩個磁性層和***在兩個磁性層之間的隧道位障層。磁性層可以包括鎳-鐵-鈷(NiFeCo)或鈷-鐵(CoFe)等。隧道位障層可以包括氧化鋁Al2O3。可變電阻元件可以根據磁性層的磁化方向在兩個不同的電阻狀態之間切換。例如，當兩個磁性層的磁化方向平行時可變電阻元件可以處在低電阻狀態，而當兩個磁性層的磁化方向反向平行時可變電阻元件可以處在高電阻狀態。
圖1是示出作為隧道位障層***在兩個磁性層之間的一種結構的磁性穿隧接面(MTJ)的示例的圖。
如圖1中所示，MTJ包括作為頂電極的第一電極層，作為底電極的第二電極層，作為一對磁性層的第一磁性層和第二磁性層，以及形成在所述一對磁性層之間的隧道位障層。
第一磁性層可以是磁化方向可根據施加給MTJ的電流的方向而改變的釘扎磁性層，且第二磁性層可以是磁化方向被釘扎的自由磁性層。
這樣的MTJ根據電流的方向而改變它的電阻值，且記錄數據「0」或「1」。
圖2A和圖2B是解釋在可變電阻元件R中儲存數據的原理的圖。可變電阻元件R可以是上面參照圖1描述的MTJ。
首先，圖2A是解釋在可變電阻元件R中記錄具有高邏輯值的數據的原理的圖。為了選擇可變電阻元件R來儲存數據，與可變電阻元件R電耦接的字元線WL被啟動，且電晶體ST導通。當電流從一端流向另一端(沿箭頭所示的方向)，即，從圖1所示的MTJ中的作為頂電極的第一電極層流向作為底電極的第二電極層時，作為釘扎磁性層的第一磁性層的磁化方向和作為自由磁性層的第二磁性層的磁化方向變為彼此反向平行，且可變電阻元件R具有高電阻狀態。當可變電阻元件R為高電阻狀態時，定義「高」數據儲存在可變電阻元件R中。
接著，圖2B是解釋在可變電阻元件R中記錄具有低邏輯值的數據的原理的圖。以相似的方式，與可變電阻元件R電耦接的字元線WL被啟動，且電晶體ST導通。當電流從另一端流向一端(沿箭頭所示的方向)，即，從第 二電極層流向第一電極層時，第一磁性層的磁化方向和第二磁性層的磁化方向變得彼此平行，且可變電阻元件R具有低電阻狀態。當可變電阻元件R為低電阻狀態時，定義「低」數據儲存在可變電阻元件R中。
圖3是示出根據本發明的一個實施例的半導體裝置100的圖。
參見圖3，半導體裝置100可以包括記憶體單元陣列110、位元線選擇電路120、源極線選擇電路130、讀取電路140、反向讀取控制電路150以及反向電流產生電路160。
記憶體單元陣列110可以包括佈置在行方向和列方向上的多個記憶體單元MC。多個記憶體單元MC中的每個記憶體單元可以包括可變電阻元件R和電晶體ST。多個記憶體單元列組可以分別耦接到多個位元線BL0至位元線BLn和多個源極線SL0至源極線SLn。每個記憶體單元列組可以包括佈置在列方向上的多個記憶體單元MC。例如，包括有在第一列排列的多個記憶體單元MC的第一記憶體單元列組可以耦接到第一位元線BL0和第一源極線SL0。包括在第一記憶體單元列組中的每個記憶體單元可以具有耦接到第一位元線BL0的一端並可以具有耦接到第一源極線SL0的另一端。多個記憶體單元行組(每個記憶體單元行組包括佈置在行方向上的多個記憶體單元MC)可以分別耦接到多個字元線WL0至字元線WLm。例如，包括有在第一行排列的多個記憶體單元MC的第一記憶體單元行組可以耦接到第一字元線WL0。多個記憶體單元中的至少一個記憶體單元可以由多個位元線BL0至位元線BLn中的選中的位元線BL#、多個源極SL0至源極線SLn中的選中的源極線SL#以及多個字元線WL0至字元線WLm中的被啟動的字元線WL#來選中。
位元線選擇電路120可以回應於多個選擇信號SEL<0：n>之中的選擇信號來選擇多個位元線BL0至位元線BLn中的任何一個位元線，並將該位元線耦接到全域位元線GBL。例如，位元線選擇電路120可以包括分別與多個位元線BL0至位元線BLn相對應的和與多個選擇信號SEL<0：n>相對應的多個位元線選擇單元BS0至位元線選擇單元BSn。
源極線選擇電路130可以回應於多個選擇信號SEL<0：n>之中的選擇信號來選擇多個源極線SL0至源極線SLn中的任何一個源極線並將該源極線與全域源極線GSL耦接在一起。例如，源極線選擇電路130可以包括分別與多個源極線SL0至源極線SLn相對應的和與多個選擇信號SEL<0：n>相對應的多個源極線選擇單元SS0至源極線選擇單元SSn。
讀取電路140可以回應於讀取致能信號REN來產生與讀取電流IRD相對應的差分讀取數據SO和差分讀取數據SOB，讀取電流IRD係沿一個方向流經多個記憶體單元MC中的選中的記憶體單元。例如，讀取電路140可以將讀取電流IRD與參考電流IREF進行比較，且可以由感測放大單元S/A基於比較結果來產生與選中的記憶體單元的電阻狀態相對應的差分讀取數據SO和差分讀取數據SOB。如果比較的結果是確定讀取電流IRD比參考電流IREF高，則讀取電路140可以產生與低電阻狀態相對應的差分讀取數據SO和差分讀取數據SOB。在這種情況下，差分讀取數據SO和差分讀取數據SOB中的正讀取數據SO可以具有第一數據值(或第一邏輯值)，而差分讀取數據SO和差分讀取數據SOB中的負讀取數據SOB可以具有第二數據值(或第二邏輯值)。相反，如果比較的結果是確定讀取電流IRD比參考電流IREF低，則讀取電路140可以產生與高電阻狀態相對應的差分讀取數據SO和差分讀取數據SOB。在這種情 況下，差分讀取數據SO和差分讀取數據SOB中的正讀取數據SO可具有第二數據值(或第二邏輯值)，而差分讀取數據SO和差分讀取數據SOB中的負讀取數據SOB可具有第一數據值(或第一邏輯值)。
例如，讀取電路140可以包括感測放大單元S/A、讀取電流源單元RS1、鉗位單元RC、讀取電流吸收單元RS2、參考電流產生單元IS以及參考電流源單元RS3。感測放大單元S/A可以回應於感測致能信號SEN而被致能，且可以基於讀取電流IRD與參考電流IREF的比較來產生差分讀取數據SO和差分讀取數據SOB。例如，感測放大單元S/A可以包括差分放大器。讀取電流源單元RS1可以回應於讀取致能信號REN來從感測放大單元S/A流出讀取電流IRD到全域位元線GBL。鉗位單元RC可以耦接在讀取電流源單元RS1與全域位元線GBL之間，且可以回應於鉗位偏移讀取信號VCLAMP來限制讀取電流IRD的最大電流量。讀取電流吸收單元RS2可以回應於讀取致能信號REN來從全域源極線GSL吸收讀取電流IRD到低電壓層級VSS(或接地電壓層級)。參考電流產生單元IS可以產生參考電流IREF。參考電流源單元RS3可以回應於讀取致能信號REN來從感測放大單元S/A流出參考電流IREF到參考電流產生單元IS。
反向讀取控制電路150可以回應於讀取致能信號REN來產生與差分讀取數據SO和差分讀取數據SOB的數據值相對應的反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。可選擇地，反向讀取控制電路150可以回應於讀取致能信號REN和感測致能信號SEN來產生與差分讀取數據SO和差分讀取數據SOB的數據值相對應的反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。反相的反向讀取控制信號REV_RDB可以是反 向讀取控制信號REV_RD的反相信號。例如，當選中的記憶體單元處在低電阻狀態時，反向讀取控制電路150可以基於差分讀取數據SO和差分讀取數據SOB來啟動反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。相反，當選中的記憶體單元處在高電阻狀態時，反向讀取控制電路150可以基於差分讀取數據SO和差分讀取數據SOB來止動反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。
反向電流產生電路160可以回應於反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB而耦接到全域位元線GBL和全域源極線GSL，且可以產生沿另一方向流經選中的記憶體單元的反向電流。例如，反向電流產生電路160可以回應於被啟動的反向讀取控制信號REV_RD和相應的反相的反向讀取控制信號REV_RDB來產生反向電流。相反，反向電流產生電路160回應於被止動的反向讀取控制信號REV_RD和相應的反相的反向讀取控制信號REV_RDB而不會產生反向電流。
例如，反向電流產生電路160可以包括反向電流源單元RRS1、鉗位單元RRC以及反向電流吸收單元RRS2。反向電流源單元RRS1可以回應於反相的反向讀取控制信號REV_RDB來從高電壓層級VDD(或電源電壓層級)流出反向電流到全域源極線GSL。根據設計，反向電流源單元RRS1可以回應於反向讀取控制信號REV_RD來操作。鉗位單元RRC可以耦接在反向電流源單元RRS1與全域源極線GSL之間，且可以回應於針對反向讀取的鉗位偏移信號REV_CLAMP來限制反向電流的最大電流量。針對反向讀取的鉗位偏移信號REV_CLAMP可以具有與鉗位偏移讀取信號VCLAMP相同或相似的電壓電平。反向電流吸收單元RRS2可以回應於反向讀取控制信號REV_RD來從全域位元 線GBL吸收反向電流到低電壓層級VSS。反向電流可以由反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB的脈衝寬度以及針對反向讀取的鉗位偏移信號REV_CLAMP的電壓電平來定義。例如，可以設置反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB的脈衝寬度以及針對反向讀取的鉗位偏移信號REV_CLAMP的電壓電平，使得當選中的記憶體單元處在低電阻狀態時，反向電流具有與讀取電流IRD相同或相似的電流量。
儘管未示出，但是半導體裝置100還可以包括寫入電路。寫入電路可以耦接在全域位元線GBL與全域源極線GSL之間，且可以回應於寫入致能信號來產生寫入電流，寫入電流係沿與寫入數據相對應的方向流經多個記憶體單元MC中的選中的記憶體單元。寫入電路可以是實質上執行圖2A和圖2B所示的數據儲存操作的電路。要注意，寫入電路和反向電流產生電路160是分開的元件。
圖4是示出根據本發明的一個實施例的反向讀取控制電路(例如，圖3中所示的反向讀取控制電路150)的一個示例的電路圖。
參見圖4，反向讀取控制電路150可以包括確定單元151和控制單元153。
確定單元151可以基於讀取致能信號REN和差分讀取數據SO和差分讀取數據SOB來確定選中的記憶體單元的電阻狀態，且可以產生與確定結果相對應的確定信號RD0。例如，當選中的記憶體單元處在高電阻狀態時，確定單元151可以保持確定信號RD0的止動狀態。相反，當選中的記憶體單元處在低電阻狀態時，確定單元151可以啟動確定信號RD0。
確定單元151可以包括第一延遲元件DLY1、第一或閘OR1、第一反相器INV1以及第一及閘AND1。第一延遲元件DLY1可以透過將讀取致能信號REN延遲第一延遲時間D1來產生第一延遲信號REN_DLY。第一延遲時間D1可以透過考慮讀取致能信號REN的脈衝寬度和感測放大單元S/A被失能的時間點來被設置。第一或閘OR1可以透過對讀取致能信號REN和第一延遲信號REN_DLY執行或運算來產生第一邏輯信號REN_EXT。第一反相器INV1可以透過將正讀取數據SO反相來產生第二邏輯信號/SO。第一及閘AND1可以透過對第二邏輯信號/SO、負讀取數據SOB和第一邏輯信號REN_EXT執行與運算來產生確定信號RD0。
控制單元153可以回應於確定信號RD0來產生反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。例如，控制單元153可以回應於被止動的確定信號RD0來保持反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB的止動狀態。相反，控制單元153可以回應於被啟動的確定信號RD0，在與感測放大單元S/A被失能的時間點接近的時間點啟動反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。
控制單元153可以包括第二延遲元件DLY2、第三延遲元件DLY3、第二反相器INV2、第二及閘AND2以及第三反相器INV3。第二延遲元件DLY2可以透過將確定信號RD0延遲第二延遲時間D2來產生第二延遲信號RD0_DLY。第二延遲時間D2可以透過考慮感測放大單元S/A被失能的時間點來被設置。第三延遲元件DLY3可以透過將第二延遲信號RD0_DLY延遲第三延遲時間D3來產生第三延遲信號RD0_END。第三延遲時間D3可以透過考慮從讀取致能信號REN被啟動的時間點開始感測致能信號SEN被啟動的時間點來被設置。第二反 相器INV2可以透過將第三延遲信號RD0_END反相來產生第三邏輯信號RD0_ENDB。第二及閘AND2可以透過對第三邏輯信號RD0_ENDB和第二延遲信號RD0_DLY執行與運算來產生反向讀取控制信號REV_RD。第三反相器INV3可以透過將反向讀取控制信號REV_RD反相來產生反相的反向讀取控制信號REV_RDB。
圖5是示出根據本發明的一個實施例的反向讀取控制電路(例如，圖3中所示的反向讀取控制電路150)的另一個示例的電路圖。
參見圖5，反向讀取控制電路150可以包括確定單元151’和控制單元153’。
確定單元151’可以基於差分讀取數據SO和差分讀取數據SOB來確定選中的記憶體單元的電阻狀態，且可以產生與確定結果相對應的確定信號RD00。例如，當選中的記憶體單元處在高電阻狀態時，確定單元151’可以保持確定信號RD00的止動狀態。相反，當選中的記憶體單元處在低電阻狀態時，確定單元151’可以啟動確定信號RD00。
確定單元151’可以包括第一反相器INV11、第一及閘AND11、第一延遲元件DLY11以及第一或閘OR1。第一反相器INV11可以透過將正讀取數據SO反相來產生第一邏輯信號/SO’。第一及閘AND11可以透過對第一邏輯信號/SO’和反相的(或負的)讀取數據SOB執行與運算來產生第二邏輯信號PULGEN。第一延遲元件DLY11可以透過將第二邏輯信號PULGEN延遲第一延遲時間D11來產生第三邏輯信號PULDLY。第一延遲時間D11可以對應於前述的第二延遲時間D2。第一或閘OR11可以透過對第二邏輯信號PULGEN和第三邏輯信號PULDLY執行或運算來產生確定信號RD00。
控制單元153’可以回應於確定信號RD00來產生反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。例如，控制單元153’可以回應於被止動的確定信號RD00來保持反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB的止動狀態。相反，控制單元153’可以回應於啟動的確定信號RD00，在與感測放大單元S/A被失能的時間點接近的時間點，啟動反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。
控制單元153’可以包括第二反相器INV22、第二及閘AND22、第二延遲元件DLY22、第三及閘AND33以及第三反相器INV33。第二反相器INV22可以透過將感測致能信號SEN反相來產生第四邏輯信號/SEN。第二及閘AND22可以透過對第四邏輯信號/SEN和讀取致能信號REN執行與運算來產生第五邏輯信號PRE_RD。第二延遲元件DLY22可以透過將第五邏輯信號PRE_RD延遲第二延遲時間D22來產生第六邏輯信號PRE_RD_DLY。第二延遲時間D22可以對應於前述的第一延遲時間D1與第二延遲時間D2的總時間D1+D2。第三及閘AND33可以透過對第六邏輯信號PRE_RD_DLY和確定信號RD00執行與運算來產生反向讀取控制信號REV_RD。第三反相器INV33可以透過將反向讀取控制信號REV_RD反相來產生反相的反向讀取控制信號REV_RDB。
下文參照圖6至圖9描述具有這種配置的半導體裝置100的讀取操作。
首先，下文參照圖6和圖7描述包括圖4的反向讀取控制電路150的半導體裝置100的讀取操作。
圖6是用於說明根據本發明的一個實施例的半導體裝置的讀取操作的一個示例的時序圖。例如，圖6示出在「低(0)」數據已儲存在半導體裝置100的選中的記憶體單元中的情況下的讀取操作。
參見圖6，多個字元線WL0至字元線WLm中的選中的字元線WL#可以被致能，多個位元線BL0至位元線BLn中的選中的位元線BL#可以與全域位元線GBL耦接在一起，以及多個源極線SL0至源極線SLn中的選中的源極線SL#可以與全域源極線GSL耦接在一起。在這種情況下，選中的字元線WL#可以在第一時間點被致能，選中的位元線BL#與全域位元線GBL可以在第二時間點耦接在一起，以及選中的源極線SL#與全域源極線GSL可以在第二時間點耦接在一起。第一時間點和第二時間點可以相同，或者第一時間點可以比第二時間點早，或者第二時間點可以比第一時間點早。當選中的字元線WL#被致能，選中的位元線BL#與全域位元線GBL耦接在一起以及選中的源極線SL#與全域源極線GSL耦接在一起時，多個記憶體單元MC中的任何一個記憶體單元可以被選中。選中的記憶體單元可以具有耦接到全域位元線GBL的一端和耦接到全域源極線GSL的另一端。當選中的字元線WL#被致能時，選中的記憶體單元可以將全域位元線GBL與全域源極線GSL耦接在一起。
由於讀取致能信號REN在與第一時間點接近的時間點被啟動，因此感測致能信號SEN可以在計畫的時間(例如，D3)之後被啟動。回應於讀取致能信號REN和感測致能信號SEN，圖3的讀取電路140可以產生與流經選中的記憶體單元的讀取電流IRD相對應的差分讀取數據SO和差分讀取數據SOB。例如，讀取電流源單元RS1可以回應於讀取致能信號REN來從感測放大單元S/A流出讀取電流IRD到全域位元線GBL。讀取電流吸收單元RS2可以回 應於讀取致能信號REN來從全域源極線GSL吸收讀取電流IRD到低電壓層級VSS。在這種情況下，可以由鉗位單元RC限制讀取電流IRD的最大電流量。在這種情況下，讀取電流IRD可以在一個方向流動。例如，讀取電流IRD可以經由讀取電流源單元RS1、鉗位單元RC、全域位元線GBL、選中的位元線BL#、選中的記憶體單元、選中的源極線SL#以及全域源極線GSL而從感測放大單元S/A流向讀取電流吸收單元RS2。參考電流產生單元IS可以產生參考電流IREF。參考電流源單元RS3可以回應於讀取致能信號REN來從感測放大單元S/A流出參考電流IREF到參考電流產生單元IS。感測放大單元S/A可以將讀取電流IRD與參考電流IREF進行比較，且可以產生與比較結果相對應的差分讀取數據SO和差分讀取數據SOB。例如，因為選中的記憶體單元處在低電阻狀態，所以讀取電流IRD可以比參考電流IREF高。相應地，感測放大單元S/A可以產生具有「低(0)」邏輯值的正讀取數據SO和具有「高(1)」邏輯值的負讀取數據SOB，這對應於低電阻狀態。
此時，因為讀取電流IRD沿第一方向流經選中的記憶體單元，所以選中的記憶體單元可以從低電阻狀態切換到高電阻狀態。這可以稱為讀取干擾。即，因為由於在讀取操作時讀取電流IRD沿第一方向流動而導致對選中的記憶體單元執行弱寫入操作，所以「高(1)」數據可以儲存在選中的記憶體單元中。表述「弱」寫入操作的原因在於，在寫入操作時讀取電流可以比流進選中的記憶體單元的寫入電流小。因此，如果屬於多個記憶體單元MC且具有低電阻狀態的記憶體單元被選中且對選中的記憶體單元執行讀取操作，則可以執行下列的反向讀取操作作為讀取操作的一部分。
反向讀取控制電路150可以基於讀取致能信號REN和差分讀取數據SO和差分讀取數據SOB來產生反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。例如，反向讀取控制電路150可以基於與低電阻狀態相對應的差分讀取數據SO和差分讀取數據SOB來啟動反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB。在這種情況下，在讀取致能信號REN被止動之後或者在感測放大單元S/A被失能之後，反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB可以被啟動。在這種情況下，反向讀取控制信號REV_RD被啟動的寬度(即，D3)和反相的反向讀取控制信號REV_RDB被啟動的寬度可以比讀取致能信號REN被啟動的寬度小。反相的反向讀取控制信號REV_RDB可以是反向讀取控制信號REV_RD的反相信號。
反向電流產生電路160可以基於被啟動的反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB而耦接到全域位元線GBL和全域源極線GSL，且可以產生沿另一方向流經選中的記憶體單元的反向電流。例如，反向電流源單元RRS1可以回應於反相的反向讀取控制信號REV_RDB來從高電壓層級VDD流出反向電流到全域源極線GSL。在這種情況下，反向電流的最大電流量可以由鉗位單元RRC來限定。當選中的記憶體單元處在低電阻狀態時，反向電流可以具有與讀取電流IRD相同或相似的電流量。反向電流吸收單元RRS2可以從全域位元線GBL吸收反向電流到低電壓層級VSS。在這種情況下，反向電流可以經由反向電流源單元RRS1、鉗位單元RRC、全域源極線GSL、選中的源極線SL#、選中的記憶體單元、選中的位元線BL#、全域位元線GBL以及反向電流吸收單元RRS2而從高電壓層級VDD流向低電壓層級VSS。
因此，儘管選中的記憶體單元因讀取操作而從低電阻狀態切換到高電阻狀態，但是選中的記憶體單元可以透過執行反向讀取操作而被恢復到低電阻狀態。
圖7是用於說明根據本發明的一個實施例的半導體裝置的讀取操作的一個示例的時序圖。例如，圖7示出在「高(1)」數據已經儲存在半導體裝置的選中的記憶體單元中的情況下的讀取操作。
參見圖7，多個字元線WL0至字元線WLm中的選中的字元線WL#可以在第一時間點被致能，多個位元線BL0至位元線BLn中的選中的位元線BL#可以與全域位元線GBL在第二時間點耦接在一起，以及多個源極線SL0至源極線SLn中的選中的源極線SL#可以與全域源極線GSL在第二時間點耦接在一起。當選中的字元線WL#被致能，選中的位元線BL#與全域位元線GBL耦接在一起以及選中的源極線SL#與全域源極線GSL耦接在一起時，多個記憶體單元MC中的任何一個記憶體單元可以被選中。選中的記憶體單元可以具有耦接到全域位元線GBL的一端和耦接到全域源極線GSL的另一端。當選中的字元線WL#被致能時，選中的記憶體單元可以將全域位元線GBL與全域源極線GSL耦接在一起。
由於讀取致能信號REN在與第一時間點接近的時間點被啟動，因此感測致能信號SEN可以在計畫的時間(例如，D3)之後被啟動。回應於讀取致能信號REN和感測致能信號SEN，讀取電路140可以產生與流經選中的記憶體單元的讀取電流IRD相對應的差分讀取數據SO和差分讀取數據SOB。例如，讀取電流源單元RS1可以回應於讀取致能信號REN來從感測放大單元S/A流出讀取電流IRD到全域位元線GBL。讀取電流吸收單元RS2可以回應於讀取 致能信號REN來從全域源極線GSL吸收讀取電流IRD到低電壓層級VSS。在這種情況下，可以由鉗位單元RC限制讀取電流IRD的最大電流量。在這種情況下，讀取電流IRD可以沿一個方向流動。例如，讀取電流IRD可以經由讀取電流源單元RS1、鉗位單元RC、全域位元線GBL、選中的位元線BL#、選中的記憶體單元、選中的源極線SL#以及全域源極線GSL來從感測放大單元S/A流向讀取電流吸收單元RS2。參考電流產生單元IS可以產生參考電流IREF。參考電流源單元RS3可以回應於讀取致能信號REN來從感測放大單元S/A流出參考電流IREF到參考電流產生單元IS。感測放大單元S/A可以將讀取電流IRD與參考電流IREF進行比較，且可以產生與比較結果相對應的差分讀取數據SO和差分讀取數據SOB。例如，因為選中的記憶體單元處在高電阻狀態，所以讀取電流IRD可以比參考電流IREF低。因此，感測放大單元S/A可以產生具有「高(1)」邏輯值的正讀取數據SO和具有「低(0)」邏輯值的負讀取數據SOB，這對應於高電阻狀態。
此時，因為讀取電流IRD沿第一方向流經選中的記憶體單元，所以選中的記憶體單元可以保持高電阻狀態。即，因為在讀取操作時由讀取電流IRD對選中的記憶體單元執行弱寫入操作，所以儲存在選中的記憶體單元中的「高(1)」數據可以保留。因此，如果屬於多個記憶體單元MC且具有高電阻狀態的記憶體單元被選中並且對選中的記憶體單元執行讀取操作，則不需要執行反向讀取操作。
下面將參照圖8和圖9描述包括圖5的反向讀取控制電路150的半導體裝置100的讀取操作。
圖8是用於說明根據本發明的一個實施例的半導體裝置的讀取操作的一個示例的時序圖。例如，圖8示出在「低(0)」數據已經儲存在半導體裝置100的選中的記憶體單元中的情況下的讀取操作。圖9是用於說明根據本發明的一個實施例的半導體裝置的讀取操作的一個示例的時序圖。例如，圖9示出在「高(1)」數據已經儲存在半導體裝置100的選中的記憶體單元中的情況下的讀取操作。
圖8和圖9的讀取操作整體上與圖6和圖7的讀取操作相似，除了用於產生反向讀取控制信號REV_RD和反相的反向讀取控制信號REV_RDB的信號的組合之外。因此，不再贅述。
根據本發明的一個實施例，優勢在於，可以經由反向讀取操作防止讀取干擾。在讀取操作時可以根據選中的記憶體單元的電阻狀態來選擇性地執行反向讀取操作。另外，優勢在於，相比於利用寫入電路產生反向電流的回寫方法，可以改善消耗電流、操作時間和記憶體單元的壽命。
本發明的實施例針對一種改善的半導體記憶體裝置，其透過在讀取操作時防止讀取干擾來展現改善的操作可靠性。
本發明的半導體記憶體裝置比採用傳統回寫技術的現有裝置有優勢。
儘管出於說明的目的已描述了各個實施例，但對於本領域技術人員而言顯然的是，可以在不脫離所附申請專利範圍所限定的本發明的精神和範圍的情況下進行各種變化和修改。
100:半導體裝置
110:記憶體單元陣列
120:位元線選擇電路
130:源極線選擇電路
140:讀取電路
150:反向讀取控制電路
160:反向電流產生電路
BL0~BLn:位元線
BS0~BSn:位元線選擇單元
GBL:全域位元線
GSL:全域源極線
IREF:參考電流
IRD:讀取電流
IS:參考電流產生單元
MC:記憶體單元
R:可變電阻元件
RC:鉗位單元
REN:讀取致能信號
REV_CLAMP:針對反向讀取的鉗位偏移信號
REV_RD:反向讀取控制信號
REV_RDB:反相的反向讀取控制信號
RRC:鉗位單元
RRS1:反向電流源單元
RRS2:反向電流吸收單元
RS1:讀取電流源單元
RS2:讀取電流吸收單元
RS3:參考電流源單元
S/A:感測放大單元
SEL<0>~SEL<n>:選擇信號
SEN:感測致能信號
SL0~SLn:源極線
SO:差分讀取數據
SOB:負讀取數據
SS0~SSn:源極線選擇單元
ST:電晶體
VCLAMP:鉗位偏移讀取信號
VDD:高電壓層級
VSS:低電壓層級
WL0~WLm:字元線

Claims (19)

  1. 一種半導體裝置，包括：記憶體單元陣列，其包括多個記憶體單元；讀取電路，其適用於產生與讀取電流相對應的讀取數據，讀取電流係沿第一方向流經多個記憶體單元中的選中的記憶體單元；反向讀取控制電路，其適用於透過對感測致能信號、讀取致能信號、讀取數據中至少一者執行邏輯運算來產生與讀取數據的數據值相對應的反向讀取控制信號；以及反向電流產生電路，其適用於回應於反向讀取控制信號來產生沿第二方向流經選中的記憶體單元的反向電流，其中所述反向讀取控制電路包括：確定單元，其適用於透過對讀取致能信號和讀取數據執行邏輯運算來產生與選中的記憶體單元的電阻狀態相對應的第一確定信號，或者透過對讀取數據執行邏輯運算來產生與選中的記憶體單元的電阻狀態相對應的第二確定信號；以及控制單元，其適用於透過對第一確定信號執行邏輯運算來產生反向讀取控制信號，或者透過對讀取致能信號、感測致能信號、第二確定信號執行邏輯運算來產生反向讀取控制信號。
  2. 如請求項1所述的半導體裝置，其中，反向讀取控制電路適用於：基於具有第一數據值的讀取數據來啟動反向讀取控制信號；以及基於具有第二數據值的讀取數據來止動反向讀取控制信號。
  3. 如請求項2所述的半導體裝置，其中， 第一數據值對應於當選中的記憶體單元為低電阻狀態時流動的讀取電流，以及第二數據值對應於當選中的記憶體單元為高電阻狀態時流動的讀取電流。
  4. 如請求項1所述的半導體裝置，其中，讀取電路包括：感測放大單元，其適用於基於讀取電流和參考電流來產生讀取數據，且回應於感測致能信號而被致能；讀取電流源單元，其適用於回應於讀取致能信號來從感測放大單元流出讀取電流到全域位元線；以及讀取電流吸收單元，其適用於回應於讀取致能信號來從全域源極線吸收讀取電流到低電壓層級。
  5. 如請求項1所述的半導體裝置，其中，反向電流產生電路適用於：回應於被啟動的反向讀取控制信號來產生反向電流，以及回應於被止動的反向讀取控制信號而不產生反向電流。
  6. 如請求項1所述的半導體裝置，其中，反向電流產生電路包括：反向電流源單元，其適用於回應於反向讀取控制信號來流出反向電流；以及反向電流吸收單元，其適用於回應於反向讀取控制信號來吸收反向電流。
  7. 如請求項6所述的半導體裝置，其中，反向電流產生電路還包括適用於限制反向電流的鉗位單元。
  8. 如請求項1所述的半導體裝置，其中，多個記憶體單元中的每個記憶體單元包括電阻狀態根據讀取電流的方向而改變的可變電阻元件。
  9. 如請求項1所述的半導體裝置，還包括寫入電路，所述寫入電路適用於產生寫入電流，寫入電流係沿與寫入數據相對應的方向流經多個記憶體單元中的選中的記憶體單元。
  10. 一種半導體裝置，包括：全域位元線；全域源極線；耦接到全域位元線的多個位元線；耦接到全域源極線的多個源極線；記憶體單元陣列，其包括佈置在行方向和列方向上的多個記憶體單元，其中，屬於多個記憶體單元且在行方向上排列的記憶體單元由多個字元線選中，並且屬於多個記憶體單元且在列方向上排列的記憶體單元由多個位元線和多個源極線選中；讀取電路，其耦接到全域位元線，並適用於產生與讀取電流相對應的讀取數據，讀取電流係沿第一方向流經多個記憶體單元中的選中的記憶體單元；反向讀取控制電路，其適用於透過對感測致能信號、讀取致能信號、讀取數據中至少一者執行邏輯運算來產生與讀取數據的數據值相對應的反向讀取控制信號；以及反向電流產生電路，其回應於反向讀取控制信號而耦接到全域位元線和全域源極線，並適用於產生沿第二方向流經選中的記憶體單元的反向電流，其中所述反向讀取控制電路包括：確定單元，其適用於透過對讀取致能信號和讀取數據執行邏輯運算來產生與選中的記憶體單元的電阻狀態相對應的第一確定信 號，或者透過對讀取數據執行邏輯運算來產生與選中的記憶體單元的電阻狀態相對應的第二確定信號；以及控制單元，其適用於透過對第一確定信號執行邏輯運算來產生反向讀取控制信號，或者透過對讀取致能信號、感測致能信號、第二確定信號執行邏輯運算來產生反向讀取控制信號。
  11. 如請求項10所述的半導體裝置，其中，反向讀取控制電路適用於：基於具有第一數據值的讀取數據來啟動反向讀取控制信號；以及基於具有第二數據值的讀取數據來止動反向讀取控制信號。
  12. 如請求項11所述的半導體裝置，其中：第一數據值對應於當選中的記憶體單元為低電阻狀態時流動的讀取電流，以及第二數據值對應於當選中的記憶體單元為高電阻狀態時流動的讀取電流。
  13. 如請求項10所述的半導體裝置，其中，反向電流產生電路適用於：回應於被啟動的反向讀取控制信號來產生反向電流，以及回應於被止動的反向讀取控制信號而不產生反向電流。
  14. 如請求項10所述的半導體裝置，其中，反向電流產生電路包括：反向電流吸收單元，其適用於回應於反向讀取控制信號來從全域位元線吸收反向電流到低電壓層級；以及反向電流源單元，其適用於回應於反向讀取控制信號的反相的信號來從高電壓層級流出反向電流到全域源極線。
  15. 如請求項14所述的半導體裝置，其中，反向電流產生電路還包括適用於耦接在反向電流源單元與全域源極線之間且適用於限制反向電流的鉗位單元。
  16. 如請求項10所述的半導體裝置，其中，讀取電路包括：感測放大單元，其適用於基於讀取電流和參考電流來產生讀取數據，且回應於感測致能信號而被致能；讀取電流源單元，其適用於回應於讀取致能信號來從感測放大單元流出讀取電流到全域位元線；以及讀取電流吸收單元，其適用於回應於讀取致能信號來從全域源極線吸收讀取電流到低電壓層級。
  17. 如請求項16所述的半導體裝置，其中，讀取電路還包括適用於耦接在讀取電流源單元與全域位元線之間且適用於限制讀取電流的鉗位單元。
  18. 如請求項10所述的半導體裝置，其中，多個記憶體單元中的每個記憶體單元包括電阻狀態根據讀取電流的方向而改變的可變電阻元件。
  19. 如請求項10所述的半導體裝置，還包括寫入電路，所述寫入電路耦接在全域位元線和全域源極線之間，並適用於產生寫入電流，寫入電流係沿與寫入數據相對應的方向流經多個記憶體單元中的選中的記憶體單元。
TW106128413A 2017-01-10 2017-08-22 半導體裝置 TWI739890B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020170003450A KR102570472B1 (ko) 2017-01-10 2017-01-10 반도체 장치
KR10-2017-0003450 2017-01-10
??10-2017-0003450 2017-01-10

Publications (2)

Publication Number Publication Date
TW201841156A TW201841156A (zh) 2018-11-16
TWI739890B true TWI739890B (zh) 2021-09-21

Family

ID=62783291

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106128413A TWI739890B (zh) 2017-01-10 2017-08-22 半導體裝置

Country Status (4)

Country Link
US (1) US10403344B2 (zh)
KR (1) KR102570472B1 (zh)
CN (1) CN108288479B (zh)
TW (1) TWI739890B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102165427B1 (ko) 2019-02-20 2020-10-15 연세대학교 산학협력단 메모리 기반 puf 장치 및 그 동작 방법
CN113948142B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
CN113948144B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
US11756591B2 (en) * 2021-08-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Switches to reduce routing rails of memory system
CN115083476A (zh) * 2022-06-14 2022-09-20 长江先进存储产业创新中心有限责任公司 一种相变存储器的操作方法、相变存储器及存储器***

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201203240A (en) * 2010-01-14 2012-01-16 Qualcomm Inc System and method to control a direction of a current applied to a magnetic tunnel junction
US20150055396A1 (en) * 2013-08-26 2015-02-26 Masahiro Takahashi Resistance change memory
US20150228339A1 (en) * 2012-09-18 2015-08-13 Chuo University Nonvolatile storage device and method of controlling the same
TWI539457B (zh) * 2014-11-26 2016-06-21 華邦電子股份有限公司 電阻式隨機存取記憶體以及其製作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587384B2 (en) 2001-04-21 2003-07-01 Hewlett-Packard Development Company, L.P. Multi-function serial I/O circuit
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
JP5093910B2 (ja) * 2010-09-16 2012-12-12 株式会社東芝 磁気抵抗素子及び磁気メモリ
CN103794618A (zh) * 2012-11-02 2014-05-14 北京大学 双极阻变存储器件
US9299410B2 (en) 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US20150070971A1 (en) 2013-09-11 2015-03-12 Akira Katayama Resistance change memory
JP6107682B2 (ja) * 2014-01-23 2017-04-05 富士通株式会社 半導体記憶装置及び半導体記憶装置の制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201203240A (en) * 2010-01-14 2012-01-16 Qualcomm Inc System and method to control a direction of a current applied to a magnetic tunnel junction
US20150228339A1 (en) * 2012-09-18 2015-08-13 Chuo University Nonvolatile storage device and method of controlling the same
US20150055396A1 (en) * 2013-08-26 2015-02-26 Masahiro Takahashi Resistance change memory
TWI539457B (zh) * 2014-11-26 2016-06-21 華邦電子股份有限公司 電阻式隨機存取記憶體以及其製作方法

Also Published As

Publication number Publication date
US20180197590A1 (en) 2018-07-12
TW201841156A (zh) 2018-11-16
CN108288479A (zh) 2018-07-17
KR102570472B1 (ko) 2023-08-25
US10403344B2 (en) 2019-09-03
CN108288479B (zh) 2021-09-07
KR20180082138A (ko) 2018-07-18

Similar Documents

Publication Publication Date Title
TWI739890B (zh) 半導體裝置
USRE46920E1 (en) Semiconductor memory device with variable resistance element
US8040718B2 (en) Semiconductor memory device
JP5060435B2 (ja) 半導体記憶装置
JP4846817B2 (ja) 抵抗変化型メモリ
US9589621B2 (en) Resistance change memory
US8466525B2 (en) Static magnetic field assisted resistive sense element
JP2012203944A (ja) 抵抗変化型メモリ
JP2007115956A (ja) 半導体記憶装置
US20140169069A1 (en) Resistive Memory Device, System Including the Same and Method of Reading Data in the Same
US8482967B2 (en) Magnetic memory element with multi-domain storage layer
US20160078915A1 (en) Resistance change memory
JP5603895B2 (ja) 半導体記憶装置の駆動方法および半導体記憶装置
US20110305067A1 (en) Semiconductor memory device in which resistance state of memory cell is controllable
US20160125928A1 (en) Bitcell wth magnetic switching elements
CN111755050A (zh) 非易失性存储器件
US9437270B2 (en) Nonvolatile memory apparatus for controlling a voltage level of enabling a local switch
JP2012084218A (ja) 疑似ページモードのメモリアーキテクチャおよび方法
EP3826017B1 (en) Non-volatile sram device
Li et al. Emerging non-volatile memory technologies: From materials, to device, circuit, and architecture
Khan et al. Multi-bit read and write methodologies for diode-MTJ crossbar array
WO2023029539A1 (zh) 非易失性存储器及其写入方法和读取方法
JP5626741B1 (ja) 磁気メモリ
Takemura Low-Power NV-RAM
Chen et al. Applications of TMR devices in solid state circuits and systems