TWI628818B - 電阻式隨機存取記憶裝置的製造方法 - Google Patents
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Abstract
揭露一種用於形成電阻式隨機存取記憶體(RRAM)裝置的方法。所述方法包括:形成第一電極;藉由熱原子層沉積(ALD)而形成包括金屬氧化物的電阻式切換氧化物層;以及藉由熱原子層沉積(ALD)而形成第二電極,其中所述電阻式切換層插置於所述第一電極與所述第二電極之間。形成所述電阻式切換氧化物可在沉積所述金屬氧化物之後不將所述切換氧化物層的表面暴露於表面改質電漿處理的情況下進行。
Description
本發明是關於半導體製程的領域,且更特定言之,是關於電阻式隨機存取記憶體的製造。
非揮發性記憶體裝置用於各種電子裝置,諸如(略舉實例)行動電話、智慧型電話、數位相機、數位音樂播放器、平板型電腦以及手提電腦。隨著非揮發性記憶體裝置的大小繼續縮小以滿足較高裝置密度的持續增大的需要,相應地,對三維陣列的記憶體裝置以及基於電阻改變而儲存資訊的新記憶體裝置的需要持續增大。解決此等需要的一種概念是三維電阻式隨機存取記憶體陣列(3D RRAM)。為了達成製造目標且改良此等記憶體陣列的效能,正在進行形成3D RRAM的製程的研究。
根據一些實施例的用於形成電阻式隨機存取記憶體
(RRAM)裝置的方法包括:形成第一電極;藉由熱原子層沉積(ALD)而形成包括金屬氧化物的電阻式切換氧化物層;以及藉由熱原子層沉積(ALD)而形成第二電極,其中所述電阻式切換層插置於所述第一電極與所述第二電極之間。根據一些實施例,形成所述電阻式切換氧化物是在沉積所述金屬氧化物之後不將所述切換氧化物層的表面暴露於表面改質及/或膜改質電漿處理的情況下進行。
根據另一實施例的用於形成RRAM裝置的方法包括:形成包括金屬氮化物的第一電極;藉由原子層沉積(ALD)而形成包括金屬氧化物的電阻式切換氧化物層;以及藉由原子層沉積(ALD)而形成包括金屬氮化物的第二電極,其中所述電阻式切換層具有與所述第一電極接觸的第一表面以及與所述第二電極接觸的與所述第一表面相對的第二表面。形成所述電阻式切換氧化物可在沉積所述金屬氧化物之後不將所述切換氧化物層的表面暴露於表面改質及/或膜改質電漿處理的情況下進行。
3‧‧‧截線
10‧‧‧3D-RRAM陣列
10a‧‧‧子陣列
12‧‧‧半導體基板
14‧‧‧電極線\電極
16‧‧‧電極線\電極
16a‧‧‧電極線\電極
16b‧‧‧電極線\電極
18‧‧‧電阻式切換氧化物層\電阻式切換層\切換氧化物層
18a‧‧‧電阻式切換氧化物層\電阻式氧化物層\電阻式切換層
18b‧‧‧電阻式切換氧化物層\電阻式氧化物層\電阻式切換層
20‧‧‧垂直連接器
22‧‧‧電晶體
26‧‧‧源極觸點
28‧‧‧閘極
32‧‧‧源極
34‧‧‧汲極
38a‧‧‧層間介電質
38b‧‧‧層間介電質
38c‧‧‧層間介電質
40‧‧‧3D-RRAM陣列
50‧‧‧RRAM單元堆疊
60‧‧‧氧空位形成層
80‧‧‧電流-電壓(I-V)曲線
82‧‧‧預形成高電阻狀態(HRS)I-V部分
84‧‧‧形成HRS至LRS轉變I-V部分
86‧‧‧第一LRS返回路徑I-V部分
88‧‧‧LRS I-V部分
90‧‧‧「重設」LRS至HRS轉變I-V部分
92‧‧‧HRS返回路徑I-V部分
94‧‧‧HRS I-V部分
96‧‧‧「設定」HRS至LRS轉變I-V部分
98‧‧‧第二LRS返回路徑I-V部分
100‧‧‧組成深度輪廓
102‧‧‧第一Hf原子百分比深度輪廓
104‧‧‧第二Hf原子百分比深度輪廓
106‧‧‧第一Hf原子比深度輪廓
108‧‧‧第二Hf原子比深度輪廓
110‧‧‧氧化物崩潰電壓(BV)曲線
112‧‧‧第一BV曲線
114‧‧‧第二BV曲線
120‧‧‧介電常數(k值)比較條形圖
122‧‧‧k值條形圖
124‧‧‧k值條形圖
126‧‧‧k值條形圖
128‧‧‧k值條形圖
130‧‧‧I-V曲線
132‧‧‧「設定」HRS I-V部分
134‧‧‧「設定」HRS至LRS轉變I-V部分
136‧‧‧「設定」返回I-V部分
138‧‧‧「重設」LRS I-V部分
140‧‧‧「重設」LRS至HRS轉變I-V部分
142‧‧‧「重設」返回I-V部分
144‧‧‧「設定」HRS至LRS轉變I-V部分
146‧‧‧「設定」返回I-V部分
148‧‧‧「重設」LRS I-V部分
150‧‧‧「重設」LRS至HRS轉變I-V部分
152‧‧‧「重設」返回I-V部分
154‧‧‧「設定」HRS至LRS轉變I-V部分
156‧‧‧「設定」返回I-V部分
158‧‧‧「重設」LRS I-V部分
160‧‧‧「重設」LRS至HRS轉變I-V部分
162‧‧‧「重設」返回I-V部分
170‧‧‧I-V曲線
172‧‧‧「設定」HRS I-V部分
180‧‧‧I-V曲線
182‧‧‧「設定」HRS I-V部分
圖1為根據一些實施例的3D RRAM陣列的示意性橫截面。
圖2為根據一些其他實施例的3D RRAM陣列的示意性橫截面。
圖3為根據一些實施例的RRAM單元堆疊的示意性橫截面。
圖4為根據一些實施例的RRAM單元的切換操作的電流-電壓關係的示意性圖式。
圖5為根據一些實施例的電阻式切換氧化物層的所量測的濃度深度輪廓的圖式。
圖6為根據一些實施例的電阻式切換氧化物層的所量測的氧化物崩潰電壓的圖式。
圖7為根據一些實施例的電阻式切換氧化物層的所量測的介電常數的圖式。
圖8為根據一些實施例的RRAM單元的所量測的電流-電壓關係的圖式。
圖9為根據一些實施例的RRAM單元的所量測的電流-電壓關係的圖式。
圖10為根據一些其他實施例的RRAM單元的所量測的電流-電壓關係的圖式。
諸如智慧型電話、電腦以及數位相機的電子裝置將大量資料儲存於非揮發性儲存裝置(諸如,硬碟或固態磁碟)中。在諸如智慧型電話以及行動電腦的許多行動應用中,由於固態磁碟的小巧尺寸以及對因移動而引起的可靠性問題相對具有抵抗力,所以相對於硬碟,固態磁碟通常是較佳的。固態磁碟包括數十億個雙閘極電晶體(稱為快閃電晶體)以及其他元件,雙閘極電晶
體在浮動閘極中儲存電荷。快閃電晶體可配置為各種形式的陣列架構。被稱為「反及(NAND)」陣列架構的一種特定陣列架構使用配置為16、32、64或128個快閃電晶體的快閃電晶體串,其通道由形成快閃電晶體的控制閘極的字元線控制。NAND區塊可包含多個上述的快閃電晶體串,例如,1024個、2048個等,其中每一串經由選擇電晶體而連接至位元線。NAND陣列組態在每單位面積中提供最高數目的快閃電晶體,從而使快閃電晶體尤其適用於儲存高密度的數位媒體。
對愈來愈高的密度(以及愈來愈低的成本)的快閃電晶體的需求已導致快閃電晶體的尺寸的持續減小。隨著快閃電晶體縮小到小於約20奈米的節點,由於相鄰浮動閘極之間的寄生電容耦合以及每浮動閘極所儲存的電子的數目減少以及其他,將實質上降低快閃電晶體的可靠性。可將兩種可調性(scalability)概念用於使儲存裝置的密度持續遵循尺寸減小以及密度增大的趨勢。
第一可調性概念在裝置級解決可調性,且使用基於記憶體單元的電阻改變(與快閃電晶體的臨限電壓的改變相反)的儲存裝置。基於電阻改變的各種儲存裝置已被提議為對持續調整的快閃電晶體的替代,包含電阻式切換隨機存取記憶體(RRAM)。
RRAM已由於其簡單性以及可調性而成為大量研究的重點。RRAM裝置在兩個電極之間可包含電阻切換層。切換層的電阻可藉由電信號的施加而在高電阻狀態(HRS)與低電阻狀態(LRS)之間切換。
第二可調性概念在陣列級解決可調性,且使用三維(3D)陣列。舉例而言,在一些3D NAND陣列結構中,16個、32個、64個、128個等個數的快閃電晶體串在垂直於矽基板的表面的方向上垂直地延伸,其通道可由形成平行於矽基板而延伸的控制閘極的字元線控制。
第一可調性概念以及第二可調性概念可組合為3D RRAM陣列的概念,其中,16個、32個、64個、128個等個數的RRAM裝置的「串」可在垂直於矽基板的表面的方向上垂直地延伸。在3D RRAM陣列的一個實例中,第一組互連線(例如,字元線)在垂直於矽基板的表面的方向上垂直地延伸,且第二組互連線(例如,位元線)在平行於基板的表面的方向上水平地延伸,且第二組互連線經組態以與字元線形成交叉接面(cross junction)。電阻式切換氧化物層在交叉接面處安置於所述字元線與所述位元線之間以形成RRAM單元,以使得當電信號跨越RRAM單元而施加時,所述RRAM單元可在LRS與HRS之間可逆地切換。
此等3D RRAM陣列通常製造於諸如驅動器以及電荷泵的支撐電路上方,以減少基板上的總佔據區域(footprint)。因此,可存在對用於製造3D RRAM陣列的製程的溫度約束。諸如電漿增強原子層沉積(PE-ALD)的電漿增強製程可降低一些沉積製程的沉積溫度。然而,此等3D RRAM陣列的各種製程整合做法需要在具有極高高寬比的通孔以及空穴的表面上等形地沉積不同膜(諸
如,電極膜以及電阻式切換材料)。由於在一些狀況下需要鞘層,電漿製程可能並不有效於在此等類型的表面形態(topography)內進行沉積。因此,需要用於形成3D RRAM陣列的各種膜的低溫且等形的沉積技術,諸如熱原子層沉積。
根據一些實施例的三維電阻式隨機存取記憶體(3D RRAM)陣列包含在x方向上彼此鄰近而安置的多個子陣列。每一子陣列可包含在z方向上垂直地堆疊且在y方向上水平地延伸的多個第一電極線。每一子陣列可更包含在z方向上垂直地延伸的多個第二電極線。第二電極線中的每一者可橫過至少一個第一電極線,且與第一電極線中的一者形成至少一個交叉點接面。在交叉接面中的每一者處,第一電極線以及第二電極線可藉由插置電阻式切換氧化物層而形成RRAM單元。
根據一些實施例,製造RRAM單元的方法包括:形成第一電極;藉由熱原子層沉積(ALD)而形成包括金屬氧化物的電阻式切換氧化物層;以及藉由熱原子層沉積(ALD)而形成第二電極,其中所述電阻式切換層插置於所述第一電極與所述第二電極之間。應瞭解,熱ALD製程是在不使用電漿的情況下進行的沉積。因此,在一些實施例中,形成所述電阻式切換氧化物層是在沉積所述金屬氧化物之後不將所述切換氧化物層的表面暴露於表面改質電漿處理的情況下進行。在一些實施例中,藉由熱原子層沉積而形成所述第二電極是在約325℃或325℃以下(例如,約200至300℃或約200至250℃)的溫度下進行。
現參考附圖,其中相同的元件符號通篇指相同的特徵。
圖1說明根據一些實施例的3D-RRAM陣列10的橫截面圖。3D-RRAM陣列10包含形成於半導體基板12上的多個子陣列10a。根據所使用的特定陣列架構,3D-RRAM陣列10內的子陣列的數目可為任何適當數目。然而,為易於說明,在圖1中,僅繪示兩個此等子陣列10a。每一子陣列10a在x方向上具有至少一個鄰近的其他子陣列。在圖1中的所繪示的實施例中,兩個子陣列10a在x方向上彼此鄰近且面對。
子陣列10a中的每一者包含在Z方向上堆疊且在進出頁面的y方向上延伸的多個第一電極線16。為易於說明,在圖1中僅繪示給定子陣列10a的三個第一電極線16的橫截面。然而,根據特定陣列架構,給定子陣列中的堆疊的第一電極線16的數目可為任何適當數目N。此外,可由所***的層間介電質38a將鄰近堆疊的第一電極線16分離。因此,在圖1中,給定子陣列的第一電極的堆疊包含N個堆疊的第一電極線16以及(N-1)個所***的層間介電質38a。根據各種實施方案,取決於特定陣列架構,N(即,堆疊的第一電極線16的數目)可為(例如)8、16、32、64、128、256等。第一電極線16有時可稱為區域位元線、位元線或行。
子陣列10a中的每一者更包含在z方向上垂直延伸的多個第二電極線14。在一些實施方案中,第二電極線14形成垂直柱狀物。為易於說明,在圖1中僅繪示每一子陣列10a的一個第二電極線14的橫截面。然而,根據所使用的特定陣列架構,給定子
陣列中的第二電極線14的數目可為任何適當數目M。在圖1的組態中,在進出圖紙的y方向上,在橫截面圖繪示於圖1中的電極線的前後,可存在額外的第二電極線14(未繪示)。根據實施方案,取決於特定陣列架構,子陣列10a中的每一者可包含(例如)N個第二電極線,其中N等於256、512、1024、2048、4096等。第二電極線14有時可稱為字元線、區域字元線或列。
在下文稱為「纏繞式字元線架構(wrapped word line architecture)」的一個組態中,第二電極線14延伸穿過垂直通孔,而垂直通孔延伸穿過第一電極線16的堆疊以及層間介電質38a。
在此實施例中,第一電極線16形成狹長板,所述狹長板在y方向上延伸且在y方向上橫過M個第二電極線14的至少一子集。在此組態中,垂直通孔的側壁以電阻式切換氧化物層18做為內襯。此外,第二電極線14填充以電阻式切換氧化物層18做為內襯的垂直通孔以形成桿,桿可為圓柱形且延伸穿過通孔,而通孔延伸穿過第一電極線16的整個堆疊以及所***的層間介電質38a。一個RRAM單元形成於第一電極線16與第二電極線14之間的每一相交處,且一個RRAM中插置有圍繞第二電極線14的電阻式切換氧化物層18。當藉由在所選擇的第一電極線16與第二電極線14之間施加適當電壓來選擇單元時,導電路徑可跨越圍繞第二電極線14的電阻式切換氧化物層18而在任何位置處形成。因此,在纏繞式字元線架構中,RRAM單元包括在z方向上延伸的第二電極線14、連續圍繞第二電極線14的電阻式切換氧化物層18以及圍繞
電阻式切換氧化物層18(其圍繞第二電極線14)的第一電極線16。在一些實施例中,第二電極線14可採取圓柱形桿的形式。
再參看圖1,在下文稱為「相交式字元線架構」的另一組態中,第二電極線14延伸穿過在z方向上延伸的垂直通孔(如同在上文的纏繞式字元線架構中所述者)。類似於纏繞式字元線架構,相交式字元線架構的第二電極線14延伸穿過第一電極線16a/16b的堆疊以及插置於兩個鄰近堆疊的第一電極線16a/16b之間的層間介電質38a。此外,類似於纏繞式字元線架構,可呈圓柱形的垂直通孔的側壁以電阻式切換氧化物層18做為內襯。此外,第二電極線14填充以電阻式切換氧化物層18做為內襯的垂直通孔以形成桿,所述桿可為圓柱形且延伸穿過所述通孔。
然而,不同於纏繞式字元線架構,第一電極線不形成具有圓柱形第二電極14延伸穿過的孔的板。反之,一對第一電極線16a及16b在y方向上延伸,且與第二電極線14的第一側以及第二側的部分相交。第一電阻式切換氧化物層18a以及第二電阻式切換氧化物層18b分別安置於第一電極線16a及16b之間的每一相交處。亦即,所述一對第一電極16a及16b中的每一者形成在y方向上延伸的狹長線,且「共用」一個第二電極14。因此,不同於纏繞式字元線架構,一個導電路徑可在第二電極線14與所選擇的第一電極線16a或16b中的一者之間跨越第一電阻式切換氧化物層18a或第二電阻式切換氧化物層18b中的每一者而形成。因此,不同於纏繞式字元線架構,可形成同一RRAM單元佔據區域
的兩個導電路徑。因此,在此組態中,RRAM單元包括形成在z方向上延伸的圓柱形桿的第二電極線14、在y方向上延伸且與第二電極線14形成一對相交處的一對第一電極線16a及16b、以及在所述一對相交處插置於第一電極線16a及16b與第二電極線14之間的第一電阻式切換氧化物層18a及第二電阻式切換氧化物層18b。
圖1中的所繪示的實施例的3D RRAM陣列可更包括連接至第二電極線14的一或多個電晶體22。電晶體22中的每一者形成於半導體基板12中,且包括閘極28、源極32、汲極34,且經由垂直連接器20而連接至第二電極線14。層間介電質38b及38c將各種傳導結構電絕緣。在一個實施例中,電晶體22可提供第二電極線14的選擇功能,且可藉由經由閘極觸點(未繪示)而實現的閘極28的適當偏壓以及經由源極觸點26而實現的源極32的適當偏壓來供應所需電流。在一些實施例中,電晶體22經組態以供應足以對至少一個RRAM單元進行程式化以及抹除的驅動電流。
雖然當在圖1的所繪示的實施例中在z方向上檢視時,子陣列10a安置於電晶體22上方且與其重疊,但其他實施例是可能的。在一些實施例中,當在z方向上檢視時,子陣列10a安置於電晶體22上方,但不與其重疊。在其他實施例中,當在z方向上檢視時,電晶體22安置於子陣列10a上方,且與其重疊。在其他實施例中,電晶體22以及子陣列10a在x方向上安置為彼此鄰近。
在總製造程序流程中的不同點形成電晶體22可導致不同處理考慮事項。舉例而言,在圖1的所繪示的實例中,因電晶體22以及在製造子陣列10a之前製造的相關聯的電連接(諸如,垂直連接器20)而引起的一個考慮事項可為溫度約束。在一些實施例中,在電晶體22的製造之後的高溫製程可導致裝置參數(諸如,臨限電壓、次臨限擺動、沖穿電壓以及其他)的不良的製造後偏移(post-fabrication shift)。此外,在垂直連接器的部分包含諸如Cu或Al的低溫熔融金屬的製程中,後續製程溫度限於上述效應不會造成顯著困擾的溫度。因此,可期望將各種製程的溫度限制在典型的後段處理溫度。在一些實施例中,子陣列10a的製造溫度可低於約400℃。在其他實施例中,子陣列10a的製造溫度可低於約350℃。在其他實施例中,子陣列10a的製造溫度可低於約300℃。
此外,如上文所論述,此等3D RRAM陣列的各種製程整合做法需要在具有極高高寬比的通孔以及空穴的表面上等形地沉積電阻式切換氧化物層以及第一電極線或第二電極線中的至少一者。雖然諸如PE-ALD的電漿增強製程可有效於降低在一些暴露表面上進行沉積的沉積溫度,但此等製程可能不有效於在具有高高寬比的通孔以及空穴內進行沉積。有利的是,根據本文中所揭露的實施例的熱原子層沉積可有效地沉積至高高寬比的特徵中,以形成3D RRAM陣列的各種膜。
此外,在製造子陣列10a之前製造電晶體22以及相關聯
的電連接的實施例中,電漿製程的使用可造成額外困擾。在電漿製程期間,部分製造的積體電路裝置的某些傳導結構可聚集來自電漿的電荷。所聚集的電荷可在處理期間引起放電事件,從而使得高位準的電流流經各種電流路徑,例如,流經二極體、電晶體的閘極介電質以及RRAM裝置。此等放電事件可導致包含RRAM裝置的積體電路裝置的效能以及可靠性的降級。舉例而言,放電事件可導致電阻式切換氧化物層的降級。因此,出於此等原因,可希望使用熱活化的製程來代替電漿製程,且不超過上文所論述的後段處理溫度體系。
圖1的3D RRAM陣列10可按照任何數目的方式來製造。在圖1中,始於半導體基板12,直至垂直連接器20且包含垂直連接器20的結構可使用一般熟習此項技術者熟知的矽製造程序來製造。在形成子陣列10a之前,使用一般熟習此項技術者熟知的製造程序(諸如,減色金屬流程(subtractive metal flow)或雙金屬鑲嵌流程(dual-damascene flow))來提供將垂直連接器20以及層間介電質38b暴露出來的平坦表面。在下文中,將詳細論述子陣列10a的製造程序。
在垂直連接器20的形成之後,在下文稱為與「位元線最先流程(bitline-first flow)」相關的一些實施例中,交替沉積包括N層層間介電質38a以及N個第一電極層的堆疊。
第一電極層包括任何適當導電及半導電材料,包含:n摻雜多晶矽以及p摻雜多晶矽;金屬,包含C、Al、Cu、Ni、Cr、
Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W;導電金屬氮化物;導電金屬矽化物,包含矽化鉭、矽化鎢、矽化鎳、矽化鈷以及矽化鈦;以及導電金屬氧化物,包含RuO2。在一些實施例中,第二電極材料包含過渡金屬,且可為(例如)過渡金屬氮化物,諸如TiN、TaN、WN或TaCN。在位元線最先流程中,可使用用於沉積平坦膜的各種製程來沉積第一電極層,所述製程包含化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、電漿增強原子層沉積(PE-ALD)以及物理氣相沉積(PVD)以及其他製程。在一些實施例中,藉由熱原子層沉積(ALD)來形成第一電極層。
層間介電質38a包括電絕緣的介電質材料,其包含(例如)SiO2或Si3N4以及其他。可使用用於沉積平坦膜的製程來形成層間介電質38a,所述製程包含化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、高密度化學氣相沉積(HDP-CVD)、熱原子層沉積(ALD)、電漿增強原子層沉積(PE-ALD)、旋塗式介電質製程(SOD)以及物理氣相沉積(PVD)以及其他製程。
隨後,根據位元線最先流程的一個態樣,使用適用於形成高高寬比的通孔的圖案化技術(例如,微影以及蝕刻技術)經由包括N層的交替的層間介電質38a以及第一電極層的堆疊來形成垂直通孔。在一些實施例中,通孔的直徑為約20奈米與約500奈米之間或約20奈米與約100奈米之間。此外,在一些實施例中,通孔的深度為約0.5微米與約20微米之間或約0.5微米與約5微米之間。
垂直通孔的側壁可隨後以電阻式切換氧化物層18做為內襯。電阻式切換氧化物層的實例包含包括金屬氧化物材料(例如,NiO、HfO2、ZrO2、Cu2O、TaO2、Ta2O5、TiO2、SiO2、Al2O3)及/或包含兩種或兩種以上金屬(例如,過渡金屬、鹼土金屬及/或稀土金屬)的合金的薄膜。一般而言,可藉由可尤其有利於形成3D RRAM記憶體單元的熱原子層沉積(ALD)來形成電阻式切換氧化物層18。舉例而言,對於具有相對高的高寬比及/或相對小的直徑的通孔,ALD型製程可促進尤其等形的層的沉積。此外,在一些情況下,電漿可能無法達到高高寬比的通孔的較深部分。在此等情況下,通孔的不同部分可暴露於不同量的電漿,從而導致非均勻沉積的不良結構效應,諸如,相比於較深部分,較厚膜沉積於通孔的開口附近(有時稱為尖化(cusping))。出於此等原因,熱ALD可較有利,此是因為熱ALD不取決於電漿的能力來達到被沉積的表面的部分。
隨後,根據「位元線最先流程」的另一態樣,可藉由適當蝕刻技術來移除形成於垂直通孔的底部處的電阻式切換氧化物層18以便在電晶體22與第二電極線14之間進行電接觸。隨後,以適用於第二電極線14的第二電極材料填充以將電阻式切換氧化物層18做為垂直通孔的內襯。可能的第二電極材料包含適當導電及半導電材料,包含:n摻雜多晶矽以及p摻雜多晶矽;金屬,包含C、Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W;導電金屬氮化物;導電金屬矽化物,包含矽化鉭、矽化鎢、
矽化鎳、矽化鈷以及矽化鈦;以及導電金屬氧化物,包含RuO2。
在一些實施例中,第二電極材料包含過渡金屬,且可為(例如)過渡金屬氮化物,諸如TiN、TaN、WN或TaCN。可使用熱原子層沉積(ALD)來沉積第二電極材料。如上文結合電阻式切換氧化物層18的沉積而論述,對於具有相對高的高寬比及/或相對小的直徑的通孔,ALD型製程可促進尤其等形的層的沉積。此外,如上文針對電阻式切換氧化物層的沉積而論述,在通孔的不同部分可暴露於不同量的電漿的情況下,相比於PE-ALD,熱ALD可提供優點,以便避免因非均勻電漿暴露而引起的不良結構效應(諸如,相比於較深部分,較高量的第二電極材料沉積於通孔的開口附近,此可在第二電極線14內導致不期望的空隙(void))。
隨後,根據「位元線最先流程」的另一態樣,可對子陣列10a進行平坦化以移除過量第二電極材料。接著分離子陣列10a,藉此使用適用於經由交替的絕緣體以及導體的多個堆疊進行蝕刻的微影以及蝕刻技術而將第一電極層分離為每一子陣列10a的第一電極線16。隨後以層間介電質38a填充子陣列10a之間所形成的子陣列間間隙,且使用上文所論述的類似材料以及技術進行平坦化。隨後,可進行額外製程以進一步將第一電極16以及第二電極14連接至較高層級的金屬線。
在下文稱為與「位元線最後流程」相關的一些其他實施例中,形成子陣列10a之前的製程步驟實質上與位元線最先流程中的相同。隨後,相比於位元線最先流程,N層層間介電質38a
以及N個第一電極層的所沉積的堆疊包括沉積犧牲的第一電極層。犧牲第一電極層可包括可稍後在製程中在既不移除層間介電質38a亦不移除電阻式切換氧化物層18的同時藉由濕式蝕刻或乾式蝕刻而選擇性地移除的任何適當層。舉例而言,在層間介電質38a為SiO2的實施例中,犧牲第一電極層可為Si3N4層或多晶Si層。隨後,在位元線最後流程中,直至分離子陣列且包含分離子陣列的處理步驟實質上類似於位元線最先流程,不同之處在於以下事實:在形成垂直通孔時蝕刻的材料(例如)包含犧牲第一電極材料而不是永久第一電極材料。
根據位元線最後流程的一個態樣,在使用適當微影以及蝕刻技術進行子陣列10a的分離之後,以永久第一電極材料替換犧牲第一電極層以形成第一電極線16。可使用適用於在既不移除層間介電質38a亦不移除電阻式切換氧化物層18的同時優先移除犧牲第一電極材料的濕式或乾式蝕刻技術而進行犧牲第一電極層的移除。舉例而言,在層間介電質38a為SiO2的實施例中,犧牲第一電極層為Si3N4層,且電阻式切換氧化物層18為HfOx,適當蝕刻製程可為在保持SiO2及HfOx完整的同時選擇性地移除Si3N4的濕式蝕刻。
在位元線最後流程的另一態樣中,以適當的永久第一電極材料填充藉由犧牲第一電極層的移除而形成的水平凹陷空穴,所述適當的永久第一電極材料包含實質上與上文結合位元線最先流程而論述的適當第二電極材料相同的材料。不同於可使用用於
在實質上平坦的表面上沉積第一電極層的各種處理技術而沉積第一電極層的位元線最先流程,一些處理技術可能不適用於在位元線最後流程中沉積永久第一電極材料。此是因為永久第一電極材料沉積於水平凹陷的空穴的表面上。因此,適用於在位元線最後流程中沉積永久第一電極材料的製程可包含類似於用於將第二電極材料沉積至高高寬比的通孔中的製程的製程。在一些實施例中,藉由熱ALD而沉積第一電極材料。預期化學氣相沉積(CVD)、電漿增強化學氣相沉積(PE-CVD)、電漿增強原子層沉積(PE-ALD)亦可應用於在一些情況(包含對等形性的要求較放鬆的情況)下沉積第一電極材料。如上文結合針對位元線最先流程在具有相對高的高寬比及/或小直徑的通孔的內表面上沉積電阻式切換氧化物層18以及第二電極材料而論述,第二電極材料可藉由熱ALD製程而沉積於水平空穴的內表面上。此外,如上文針對位元線最先流程而論述,因為水平空穴的不同部分可暴露於不同量的電漿,所以相比於PE-ALD,熱ALD可提供優點,以便避免因非均勻電漿暴露而引起的不良結構效應,諸如,相比於位於子陣列間間隙中較深的水平空穴,較高量的第二電極材料沉積於位於子陣列間間隙的開口附近的水平空穴中。
隨後,在位元線最後流程的另一態樣中,藉由自第一電極線16之間的層間介電質38a的側壁表面移除第一電極材料而形成分離的第一電極線16。用於以層間介電質38a填充子陣列10a之間的子陣列間間隙以及平坦化的後續製程實質上與上文針對位
元線最先流程所論述類似。此外,類似於位元線最先流程,可進行額外製程以進一步將第一電極16以及第二電極14連接至較高層級的金屬線。
圖2繪示根據一些其他實施例的3D-RRAM陣列40的橫截面圖。3D-RRAM陣列40的總陣列架構類似於圖1的3D-RRAM陣列10的總陣列架構,且3D-RRAM陣列40亦包含多個子陣列10a。
除描述於本文中的某些特徵之外,圖2所說明的總子陣列架構亦類似於上文結合圖1所論述的相交式字元線架構的實例。舉例而言,類似於圖1,第二電極線14延伸穿過垂直通孔,而垂直通孔在z方向上延伸穿過多對第一電極線16a及16b的堆疊與所插置的層間介電質38a。然而,不同於圖1的實施例,圖2中的相交式字元線架構的第一電阻式切換氧化物層18a及第二電阻式切換氧化物層18b不對垂直通孔加內襯。反之,以與上文結合位元線最後流程所描述類似的方式,第一電阻式氧化物層18a及第二電阻式氧化物層18b對犧牲第一電極材料的移除之後形成的水平空穴加內襯。因此,因為不存在任何做為底層的電阻式切換氧化物層,第二電極線14填充垂直通孔的整個容積以形成圓柱形桿。
因此,在一些態樣中,所得陣列架構類似於圖1的相交式字元線架構。舉例而言,所述一對電極16a及16b中的每一者形成在y方向上延伸的狹長線,且「共用」一個第二電極線14,
以使得針對形成於第一電極線16a及16b中的一者與第二電極線14之間的相交處中的每一者處的每一RRAM單元形成兩個導電路徑。因此,在此實施例中,RRAM單元包括在z方向上延伸的第二電極線14的桿、在y方向上延伸且與第二電極線14形成一對相交處的一對第一電極線16a及16b、以及在所述一對相交處插置於第一電極線16a及16b與第二電極線14之間的電阻式切換氧化物層18a及18b。
在一些態樣中,用於製造3D-RRAM陣列40的製程流程亦類似於上文結合圖1的「位元線最後」製程流程,不同之處在於:在以第二電極材料填充通孔以形成第二電極14之前不沉積電阻式切換氧化物層18a及18b。反之,電阻式切換層18a及18b等形地沉積於藉由犧牲第一電極層的移除而形成的水平凹陷空穴中。用於沉積電阻式切換層18a及18b的材料以及製程類似於上文在圖1中所述的位元線最後製程。且類似於上文在圖1中所述的位元線最後製程,接著以適當的永久第一電極材料填充藉由犧牲第一電極層的移除而形成的水平空穴,所述適當的永久第一電極材料包含實質上與上文所論述的適當第二電極材料相同的材料。此外,可使用適用於將實質上等形的膜沉積至水平空穴中的製程(類似於用於圖1中的第二電極材料沉積的製程)來沉積第一電極材料。因此,如上文結合圖1的位元線最先流程所論述,針對電阻式切換層18a及18b以及永久第一電極材料的沉積,相比於PE-ALD,熱ALD製程可為較佳的,以便避免因非均勻電漿
暴露而引起的不良結構效應,諸如,相比於位於子陣列間間隙中較深的水平空穴,較高量的第二電極材料沉積於位於子陣列間間隙的開口附近的水平空穴中。
在一些態樣中,使用圖2的位元線最後製程流程來製造具有相交式字元線陣列架構的3D-RRAM陣列40可比圖1的位元線最先製程有利。舉例而言,在以第二電極材料覆蓋之前,電阻式切換氧化物層18a及18b不暴露於蝕刻及清潔化學品,因此最小化污染以及其他處理問題,諸如,在電阻式切換氧化物層中形成針孔。
如上文所論述,可將安置於由第一電極線16及第二電極線14形成的相交處的RRAM單元中的任一者的傳導路徑程式化為處於相對高電阻的狀態(亦稱為「重設」狀態)。類似地,可將RRAM單元中的任一者的傳導路徑程式化為處於相對低電阻的狀態(亦稱為「設定」狀態)。在一個實施例中,在每單元單位元(single bit-per-cell)記憶體系統中,高電阻狀態以及低電阻狀態可對應於「1」狀態及「0」狀態。
參看圖3,在本文中揭露包括圖1及圖2的RRAM單元的材料堆疊的細節。RRAM單元堆疊50表示在圖1及圖2中沿著截線3截取的RRAM單元的橫截面。單元堆疊包括第一電極16、藉由熱原子層沉積(ALD)而形成的第二電極14以及包括藉由熱原子層沉積(ALD)而形成的金屬氧化物的電阻式切換氧化物層18,其中電阻式切換氧化物層18插置於第一電極16與第二電極
14之間。
一般而言,經由所吸附的前驅物的原子層之間的反應而產生藉由ALD而生長的膜。在熱ALD生長製程中,經由自基板的溫度賦予的熱能所驅動的表面反應來使得膜生長。相比而言,在電漿增強(PE-ALD)生長製程中,經由至少部分由電漿製程驅動的表面反應而發生膜生長。
在一些實施例中,電阻式切換氧化物層18可包含次化學計量金屬氧化物,其可由MOx表示,其中M為金屬,O為氧,且x表示小於化學計量飽和值的值。舉例而言,在電阻式切換氧化物層18包含氧化鉿的實施例中,次化學計量氧化物可為HfOx,其中x為小於飽和化學計量值2的值。
應瞭解,具有次化學計量組成的電阻式切換氧化物層18可用於控制RRAM裝置的切換行為。舉例而言,氧化物的次化學計量組成可在氧化物內引起氧空位,氧空位可在RRAM裝置的切換條件下行動。在一些實施例中,可調整組成以獲得RRAM裝置的特定切換及其他參數,諸如,切換電壓、切換電流以及資料保持。
在一些實施例中,藉由在電阻式切換層18與第一電極以及第二電極中的一者或兩者之間沉積反應性金屬層(諸如,元素過渡金屬層)而達成次化學計量組成。在此等實施例中,反應性金屬層可在後續製程期間或在裝置操作期間與電阻式切換層18混雜以形成次化學計量組成。在一些實施方案中,形成反應性金屬
層的金屬包含形成電阻式切換氧化物層的金屬或其他金屬,包含Ni、Hf、Zr、Cu、Ta、Ti、Si及Al以及其他。在此等實施例中,電阻式切換層18與反應性金屬層接觸,所述反應性金屬層插置於電阻式切換層18與第一電極以及第二電極中的一者或兩者之間。
在一些其他實施例中,藉由控制電阻式切換層18自身的組成、藉由控制諸如沉積溫度以及ALD循環時間的沉積參數以及藉由其他方式來達成次化學計量組成。在此等實施例中,電阻式切換層18與第一電極以及第二電極中的一者或兩者接觸。在一些實施方案中,x可為介於約1.0與約2.0之間的值(亦即,50%至100%的化學計量值)。在一些其他實施方案中,x可為介於約1.5與約2.0之間的值(亦即,75%至100%的化學計量值)。次化學計量值的類似度數可存在於上文列出的其他金屬氧化物系統中。
在其他實施例中,電阻式切換氧化物層18可包含由MzNyOx表示的次化學計量金屬氧化物的合金,其中M為第一金屬,N為第二金屬,O為氧,z及y分別表示第一金屬以及第二金屬的相對量,且x表示小於飽和化學計量值的值。舉例而言,次化學計量氧化物可為HfzAlyOx,其中z及y表示Hf及Al的相對量,且x表示小於化學計量飽和值的值。如上文所論述,氧化物的次化學計量組成可在氧化物內引起氧空位,氧空位可在RRAM裝置的切換條件下行動。在一個實施方案中,x可為介於約75%與100%之間的化學計量值的值。在另一實施方案中,x可為介於約50%與75%之間的化學計量值的值。
在一些實施例中,將HfCl4及H2O用作為前驅物,藉由熱ALD來沉積電阻式切換氧化物層18(例如,包含HfOx)。在一些其他實施例中,將TEMAHf或其任何衍生物用作為Hf的前驅物且使用臭氧及/或H2O,藉由熱ALD來沉積包含HfOx的電阻式切換氧化物層18。
在一些實施例中,電阻式切換氧化物層18摻雜以金屬摻雜劑,例如,Al、Ti及Ni。舉例而言,在切換氧化物層18為HfOx的情況下,可以鋁摻雜(例如,以Al2O3的形式)電阻式切換金屬氧化物層18以形成HfzAlyOx。在一些實施例中,將TMA及H2O用作Al2O3前驅物,藉由熱ALD而沉積包含HfAlOx的電阻式切換氧化物層18。在一些實施例中,Al濃度處於約1原子%至約20原子%的範圍中(亦即,z=0.95且y=0.05)。在一些實施例中,Al濃度處於約1原子%至約10原子%的範圍中(亦即,z=0.90且y=0.10),例如約5%。
如上所述,除鋁之外的金屬摻雜劑是可行的。在一些實施例中,在切換氧化物層18為HfOx的情況下,以鈦(例如,以TiO2的形式)摻雜電阻式切換氧化物層18,此可形成HfzTiyOx。
在一些其他實施例中,以鎳(例如,以NiO2的形式)摻雜電阻式切換氧化物層18的HfOx以形成HfzNiyOx。
應瞭解,如本文中所論述且如下文所述的各曲線圖中所說明,電阻式切換氧化物層18的沉積溫度對控制RRAM裝置的切換條件以及其他裝置參數亦可為重要的。舉例而言,沉積溫度可
與組成(例如,次化學計量的度數以及氫及/或碳含量)相關。在一些實施例中,在範圍為200℃至325℃的溫度下沉積電阻式切換氧化物層18。在另一實施例中,在範圍為200℃至250℃的溫度下沉積電阻式切換氧化物層18。在又一實施例中,在範圍為220℃至230℃的溫度(例如,約225℃)下沉積電阻式切換氧化物層18。
在一個實施例中,包含HfOx的電阻式切換氧化物層18的厚度為約40奈米與約1奈米之間,例如約20奈米。在另一實施例中,包含HfOx的電阻式切換氧化物層18的厚度為約20奈米與約1奈米之間,例如約10奈米。在又一實施例中,包含HfOx的電阻式切換氧化物層18的厚度為約10奈米與約1奈米之間,例如約5奈米。
在一些實施例中,單元堆疊50可更包括氧空位形成層60,其促進在電阻式切換氧化物層18中形成氧空位。在一些實施例中,氧空位形成層60包含電阻式切換氧化物層18的元素金屬(亦即,M或M及N)。舉例而言,在電阻式切換氧化物層18為HfOx的情況下,氧空位形成層60可包含元素Hf。
在一些其他實施例中,氧空位形成層60包含次化學計量金屬氧化物,其包含相同金屬元素(亦即,MOx或MzNyOx)且氧含量的化學計量實質上低於電阻式切換層。在一些實施方案中,x可為介於約25%與約50%之間的化學計量值的值。在一些其他實施方案中,x可為介於約1%與約25%之間的化學計量值的值。舉例而言,電阻式切換層18可具有化學計量HfO1.5,且氧空位形成
層60可具有化學計量HfO0.5。
在一些實施例中,第一電極16以及第二電極14中的一者或兩者可藉由熱原子層沉積(ALD)而形成,且可包含金屬氮化物。在一些實施例中,藉由熱ALD而形成的第二電極14包含使用包括TiCl4及NH3的前驅物的TiN層。
在一些實施例中,藉由熱ALD而形成的第一電極16以及第二電極14中的一者或兩者包含在低於約400℃的溫度下形成的TiN層。在另一實施例中,藉由熱ALD而形成的第二電極14包含在約350℃與約400℃之間的溫度下形成的TiN層。在又一實施例中,藉由熱ALD而形成的第二電極14包含在約300℃與約350℃之間的溫度下形成的TiN層。
在一些實施例中,藉由熱ALD而形成的第一電極16以及第二電極14中的一者或兩者包含厚度為約1奈米至約100奈米的TiN層。在另一實施例中,藉由熱ALD而形成的第二電極14包含厚度為約5奈米至約50奈米的TiN層。在又一實施例中,藉由熱ALD而形成的第二電極14包含具有約5奈米至約30奈米(例如,10奈米)的厚度的TiN層。
圖4表示可改變RRAM單元的狀態的三個存取操作的示意性電流-電壓(I-V)曲線80。形成操作正是參考施加至製造狀態下(as-fabricated)的RRAM單元的第一電脈衝。如本文中所參考的電脈衝可包含適當電壓或電流脈衝。此外,電脈衝在正被施加時可具有電壓及/或電流度數的變化,例如,DC電壓擺動(voltage
sweep)。在圖4中,x軸表示跨越諸如圖3中的RRAM單元堆疊50的RRAM單元堆疊而施加的電壓。y軸表示在給定電壓下流經RRAM單元堆疊的電流。
在圖4中,表示形成操作的I-V曲線包含在電壓軸上範圍為初始電壓VINIT至形成起始電壓VFORM START的預形成高電阻狀態(HRS)I-V部分82,且特徵在於針對電壓的給定改變出現相對慢的電流增大。表示形成操作的I-V曲線更包含在電壓軸上範圍為VFORM START至VFORM END的形成HRS至LRS轉變I-V部分84,且特徵在於針對電壓的給定改變出現相對快的電流增大,在此期間,RRAM單元將其狀態自預形成HRS改變為後形成低電阻狀態(LRS)。表示自VFORM END至VINIT的返回路徑的I-V曲線由第一LRS返回路徑I-V部分86表示。
在一些實施例中,形成電壓VFORM START及VFORM END與氧化物崩潰電壓(BV)相關,氧化物崩潰電壓可與電場成正比。因此,形成電壓可取決於諸如電阻式切換氧化物層的厚度、密度、組成以及總品質以及其他特性的因素。因此,可藉由調整熱ALD的上述沉積參數(諸如,沉積溫度以及ALD循環時間)來控制此等電壓。
表示「重設(RESET)」操作的I-V曲線包含在電壓軸上範圍為初始電壓VINIT至「重設」起始電壓VRESET START的LRS I-V部分88,且特徵在於針對電壓的給定改變出現相對慢的電流減小。表示「重設」操作的I-V曲線更包含在電壓軸上範圍為VRESET START至VRESET END的「重設」LRS至HRS轉變I-V部分90,且特徵在於針對電壓的給定改變出現相對快的電流減小,在此期間,RRAM單元將其狀態自LRS改變為HRS。表示自VRESET END至VINIT的返回路徑的I-V曲線由HRS返回路徑I-V部分92表示。
表示「設定(SET)」操作的I-V曲線包含在電壓軸上範圍為初始電壓VINIT至「設定」起始電壓VSET START的HRS I-V部分94,且特徵在於針對電壓的給定改變出現相對慢的電流增大。此I-V部分比形成I-V曲線的類似I-V部分漏失(leaky)。表示「設定」操作的I-V曲線更包含在電壓軸上範圍為VSET START至VSET END的「設定」HRS至LRS轉變I-V部分96,且特徵在於針對電壓的給定改變出現相對快的電流增大,在此期間,RRAM單元將其狀態自HRS改變為LRS。表示自VSET END至VINIT的返回路徑的I-V曲線由第二LRS返回路徑I-V部分98表示。
在圖5至圖10,根據本發明的一些實施例來論述電阻式切換氧化物層材料以及併有所述材料的RRAM裝置的物理特性及電特性。圖5至圖7中的電阻式切換氧化物層的實施例是在約325℃或325℃以下的溫度下藉由熱ALD而形成。有利的是,根據上文結合圖3所論述的實施例,包含電阻式切換氧化物層的RRAM單元堆疊不包含反應性金屬層。因此,在圖8至圖10的實施例中,RRAM裝置包含與第一電極及第二電極接觸的電阻式切換氧化物層。
圖5繪示根據本發明的實施例的電阻式切換氧化物層的
組成深度輪廓100。特定言之,圖5的左軸表示40奈米的HfO2膜的定量x射線光電子強度,其始於電阻式切換氧化物層的表面且隨著相對於表面的深度而改變,所述x射線光電子強度是以原子%為單位,且在對應於Hf金屬的電子能下量測。分別由連接的實心正方形以及實心菱形表示的第一Hf原子百分比深度輪廓102以及第二Hf原子百分比深度輪廓104來分別表示在300℃及225℃的兩個不同溫度下沉積的化學計量HfO2膜中的Hf的深度輪廓。疊加的輪廓102及104展示,相比於300℃的較高沉積溫度,225℃的沉積溫度導致相對較高的峰值Hf原子百分比。此外,深度輪廓證實例示性HfO2膜在膜的中間深度下(在約25奈米的深度下)具有最高Hf含量。
圖5的右軸表示在各別電子能量下量測的Hf金屬的x射線光電子強度與氧的x射線光電子強度的比,其始於電阻式切換氧化物層的表面且隨著相對於表面的深度而改變。分別由連接的開放正方形以及連接的x符號表示的第一Hf原子比深度輪廓106以及第二Hf原子比深度輪廓108來分別表示在300℃及225℃的兩個不同溫度下沉積的化學計量HfO2膜中的Hf的深度輪廓。疊加的原子比輪廓106及108展示電阻式切換層HfOx具有約1.5與2之間的x值。此外,疊加的原子輪廓展示,相比於300℃的較高沉積溫度,225℃的沉積溫度導致相對較低的氧的原子百分比(亦即,較高的Hf原子百分比),低了約5%。
圖6繪示根據本發明的實施例的電阻式切換氧化物層的
氧化物崩潰電壓(BV)曲線110。y軸表示電阻式切換氧化物層經受硬(不可逆)崩潰的電壓,如上文結合圖4所論述,其在一些實施例中可類似於形成RRAM裝置。x軸表示電阻式切換氧化物的厚度。第一BV曲線112及第二BV曲線114分別對應於在225℃及300℃下沉積的HfO2。疊加的BV曲線112及114說明雖然在225℃及300℃下沉積的兩個HfO2膜如所預期在較高厚度下顯現較高BV,但相比於在300℃下沉積的HfO2膜,在225℃下沉積的HfO2膜,在給定的厚度增大下具有較高的BV增大量。因此,針對10奈米的膜,在225℃下沉積的膜相比於在300℃下沉積的膜具有顯著較高的BV。顯著高於「設定」電壓VSET的形成電壓VFORM可出於許多原因(包含用於供應較大量的電流的較大電晶體)而不是理想的。因此,沉積溫度可對調整VFORM起重要作用。
圖7繪示介電常數(k值)比較條形圖120,其展示分別對應於在200℃、225℃、250℃及300℃下沉積的第一至第四10奈米HfO2電阻式切換氧化物層的k值條形圖122、124、126及128。k值比較條形圖120說明10奈米HfO2膜的k值處於約15與20之間,且不隨著沉積溫度而顯著變化。
圖8及圖9繪示包括安置於包括TiN的第一電極與第二電極之間的HfOx電阻式切換氧化物層的RRAM單元的I-V曲線。
圖8的I-V曲線130對應於具有在225℃下生長的10奈米HfOx的RRAM單元,且圖9的I-V曲線170對應於具有在225℃下生長的5奈米HfOx的RRAM單元。
圖8的I-V曲線130的「設定」部分包含在電壓軸上範圍為約零的VINIT至約0.7伏特的VSET START的「設定」HRS I-V部分132、在電壓軸上範圍為約0.7伏特的VSET START至約0.8伏特的VSET END的「設定」HRS至LRS轉變I-V部分134、以及約0.8伏特的VSET END至約零的VINIT的「設定」返回I-V部分136。
圖8的I-V曲線130的「重設」部分包含在電壓軸上範圍為約零的VINIT至約-1.2伏特的VRESET START的「重設」LRS I-V部分138、在電壓軸上範圍為約-1.2伏特的VRESET START至約-1.5伏特的VRESET END的「重設」LRS至HRS轉變I-V部分140、以及約-1.5伏特的VRESET END至約零的VINIT的「重設」返回I-V部分142。
圖9的I-V曲線170的「設定」部分包含在電壓軸上範圍為約零的VINIT至約0.9伏特的VSET START的「設定」HRS I-V部分172、在電壓軸上範圍為約0.9伏特的VSET START至約1.0伏特的VSET END的「設定」HRS至LRS轉變I-V部分144、以及約1.5伏特的VSET END至約零的VINIT的「設定」返回I-V部分146。
圖9的I-V曲線170的「重設」部分包含在電壓軸上範圍為約零的VINIT至約-0.7伏特的VRESET START的「重設」LRS I-V部分148、在電壓軸上範圍為約-0.7伏特的VRESET START至約-1.2伏特的VRESET END的「重設」LRS至HRS轉變I-V部分150、以及約-1.2伏特的VRESET END至約零的VINIT的「重設」返回I-V部分152。
對應於分別具有在225℃下生長的10奈米HfOx以及在225℃下生長的5奈米HfOx的RRAM單元的圖8及圖9的I-V曲線130及170分別展現在VREAD為0.3伏特下所量測的開/關比(ON/OFF ratio)為25及20。
圖10繪示包括安置於包括TiN的第一電極與第二電極之間的HfzAlyOx電阻式切換氧化物層的RRAM單元的I-V曲線。圖10的I-V曲線180對應於具有在300℃下生長且以約5原子%的Al摻雜的5奈米HfzAlyOx(亦即,z=0.95且y=0.05)的RRAM單元。HfzAlyOx電阻式切換氧化物層具有膜的BV為3.8伏特。
圖10的I-V曲線180的「設定」部分包含在電壓軸上範圍為約零的VINIT至約0.7伏特的VSET START的「設定」HRS I-V部分182、在電壓軸上範圍為約0.7伏特的VSET START至約0.8伏特的VSET END的「設定」HRS至LRS轉變I-V部分154、以及約1.5伏特的VSET END至約零的VINIT的「設定」返回I-V部分156。
圖10的I-V曲線180的「重設」部分包含在電壓軸上範圍為約零的VINIT至約-1.3伏特的VRESET START的「重設」LRS I-V部分158、在電壓軸上範圍為約-1.3伏特的VRESET START至約-1.5伏特的VRESET END的「重設」LRS至HRS轉變I-V部分160、以及約-1.5伏特的VRESET END至約零的VINIT的「重設」返回I-V部分162。
對應於具有5奈米HfzAlyOx的RRAM單元的圖10的I-V曲線180展現在VREAD為0.3伏特下所量測的開/關比為約40。
熟習此項技術者應瞭解,可對上述製程進行各種省略、添加及修改,而不偏離本發明的範疇,且所有此等修改及改變意欲落入如由隨附申請專利範圍界定的本發明的範疇內。
Claims (7)
- 一種電阻式隨機存取記憶體(RRAM)裝置的形成方法,包括:形成第一電極;在約200℃與250℃之間的溫度下,藉由熱原子層沉積法(ALD)而形成包括HfOx的電阻式切換氧化物層,其中x約介於1.5與2之間,且在沉積所述HfOx之後不讓所述切換氧化物層的表面暴露於表面改質電漿處理的情況下來形成所述切換氧化物層;以及藉由熱原子層沉積(ALD)而形成第二電極,其中形成所述第一電極以及形成所述第二電極包含沉積TiN層,且在約400℃或400℃以下的溫度下使用包括TiCl4及NH3的前驅物來沉積所述第二電極的所述TiN層,其中所述電阻式切換層插置於所述第一電極與所述第二電極之間。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體裝置的形成方法,其中形成所述第二電極是在約200℃與300℃之間的溫度下進行。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體裝置的形成方法,其中形成所述電阻式切換氧化物層包括使用包含HfCl4及H2O的前驅物來沉積所述HfOx。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體裝置的形成方法,其中所述第一電極以及所述第二電極與所述電阻式切換氧化物層接觸。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體裝置的形成方法,其中形成所述第二電極的膜層包括在約300℃與350℃之間的溫度下沉積所述TiN層。
- 如申請專利範圍第1項所述的電阻式隨機存取記憶體裝置的形成方法,其中形成所述第一電極包括使用包括TiCl4及NH3的前驅物來沉積所述TiN層。
- 一種電阻式隨機存取記憶體裝置的形成方法,包括:形成第一電極;在約325℃或325℃以下,藉由熱原子層沉積(ALD)而形成包括金屬氧化物的電阻式切換氧化物層;以及藉由熱原子層沉積(ALD)而形成第二電極,其中所述電阻式切換層插置於所述第一電極與所述第二電極之間,且其中所述電阻式隨機存取記憶體裝置為三維電阻式隨機存取記憶體裝置,包括在不同垂直層級處形成的多個所述第一電極,且其中所述第二電極包括垂直延伸的導電桿。
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