TWI600150B

TWI600150B - 記憶體結構及其製造方法

Info

Publication number: TWI600150B
Application number: TW104143213A
Authority: TW
Inventors: 李峰旻; 林昱佑
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2017-09-21
Also published as: TW201724491A

Description

記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種可變電阻式記憶體(Resistive random-access memory，ReRAM)結構及其製作方法。

記憶體元件，例如非揮發性記憶體元件，一般是設計為，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體元件之結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。

可變電阻式記憶體(Resistive random-access memory，RRAM或ReRAM)是非揮發性記憶體的其中一種型態。電阻式記憶體由於其簡單的金屬-絕緣物-金屬(Metal-Insulator-Metal，MIM)的結構和有前途的可擴展性而受到許多注目。根據介電材料的不同種類，從鈣鈦礦(perovskites)到過渡金屬氧化物到硫屬化合物(chalcogenides)，不同形式的可變電阻式記憶體已經被揭露。相關業者無不希望可以研發和製造出具有優異電子特性的電阻式記憶體元件。

本發明係有關於一種記憶體結構及其製造方法，其中記憶體結構具有優異的操作特性。

根據本發明之一方面，提出一種記憶體結構，其包括一下電極、一上絕緣層、一材料層、一共用開口、一介電膜、與一上電極。上絕緣層位在下電極上。材料層位在上絕緣層上。上絕緣層與材料層具有一共用開口以露出下電極的一部分。介電膜位於下電極露出的部分上。介電膜與材料層含有相同的一第一過渡金屬。上電極位於介電膜上並填充共用開口。

根據本發明之另一方面，提出一種記憶體結構，其包括一下電極、一介電膜、及一上電極。介電膜位於下電極上，並具有20埃至50埃的一厚度。介電膜所含有的一第一過渡金屬與下電極所含有的一第二過渡金屬是不相同。上電極位於介電膜上。

根據本發明之又另一方面，提出一種記憶體結構的製造方法，其包括以下步驟。於一下電極上形成一上絕緣層。於上絕緣層上形成含有一第一過渡金屬的一材料層。圖案化材料層與上絕緣層，以形成一露出下電極之一部分的共用開口。藉由一電漿製程形成含有的第一過渡金屬的一介電膜在下電極之露出的部分上方，其中電漿製程是使用材料層用作第一過渡金屬的電漿源。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧阻障層

104‧‧‧下絕緣層

106‧‧‧孔洞

108‧‧‧下電極

110‧‧‧上絕緣層

112、212‧‧‧材料層

114、214‧‧‧共用開口

116、216、316‧‧‧介電膜

116b、316b‧‧‧下介電層

116u、316u‧‧‧上介電層

118、318a‧‧‧上電極

318b‧‧‧導電線路

第1A圖至第1D圖繪示根據一實施例之記憶體結構的製造方法。

第2A圖至第2B圖繪示根據另一實施例之記憶體結構的製造方法。

第3A圖至第3C圖繪示根據又另一實施例之記憶體結構的製造方法。

第4圖及第5圖顯示實施例與比較例之記憶體結構的電性。

此揭露內容之實施例係提出一種電阻式記憶體結構及其製造方法。根據實施例，具有介電膜之電阻式記憶體結構具有優異的操作特性。

須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。

第1A圖至第1D圖繪示根據一實施例之記憶體結構的製造方法。

請參照第1A圖，阻障層102可形成在下絕緣層104之孔洞106的側壁與底表面上。下電極108可形成在阻障層102上並填充孔洞106。可形成上絕緣層110在下絕緣層104、阻障層102與下電極108上。材料層112可形成於上絕緣層110上。

實施例中，材料層112含有第一過渡金屬，下電極108含有第二過渡金屬。第一過渡金屬與第二過渡金屬可為不同，並分別擇自由鉭(Ta)、鉿(Hf)、鎢(W)及鈦(Ti)所構成之群組。上絕緣層110與下絕緣層104可分別包括不具有第一過渡金屬及/或第二過渡金屬的介電材料，例如氧化物、氮化物、或氮氧化物，如氧化矽(SiO、PETEOS等)、氮化矽、氮氧化矽等。

請參照第1B圖，圖案化材料層112與上絕緣層110，以形成從材料層112連通至上絕緣層110的一共用開口114，共用開口114露出下電極108。圖案化的方式可包括微影蝕刻製程。蝕刻可包括乾式蝕刻或濕式蝕刻法等。

請參照第1C圖，進行一電漿製程，以轟擊並電漿化露出的材料層112，轉沉積在共用開口114露出的下電極108上而形成介電膜116。由於介電膜116的材料至少源自材料層112，因此材料層112與介電膜116具有至少一相同的材料，即相同的第一過渡金屬。

於此例中，是在含氧氣氛下進行電漿製程，此氧電漿處理使得形成的介電膜116包括氧化物，如含第一過渡金屬的氧化物。此含氧氣體的電漿製程亦會對露出之含有第二過渡金屬的下電極108作用，而在下電極108的表面產生介電膜116之第二過渡金屬的氧化物部分。據此，形成的介電膜116包括第一過渡金屬與第二過渡金屬的氧化物。

舉例而言，介電膜116包括下介電層116b與位在下介電層116b上的上介電層116u。下介電層116b為下電極108受氧電漿處理而形成之含第二過渡金屬的氧化物。上介電層116u為材料層112受氧電漿處理而轉沉積之含第一過渡金屬的氧化物。下介電層116b的材質可不同於上介電層116u的材質。

一實施例中，下絕緣層104是氧化矽(SiO)。上絕緣層110是由PETEOS形成的氧化矽。阻障層102是TiN。下電極108的材質是W。材料層112是Ti。透過氧電漿處理形成的下介電層116b是氧化鎢(WOx)，上介電層116u是氧化鈦(TiOx)。

然而，本揭露並不限於此。亦可使用能透過氧電漿形成作為(電阻式)記憶體結構之雙層記憶層介電膜116的任何設計。舉例來說，一實施例中，材料層112是由第一過渡金屬構成的導電材料如金屬Ta、Hf、Ti、或W，或含有第一過渡金屬的導電材料如TiN等等。另一實施例中，材料層112是含有第一過渡金屬的氮化或氧化等的介電物質，如氧化鉿(HfO2)、氧化鉭 (Ta2O5)、氧化鈦(TiO2)、氧化鎢(WO3)等。又另一實施例中，材料層112是氧化矽(SiO2)。一實施例中，下電極108是由不同於第一過渡金屬之第二過渡金屬構成的導電材料，如金屬Ta、Hf、Ti、或W。另一實施例中，下電極108是含有第二過渡金屬的導電材料，例如TiN等等。

作為記憶體結構之記憶層的介電膜116可包括氧化鉭(TaOx)、氧化鉿(HfOx)、氧化鎢(WOX)、氧化鈦(TiOx)、或氧化矽(SiOx)等。舉例來說，具有雙層結構(上介電層116u/下介電層116b)的介電膜116可包括TaOx/WOx、HfOx/WOx、TiOx/WOx、WOx/WOy、SiOx/WOx、TiOx/TaOx、HfOx/TaOx等設計。

電漿氣氛可根據實際需求，進一步包括其他氣體，例如惰性氣體，其在電漿化後只有轟擊而沒有氧化作用，不會沉積形成介電膜116之一部分。惰性氣體可例如包括氦、氖、氬、氪、氙及/或氮氣等。

電漿製程的功率可為200W~800W，一實施例中例如約600W。氧氣流速可為100sccm~500sccm，一實施例中例如約400sccm。偏壓(bias)可為100 volt~200 volt，一實施例中例如約100 volt。時間可為10s~300s，一實施例中例如約60s。然而，本揭露並不限於此。亦可根據實際的製程或機台設計使用其它適當的參數。

實施例中，利用電漿製程形成之雙層介電膜116的厚度是有上限值約50埃，且厚度範圍(下介電層116b與上介電層 116u的總厚度)是20埃至50埃，例如30埃。

根據實施例，利用電漿製程形成之雙層介電膜116的性質(例如適當的厚度及/或材料緻密程度及/或電漿製程參數可能造成的孔隙/電洞密度)是有助於提升記憶體結構的操作性能，例如適當權衡的起始操作電壓(forming voltage)與崩潰電壓(breakdown voltage)；或形成週期(forming cycle)高等。

舉例來說，當記憶層厚度小於20埃時，雖然有益於得到低的起始操作電壓，但也會同時造成不期望之低的崩潰電壓。反之，當記憶層厚度大於50埃時，雖然有益於得到高的崩潰電壓，但也會同時造成不期望之高的起始操作電壓，並降低形成週期。換言之，不當的厚度範圍會無法得到良好權衡的電性。同理也適用於討論製程參數範圍對記憶體結構性能所造成的影響。

請參照第1D圖，上電極118形成在介電膜116上並填充共用開口114。上電極118也可延伸至材料層112上，並被圖案化成導電線路(routing)。上電極118可包括金、鋁、銅、氮化鈦(TiN)等導電性質佳的材質。

第2A圖至第2B圖繪示根據另一實施例之記憶體結構的製造方法，其與參照第1A圖至第1D圖所示實施例之間的差異在於形成的介電膜是單一層薄膜。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明不再贅述。

請參照第2A圖，於此例中，材料層212是不同於上絕緣層110的氧化介電材料，如含有第一過渡金屬的介電氧化物，且電漿製程是在僅含有惰性氣體的環境下進行，因此形成之作為記憶層的介電膜216是氧化物材料層212受惰性電漿處理而轉沉積之含第一過渡金屬的單一層氧化物。

一實施例中，下絕緣層104是氧化矽(SiO)。上絕緣層110是由PETEOS形成的氧化矽。阻障層102是TiN。下電極108的材質是W。材料層212是氧化鉿(HfO2)。透過惰性電漿處理形成的介電膜216是單一層氧化鉿(HfOx)薄膜。

然而，本揭露並不限於此。亦可使用能透過惰性電漿製程形成作為(電阻式)記憶體結構之單一記憶層介電膜216的任何設計。舉例來說，一實施例中，材料層212包括含有第一過渡金屬的介電氧化物質，如HfO2、Ta2O5、TiO2、WO3等。形成的介電膜216可包括TaOx、HfOx、WOx、TiOx等。

實施例中，利用電漿製程形成之單一層介電膜216的厚度是有上限值約50埃，且厚度範圍在20埃至50埃，例如30埃。

根據實施例，利用電漿製程形成之單一層介電膜216的性質有助於提升記憶體結構的操作性能，例如適當權衡的起始操作電壓與崩潰電壓；或形成週期(forming cycle)高等。

請參照第2B圖，形成上電極118於介電膜216上並填充貫穿上絕緣層110與材料層212的共用開口214。

第3A圖至第3C圖繪示根據又另一實施例之記憶體結構的製造方法，其與參照第1A圖至第1D圖所示實施例之間的差異在於雙層介電膜中的上介電層是從下絕緣層轉沉積而形成。

請參照第3A圖，阻障層102可形成在下絕緣層104之孔洞106的側壁與底表面上。下電極108可形成在阻障層102上並填充孔洞106。

請參照第3B圖，進行氧電漿製程，以形成介電膜316。介電膜316包括下介電層316b與上介電層316u。下介電層316b為下電極108之表面受氧電漿處理而形成之含第二過渡金屬的氧化物。上介電層316u為下絕緣層104受電漿處理而轉沉積的氧化物。

一實施例中，下電極108是金屬鎢，所形成的下介電層316b是WOx；下絕緣層104是SiO，所形成的上介電層316u是SiOx。

實施例中，利用電漿製程形成之雙層介電膜316的厚度(下介電層316b與上介電層316u的總厚度)是20埃至50埃，且性質有助於提升記憶體結構的操作性能。

請參照第3C圖，可在介電膜316上形成上電極318a。可在上電極318a上形成導電線路(routing)318b。上電極318a與導電線路318b可分別包括金、鋁、銅、氮化鈦(TiN)等導電性質佳的物質。

第4圖及第5圖顯示實施例與比較例之記憶體結構的電性。比較例中，下介電層是藉由快速熱氧化製程(500℃，60秒)從W下電極的表面形成的厚WOx；且並未形成材料層，氧電漿是直接作用在露出的PETEOS上絕緣層與WOx下介電層，而形成SiOx上介電層。實施例雙層介電膜的WOx下介電層與SiOx上介電層皆為例用氧電漿製程(120 Bias，30mt，600W，60秒)形成的氧化薄膜。比起比較例的記憶體結構，實施例之記憶體結構具有更高的起始電阻(initial resistance；Rini)。

實施例之下絕緣層、阻障層、下電極、上絕緣層、材料層、上電極、導電線路可利用化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(Atomic Layer Deposition，ALD)、濺鍍製程、或其他適合之製程形成。

根據以上揭露內容，利用電漿製程形成的氧化物介電膜至少含有與材料層相同的第一過渡金屬，或也可進一步含有與下電極相同的第二過渡金屬。利用電漿製程形成之介電膜的總厚度介於20埃至50埃，且性質有助於提升記憶體結構的操作性能。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

112‧‧‧材料層

114‧‧‧共用開口

116‧‧‧介電膜

116b‧‧‧下介電層

116u‧‧‧上介電層

118‧‧‧上電極

Claims

一種記憶體結構，包括：一下電極；一上絕緣層，位在該下電極上；一材料層，位在該上絕緣層上，其中該上絕緣層與該材料層具有一共用開口以露出該下電極的一部分；一介電膜，位於該下電極露出的該部分上，其中該介電膜與該材料層含有相同的一第一過渡金屬；及一上電極，位於該介電膜上並填充該共用開口。
如申請專利範圍第1項所述之記憶體結構，其中該下電極含有不同於該第一過渡金屬的一第二過渡金屬，該介電膜包括該第一過渡金屬與該第二過渡金屬的氧化物。
如申請專利範圍第1項所述之記憶體結構，其中該介電膜包括：一下介電層，與該下電極含有相同的一第二過渡金屬，該第二過渡金屬不同於該第一過渡金屬；及一上介電層，含有該第一過渡金屬，並位在該下介電層上。
如申請專利範圍第3項所述之記憶體結構，其中該上介電層是由該第一過渡金屬的氧化物構成，該下介電層是由該第二過渡金屬的氧化物構成，該下介電層的材質是不同於該上介電層的材質。
如申請專利範圍第1項其中之一所述之記憶體結構，其中是由該第一過渡金屬構成該材料層。
如申請專利範圍第1項其中之一所述之記憶體結構，其中是由該第一過渡金屬的氧化物構成該材料層。
如申請專利範圍第1項其中之一所述之記憶體結構，其中該介電膜的一厚度是20埃至50埃。
如申請專利範圍第1項其中之一所述之記憶體結構，其中該材料層是一導電材料，或是不同於該上絕緣層的一介電材料。
一種記憶體結構，包括：一下電極；一介電膜，位於該下電極上，其中該介電膜包括一上介電層與一下介電層，且該上介電層所含有的一第一過渡金屬與該下電極所含有的一第二過渡金屬是不相同；及一上電極，位於該介電膜上。
一種記憶體結構的製造方法，包括：於一下電極上形成一上絕緣層；於該上絕緣層上形成含有一第一過渡金屬的一材料層；圖案化該材料層與該上絕緣層，以形成露出該下電極之一部分的一共用開口；及藉由一電漿製程形成含有的該第一過渡金屬的一介電膜在該下電極露出的該部分上方，其中該電漿製程是使用該材料層用作該第一過渡金屬的電漿源。