TWI487063B - 形成積體電路結構的方法 - Google Patents

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Description

形成積體電路結構的方法
本發明係有關於一種積體電路結構，且特別是有關於一種形成缺陷減少的Ⅲ-Ⅴ族半導體材料。
金氧半電晶體的速度與金氧半電晶體的驅動電流緊密相關，驅動電流更進一步的與電荷遷移率有關。舉例而言，當通道區的電子遷移率較高時，NMOS電晶體具有高驅動電流，當通道區的電洞遷移率較高時，PMOS電晶體具有高驅動電流。因此，第Ⅲ族及第Ⅴ族元素的化合物半導體材料(之後稱為Ⅲ-Ⅴ族化合物半導體材料)因具有高電子遷移率，可為形成NMOS裝置的優良材料。
目前的問題在於在製程中難以製造Ⅲ-Ⅴ族化合物半導體薄層，現在沒有形成塊材的可行方法。因此，Ⅲ-Ⅴ族化合物半導體通常在基板如矽或碳化矽基板上以磊晶成長成膜。然而，現在沒有與Ⅲ-Ⅴ族化合物半導體的晶格常數與熱膨脹係數相符的基板材料。舉例來說，矽的晶格常數約為5.43，而經常使用的Ⅲ-Ⅴ族化合物半導體砷化鎵的晶格常數大約為5.65，而砷化銦、銻化銦的晶格常數依序為6.06、6.48。因此，在非Ⅲ-Ⅴ族基板成長的Ⅲ-Ⅴ族化合物半導體具有高缺陷密度。為了降低形成Ⅲ-Ⅴ族化合物半導體的缺陷密度，一種已知方法係在淺溝槽隔離區中形成凹槽，而後在凹槽中成長Ⅲ-Ⅴ族化合物半導體。雖然相較於在空白矽晶圓(blanket silicon wafer)上成長的Ⅲ-Ⅴ族化合物半導體，以此方法所形成的Ⅲ-Ⅴ族化合物半導體一般而言缺陷密度較低，但其依然具有高缺陷密度。
根據本發明一實施例，形成積體電路的方法，包括：提供具有矽基板的晶圓；在矽基版中形成數個淺溝槽隔離區(STI)；以及移除在淺溝槽隔離區之側壁間之矽基板的上面部分，以形成凹槽。在矽基板中各凹槽的長邊朝相同方向延伸。而後Ⅲ-Ⅴ族化合物半導體材料在凹槽中磊晶成長。
本發明也揭露其他實施例。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下敘述實施例的製造與使用。然而，應注意實施例提供許多可被廣泛的應用的發明概念。所述特定實施例僅為說明實施例的特定使用方式，但本發明並不以此為限。
本發明提供形成包括Ⅲ-Ⅴ族元素的化合物半導體材料(之後稱為Ⅲ-Ⅴ族化合物半導體)的新穎方法。在本發明中說明製造實施例的中間階段。而後討論實施例的各種變化。在不同圖式與實施例中，類似的元件將以類似的元件符號表示。
第1圖顯示晶圓10的上視圖，其包括矽基板20(未顯示在第1圖中，請參照第2B、2C圖)。所繪結構也代表晶圓10中晶片的結構。在一實施例中，矽基板20的表面方向是(001)，但也可使用其他表面方向。在矽基板20中形成淺溝槽隔離區22以定義元件區。凹蝕淺溝槽隔離區22所定義的部分而形成數個凹槽24(第1、2B、2C圖)。各凹槽24可具有長邊(將該邊表示為長度L)與短邊(將該邊表示為寬度W)。寬度W不大於或小於長度L。寬度W可為奈米級，例如可為小於約50奈米，更或可小於約20奈米。另一方面，長度L可大於約50奈米，但長度L也可與寬度W相近或相等。在一實施例中，在晶圓10(或晶圓)(且其上具有MOS裝置)中的凹槽24之長邊，幾乎全部，例如為大於90%，往相同方向延伸。在第1圖所示實施例中，基本上凹槽24的所有長邊往<110>方向延伸，以及往與<110>方向相反的<-1-10>方向延伸。應注意雖然凹槽24的長度L都往相同方向延伸，它們彼此的長度可以相等或不同。雖然凹槽24的寬度W也都往相同方向延伸，它們彼此的長度也可以相等或不同。
第2A圖顯示包括一個凹槽24的部分晶圓10的上視圖。凹槽24的短邊沿著<1-10>方向延伸，以及往與<1-10>方向相反的<-110>方向延伸。凹槽24的長邊沿著<110>方向以及<-1-10>方向延伸。而後，在凹槽24中矽上進行異質磊晶(磊晶成長)以成長Ⅲ-Ⅴ族化合物半導體材料。在以下討論中，Ⅲ-Ⅴ族化合物半導體材料以砷化鎵為例，以解釋本實施例的概念，但也可形成其他Ⅲ-Ⅴ族化合物半導體材料。
在磊晶的初期形成超臨界核(supercritical nuclei)如島(island)26(凹槽24中的方形)。此階段稱為成核階段(nucleation stage)。由於在不同表面方向的不同能量在島26上形成晶面(facet)，因此造成島26具有如角角錐狀的四個晶面。角錐狀的四個晶面具有表面方向(1-11)B、(-111)B、(-1-11)A、及(111)A。晶面(1-11)B以及(-111)B面向長邊，而晶面(-1-11)A及(111)面向短邊。將在之後敘述字母A及B的意義。
第2B圖說明第2A圖結構的剖面圖，其係延著第2A圖中的線2B-2B而得之剖面結構。晶面(1-11)B及(-111)B因此依序為朝向紙面內的晶面及朝向紙面外的晶面，而晶面(-1-11)A及(111)A則依序為朝向左上的晶面及朝向右上的晶面。
第2C圖說明第2A圖結構的剖面圖，其係延著第2A圖中的線2C-2C而得之剖面結構。各晶面標示於第2C圖上，且可於第2A圖中找到。
因為凹槽24的寬度W為奈米級，如第2C圖所示，凹槽24的短邊可只容納一些，例如為少於4，更或少於2個奈米島26，但也可容納更多奈米島。在磊晶成長之初，奈米島26彼此分開。經過一段時間，奈米島26成長而最終彼此合併且與淺溝槽隔離區22的側壁接觸。然而，在奈米島26成長的過程中，奈米島26維持角錐狀，直到結合及/或與淺溝槽隔離區22的側壁接觸後主要為垂直成長。第3圖顯示所形成的砷化鎵層28。
在晶面中字母A及B的意義(第2A-2C圖)由第4、5圖解釋如下，第4、5圖說明成長的砷化鎵之晶格結構。在第4圖中的晶格結構係與第2B圖以相同的角度觀察(請注意第4圖的標示方向)。可發現不同於矽，砷化鎵因具有兩種不同原子砷及鎵而被極化。各個鎵原子與四個砷原子形成四個鍵，各個砷原子與四個鎵原子形成四個鍵。線40及40’顯示在磊晶成長中可能形成的晶面，其中晶面依序延伸進入紙面及通過線40及40’。晶面可由左下朝右上成長。在晶面40中，各鎵原子(如鎵原子42)具有一個朝上的鍵(亦即朝離開奈米島的方向)稱為向上的鍵(up-bond)，並具有三個朝下的鍵(亦即朝離開奈米島的方向)之後稱為向下的鍵(down-bond)。各砷原子(如砷原子46)在晶面40’具有三個向上的鍵48及一個向下的鍵44。請注意因為第4圖僅為一個剖面，因此只可看到兩個向上的鍵48。在本說明書敘述中，各鎵原子具有一個向上的鍵(以及三個向下的鍵)，以及各砷原子具有三個向上的鍵(以及一個向下的鍵)的晶面以字母A表示。因此回到第2A圖，晶面(-1-11)A及(111)A之後加上字母A，之後稱為A晶面。
第5圖所示晶格結構與第2C圖的視角相同(請注意第5圖所標示的方向)。線50及50’在磊晶成長時可能形成的晶面，其中晶面依序延伸進入紙面及通過線50及50’。晶面可由左下朝右上成長。在晶面50’中，各砷原子(如砷原子52)具有一個向上的鍵以及三個向下的鍵。各鎵原子(如鎵原子56)在晶面50具有三個向上的鍵58及一個向下的鍵54。(因為第5圖僅為一個剖面，因此只可看到兩個向上的鍵58)。各砷原子具有一個向上的鍵(以及三個向下的鍵)，以及各鎵原子具有三個向上的鍵(以及一個向下的鍵)的晶面以字母B表示。因此，回到第2A圖，晶面(1-11)B及(-111)B之後加上字母B，之後稱為B晶面。
回到第2A圖，A晶面與B晶面可都具有缺陷，如堆疊缺陷(stacking defects)及雙晶(twins)缺陷。A晶面與B晶面的缺陷密度可不同。不論A晶面或是B晶面何者具有較大的缺陷密度，都是受到奈米島26的成長條件所影響。較佳為具有較多缺陷的晶面面對凹槽24的長邊，使得這些晶面可以快速成長而與淺溝槽隔離區22的側壁結合，而使得這些高缺陷密度的晶面可以終止。在晶面與淺溝槽隔離區22的側壁結合後，其成長主要為垂直成長。具有較少缺陷的晶面可面對短邊。藉由控制晶面方向，可成長高品質的砷化鎵層。
如第2A圖所示在一實施例中，凹槽24的長邊係沿著<110>方向，而其短邊係沿著<1-10>方向。據此，A晶面的缺陷密度小於B晶面。上述可藉由如在成核階段採取相對高基板溫度及/或相對低Ⅴ-對-Ⅲ流量比率(Ⅴ-to-Ⅲ flow ratio)而達成。Ⅴ-對-Ⅲ流量比率係在製程氣體中第Ⅴ族元素原子數目與第Ⅲ族元素原子數目的比率。在一實施例中砷化鎵的成長，Ⅴ-對-Ⅲ流量比率為在含砷製程氣體中砷原子的流量比率比上在含鎵製程氣體中鎵原子的流量比率，因此也稱為砷-對-鎵流量比率。在一實施例中，Ⅴ-對-Ⅲ比率可約小於50，更或可約小於30。基板溫度可約高於400℃，可介於約400℃至600℃之間，或可高於500℃，例如可介於約500℃至約600℃之間。上述製程條件使砷鍵品質提升，因此A晶面的缺陷密度較B晶面少。雖然在此實施例中B晶面具有較大的缺陷密度，但B晶面會迅速的結合淺溝槽隔離區22的側壁，而使高缺陷密度的晶面停止。砷化鎵的整體品質因而提升。
上述Ⅴ-對-Ⅲ流量比率及基板溫度係於成核階段使用，亦即在當奈米島26還是角錐狀時使用。在成核階段之後，可在Ⅴ-對-Ⅲ流量比率與成核階段相同或相異的Ⅴ-對-Ⅲ流量比率下繼續形成砷化鎵層28。同樣的，可在基板溫度與成核階段相同或相異的基板溫度下繼續形成砷化鎵層28。
在形成砷化鎵層28後(第3圖)，如第6圖所示形成MOS裝置30。MOS裝置30的通道長度方向可在凹槽24(因此亦為砷化鎵層28)的長邊方向。亦即閘極電極31可沿著砷化鎵層28的短邊方向延伸。據此，晶圓10中大抵所有形成在磊晶砷化鎵層28上的MOS裝置30之閘極電極31朝相同方向延伸，且可與砷化鎵層28的短邊平行。若在晶圓10中有其他的MOS裝置形成於矽上而非在Ⅲ-Ⅴ族化合物半導體層上，那些MOS裝置的閘極電極可沿任何方向延伸，例如可朝著與閘極電極31垂直或平行的方向延伸。再者，若有不具MOS裝置的砷化鎵層如虛設砷化鎵層，這些砷化鎵層的長邊方向也可以向任何方向延伸。
第7圖顯示另一實施例的上視圖。此上視圖的實施例類似於第2A圖所示的實施例，但其凹槽24的短邊沿著<110>/<-1-10>方向延伸，且凹槽24的長邊沿著<1-10>/<-110>方向延伸。大抵上所有在晶圓10(或在相同晶圓中)各凹槽24的長邊沿著相同方向延伸。
參照第8圖顯示凹槽24的一部分。進行異質磊晶以在凹槽24及矽上成長砷化鎵，而形成角錐狀奈米島26(在凹槽24中的方形)(請參照第8B、8C圖)。角錐狀的四個晶面具有表面方向(1-11)B、(-111)B、(-1-11)A、及(111)A。晶面(1-11)B及(-111)B面向凹槽24的長邊，而晶面(-1-11)A及(111)A面向凹槽24的短邊。
第8B圖顯示第8A圖所示結構的剖面圖，其係延著第8A圖中的線‧8B-8B而得之剖面結構。晶面(-1-11)A及(111)A(第8B圖未顯示)因此依序為朝向紙面內的晶面及朝向紙面外的晶面，而晶面(1-11)B及(-111)B則依序為朝向左上的晶面及朝向右上的晶面。(1-11)B及(-111)B晶面以虛線表示，且(1-11)B及(111)B晶面所在平面延伸垂直紙面且穿過虛線。
第8C圖顯示第8A圖所示結構的剖面圖，其係延著第8A圖中的線8C-8C的垂直平面而得之剖面結構。各晶面標示於第8C圖上，且可於第8A圖中找到。
基板20及凹槽24具有如第7-8C圖所示的方向，B晶面的缺陷密度小於A晶面。可藉由例如採用相對低基板溫度及/或相對高Ⅴ-對-Ⅲ流量比率。在一實施例中，Ⅴ-對-Ⅲ流量比率可約大於30，更或可約大於100。基板溫度可低於約400℃，可介於約200℃至400℃之間，或可介於300℃至400℃之間，更或可低於300℃。在上述製程條件下，A晶面具有較高的缺陷密度。雖然在此情況下，A晶面具有較高的缺陷密度，但A晶面會迅速的與淺溝槽隔離區22的側壁結合，而使高缺陷密度晶面停止。所成長的砷化鎵層的品質因而提升。
在成核階段後，砷化鎵層持續形成。如第9圖所示在砷化鎵層形成後，形成MOS裝置30。MOS裝置30的通道長度方向也可在凹陷24的長邊方向，且在磊晶砷化鎵層上所形成的大抵所有MOS裝置30(在相同晶圓中)之閘極電極31可朝相同方向延伸，且可與凹槽24的短邊平行。
上述實施例具有許多優點。藉由將在相同晶片/晶圓上的凹槽之長邊排列成相同方向，以及根據長邊方向調整在凹槽中磊晶成長砷化鎵的製程條件，使得所產生的砷化鎵的缺陷可抑制，而可成長高品質的砷化鎵層。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．晶圓
20．．．基板
22．．．淺溝槽隔離區
24．．．凹槽
L．．．長度
W．．．寬度
26．．．島
28．．．砷化鎵層
40、40’、50、50’．．．線
42、56．．．鎵原子
46、52．．．砷原子
44、48、54、56、58．．．鍵
A．．．晶面
B．．．晶面
30．．．MOS裝置
31．．．閘極電極
第1、2A~2C、3及第6圖為根據本發明一實施例製造砷化鎵層及MOS電晶體之中間步驟的上視圖及剖面圖。
第7、8A~8C及第9圖為根據本發明另一實施例製造砷化鎵層及MOS電晶體之中間步驟的上視圖及剖面圖。
10．．．晶圓
20．．．基板
22．．．淺溝槽隔離區
24．．．凹槽
26．．．島

Claims (10)

  1. 一種形成積體電路結構的方法，包括：提供一矽基板；在該矽基板中形成數個淺溝槽隔離區；移除該矽基板中位於該些淺溝槽隔離區之相對側壁間的上部分以形成數個凹槽，其中在該矽基板中所有該些凹槽的大抵所有長邊以一相同方向延伸；以及在該些凹槽中磊晶成長一Ⅲ-V族化合物半導體材料，其中該些凹槽的該些長邊的長度不同。
  2. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該矽基板具有(001)表面方向，且其中該相同方向為<110>方向或<-1-10>方向。
  3. 如申請專利範圍第2項所述之形成積體電路結構的方法，其中在磊晶成長該Ⅲ-V族化合物半導體材料時，製程氣體的一V-對-Ⅲ族比率小於約30。
  4. 如申請專利範圍第2項所述之形成積體電路結構的方法，其中在磊晶成長該Ⅲ-V族化合物半導體材料時，該矽基板的一溫度高於約400℃。
  5. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該矽基板具有(001)表面方向，且其中該相同方向為<1-10>方向或<-110>方向。
  6. 如申請專利範圍第5項所述之形成積體電路結構的方法，其中在磊晶成長該Ⅲ-V族化合物半導體材料時，製程氣體的一V-對-Ⅲ族比率大於約100。
  7. 如申請專利範圍第5項所述之形成積體電路結構的方法，其中在磊晶成長該Ⅲ-V族化合物半導體材料時，該基板的溫度小於約400℃。
  8. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該Ⅲ-V族化合物半導體材料為砷化鎵。
  9. 一種形成積體電路結構的方法，包括：提供一晶圓包括一矽基板，其中該矽基板具有(001)表面方向；在該矽基板中形成數個淺溝槽隔離區；移除該矽基板中位於該些淺溝槽隔離區之相對側壁間的上部分以形成數個凹槽，其中在該矽基板中所有該些凹槽的大抵所有長邊以該矽基板的<110>方向延伸；以及在該些凹槽中磊晶成長數個砷化鎵層，其中在磊晶成長該些砷化鎵層的步驟時，一砷-對-鎵流量比率小於約50，且該矽基板的溫度高於約400℃，其中該些凹槽的該些長邊的長度不同。
  10. 如申請專利範圍第9項所述之形成積體電路結構的方法，更包括在該些砷化鎵的表面形成數個MOS裝置，其中在該晶圓中及在該些砷化鎵層表面的大抵所有該些MOS裝置的數個閘極電極以<1-10>方向延伸。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601328B2 (en) 2009-10-08 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Growing a III-V layer on silicon using aligned nano-scale patterns
CN102243994B (zh) * 2011-07-22 2013-02-06 中国科学院半导体研究所 倒v型二氧化硅沟槽结构生长硅基砷化镓材料的方法
CN102263015B (zh) * 2011-07-22 2012-11-14 中国科学院半导体研究所 应用于nMOS的硅基砷化镓材料结构的制备方法
CN102244007B (zh) * 2011-07-22 2012-12-12 中国科学院半导体研究所 运用v形沟槽的硅基砷化镓材料的制备
US9312344B2 (en) * 2013-03-13 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor materials in STI trenches
EP2804203A1 (en) 2013-05-17 2014-11-19 Imec III-V device and method for manufacturing thereof
GB201321949D0 (en) 2013-12-12 2014-01-29 Ibm Semiconductor nanowire fabrication
WO2015099688A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof
US10032911B2 (en) 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
US9773889B2 (en) * 2014-07-18 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Method of semiconductor arrangement formation
EP3125273A1 (en) 2015-07-31 2017-02-01 IMEC vzw Strained group iv channels
US9620360B1 (en) 2015-11-27 2017-04-11 International Business Machines Corporation Fabrication of semiconductor junctions
US10249492B2 (en) 2016-05-27 2019-04-02 International Business Machines Corporation Fabrication of compound semiconductor structures
US9735010B1 (en) 2016-05-27 2017-08-15 International Business Machines Corporation Fabrication of semiconductor fin structures
US20190378952A1 (en) * 2018-06-08 2019-12-12 Alliance For Sustainable Energy, Llc Enabling low-cost iii-v/si integration through nucleation of gap on v-grooved si substrates
CN110534409B (zh) * 2019-08-02 2022-07-29 中国科学院微电子研究所 一种硅衬底上外延GaAs的方法及制得的半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020066403A1 (en) * 1997-03-13 2002-06-06 Nec Corporation Method for manufacturing group III-V compound semiconductors
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20080001169A1 (en) * 2006-03-24 2008-01-03 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US20080099785A1 (en) * 2006-09-07 2008-05-01 Amberwave Systems Coporation Defect Reduction Using Aspect Ratio Trapping
US20080111162A1 (en) * 2006-11-14 2008-05-15 International Business Machines Corporation Structure and method for dual surface orientations for cmos transistors

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267723A (ja) 1988-09-01 1990-03-07 Seiko Epson Corp 化合物半導体薄膜の製造方法
JPH0517278A (ja) 1991-07-05 1993-01-26 Asahi Glass Co Ltd 化合物半導体結晶の製造方法及び製造装置
US6437381B1 (en) 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP2003037061A (ja) 2001-07-24 2003-02-07 Sharp Corp 半導体薄膜およびその形成方法並びに半導体装置
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
JP3879604B2 (ja) 2002-07-02 2007-02-14 松下電器産業株式会社 半導体多層基板および半導体多層膜の製造方法
CN101268547B (zh) 2005-07-26 2014-07-09 琥珀波***公司 包含交替有源区材料的结构及其形成方法
US7803690B2 (en) * 2006-06-23 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy silicon on insulator (ESOI)
US7799592B2 (en) 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
CN101420001B (zh) * 2007-10-22 2012-02-22 泰谷光电科技股份有限公司 自我接合磊晶的方法
US7645624B2 (en) * 2007-10-31 2010-01-12 Tekcore Co., Ltd. Method for self bonding epitaxy
US9601328B2 (en) 2009-10-08 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Growing a III-V layer on silicon using aligned nano-scale patterns

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020066403A1 (en) * 1997-03-13 2002-06-06 Nec Corporation Method for manufacturing group III-V compound semiconductors
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20080001169A1 (en) * 2006-03-24 2008-01-03 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US20080099785A1 (en) * 2006-09-07 2008-05-01 Amberwave Systems Coporation Defect Reduction Using Aspect Ratio Trapping
US20080111162A1 (en) * 2006-11-14 2008-05-15 International Business Machines Corporation Structure and method for dual surface orientations for cmos transistors

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