TWI485833B - 靜電放電保護電路及半導體裝置 - Google Patents

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Description

靜電放電保護電路及半導體裝置
本發明係關於用以保護內部電路免於靜電放電之靜電放電(ESD,electrostatic discharge)保護電路。
近年來，各式各樣的領域需要半導體裝置之可靠度的改良。例如，因故障而影響人命之產品，如裝設於車輛上的汽車導航系統及醫療用之液晶螢幕中的驅動電路所使用之半導體裝置，特別需要高可靠度。為了在這些產品中實現高可靠度，必須增加對於從外部而來之過電壓(或ESD)的抵抗性。具體而言，需要具有高ESD抵抗性之半導體裝置。
用以增進大型積體電路(LSI,large scale integrated circuit)中之ESD抵抗性的習知技術包含配置於LSI晶片之周邊的保護電路(即，ESD保護電路)。ESD保護電路藉由變更從外界輸入之ESD的電流路徑而使LSI之內部元件(或內部電路)免受損壞。
圖1顯示設有ESD保護電路及電源保護電路之LSI(或半導體裝置)的等效電路之例。參考圖1，LSI包含：一輸入/輸出接點101，用以輸入/輸出一外部信號；一VDD內接線102，連接至較高的電源VDD；一VSS內接線103，連接至較低的電源VSS；一ESD保護電路110；一電源保護電路120；及一內部電路130。
ESD保護電路110設有一連接至輸入/輸出接點101的PNP雙載子電晶體121，及一寄生二極體122。PNP雙載子電晶體121具有連接至輸入/輸出接點101之射極(E)、連接至VDD內接線102(即較高之電源VDD)之基極(B)、及連接至VSS內接線103(即較低之電源VSS)之集極(C)。寄生二極體122亦具有連接至輸入/輸出接點101之陽極(A)，及連接至VDD內接線102(即較高之電源VDD)之陰極(K)。
電源保護電路120具有二極體，該二極體具有連接至較低之電源VSS的陽極(A)，及連接至較高之電源VDD的陰極(K)。當 ESD電壓施加於VDD內接線102與VSS內接線103之間時，ESD電流流入電源保護電路120以保護內部電路130。
依據習知技術之ESD保護電路揭露於日本公開專利公報第JP-A-Heisei 10-223846號(相關技術1)、JP-P2001-223277A號(相關技術2)、及JP-P2000-269440A號(相關技術3)。
將參考圖2及3來說明習知技術中之ESD保護電路110。圖2為顯示依據習知技術之ESD保護電路之佈局例子的平面圖，而圖3為顯示沿著圖2之線A-A’之半導體裝置之橫剖面結構的橫剖面圖。應注意在圖2省略VDD內接線102、欲被連接至輸入/輸出接點101之內接線、及VSS內接線103。
習知技術中之ESD保護電路110包含：在Z軸方向上形成於P型基板111之表面區域中的N型井112，以及在N型井112中形成的元件絕緣區域113、P+-擴散層114A及114B、及N+-擴散層115。N+-擴散層115藉由接觸窗116而連接至VDD內接線102，P+-擴散層114A藉由接觸窗117而連接至輸入/輸出接點101，P+-擴散層114B藉由接觸窗118而連接至VSS內接線103。可舉場氧化物薄膜作為元件絕緣區域113之例子，且元件絕緣區域113係設置於介於P+-擴散層114A及114B與N+-擴散層115之間的位置中。元件絕緣區域113藉由矽局部氧化(LOCOS,local oxidation of silicon)或淺溝槽絕緣(STI,shallow trench isolation)而形成。
藉由使用上述結構，利用P+-擴散層114A作為射極(E)、P+-擴散層114B作為集極(C)、及N+-擴散層115作為基極(B)來形成PNP雙載子電晶體121。P+-擴散層114A及N型井112亦構成寄生二極體122。
在這裡，假如具有高於較高之電源VDD之電位的正靜電，由於ESD而被施加於輸入/輸出接點101，PNP雙載子電晶體121之驟回(snap-back)動作允許過電流(即ESD電流)從連接至輸入/輸出接點101之P+-擴散層114A流向連接至VSS內接線103之P+-擴散層114B。該過電流流經PNP雙載子電晶體121以保護內部電路130。相對地，假如具有低於較低之電源VSS之電位的負靜電被施 加於輸入/輸出接點101，寄生二極體122對於PNP雙載子電晶體121之崩潰(breakdown)動作允許過電流(即ESD電流)從連接至VDD內接線102之N+-擴散層115流向連接至輸入/輸出接點101之P+-擴散層114A。因此，內部電路130受到保護而免於ESD電流。
圖4為顯示當負靜電施加於輸入/輸出接點101時，流進P+-擴散層114A之ESD電流之電流密度的概念圖。當負靜電施加於輸入/輸出接點101時，流入P+-擴散層114A之ESD電流流經一面對N+-擴散層115之區域(即，如圖4所示之寬度W10之區域)。參考圖4，與N+-擴散層115之寬度W20相比，面對N+-擴散層115之P+-擴散層114A之寬度W10相當窄，因此，P+-擴散層114A之寬度W10之區域中的ESD電流之電流密度較大，故P+-擴散層114A可能遭受損壞，即，在習知技術之ESD保護電路中，對於負靜電之ESD抵抗性非常低。
本發明之主題為提供一ESD保護電路以及一包含ESD保護電路之半導體裝置，其能改良ESD抵抗性。
在本發明之實施樣態中，一種靜電放電保護電路具有一雙載子電晶體，該雙載子電晶體包含：連接至第一電源之第一導電型的第一擴散層，作為基極；連接至第二電源之第二導電型的第二擴散層，作為集極；及連接至輸入/輸出接點之第二導電型的第三擴散層，作為射極。面對第一擴散層的第三擴散層之第一區域的面積大於面對第一擴散層的第二擴散層之第二區域的面積。
在本發明之另一實施樣態中，一種半導體裝置包含：一內部電路，連接至輸入/輸出接點，及第一及第二電源；及具有一雙載子電晶體的靜電放電保護電路，該雙載子電晶體包含：連接至第一電源之第一導電型的第一擴散層，作為基極；連接至第二電源之第二導電型的第二擴散層，作為集極；及連接至輸入/輸出接點之第二導電型的第三擴散層，作為射極。面對第一擴散層的第三 擴散層之第一區域的面積大於面對第一擴散層的第二擴散層之第二區域的面積。
依據本發明之ESD保護電路使ESD抵抗性得以改良。
以下，將參照附圖詳細說明依據本發明之靜電放電(electrostatic discharge,ESD)保護電路。
[第一實施例]
將參照圖1、5及6來說明依據本發明之第一實施例的ESD保護電路110。圖1為顯示半導體裝置之結構的電路圖，此半導體裝置設有ESD保護電路110及電源保護電路120，以保護一內部電路130免於ESD電流。內部電路130係配置於連接至較高之電源VDD的VDD內連線102與連接至較低之電源VSS的VSS內連線103之間，且內部電路連接至用以輸入/輸出一信號的輸入/輸出接點101。ESD保護電路110設有：PNP雙載子電晶體121，用以使對應至正靜電的ESD電流在輸入/輸出接點101與VSS內接線103之間流動；及寄生二極體122，用以使對應至負靜電的ESD電流在輸入/輸出接點101與VDD內接線102之間流動。
將參照圖5及6來說明依據本發明之第一實施例之ESD保護電路110的結構。圖5為顯示依據本發明之第一實施例的ESD保護電路110之佈局結構的平面圖，圖6為顯示沿著圖5之線B-B’之半導體裝置的橫剖面圖。應注意在圖5省略VDD內接線102、欲被連接至輸入/輸出接點101之內接線、及VSS內接線103。
依據本實施例之ESD保護電路110包含：在Z軸方向上形成於P型基板111之表面區域中的N型井(N-type well)112，以及在N型井112中形成的元件絕緣區域113、P+-擴散層14A及114B、及N+-擴散層115。N+-擴散層115藉由接觸窗116而連接至VDD內接線102，P+-擴散層14A藉由接觸窗117而連接至輸入/輸出接點101，P+-擴散層114B藉由接觸窗118而連接至VSS內接線103。應注意接觸窗117及118，或接觸窗116及接觸窗117並不需要被 配置在同一直線上，而可被配置在任何位置。
參考圖5，P+-擴散層14A及114B在圖5之X軸方向相間地配置。N+-擴散層115之至少一部分係配置於部分面對P+-擴散層14A及114B之位置。例如，P+-擴散層14A及114B係配置於兩N+-擴散層115之間，N+-擴散層係配置於Y軸之上下方向，如圖5所示。兩N+-擴散層115之每一者最好具有在作為長度方向之X軸方向延伸之矩形形狀。參考圖6，元件絕緣區域113(可舉場氧化物薄膜作為例子)係配置於介於P+-擴散層14A及114B與N+-擴散層115之間的各位置中。
藉由使用上述結構，形成具有P+-擴散層14A作為射極(E)、P+-擴散層114B作為集極(C)、及N+-擴散層115作為基極(B)的PNP雙載子電晶體121。P+-擴散層14A及N型井112亦構成寄生二極體122。
參考圖5，在P+-擴散層14A中，面對N+-擴散層115之區域的面積被設為足以避免因負ESD電流而造成元件損壞的尺寸。在P+-擴散層14A中，面對N+-擴散層115之區域的面積之計算為：在X軸方向之P+-擴散層14A之寬度與在Z軸方向之擴散層之深度D的乘積(參考圖6)。在這裡，當擴散層之深度D為固定，P+-擴散層14A在X軸方向之寬度最好設為基於從N+-擴散層115流出之ESD電流之數量所判定的尺寸。同時，依據面對P+-擴散層14A之N+-擴散層115之區域的尺寸來判定從N+-擴散層115流出之ESD電流之數量。因此，X軸方向上P+-擴散層14A之寬度最好設為基於X軸方向上N+-擴散層115之寬度所判定的尺寸。
圖7為顯示依據第一實施例之當具有低於VSS電源之電位的負靜電施加於輸入/輸出接點101時，流進P+-擴散層14A之ESD電流之電流密度的概念圖。施加於輸入/輸出接點101之負靜電作為ESD電流，從連接至較高之電源VDD的N+-擴散層115流向連接至輸入/輸出接點101的P+-擴散層14A。流入P+-擴散層14A之ESD電流流經一面對N+-擴散層115之區域(即，如圖7所示之寬度W1之區域)，此時，寬度W1之區域被設為足以避免因ESD電 流而造成元件損壞的尺寸，即，將寬度W1設為大於依據習知技術之寬度W10，藉以使P+-擴散層14A之ESD電流分散，以實現在寬度W1之區域中具有小電流密度之ESD電流(與習知技術相比)。因此能夠避免由於被施加在輸入/輸出接點101之負靜電而引起的過量電流(即ESD電流)而造成的元件損害，此與習知技術不同。
最好將X軸方向上P+-擴散層14A之寬度W1對N+-擴散層115之寬度W20之比率設定為大於習知技術。或者，最好將寬度W1設定為大於在面對N+-擴散層115之區域中之P+-擴散層114B的寬度W3(在X軸方向)。上述之結構容許從N+-擴散層115流到P+-擴散層14A的過量電流(即ESD電流)被分散到寬度W1之寬廣區域，藉以顯著地改善P+-擴散層14A中的ESD抵抗性，或更精確地說，ESD保護電路110中之ESD抵抗性。
[第二實施例]
將參考圖8及9來說明依據本發明之第二實施例的ESD保護電路110。圖8為顯示依據本發明之第二實施例的ESD保護電路110之佈局結構的平面圖，圖9為顯示沿著圖8之線C-C’之半導體裝置的橫剖面圖。應注意在圖8省略VDD內接線102、欲被連接至輸入/輸出接點101之內接線、及VSS內接線103。
依據本實施例之ESD保護電路110包含：在Z軸方向上形成於P型基板111之表面區域中的N型井(N-type well)112，以及在N型井中形成的元件絕緣區域113、P+-擴散層24A及24B、及N+-擴散層15。N+-擴散層15藉由接觸窗116而連接至VDD內接線102，P+-擴散層24A藉由接觸窗117而連接至輸入/輸出接點101，P+-擴散層24B藉由接觸窗118而連接至VSS內接線103。應注意接觸窗117及118，或接觸窗116及接觸窗117並不需要被配置在同一直線上，而可被配置在任何位置。
參考圖8，P+-擴散層24A及P+-擴散層24B在X軸方向相間地配置。N+-擴散層15被劃分成：在Y軸方向上配置於面對P+-擴散層24A及P+-擴散層24B之部分，以及在X軸方向上配置於 僅面對P+-擴散層24A之另一部分。例如，N+-擴散層15最好環狀地配置於P+-擴散層24A及P+-擴散層24B之周圍，如圖8所示。P+-擴散層24A及P+-擴散層24B在X軸方向相間地配置，而依據本實施例，其數量比率應為(n+1)：n。
參考圖9，元件絕緣區域113可舉場氧化物薄膜作為例子，且配置於介於P+-擴散層24A及24B與N+-擴散層15之間的位置中(以與第一實施例相同之方式)。
藉由使用上述結構，形成具有P+-擴散層24A作為射極(E)、P+-擴散層24B作為集極(C)、及N+-擴散層15作為基極(B)的PNP雙載子電晶體121。P+-擴散層24A及N型井112亦構成寄生二極體122。
參考圖8，P+-擴散層24A及P+-擴散層24B之每一者最好為在Y軸方向有一長側而在X軸方向有一短側的長方形。在此情況下，在X軸方向上面對N+-擴散層15之P+-擴散層24A之區域的面積等於其長側之長度與擴散層之深度D的乘積(參考圖9)，因此大於在Y軸方向其面對N+-擴散層15之區域的面積。
圖10為顯示依據第二實施例之當具有低於VSS電源之電位的負靜電施加於輸入/輸出接點101時，流進P+-擴散層24A之ESD電流之電流密度的概念圖。施加於輸入/輸出接點101之負靜電作為ESD電流，從連接至較高之電源VDD的N+-擴散層15流向連接至輸入/輸出接點101的P+-擴散層24A。流入P+-擴散層24A之ESD電流流經一面對N+-擴散層15之區域(即，如圖10所示之寬度W10之區域及寬度W2之區域)。在本實施例中，ESD電流不只在Y軸方向面對N+-擴散層15之區域流動(即寬度W10)，且在X軸方向面對N+-擴散層15之寬度W2之區域流動。因此，ESD電流流入P+-擴散層24A之路徑被分散，且關於P+-擴散層24A之ESD電流之電流密度被降低(與習知技術相比)。因此能夠避免由於被施加在輸入/輸出接點101之負靜電而引起的過量電流(即ESD電流)而造成的元件損害，與習知技術不同。
本實施例亦設置寬度W2作為在X軸方向面對N+-擴散層15 之區域的長側，俾使ESD電流能有效地被分散，以降低電流密度。因此，能降低ESD電流之電流密度，且維持在Y軸方向面對N+-擴散層15之P+-擴散層24A之區域的寬度，如寬度W10，其與習知技術之寬度相同(如圖10所示)。因此，本實施例之ESD保護電路110能改良ESD抵抗性且抑制電路面積增加。
雖然本發明已說明如上，本發明並不受限於以上詳述之實施例中的特定結構，且可在不離開本發明之範疇下包含任何變更及修改。PNP雙載子電晶體121亦可具有藉由結合第一實施例及第二實施例之結構而實現的結構。例如，依據第二實施例之PNP雙載子電晶體121亦可具有藉由將介於P+-擴散層24B之間的P+-擴散層24A替換成在X軸方向具有較大寬度之P+-擴散層14A而得到的結構。在第二實施例中，提供從N+-擴散層15到介於P+-擴散層24B之間之P+-擴散層24A的ESD電流路徑，僅經由面對N+-擴散層15之區域而在Y軸方向延伸。因此，在介於P+-擴散層24B之間之P+-擴散層24A的ESD抵抗性等於習知技術之抵抗性。相對地，藉由將介於P+-擴散層24B之間的P+-擴散層替換成具有寬度W1之P+-擴散層14A，能降低ESD電流之電流密度，以改良介於P+-擴散層24B之間之P+-擴散層的ESD抵抗性。
雖然已在上述之實施例中說明設有PNP雙載子電晶體121之ESD保護電路110，本發明亦能適用於設有NPN雙載子電晶體之ESD保護電路，其具有連接至輸入/輸出接點101之射極(E)、連接至VSS內接線103之基極(B)、及連接至VDD內接線102之集極(C)。在此情況下，連接至輸入/輸出接點之N+-擴散層被設為具有較大寬度，俾能避免由於正靜電而引起的ESD電流而造成的元件損害，其中正靜電具有高於施加於輸入/輸出接點101之正電位電源VDD的高電位。
在本發明中，更增加面對N+-擴散層15之區域的寬度以增加ESD電流流入之區域的面積，但藉由將擴散層之深度D加深可改良ESD抵抗性，以減少ESD電流之電流密度。
雖然本發明已參照數個實施例說明，熟悉本技藝者應明白這 些實施例僅用來闡明本發明而非用來限制附加的申請專利範圍。
14A‧‧‧P+-擴散層
15‧‧‧N+-擴散層
24A‧‧‧P+-擴散層
24B‧‧‧P+-擴散層
101‧‧‧輸入/輸出接點
102‧‧‧VDD內接線
103‧‧‧VSS內接線
110‧‧‧ESD保護電路
111‧‧‧P型基板
112‧‧‧N型井
113‧‧‧元件絕緣區域
114A‧‧‧P+-擴散層
114B‧‧‧P+-擴散層
115‧‧‧N+-擴散層
116‧‧‧接觸窗
117‧‧‧接觸窗
118‧‧‧接觸窗
120‧‧‧電源保護電路
121‧‧‧PNP雙載子電晶體
122‧‧‧寄生二極體
130‧‧‧內部電路
配合所附圖式及實施例之詳細說明，本發明之上述及其他目的、優點及特徵將能更明顯易懂，其中：圖1為顯示具有ESD保護電路之半導體裝置之例子的方塊圖；圖2為顯示依據習知技術之ESD保護電路之佈局例子的平面圖；圖3為顯示習知技術中之ESD保護電路之結構的橫剖面圖；圖4為顯示依據習知技術之當負靜電施加於ESD保護電路中的輸入/輸出接點時，流進P+-擴散層之ESD電流之電流密度的概念圖；圖5為顯示依據本發明之第一實施例之ESD保護電路之佈局結構的平面圖；圖6為顯示依據本發明之第一實施例之ESD保護電路之結構的橫剖面圖；圖7為顯示依據第一實施例之當負靜電施加於輸入/輸出接點時，流進P+-擴散層之ESD電流之電流密度的概念圖；圖8為顯示依據本發明之第二實施例之ESD保護電路之佈局結構的平面圖；圖9為顯示依據本發明之第二實施例之ESD保護電路之結構的橫剖面圖；圖10為顯示依據第二實施例之當負靜電施加於輸入/輸出接點時，流進P+-擴散層之ESD電流之電流密度的概念圖；圖11為顯示依據本發明之ESD保護電路之佈局結構之修改例子的平面圖。
14A‧‧‧P+-擴散層
112‧‧‧N型井
114B‧‧‧P+-擴散層
115‧‧‧N+-擴散層
116‧‧‧接觸窗
117‧‧‧接觸窗
118‧‧‧接觸窗

Claims (12)

  1. 一種靜電放電保護電路，其包含雙載子電晶體，該雙載子電晶體包含：第一導電型之一第一擴散層，連接至一第一電源且作為基極；第二導電型之一第二擴散層，連接至一第二電源且作為集極；及該第二導電型之一第三擴散層，連接至一輸入/輸出接點且作為射極，其中水平對齊於該第一擴散層的該第三擴散層之一第一區域的面積大於水平對齊於該第一擴散層的該第二擴散層之一第二區域的面積，該第三擴散層之該第一區域具有直接面對該第一擴散層的頂部部分，該第二擴散層之該第二區域具有直接面對該第一擴散層的頂部部分。
  2. 如申請專利範圍第1項之靜電放電保護電路，其中從該第一擴散層流向該第三擴散層之一電流流經該第一區域。
  3. 如申請專利範圍第1項之靜電放電保護電路，其中該第二擴散層及該第三擴散層相間地配置，且該第一擴散層之至少一部分面對該第一區域及該第二區域。
  4. 如申請專利範圍第3項之靜電放電保護電路，其中該第二擴散層及該第三擴散層中之每一者為具有一短邊及一長邊的長方形，配置該第二擴散層及該第三擴散層以使該第二擴散層的該長邊與該第三擴散層的該長邊互相面對，及配置該第一擴散層之該至少一部分以面對該第二擴散層及該第三擴散層之該短邊。
  5. 如申請專利範圍第3項之靜電放電保護電路，其中該第二擴散層及該第三擴散層中之每一者包含具有一短邊及一長邊的長方形，配置該第二擴散層及該第三擴散層以使該第二擴散層的該長 邊與該第三擴散層的該長邊互相面對，及該第一擴散層之至少一部分係面對該第三擴散層之該長邊。
  6. 如申請專利範圍第3-5項中任一項之靜電放電保護電路，其中該第一擴散層配置在該第二擴散層及該第三擴散層之周圍區域。
  7. 一種半導體裝置，包含：一內部電路，連接至一輸入/輸出接點以及一第一電源及一第二電源；及一靜電放電保護電路，其包含雙載子電晶體，該雙載子電晶體包含：第一導電型之一第一擴散層，連接至該第一電源且作為基極；第二導電型之一第二擴散層，連接至該第二電源且作為集極；及該第二導電型之一第三擴散層，連接至該輸入/輸出接點且作為射極，其中水平對齊於該第一擴散層的該第三擴散層之一第一區域的面積大於水平對齊於該第一擴散層的該第二擴散層之一第二區域的面積，該第三擴散層之該第一區域具有直接面對該第一擴散層的頂部部分，該第二擴散層之該第二區域具有直接面對該第一擴散層的頂部部分。
  8. 如申請專利範圍第7項之半導體裝置，其中從該第一擴散層流向該第三擴散層之一電流流經該第一區域。
  9. 如申請專利範圍第7項之半導體裝置，其中該第二擴散層及該第三擴散層相間地配置，且該第一擴散層之至少一部分面對該第一區域及該第二區域。
  10. 如申請專利範圍第9項之半導體裝置，其中該第二擴散層及該第三擴散層中之每一者包含具有一短邊及一長邊的長方形， 配置該第二擴散層及該第三擴散層以使該第二擴散層的該長邊與該第三擴散層的該長邊互相面對，及配置該第一擴散層之該至少一部分以面對該第二擴散層及該第三擴散層之該短邊。
  11. 如申請專利範圍第9項之半導體裝置，其中該第二擴散層及該第三擴散層中之每一者包含具有一短邊及一長邊的長方形，配置該第二擴散層及該第三擴散層以使該第二擴散層的該長邊與該第三擴散層的該長邊係互相面對，及該第一擴散層之至少一部分係面對該第三擴散層之該長邊。
  12. 如申請專利範圍第9-11項中任一項之半導體裝置，其中該第一擴散層配置在該第二擴散層及該第三擴散層之周圍區域。
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