TWI457939B - 快閃記憶體之部分區塊抹除架構 - Google Patents

快閃記憶體之部分區塊抹除架構 Download PDF

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Description

快閃記憶體之部分區塊抹除架構
本發明關係於快閃記憶體的部分區塊抹除架構。
快閃記憶體為大量使用之常用類型非揮發記憶體，以作為消費電子產品的大量儲存器，該電子產品係例如數位相機及攜帶式音樂播放器。現行可用之快閃記憶體的密度可以到達32G位元(4GB)，因為快閃晶片的尺寸很小，所以，它們可適用於通用USB快閃驅動器中。
圖1為先前技術之典型快閃記憶體的一般方塊圖。快閃記憶體10包含：例如控制電路12之邏輯電路，用以控制快閃電路的各種功能；暫存器，用以儲存位址資訊、資料資訊及命令資料資訊；高壓電路，用以產生所需規劃及抹除電壓；及核心記憶體電路，例如列位址解碼器14及列位址解碼緩衝器16，用以存取記憶體陣列18。控制電路12包含一命令解碼器及邏輯，用以執行內部快閃操作，例如讀、規劃及抹除功能。快閃記憶體10的所示電路方塊操作在本技藝中為已知的。熟習於本技藝者將知道示於圖1中之快閃記憶體10表示在很多可能架構中之一可能快閃記憶體架構。
圖1之快閃記憶體10的記憶體格陣列18係由任意數量排構成，該數量係為特定快閃裝置的選定設計參數。圖2為圖1之記憶體格陣列18之一排20的組織示意圖。排 20被組織為區塊(Block[0]至Block[k])，並且，每一區塊由若干頁(WL0 至WLi )構成。k及i都是非零整數值。每一頁對應於耦接至一共同字元線的一列記憶體格。該區塊的記憶體格的詳細說明係如下。
每一區塊由具有快閃記憶體格22串聯連接並彼此電連接之NAND記憶體格串所構成。因此，字元線WL0 至WLi 係連接至記憶體格串中之各個快閃記憶體格的閘極。連接至信號SSL(串選擇線)之串選擇裝置24選擇地連接記憶體格串至位元線26，而連接至信號GSL(接地選擇線)之接地選擇裝置28選擇地連接記憶體格串至源極線，例如VSS。串選擇裝置24及接地選擇裝置28為n通道電晶體。
位元線26(BL0 至BLj ，其中j為非零整數值)係一起連接至排20的所有區塊，及各個位元線26係連接至在每一區塊[0]至[k]中之一NAND記憶體格串。每一字元線(WL0 至WLi )、SSL及GSL信號被連接至該區塊中之每一NAND記憶體格串中之相同對應電晶體裝置。如同熟習於本技藝者所知，儲存在快閃記憶體格中之資料與一字元線被稱為一頁資料。
耦接至排20外部之各個位元線的是一資料暫存器30，用以儲存予以規劃入一頁快閃記憶體格中之一頁寫入資料。資料暫存器30同時也包含感應電路，用以感應讀自一頁快閃記憶體格的資料。於規劃操作中，資料暫存器執行規劃驗證操作，以確保資料已經適當地規劃入耦接至選 定字元線的快閃記憶體格中。為了完成高密度，各個快閃記憶體格將儲存至少兩位元資料，並大致稱為多位元格(MBC)。
熟習於本技藝者了解，有關於MBC快閃記憶體的一問題為其記憶體格對規劃干擾的靈敏度。鄰近字元線與浮動閘間之電容耦合造成了規劃干擾，當每一製造技術產生時，浮動閘愈來愈彼此接近。因此，在規劃時應用至一格之高壓可以移動至鄰近格的規劃臨限電壓至表示不同邏輯狀態的一格，而該被規劃的一格狀態可以影響現行被規劃之鄰近格的臨限電壓。為了最小化在MBC快閃記憶體中之規劃干擾，在一區域中之規劃將由對應於WL0 的一頁開始，並依序進行至WLi 。或者，規劃可以在WLi 處開始並依序向下進行至WL0 。這些規劃NAND MBC快閃記憶體格的設計在本技藝中為已知的。一旦區塊成功地全規劃以資料，則下一檔或組資料的規劃將由下一區塊的WL0 處開始。在一裝置內，區塊典型被依序規劃。
已知快閃記憶體裝置在其不再可靠地儲存資料前，具有限量之抹除-規劃循環。更明確地說，快閃記憶體格受到規劃/抹除磨損，其係為由於累積之規劃及抹除操作，使得快閃記憶體格被漸漸地劣化。熟習於本技藝者可以了解，一記憶體區塊將永遠會在規劃資料前先抹除，因此，這些循環可以稱為規劃及抹除循環。所有現行已知快閃記憶體係被架構作為區塊抹除，這表示如果在一區塊中只有一頁資料要修改/更新，則包含該頁的整個區塊會被抹除 並以修改頁及未修改頁加以再規劃。此累積規劃及抹除操作的影響為記憶體格的規劃及抹除特徵的交替將超出最佳參數。當記憶體格劣化時，有需要更高規劃及抹除電壓以將該記憶體格規劃或抹除至想要臨限電壓。最後，記憶體格將不能適當地保有資料，該資料係被表示為規劃臨限電壓。例如，典型MBC快閃記憶體的抹除規劃循環大約10000次。
現行，由於相對於MBC型之晶片尺寸之大儲存密度，多數快閃記憶體為MBC類型。雖然這係適用於多數消費性電子產品，但10000次循環規劃-抹除限制可能對於其他應用有所不足，例如，其中需要經常資料規劃與抹除者。因此，當MBC快閃記憶體到達其10000次循環壽命時，就不再可用並必須被丟棄。這對於商用應用而言，例如HDD應用是更嚴重問題，該HDD應用係為更頻繁的規劃-抹除循環。因為HDD應用需要較多數消費電子產品為高之資料完整性，所以，因為MBC類型記憶體相當短的10000次循環壽命，所以，其不再適用。
此問題會被結合上當被儲存之資料檔案大小保持相當靜態時，快閃記憶體裝置的區塊大小持續增加的問題。例如，藉於現今高密度快閃裝置的區塊大小為256KB的範圍，但未來高密度快閃裝置將具有接近512KB之區塊尺寸。如果儲存於該區塊中之資料檔很小，則當資料檔被修改時，相對於具有該大小之區域的更多記憶體格將不必要地受到抹除/規劃循環。
因此，本案想要提供一快閃記憶體裝置，其可操作以具有一延長之壽命。
本案實施例之一態樣為免除或減緩先前快閃記憶體系統的至少一缺點。
在第一態樣中，提供有一快閃記憶體裝置，其具有一記憶體陣列及列電路。該記憶體陣列具有至少一區塊之NAND快閃記憶體格串排列成行，而該至少一區塊具有預設數量的快閃記憶體格被選擇地可抹除。當基材偏壓至用以抹除該預設量快閃記憶體格時，該列電路驅動對應於該預設數量的快閃記憶體格的第一字元線至第一電壓。該列解碼器驅動第二字元線至第二電壓，用以禁止耦接至該第二字元線的快閃記憶體格的抹除。依據第一態樣的實施例，快閃記憶體格的預設數量可以為多位元格(MBC)，他們對應至一序列組之快閃記憶體格，或它們可以對應至兩序列組之快閃記憶體格，其中，該兩序列組快閃記憶體格係彼此非鄰接的。在本態樣之另一實施例中，該至少一區塊的NAND快閃記憶體格串係耦接至一共同源線及該快閃記憶體裝置更包含一源線電壓控制電路，用以在抹除驗證操作時，設定該共源線電壓於第三電壓與第四電壓之間。該第四電壓係低於第三電壓，該共源線之電壓隨著第一字元線的數量增加而降低。
在第二態樣中，提供有一抹除一記憶體區塊的次區塊 的方法，其中該記憶體區塊具有一NAND記憶體格串，耦接至第一字元線、最後字元線、及在第一字元線及最後字元線間之中間字元線。該方法包含發出具有第一位址的第一輸入位址命令；發出具有第二位址之第二輸入位址命令；發出一部份抹除命令；及抹除該次區塊，該次區塊具有一組為對應該第一位址與第二位址之字元線所包圍的字元。
依據本態樣的一實施例，第一位址包含空位址及次區塊包含為一組對應於該第二位址的一字元線及該第一字元線所包圍字元線。在本態樣的另一實施例中，該第二位址包含空位址及該次區塊包含為對應該第一位址之一字元線所包圍的該組字元線與最後字元線。在另一實施例中，該方法更包含抹除驗證該被抹除之次區塊。抹除驗證包含預充電位元線；偏壓該組字元線；偏壓未選擇字元線及感應。該預充電包含預充電一耦接NAND記憶體格串的位元線至一預充電電壓位準。該組字元線係被偏壓至第一電壓，以導通耦接至該組字元線之抹除記憶體格。未選擇字元線被偏壓至第二電壓，用以導通耦接至該未選擇字元線之記憶體格。
在另一實施例中，第一電壓為負電壓及第二電壓為在讀取操作時所用之讀取電壓。或者，第一電壓可以為0伏，而第二電壓為用於讀取操作之讀取電壓。在另一實施例中，耦接至該NAND記憶體格串的共同源線係被偏壓至一可變源偏壓，其當該組字元線的數量減少時，該可變源偏 壓會由0伏增加至最大電壓。
在第三態樣中，提供一種方法，用以當修改記憶體區塊中之次區域中的資料時，平均磨損控制的方法。該方法包含規劃修改至新記憶體區塊之空次區塊並抹除該記憶體區塊之次區塊。在一實施例中，該方法更包含規劃新資料至一最低排列可用之次區塊，其中每一記憶體區塊包含至少兩次區塊及該最低排名可用次區塊包含最接近在一序向規劃設計中之予以規劃的第一字元線的一組字元線。在另一實施例中，該方法包含更新一位址映圖表，以將該修改資料的邏輯位址映圖至對應於該新記憶體區域之空次區塊的實體位址。在另一實施例中，該空次區塊係為最低排名之可用次區塊，或具有一等於該次區塊的排名。當該空次區塊的排名等於該次區塊時，新記憶體區塊係為空白或包含儲存在另一次區塊中之其他資料，該另一次區塊具有較空次區塊為低之排名。或者，空次區塊具有較該次區塊為高之排名。在另一實施例中，該方法包含當次區塊與該另一次區塊之規劃/抹除循環間之差到達一預定值時，將該記憶體區塊中之該次區塊中之資料與在該另一次區塊中之其他資料交換。
本發明之其他態樣與特性將由於熟習於本技藝者參考以下之特定實施例的說明配合上附圖後加以了解。
本案之實施例將例如參考附圖的方式加以說明。
大致說來，實施例提供用以增加快閃記憶體裝置的壽命的方法與系統。快閃記憶體裝置的每一實體記憶體區塊係可被分割成至少兩邏輯次區塊，其中各個該至少兩邏輯次區塊為可抹除。因此，當在該另一邏輯區塊中之未修改資料避免不必要規劃/抹除循環時，只有該邏輯區塊之資料被抹除及再規劃。予以被抹除之邏輯次區塊在大小及該區塊內之位置可動態地架構。一平均磨損演算法係用以分配資料於記憶體陣列的整個實體及邏輯次區塊，以最大化實體區塊的壽命。
圖3為依據本實施例之一快閃記憶體裝置的實體記憶體區塊(Block[0]至Block[k])的概念示意圖。各個實體區塊可以令邏輯次區塊選擇地抹除，其中該被抹除之次區塊可以由任意數量的頁所構成。在圖3中，儲存有資料的記憶體區塊的部份係為以斜線表示，而記憶體區塊之被抹除次區塊則沒有斜線。被選擇抹除之次區塊的大小可以預設至實體區塊之任意比例，或者，可以立即動態組態。在圖3之例子中，Block[0]具有較Block[1]為小之抹除次區塊。取決於實體區塊尺寸，其可以方便地將實體區塊更分割成兩個以上之邏輯次區塊，例如四個邏輯次區塊。因此，各個實體區塊可被部份抹除。假設各個實體區塊之記憶體格被安排在NAND記憶體格串中，如圖2所示，並且，每一頁被由WL0 至WLi 的方向依序規劃，其中WLi 為予以規劃之最後字元線。
在本例子中，當資料被由WL0 被依序規劃至WLi 時 ，將會有較低次區塊及上方次區塊。該較低次區塊將包含較低序向組字元線，而上次區塊將包含較高依序組的字元線。為了最小化規劃干擾，當下次區塊的資料被保持時，任意記憶體區塊之上次區塊將被抹除及規劃。此設計模擬當先前被抹除實體區塊被依序規劃至某一頁，留下在被抹除狀態的剩餘頁的狀態。因此，當資料在抹除上次區塊後被隨後依序規劃時，規劃干擾被最小化。當下次區塊被抹除及資料被保持在一鄰接上次區塊時，資料應不會被再規劃至下次區塊，直到鄰接上次區塊被抹除為止。
現在，已經引入部份抹除一實體區塊的一般概念，其他詳細實施例將參考圖4加以描述。圖4為一電路圖，顯示快閃記憶體陣列之實體區塊100、字元線驅動方塊102及源線電壓控制電路104。字元線驅動方塊102及源線電壓控制電路104典型位在實體區塊100中。實體區塊100具有安排呈行之NAND快閃記憶體格串，其中各個串係耦接至一位元線BL0 至BLj 及一共同源線CSL。字元線驅動方塊102分別將信號SS連接至SSL控制線S[0:n]至WL0 至WLn 字元線，及GS至GSL控制線。在規劃、規劃驗證、讀取及抹除操作時，信號SS，S[0:n]及GSL被設定至一不同電壓位準，如同於本技藝者所熟知。源線電壓控制電路104係負責取決於被執行之前述操作之一，而設定CSL之電壓位準。
隨後的是一例示情況，以顯示實體區塊100之可抹除次區塊的邏輯形成。假設，實體區塊100的所有頁(WL0 至WLn )已經在由WL0 至WLn 之方向被規劃以資料，儲存於耦接至WL27 至WLn 之記憶體格中之資料係予以被修改。因此，位元線、字元線WL27 至WLn 、及源線CSL係被偏壓，以只抹除儲存於耦接至字元線WL27 至WLn 之記憶體格中之資料。然後，該被修改之資料被再規劃以相同字元線。對應於字元線WL27 至WLn 的頁係被稱為上次區塊106及對應於WL0 至WL26 之頁被稱為下次區塊108。上次區塊106因此在大小上可動態架構，因為其大小係取決於予以抹除之資料。或者，次區塊106之大小及次區塊108之大小可以為固定。
現行說明之實施例並不限於次區塊之抹除及再規劃，因為資料不必然在次區塊被抹除後必須被再規劃。這表示一旦一次區塊在一操作中被抹除時，任意數量之被抹除次區塊下之後續頁可以在後續操作中被抹除，藉以延伸該被抹除次區塊的大小。
如前所述，實體區塊的特定頁係藉由偏壓位元線、選定及未選擇字元線、及源線而被抹除。表1及2提供例示偏壓狀態，有效以在一選定實體區塊中抹除次區塊頁及偏壓狀態，有效以在一未選擇實體區塊禁止抹除。
表1之例子中，未選擇字元線被偏壓至正電壓，用以防止對應未選擇頁被抹除。此電壓被稱為Vers。所選擇字元線被偏壓至另一電壓，用以偏壓選定頁，例如0伏。將記憶體格的基材偏壓至正電壓，例如，Vers，將在偏壓至0伏之記憶體格與基材間形成電場。於偏壓至Vers之記憶體格與基材間之電場將不足以抹除記憶體格，因此，被禁止抹除及儲存於其中之資料被保持。
為了防止在未選擇區塊中之記憶體格的抹除，在未選擇區塊中之所有字元線在抹除操作中被保持浮動。在未選擇區塊中之浮動字元線係被升壓至接近抹除電壓Vers，當該格陣列之基材藉由於基材與字元線間之電容耦合，而被偏壓至Vers時，當Vers被施加至基材時，抹除電壓Vers可以約90%之Vers。應注意的是，在浮動字元線上之實際升壓位準係由於基材與字元線間之耦合比例加以決定。在未選擇區塊中之字元線上之升壓電壓降低了於基材與字元線間之電場，藉以禁止記憶體格的抹除。在快閃記憶體中之字元線升壓的其他細節係描述於申請於2006年十一月 30日之共同受讓人的美國專利申請號11/565,170中。
在表2之例子中，偏壓狀態係如表1中所示者，除了選定區塊之未選擇字元線係被升壓至接近抹除電壓Vers。在一實施例中，此升壓電壓係約90%的Vers，其係藉由經由位元線及源線預充電記憶體格，然後，經由電容耦合至基材，當其升至Vers升壓字元線加以完成。再次，禁止抹除之字元線細節係描述於美國專利申請第11/565,170號。所示於表1及表2中之偏壓狀態只為例示者，熟習於本技藝者可以了解，特定值將取決於記憶體格的製程、所用材料及特定設計而定。
一旦一實體區塊之次區塊被抹除，予以在資料被再規劃前執行之選用程序為抹除驗證操作。此抹除驗證操作確保被抹除格具有適當臨限電壓邊際之臨限電壓。例如，抹除臨限電壓將為部份負電壓值。在傳統區塊抹除架構中，抹除驗證係藉由將該區塊之所有字元線偏壓至0伏、及感應NAND記憶體格串之電流加以執行。具有至少一記憶體 格的大於0伏之抹除臨限電壓的任何記憶體格將不會被導通，及在對應位元線中將不會被感應到電流。當部份記憶體格仍保持對應很多可能臨限電壓之一的資料時，此傳統設計並不可能。
依據一實施例，用以部份抹除區塊的抹除驗證操作係藉由將耦接至抹除記憶體格的選定字元線偏壓至大於抹除臨限電壓的一電壓、並偏壓所有剩餘字元線至用以讀取操作之電壓，而加以執行。此電壓係被稱為Vread，例如範圍於4-5伏間。表3顯示對部份抹除區塊執行抹除驗證操作的偏壓狀態。
依據一實施例，源線(Vcs)之電壓為可相對於被驗證的字元線數量加以調整，以確保負臨限抹除電壓足夠離開0伏。例如，如果負臨限抹除電壓應為至少-0.5伏，及抹除造成-0.2伏臨限，然後，字元線應偏壓至-0.5伏，以檢測-0.2伏臨限。然而，因為在部份裝置中，並不適用負電壓，所以，源線Vcs被升壓至正電壓位準，而所選擇字 元線被偏壓至0伏。藉由正偏壓Vcs，所選定字元線變成有效地負。熟習於本技藝者可以了解此作用。
圖5顯示於選定字元線數量對應於被驗證之抹除次區塊間之關係。x軸為予以驗證之字元線的總數及y軸為共同源線的電壓(Vcs)。對角曲線120表示於Vcs之電壓位準與選擇字元線數量間之理想關係。明顯地，當予以驗證之選定字元線數量增加時，Vcs電壓降低。如果只有一字元線被驗證，則Vcs可以被設定至第一電壓，例如0.4伏。在另一端，則當予以驗證所有字元線時，則Vcs可以設定至一第二的較小電壓0伏。因此，在現今所示之實施例中之Vcs的範圍可以在0伏至0.4伏之間。在其他實施例中，在各個NAND記憶體格串中之更多字元線時，也可以使用高於0.4伏的電壓。
雖然對角曲線120為理想的，但在至少部份例子中，執行細微控制係不符實際的。然而，用於成群之選定字元線的步階電壓可以實際上被實施於源線電壓控制電路104中，如熟習於本技藝者所了解。步階曲線122只顯示步階尺寸及可能的字元線群的例子。第一電壓、第二電壓、字元線的大小及群間之電壓步階大小的選擇將根據在快閃記憶體裝置的設計參數。
一部份區塊抹除及抹除驗證方法實施例將參考圖6加以描述。圖6的方法可以對每一部份區塊抹除操作加以執行。該方法在步驟200開始，藉由設定一抹除迴路計數變數，稱為ERS_LOOP為1，或任意想要開始值。在步驟 202，一部份區塊抹除操作係被執行以抹除在NAND記憶體格串中之至少一記憶體格。此步驟將包含接收一部份抹除指令、接收對應於予以抹除之記憶體格的位址、偏壓所選定字元線、未選擇字元線、位元線或其他相關信號至足以抹除耦接至所選定字元線之記憶體格的位準。先前所示之表1及表2列出可用例示偏壓值。
現在，抹除驗證順序在一實體區塊之次區塊被部份抹除後，開始於步驟204。此步驟將包含根據選定字元線的數量，設定適當Vcs位準；並偏壓所選定及未選擇字元線以適當電壓，用以感應連接至所選定字元線的記憶體格的抹除狀態。先前所示表3列出可以使用之例示偏壓值。位元線係被預充電並啟始位元線的感應。在步驟206，感應被完成，及結果將表示部份抹除操作是否成功。例如，藉由偏壓所選擇字元線至0伏及偏壓未選擇字元線SSL及GSL至Vread，則預充電至高壓位準的對應位元線將放電壓Vcs，如果所有耦接至選定字元線的記憶體格具有低於0伏的臨限電壓，藉以通過該測試。然而，如果至少一耦接至該選定字元線的記憶體格具有高於0伏臨限，則位元線將不會被放電至Vcs，藉以未通過該測試。任一情形下，均可以藉由如本技藝者所知之位元線感應放大電路加以檢測。
如果測試失敗，則方法進行至步驟208，其中計數器變數ERS_LOOP與最大值Max比較。如果現行迴路計數器少於Max，則ERS_LOOP在步驟210被增量。由步驟 210，方法回到步驟202及選定次區塊的部份抹除被重覆。部份抹除及驗證步驟202、204、206、208及210將被持續，直到兩條件之一符合為止。第一條件發生在計數器變數ERS_LOOP到達最大值Max，則方法進行至步驟212，其中狀態暫存器被更新，以反映一失敗抹除狀態。或者，所有對應於次區塊的頁被映圖出作進一步使用。然後，方法在步驟214結束。第二條件發生於是否通過測試，則該方法由步驟206進行至步驟216，其中狀態暫存器被更新，以反映一通過抹除狀態。此次區塊然後被準備以新資料規劃。
總結，部份抹除概念大致參考圖3至6所示之實施例加以描述。藉由部份抹除記憶體區塊，快閃記憶體裝置可以在記憶體區塊內建立較小之分，稱為次區塊。佔用一次區塊的資料可以被修改，而不必抹除整個記憶體區塊，藉以保留規劃/抹除循環並增加記憶體區塊的壽命。以下說明討論如何一特定次區塊被選擇抹除。
當記憶體區塊的任一次區塊要被抹除時，快閃記憶體裝置將需畏有關在其記憶體區塊內之位置的資訊，使得其可以知道哪列(字元線)係被選擇以施加偏壓，以作用耦接至其上之記憶體格的抹除。圖7a至7c顯示在一記憶體區塊內之可抹除次區塊的三個可能大小/位置。
圖7a為由WL0 至WL31 依據規劃的NAND記憶體格串的電路圖。在此實施例中，快閃記憶體裝置只需一字元線位址作為開始位址。一旦開始位址被收到，則快閃記憶 體裝置的邏輯將自動設定為予以由該開始位址開始到最後字元線的次區塊大小，在此例子中之最後字元線為WL31 。為了參考圖7a作顯示，如果對應於WL27 之開始位址係被接收用於部份抹除操作，則快閃記憶體裝置的邏輯將決定次區塊300將在WL27 開始在WL31 結束。換句話說，結束位址被預設至WL31 ，而不管被提供之開始位址。一旦次區塊300的字元線組被決定，則部份抹除及抹除驗證程序將可以藉由偏壓所選定及未選定字元線加以執行。次區塊300為一上次區塊，而上次區塊為包含予以被後續規劃之最後字元線的任一字元線群集。
圖7b為圖7a之NAND記憶體格串之電路圖。類似於圖7a之實施例，對於部份抹除操作，只需一開始列位址。在此實施例中，快閃記憶體裝置的邏輯將自動地由開始位址設定次區塊大小下至第一字元線WL0 。為了參考圖7b，如果對應於WL26 之開始位址被接收用於部份抹除操作時，則快閃記憶體裝置的邏輯將決定該次區塊302在WL26 開始在WL0 結束。結束位址被預設至WL0 ，而不管所提供之開始位址。次區塊302係為下次區塊，其中下次區塊為包含予以後續規劃的第一字元之任何字元線群集。
圖7a及7b之兩實施例將一記憶體區塊分成一下次區塊及一上次區塊。然而，如果一次區塊被抹除及只以資料部份再規劃，則仍會有頁在抹除狀態。再者，原始次區塊的抹除將使得被抹除的頁受到進一步抹除操作。因此，次區塊切片可以被選擇，如圖7c之實施例所示。
圖7c為圖7a的NAND記憶體格串的電路圖。現在，一開始位址及一結束位址界定在該記憶體區塊的次區塊位置及大小。在此實施例，快閃記憶體裝置的邏輯將自動由開始位址設定次區塊至結束位址。參考圖7c，如果對應於WL2 之開始位址及對應於WL28 的結束位址被接收作為部份抹除操作，則快閃記憶體裝置的邏輯將決定次區塊切片304將在WL2 開始及在WL28 結束。次區塊切片係為在NAND記憶體格串之其他字元線間之字元線之任意群集。為了最小化規劃干擾，次區塊切片304可以重覆地抹除及規劃，只要對應於WL29 至WL31 之頁被抹除時，即使有資料被儲存於對應於WL0 及WL1 頁中。
如圖7a-7c所示，至少一位址係被使用以抹除一上或下次區塊，而兩位址係被使用以抹除一次區塊切片。依據一實施例，一命令協定係被提供以允許一快閃記憶體控制器，與快閃記憶體裝置作成介面，並啟始上次區塊、下次區塊或次區塊切片的抹除。熟習於本技藝者可以了解，一或更多快閃記憶體裝置可以被單一快閃記憶體控制器所控制，該控制器作為快閃記憶體裝置與主系統，例如電腦間之介面。
圖8為一流程圖，顯示用以抹除一記憶體區塊之次區塊的命令協定實施例。假設可以被實施在圖1之控制電路12中之快閃記憶體控制邏輯係被架構以反應於現今命令協定。為了執行一記憶體區塊上之部份抹除操作，快閃記憶體控制器首先在步驟400發出包含一第一位址的位址輸入 命令。在隨後之步驟402，快閃記憶體控制器發出另一包含第二位址位址輸入命令。如以下所詳細，第一或第二位址可以為空位址值。一部份抹除命令係在步驟404發出，並取決於先前所接收第一及第二位址，在步驟406抹除上次區塊、下次區塊或一次區塊切片。在步驟406的抹除包含偏壓該字元線、位元線及源線至其適當電壓位準。
在此命令協定例中，允許三個位址組合。在第一組合中，當第一位址為有效及第二位址為空的時，控制邏輯將選擇上次區塊，其為對應於第一位址的字元線所定界及包含至本例子中之NAND記憶體格串之最後字元線，即WL31 (該位元線稱為該NAND記憶體格鏈之第一及最後字元線間之中間字元線)。第二組合中，當第一位址為空及第二位址為有效時，控制邏輯將將選擇一下區塊，其係為對應於第二位址的字元線所定界及包含至本例中之NAND記憶體格串之第一字元線，即WL0 的中間位元線。在第三組合中，當第一與第二位址為有效時，控制邏輯將選擇為對應於第一與第二位址之字元線所定界與包含。熟習於本技藝者可以了解，上列之三個狀況代表一可能協定架構。在另一組態中，第一組合將會造成下次區塊的選擇，而第二組合將造成上次區塊的選擇。在另一實施例中，部份抹除命令可以在第一與第二輸入位址命令發出前被發出。
圖9為顯示使用圖8所示之命令協定，抹除上次區塊、下次區塊或次區塊切片的流程圖。更明確地說，上次區塊、下次區塊或次區塊切片之一係根據第一輸入位址命令 與第二輸入位址命令接收之第一或第二有效位址出現否，而加以抹除。為了以下說明之目的，假設快閃控制器係被架構以發出一部份抹除命令，用以抹除快閃記憶體裝置的記憶體區塊的次區塊，以及，該快閃記憶體裝置包含控制邏輯，用以偏壓該字元線、位元線及其他信號，用以部份抹除及抹除驗證操作。
圖9之方法顯示依據圖8之命令協定，回應於位址輸入命令及抹除命令，快閃記憶體裝置控制邏輯的邏輯操作。圖9的方法在步驟500開始，其中，接收了第一位址輸入命令。此位址輸入命令將包含第一有效位址或一空位址，該第一有效位址係對應於記憶體區塊的NAND記憶體格串的字元線。在第一情形中，第一位址為有效及方法進行至步驟502，其中，第二位址輸入命令係以第二位址接收。第二位址可以是一有效位址或一空位址，該有效位址係對應於NAND記憶體格串之不同字元線。繼續第一情形，該第二位址為空位址及該方法進行至步驟504。在步驟504，接收了部份抹除命令及在步驟506，上次區塊被抹除及驗證。步驟504包含字元線、位元線或其他有關於抹除上次區塊及抹除驗證上次區塊的信號的適當偏壓。
回到步驟500，如果第一位址為空位址，而不是有效位址，則方法進行至步驟508，其係相同於步驟502。如果第二位址也是空位址，則部份抹除方法結束並回到步驟500。另一方面，如果第二位址為有效位址，則發生第二情況。一旦部份抹除命令在步驟510被接收，則在步驟 512，一下次區塊被抹除及驗證。步驟512包含字元線、位元線及用以抹除下次區塊及抹除驗證下次區塊的其他相關信號的適當偏壓。回到步驟502，如果來自步驟500之第一位址有效，及第二位址為有效，則發生第三情況。該方法進行到步驟514，其中部份抹除命令被接收。然後，在步驟516，一次區塊切片被抹除及驗證。步驟516包含字元線、位元線及用以抹除次區塊切片及抹除驗證次區塊切片之其他相關信號的適當偏壓。
雖然該命令協定並不需要用於情況1之第二有效位址或情況2的第一有效位址，但命令協定可以被架構以分別接收用於情況1及2的有效第二與第一位址。例如，為了抹除一上次區塊，第一位址將對應於中間字元線，而第二有效位址對應於最後字元線WL31 。同樣地，為了抹除下次區塊，第一位址將對應於第一字元線WL0 ，而第二有效位址將對應於中間字元線。
因此，藉由使用圖8及9所示之命令協定與方法，記憶體區塊的任意次區塊可以被重覆地抹除及再規劃資料，而不會衝擊記憶體陣列之其他次區塊或次區塊的規劃抹除循環壽命。架構以抹除任意次區塊之任一快閃記憶體裝置或具有一或更多快閃記憶體裝置的快閃記憶體系統可以被控制以執行平均磨損演算法，用以最大化記憶體區塊的壽命，藉以最大化快閃記憶體裝置的壽命。沒有平均磨損演算法之快閃記憶體裝置將依序由第一記憶體區塊規劃資料至最後記憶體區塊、在規劃下一區塊前填充每一記憶體區 塊。如果系統持續在第一記憶體區塊中規劃及抹除資料，將造成不均勻磨損，而使得其他記憶體區塊未被使用。
平均磨損係為一設計，用以確保快閃記憶體裝置的所有記憶體的均勻使用。更明確地說，平均磨損確保所有記憶體區塊經歷實質相同次數之規劃循環或抹除循環。熟習於本技藝者可以了解，快閃記憶體格可以在資料不再可靠地儲存前被規劃/抹除有限量之次數。一快閃控制器追縱為記憶體區塊的每一記憶體區塊或頁所經歷之規劃/抹除的總數。循環次數係被儲存於記憶體陣列中之每一頁的分開欄位中。快閃控制器將資料的邏輯位址位置映圖至資料被儲存在快閃記憶體裝置中之實體位址。當記憶體區塊到達最大次數之規劃/抹除循環時，快閃記憶體將會指示快閃記憶體裝置再規劃儲存於記憶體區塊中之資料至可用之記憶體區塊，然後，映出(map out)該原始的記憶體區塊防止作進一步使用(稱為無效區塊)。因此，調整過了映圖。
現行已知的平均磨損技術使用邏輯至實體映圖技術，以規劃在不同記憶體區塊之資料。例如，予以規劃之一大資料檔可以令第一部份被規劃至第一區塊、第二部份被規劃至第二區塊、以此類推。在另一例子中，總收少於一記憶體區塊大小之多資料檔可以每一資料檔被規劃至不同記憶體區塊。因此，如果要修改大資料檔的一特定部份，或特定小資料檔，則只有儲存它的對應記憶體區塊將受到一規劃/抹除循環。具有所有這些設計的問題為修改一小資 料檔或內佇在記憶體區塊的資料檔的一部份時，需要抹除整個記憶體區塊。因此，當修改資料被再規劃時，儲存在記憶體區塊的其他資料也將被抹除，並被不必要地再規劃。這是減少記憶體區塊的壽命的一主要因素。
在先前所述之例示實施例中，予以抹除之次區塊係為在予以抹除或修改之記憶體區塊中之資料所決定之任意大小。修改次區塊之資料可以藉由抹除該次區塊並以修改資料加以再規劃它而加以完成。然而，這可能使次區塊受到太多規劃/抹除循環，因而相對於未使用次區塊加速減少了其壽命。因此，依據另一實施例，提供了利用可抹除次區塊以最小化不必要之規劃/抹除循環的平均磨損演算法。
本案之平均磨損演算法將令快閃記憶體裝置的記憶體區塊被邏輯分割成預定次區塊。圖10a顯示一例子，其中記憶體區塊600被分割成兩相等大小之次區塊，即次區塊0及次區塊1。次區塊0由頁0至15所構成，而次區塊1係由頁16至31所構成。假設記憶體區塊被依序由頁0至頁31規劃，其中，每一頁對應於一特定字元線。圖10b顯示一例子，其中記憶體區塊602被分成四等大小之次區塊，次區塊0、次區塊1、次區塊2及次區塊3。或者，記憶體區塊600及602之次區塊並不必然被分割成相等大小，因此，可以具有不同預定大小。一旦邏輯次區塊被決定，則資料可以依據平均磨損演算法加以規劃。
如前所述，只要在予以規劃之次區塊上之頁中沒有資 料，則依序由WL0 規劃資料至WL31 (或由WL31 規劃至WL0 )的NAND記憶體格串將經歷最小規劃干擾。在本例子中，在次區塊上之一頁將對應於具有較高號之字元線。依據圖10a之例子，次區塊0稱為下次區塊，而次區塊1稱為上次區塊。在本實施例之平均磨損演算法中，如果在上次區塊中有資料，則資料將不會被規劃至下次區塊。快閃記憶體控制器將藉由參考一位址映圖表，而知道在上次區塊中有資料，該位址映圖表可以包含由下次區塊的每一頁之備用欄位載入之一或多數有效性位元。有效性位元的特定邏輯狀態將指示快閃記憶體控制器，該下次區塊是否可以被規劃。或者，對應於上次區塊之備用欄位的有效性位元將表示該資料將不會被規劃至下次區塊。在圖10b之例子中，具有較高數之一對鄰近次區塊的次區塊具有上次區塊，而具有較低數之其他次區塊具有下次區塊。在具有如圖10b所示之兩個以上次區塊的記憶體區塊中，次區塊0係為最低排名次區塊，而次區塊3係為最高排名次區塊，及如果有資料儲存在具有較高排名之次區塊時，資料將不會被規劃至次區塊。
示於圖11之本實施例的平均磨損演算法將包含：一資料規劃副程式，用以規劃新資料至快閃記憶體裝置；及一資料修改副程式，用以再規劃修改資料至快閃記憶體裝置。兩副程式確保快閃記憶體裝置的次區塊係被平均使用。平均磨損演算法係為用於一快閃記憶體裝置的快閃記憶體控制器所執行，該快閃記憶體裝置被架構以抹除預定尺 寸之次區塊，及藉由自主機系統接收一命令，開始在步驟700。在步驟702，快閃記憶體控制器決定是否命令是被規劃新資料或修改正規劃資料。如果命令被規劃新資料，則方法進行至步驟704，其中，資料被規劃至最低排序的可用次區塊。例如，如果快閃記憶體裝置由四空記憶體區塊構成時，每一邏輯分割成如圖10a所示之兩次區塊(次區塊0及次區塊1)，則資料被依序規劃至每一記憶體區塊之次區塊0。最後，所有次區塊0的將儲存資料，下一個予以規劃的資料將被規劃至第一可用次區塊1。
藉由規劃新資料至最低可用次區塊，則所有記憶體區塊將被使用。然而，步驟704可以以另一資料規劃設計加以替換。在此替換設計中，將根據予以規劃之資料的高或低優先位準，而規劃新資料。主系統可以決定具有適當檔案延伸的音樂檔及可執行應用為高優先，而例如文字文件之資料檔係為經常修改並為低優先。被指定為高或低優先的資料可以為主系統所任意設定。
在另一資料規劃實施例中，步驟704被以資料的優先位準的決定步驟加以替換。如果資料指定為高優先，則其被規劃為一記憶體區塊之最低可用排序次區塊，因為高優先資料檔似乎長時間不會被修改。如果最低可用排序下次區塊太小而不能儲存資料，則高優先資料可以被分割及分佈於不同記憶體區塊的兩或更多最低排序可用次區塊。或者，資料可以被規劃至相同記憶體區塊內之任意數量的鄰近最低排序可用次區塊。如果資料被指定為低優先，則其 規劃為記憶體區塊的最高可用排序次區塊，因為低優先資料檔在時間上似乎經常被修改。如果次區塊太小，則資料可以以相同於先前所述之用於高優先資料的方式加以分配。
回到步驟702，如果命令係用以修改先前規劃的資料，則方法進行至步驟710。因為先前規劃的資料被內佇在記憶體區塊之次區塊中，該次區塊可以被抹除並以修改資料再規劃。如果次區塊包含其他資料檔，則它但係同時被再規劃。然而，必須在再規劃執行的次區塊抹除操作將減緩快閃記憶體裝置的效能，並將使該次區塊受到一規劃/抹除循環。為了克服此二問題，在步驟710，原始次區塊的修改資料被規劃至不同記憶體區塊中之另一次區塊。為快閃記憶體控制器所維持之原始位址映圖表然後在步驟712受到調整，以指出儲存在原始記憶體區塊之次區塊中之資料為實體位在新記憶體區塊的次區塊中。隨後，當系統閒置時，原來儲存有資料的次區塊在步驟714被抹除，及此抹除次區塊被標示為抹除並可用以儲存資料。抹除的步驟可以跟隨著圖9所述之方法。藉由隨後抹除次區塊，規劃效能被最大化。
在步驟710，再規劃該修改資料係被一自由次區塊配置副程式所管理。此副程式將指明最適當次區塊，以根據快閃記憶體裝置的其他記憶體區塊的狀態再規劃資料。次區塊配置副程式實施例將再規劃次區塊的資料至另一記憶體區塊中之次區塊，並具有一優先以第一個再規劃資料至 匹配實體次區塊(即相同次區塊排序)。如果一匹配實體次區塊不可得，則資料被再規劃至下一最適當實體次區塊。匹配次區塊的目的為儘可能依據圖11所述之選擇資料分佈演算法，維持高及低優先資料的分配，使得低優先被規劃至較高排序次區塊。次區塊配置副程式將參考圖12之流程圖加以描述，此在圖13a至13d之原始記憶體區塊及新記憶體區塊的圖形顯示。
圖12之方法開始於當用以修改資料的命令在步驟800被接收時。此命令將包含屬於原始記憶體區塊的次區塊的位址位置，其內內佇有予以修改的資料。在步驟802，其他記憶體區塊係依據預定順序設計加以邏輯排序，以決定記憶體區塊存取的順序。例如，最簡單設計為根據記憶體區塊的指定實體/邏輯位置設定該順序。第二設計為根據記憶體區塊的佔用率加以設定順序，該設計係例如由全空白區塊至全規劃區塊，或反之亦然。第三設計為根據最少量之規劃/抹除循環的記憶體區塊加以設定該順序。第二及第三設計可以藉由掃描記憶體區塊的位址映圖表加以實施，該表指示空白的次區塊及每一頁或記憶體區塊的規劃/抹除循環的次數。當資料被由記憶體區塊規劃及抹除時，此邏輯排序可以動態地被維持。
然後，該方法將評估記憶體區塊的邏輯排序列表中之新記憶體區塊並決定是否該資料應否再被規劃。在步驟804，該方法檢查是否新記憶體區塊具有可用匹配實體次區塊，即，被抹除之相同排序的次區塊。如果在新記憶體 區塊中有1出現，則在步驟806，系統檢查是否有任何次區塊有高於現行儲存原始資料的次區塊。為了最小化規劃干擾，當有資料儲存於其中之較高排序次區塊時，資料並未被再規劃匹配實體次區塊。如果存在有資料的較高排序次區塊，則方法會在步驟808評估下一記憶體區塊，並回到步驟804。否則，儲存有資料的其他次區塊係為低排序，及該方法進行至步驟810，以決定是否新記憶體區塊為空的。如果記憶體區塊不是空的，則在步驟812，有資料被規劃至一或更多低排序次區塊及該資料被再規劃至新記憶體區塊之匹配次區塊。
例如，圖13a顯示架構以具有次區塊0至3之原始記憶體區塊900，及予以被評估的新記憶體區塊902，其也被架構至具有次區塊0至3。具有斜線之頁表示有資料的出現，沒有斜線的頁表示為空白並先前被抹除。假設次區塊1的資料係予以被修改，則一匹配次區塊1係在記憶體區塊902被找出，其包含被規劃於下排序次區塊0的資料。因為在記憶體區塊902內沒有有規劃資料的較高排序次區塊，所以，資料被規劃至記憶體區塊902的次區塊1。
回到步驟810，如果新記憶體區塊為空的，則在步驟814，資料被再規劃至第一次區塊(次區塊0)。圖13b顯示架構以具有次區塊0至3的原始記憶體區塊900，及一予以評估的新記憶體區塊904，其係被架構以具有次區塊0至3。在此例子中，記憶體區塊904為空白時，及資料被規劃至空白記憶體區塊904的次區塊0。
在另一實施例中，步驟810可以省略，及如果新記憶體區塊為空白時，則資料將被規劃至匹配次區塊。依據另一替代實施例，記憶體區塊用途係藉由包含另一步驟而最大化，以確保新記憶體區塊令其低排序次區塊被散佈以資料。
如果新記憶體區塊中有匹配次區塊，則先前所述之步驟806、808、810、812及814係為所執行之方法步驟。可能發生一情況，其中，所有可用記憶體區塊具有經由步驟804、806及808的遞迴所決定的可較高排序次區塊，其係被規劃有資料。在此情況中，該方法處理記憶體區塊為不具有可用匹配次區塊。回到步驟804，如果沒有匹配實體次區塊，則該方法進行至步驟816，用以再規劃資料至較現行儲存予以修改之資料的次區塊的排序為高的次區塊。該資料可以被規劃至第一可用較高排序次區塊或可用之最低排序次區塊。圖13c及13d顯示被再規劃至較高排序次區塊的資料。
圖13c顯示被架構以具有次區塊0至3的原始記憶體區塊900，與一新記憶體區塊906。該兩區塊均被架構以次區塊0至3。在此例子中，記憶體區塊906之次區塊1現行儲存資料，因此，記憶體區塊900的次區塊1的資料被規劃至空白記憶體區塊904的次區塊0。圖13d顯示相同記憶體區塊900及新記憶體區塊908，兩者均架構以具有次區塊0至3。在此例子中，記憶體區塊908的次區塊1為空的，但較高排序次區塊2儲存其他資料。因此，資 料再規劃至下一最高可用次區塊，即在記憶體區塊908的次區塊3。
在快閃記憶體裝置的壽命中，當新資料被規劃及舊資料被修改時，快閃記憶體控制器將監視為每一次區塊所累積之規劃/抹除循環的次數。這造成記憶體區塊之次區塊間之規劃/抹除循環的不平衡。依據另一實施例，當預定狀況符合時，在記憶體區塊中之次區塊中之資料可以被交換或移動至不同記憶體區塊。此準則可以例如為次區塊間之規劃/抹除循環間之預定差。
圖14為控制記憶體區塊的次區塊間之規劃/抹除不平衡的一般方法流程圖。該方法可以在供電快閃記憶體裝置時被啟始，或者當快閃記憶體裝置被供電時的任意時間被啟始，並為快閃記憶體控制器所執行。在步驟1000，用於記憶體區塊中之每對次區塊的規劃/抹除循環次數被掃描。熟習於本技藝者將了解，每一次區塊的一或多頁將儲存一對應於其所受到的規劃/抹除循環的次數之計數於一備用欄中。這些計數值被讀取及載入快閃記憶體控制器之位址映圖表。在步驟1002，完成記憶體區塊之每一次區塊的規劃/抹除循環計數的檢查。如果規劃/抹除循環計數已經到達最大允許值，則在步驟1004中，儲存於其中之資料係被拷貝至可用次區塊，及在步驟1006，原始次區塊退休並被映出防止進一步使用。1004之拷貝步驟可以遵循圖11及12所述之方法。
相反地，程序進行至步驟1008，其中在具有最高規劃 /抹除計數之次區塊與具有最低規劃/抹除計數之次區塊間之差被計算為Δ循環。如果Δ循環低於稱為"Set_diff"，則方法迴路回到步驟1002，及下一記憶體區塊被評估。另一方面，如果Δ循環在至少"Set_diff"，則方法進行至步驟1010，其中，在兩次區塊中之資料彼此交換。"Set_diff"的值係為快閃記憶體系統之製造者所設定，或為快閃記憶體控制器，依據製造者快閃管理策略加以設定。步驟1010之次區塊交換係首先藉由將儲存於記憶體區塊中之所有次區塊中之資料拷貝至一可用實體區塊或其他可用次區塊加以執行。原始記憶體區塊被抹除及資料被再規劃至記憶體區塊的次區塊，使得兩次區塊之資料被交換。作為資料的暫時儲存的其他記憶體區塊，或可用次區塊可以在任意時間為一全記憶體區塊抹除或先前所教的部份抹除加以抹除。位址映圖表然後更新，以反映在交換資料之實體位置中之變化。
圖15a顯示架構為具有次區塊0至3之原始記憶體區塊100，其中，次區塊0儲存資料A、次區塊1儲存資料B、次區塊2儲存資料C、及次區塊3儲存資料D。如果次區塊0及3被決定為具有Δ循環>"Set_diff"，則資料被交換。圖15b顯示在資料交換後在記憶體區塊1100中之所得資料映圖。現在次區塊0儲存資料D及次區塊3儲存資料A。
一旦所有記憶體區塊的資料被交換，可以進行規劃操作。例如，新資料可以被規劃至快閃記憶體裝置及現存資 料可以被修改。
先前所述之實施例允許藉由偏壓字元線及其他相關信號，而進行稱為次區塊的記憶體區塊部份的選擇抹除。因此，一記憶體區塊的壽命可以延長，因為只有資料被修改之次區塊受到規劃/抹除循環。次區塊可以任意大小，或預設定特定大小。一命令協定係被提供以允許快閃記憶體控制器與快閃記憶體裝置作成介面並啟始任意大小次區塊及預設大小次區塊的抹除。當規劃新資料至快閃記憶體裝置時，或當修改現行儲存於快閃記憶體裝置中之資料時，此命令協定可以然後用以執行平均磨損演算法。所有這些態樣可以單獨使用或組合使用，以延長記憶體區塊的壽命。
前述實施例已經參考具有兩或四次區塊的記憶體區塊加以描述。然而，實施例係可應用至可邏輯分割至任意次區塊的記憶體區塊。
在前述實施例中，為了解釋目的，各種細節係被加以說明，以提供對本發明之完全了解。然而，可以為熟習於本技藝者所了解，這些特定細節對於實施這些實施例並不必要。在其他例子中，已知電氣結構與電路係被顯示為方塊圖形式，以避免對實施例之態樣造成限制。例如，特定細節並未被提供以使於此所述之實施例被實施為軟體程式、硬體電路、韌體或其組合。
上述實施例係只作例子而已。各種替代、修改及變化可以為熟習於本技藝者所想出而不脫離本發明之範圍，本 案之範圍係由以下之申請專利範圍所界定。
10‧‧‧快閃記憶體
12‧‧‧控制電路
14‧‧‧列位址解碼器
16‧‧‧列位址解碼緩衝器
18‧‧‧記憶體陣列
20‧‧‧排
22‧‧‧快閃記憶體格
24‧‧‧串選擇裝置
26‧‧‧位元線
28‧‧‧接地選擇裝置
30‧‧‧資料暫存器
100‧‧‧實體區塊
102‧‧‧字元線驅動區塊
104‧‧‧源線電壓控制電路
106‧‧‧上次區塊
108‧‧‧下次區塊
300‧‧‧次區塊
302‧‧‧次區塊
304‧‧‧次區塊
600‧‧‧記憶體區塊
602‧‧‧記憶體區塊
900‧‧‧記憶體區塊
902‧‧‧記憶體區塊
904‧‧‧記憶體區塊
906‧‧‧記憶體區塊
908‧‧‧記憶體區塊
1100‧‧‧記憶體區塊
圖1為先前技藝之典型快閃記憶體的方塊圖；圖2為一記憶體陣列之實體配置的示意圖；圖3為一快閃記憶體裝置的部份被抹除之實體記憶體方塊的概念圖；圖4為一快閃記憶體陣列的實體記憶體區塊之電路細節的電路圖；圖5為在抹除驗證操作時源線電壓與選定字元線的數量間之關係圖；圖6為部份區塊抹除與抹除驗證的方法流程圖；圖7a、7b及7c為顯示選擇地可抹除之次區塊的例子的NAND記憶體格串的電路圖；圖8為用以抹除一記憶體區塊的次區塊的命令協定的流程圖；圖9為使用圖8所示之命令協定，來抹除上次區塊、下次區塊、或次區塊切片的方法流程圖；圖10a及10b為具有不同邏輯次區塊架構的記憶體區塊的示意圖；圖11為一平均磨損演算法流程圖；圖12為示於圖11之平均磨損演算法的次區塊配位副程式；圖13a、13b、13c及13d係為對另一次區塊的資料預 規劃的示意圖；圖14為控制記憶體區塊之次區塊間之規劃/抹除循環不平衡的流程圖；及圖15a及15b為使用圖14的方法，在資料交換前與後之記憶體區塊的示意圖。

Claims (24)

  1. 一種快閃記憶體裝置，包含：一記憶體陣列，具有至少一區塊的NAND快閃記憶體格串安排呈行，其中各個該等NAND快閃記憶體格串包含快閃記憶體格，該至少一區塊具有可以由第一字元線至最後字元線的預定方向規劃的多數頁，及該至少一區塊同時也具有可以為開始位址所動態架構的一序向組第一字元線；及列電路，用以當基材被偏壓至用以同時抹除連接至該序向組第一字元線的該等快閃記憶體格的抹除電壓時，驅動該序向組第一字元線至第一電壓，列解碼器驅動複數條第二字元線至第二電壓，用以禁止耦接至該等第二字元線的該等快閃記憶體格的抹除，該等第二字元線包含第一未選擇字元線直至最後未選擇字元線，及該等第一字元線包含為鄰接該最後未選擇字元線的該開始位址所定址的第一選擇字元線直到最後選擇字元線。
  2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該連接至該序向組第一字元線的快閃記憶體格為多位元格(MBC)。
  3. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該序向組第一字元線為第一序向組第一字元線，及該至少一區塊包含第二序向組第三字元線，該第二序向組第三字元線被連接至可同時抹除的快閃記憶體格，該第一序向組第一字元線及該第二序向組第三字元線為彼此不鄰接。
  4. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該至少一區塊的該等NAND快閃記憶體格串係耦接至一共同源線，及該快閃記憶體裝置更包含一源線電壓控制電路，用以在抹除驗證操作時，設定該共同源線的電壓在第三電壓與第四電壓之間。
  5. 如申請專利範圍第4項所述之快閃記憶體裝置，其中該第四電壓係低於該第三電壓，及該共同源線的該電壓於第一字元線的數量增加時降低。
  6. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該最後選擇字元線包含該最後字元線。
  7. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該等連接至在該最後選擇字元線與選擇裝置間之複數條第三字元線的快閃記憶體格儲存資料。
  8. 如申請專利範圍第7項所述之快閃記憶體裝置，其中該等連接至該等第三字元線的快閃記憶體格為可重覆地抹除及可規劃。
  9. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該等連接至該最後選擇字元線與選擇裝置間之複數條第三字元線的快閃記憶體格被抹除。
  10. 如申請專利範圍第9項所述之快閃記憶體裝置，其中該等連接至該等第一字元線的快閃記憶體格係於連接至該等第三字元線的該等快閃記憶體格被抹除的同時可重覆地抹除及可規劃。
  11. 如申請專利範圍第1項所述之快閃記憶體裝置， 其中該最後選擇字元線係可以為結束位址所定址。
  12. 如申請專利範圍第11項所述之快閃記憶體裝置，其中該結束位址被預設為該最後字元線。
  13. 如申請專利範圍第11項所述之快閃記憶體裝置，其中該等結束位址定址為該開始位址所定址之該第一選擇字元線與該最後字元線間之該最後選擇字元線。
  14. 一種快閃記憶體裝置，包含：一記憶體陣列，具有至少一區塊的NAND快閃記憶體格串安排呈行，該至少一區塊具有可以由第一頁至最後頁的預定方向規劃的多數頁；及列電路，用以當基材被偏壓至抹除電壓時，同時抹除可以為開始位址所動態架構的序向組頁。
  15. 如申請專利範圍第14項所述之快閃記憶體裝置，其中該序向組頁形成次區塊。
  16. 如申請專利範圍第15項所述之快閃記憶體裝置，其中該次區塊包含由該第一頁至第一中間頁的該等頁。
  17. 如申請專利範圍第16項所述之快閃記憶體裝置，其中該次區塊為較低次區塊，及由鄰接該第一中間頁的第二中間頁至該最後頁的該等頁形成至少一上次區塊。
  18. 如申請專利範圍第15項所述之快閃記憶體裝置，其中該次區塊包含由第一中間頁至該最後頁的該等頁。
  19. 如申請專利範圍第18項所述之快閃記憶體裝置，其中該次區塊為上次區塊，及由該第一頁至鄰近該第一中間頁的第二中間頁的該等頁形成至少一下次區塊。
  20. 如申請專利範圍第19項所述之快閃記憶體裝置，其中該至少一下次區塊於該上次區塊被抹除的同時被禁止抹除。
  21. 如申請專利範圍第15項所述之快閃記憶體裝置，其中該次區塊包含由第一中間頁至第二中間頁的該等頁。
  22. 如申請專利範圍第14項所述之快閃記憶體裝置，其中該序向組頁的第一選擇頁係可以為該開始位址所定址。
  23. 如申請專利範圍第22項所述之快閃記憶體裝置，其中該序向組頁的最後選擇頁係可以為結束位址所定址。
  24. 如申請專利範圍第23項所述之快閃記憶體裝置，其中該結束位址被預設為該至少一區塊的最後頁。
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