TWI443802B

TWI443802B - 三維晶片之突波型態層識別編號檢測器及其方法

Info

Publication number: TWI443802B
Application number: TW099120328A
Authority: TW
Inventors: Ming Pin Chen; Meng Fan Chang; Wei Cheng Wu
Original assignee: Nat Univ Tsing Hua
Priority date: 2010-06-22
Filing date: 2010-06-22
Publication date: 2014-07-01
Also published as: US8829887B2; US20110311018A1; TW201201350A

Description

三維晶片之突波型態層識別編號檢測器及其方法

本發明係關於一種三維堆疊晶片元件，特別係有關於一種三維晶片之突波型態層識別編號檢測器。

進來可攜式電子設備，例如行動電話與非揮發性半導體記憶媒體(例如積體電路記憶卡)，已縮小尺寸來設計或製造，並且新增的需求欲減少用於設備與媒體中的零件數目並縮小其大小。因此，在半導體工業中，積體電路之封裝技術已經進展至符合小型化與接著可靠性的需求。舉例而言，小型化的需求而導致封裝技術的加速發展，使其具有與一半導體晶片的相似尺寸。再者，接著可靠性於封裝技術上的重要性在於可以提升接著製程的效率，以及於接著製程完成之後提高機械與電性的可靠度。因此，已有相當多的工作在於發展有效率地封裝半導體晶片。符合上述需求之封裝包括：具有約略等於半導體晶片的封裝大小之晶片尺寸封裝(CSP)，有多重半導體晶片納入一單一封裝之多重晶片封裝，以及多重封裝體堆疊及結合於一單片構裝之堆疊封裝。

隨著技術的發展，回應記憶體與其相關的所需儲存容量的增加，而提出堆疊型態的半導體元件(多重晶片元件)，其具有半導體積體電路晶片堆疊一起。換言之，其係提供至少二個半導體積體電路元件堆疊所形成之堆疊型態半導體元件，每一個具有規格並包括一半導體積體電路晶片，其中每一個半導體積體電路元件包括一導體穿過其中，且半導體積體電路元件藉由導體電性連接，而上述規格值包括最上層或最下層半導體積體電路元件的大小是最大的或最小的。因此，堆疊型態半導體元件具有複數個晶片堆疊於一垂直方向。在堆疊型態半導體元件中，晶片係透過例如穿過晶片的插塞(plugs)而電性連接在一起。因此，選擇適當的一個相同結構之堆疊記憶體晶片是一份重要的工作。若一個堆疊型態半導體元件完成製造，晶片可以個別地***作測試，使得僅僅正常的晶片能夠被挑選出並堆疊。

一種提供垂直連接的技術稱為矽晶穿孔(TSV)，其已經成為三維堆疊元件的一個有前景的解決方案。上述技術中，垂直連接線係穿過晶圓而形成，而使堆疊晶片之間得以溝通。一個相關的論文可以參考標題為“利用矽晶穿孔技術之8十億位元三維DDR3動態隨機存取記憶體”(IEEE,JOURNAL OF SOLID-STATE CIRCUITS,VOL. 45,NO. 1,JANUARY 2010)。在此篇論文中，具有矽晶穿孔三維動態隨機存取記憶體之提出係為了克服傳統的模組方法的限制。其亦揭露如何設計該結構與資料路徑。其也揭露包括三維技術之矽晶穿孔連接性檢查與修復方法，以及功率雜訊降低方法。矽晶穿孔可以透過簡單的方式於出廠之後形成，因此無需於正常的製程期間另加特別的製程整合。晶片識別係通常地分配。

相同或不同的晶片堆疊形成三維晶片之後，為了於三維積體電路元件之多重晶片之間選擇一想要的晶片來操作，當系統操作時，三維積體電路元件之每一晶片必須確認其層識別編號以選擇指定晶片來操作。過去已有許多確認層識別編號的方法提出，然而其不僅增加成本，且沒有克服較多的三維積體電路元件之堆疊晶片會有更多電極的問題。舉例而言，爾必達記憶體公司所申請的美國20070126105專利，揭露一種堆疊型半導體記憶體元件與晶片選擇電路。其提供一堆疊型半導體記憶體元件，當於複數個堆疊型半導體晶片之間選擇一想要的半導體晶片，彼此不同的複數個晶片識別編號可以藉由複數個串連排列連接的操作電路而自動產生，並且想要的半導體晶片可以藉由指定給每一個半導體晶片的唯一識別編號而確實地選擇，其係利用半導體晶片具有相同的結構而無需利用複雜的結構或特別的控制。習知技術中，M個串連排列連接的增量電路之間最後的一個增量電路之一計算輸出可以用於決定半導體晶片的數目M。據此，當堆疊型半導體元件的數目未知時，正確數目的半導體晶片可以確實地確認。進一步的習知技術為美國第7,494,846號專利，其由台灣半導體製造公司所揭露，申請於2007年3月9日。其揭露包括第一半導體晶粒以及與第一半導體晶粒相同的第二半導體晶粒。第一半導體晶粒包括一第一識別電路與第一複數個輸入/輸出墊形成於第一半導體晶粒之表面上。第二半導體晶粒包括一第二識別電路，其中第一識別電路與第二識別電路之編程彼此不同，以及第二複數個輸入/輸出墊形成於第二半導體晶粒之表面上。第一複數個輸入/輸出墊之每一個係垂直對準與連接至相對應的第二複數個輸入/輸出墊。第二半導體晶粒係垂直對準與焊接於第一半導體晶粒之上。

本發明提供一種新穎的三維積體電路識別之方法。

本發明之一觀點在於提供一種堆疊元件之三維積體電路檢測器之方法與結構。

一種堆疊元件之每一層之三維晶片檢測器包括一突波產生器以接收一初始訊號以及產生一突波輸入訊號至一下一層檢測器。一鎖存器耦接突波產生器以接收突波產生器之一輸出訊號與產生一層識別訊號。一計數器耦接前一層檢測器及初始訊號以執行一計數操作，一加法器耦接計數器以增加一數值至一計數器之計數輸出與輸入增加訊號至突波產生器。下一層檢測器與前一層檢測器係位於堆疊元件之不同層中。

突波產生器包括複數個串連的除頻器，複數個突波電路，每一該突波電路耦接當前此層除頻器之一輸出與下一層除頻器之輸入，複數個AND閘，每一複數個AND閘耦接相對應的複數個突波電路，以及一NOR閘耦接複數個AND閘。

突波電路包括一延遲器，一反向器耦接延遲器，以及一第二AND閘耦接反向器。

每一該複數個除頻器為一除2除頻器，其中第一除頻器的輸入訊號頻率是2倍第二除頻器之一，第一除頻器的輸入訊號頻率是4倍第三除頻器之一，第一除頻器的輸入訊號頻率是8倍第四除頻器之一。

第一除頻器的輸入訊號週期是1/2倍第二除頻器之一；第一除頻器的輸入訊號週期是1/4倍第三除頻器之一；第一除頻器的輸入訊號週期是1/8倍第四除頻器之一。

本發明將配合其較佳實施例與隨附之圖示詳述於下。應可理解者為本發明中所有之較佳實施例僅為例示之用，並非用以限制。因此除文中之較佳實施例外，本發明亦可廣泛地應用在其他實施例中。且本發明並不受限於任何實施例，應以隨附之申請專利範圍及其同等領域而定。一堆疊元件之每一層之三維晶片檢測器包括一突波產生器以接收一初始訊號以及產生一突波輸入訊號至一下一層檢測器。一鎖存器耦接突波產生器以接收突波產生器之一輸出訊號與產生一層識別訊號。一計數器耦接前一層檢測器及初始訊號以執行一計數操作，一加法器耦接計數器以增加一數值至一計數器之計數輸出與輸入增加訊號至突波產生器。

本發明係有關於一三維積體電路元件，三維積體電路元件典型地係藉由堆疊複數個晶片而形成，上述晶片可以為相同或不同型態的晶片。三維積體電路元件之側視圖可以參考任一習知技術知結構。如前述之習知技術所顯示，三維積體電路元件係具有許多層堆疊於最上層之母板上，以及一介面晶片堆疊於其上。再者，三維積體電路元件之第一至最上層依序被指定編號。複數個焊錫球形成於母板之下表面上，並且三維積體電路元件可以透過上述焊錫球而電性連接一外在元件。介面晶片控制5層三維積體電路元件之輸入/輸出訊號。複數個凸塊形成於三維積體電路元件之最上表面與背面以及介面晶片之背面。上述凸塊連接至三維積體電路元件之每一堆疊晶片，並且其可以透過矽晶穿孔技術形成。在該技術中，垂直內連接線係形成以穿透晶圓使得堆疊晶片之間可以溝通。凸塊係三維積體電路元件之每一元件的電性連接路徑。此外，5層元件之訊號係透過彼此之間的凸塊而垂直連接。在本實例中，晶片可以有相同的儲存容量與相同的結構，並藉由存取其中個別的每一個而執行讀/寫操作。在本發明之實例中，三維積體電路元件之每一晶片(或層)具有一獨具的層識別編號以區分彼此。藉由指定一層識別編號，一指定晶片可以從三維積體電路元件之堆疊層中選出來；彼此元件之間的層識別編號係不同的。三維積體電路元件之每一晶片具有一檢測器以執行層識別編號的檢測操作，其係額外的記憶體電路。檢測器之特定結構與操作將於底下敘述。

第一圖顯示每一層之層識別編號檢測器200。檢測器200包括一突波產生器210，其第一端耦接CLK訊號，第二端輸出CK訊號至下一層識別編號檢測器，第三端耦接一鎖存器220以輸出本層之層識別編號，以及第四端耦接一加法器230。加法器230增加1至一計數器240傳送來的訊號。CLK訊號輸入至突波產生器210，計數器240耦接CLK訊號以計算CLK訊號之時間。然後，訊號饋入至加法器230以增加1至計數器240傳送來的訊號，接下來傳送該計算至突波產生器210，結果因此輸出CK4訊號至鎖存器220以識別該層編號。

第二圖顯示突波產生器210，其包括複數個除頻器212，除頻器212可以輸出一分割頻率，其係經由輸入頻率除以一整數而得到。在一實施例中，該整數為2。方塊中的/2係指輸入頻率除以2。除頻器212的數目端示需求以及所需而定，任何數目係可能的。第一除頻器212的輸入端耦接CLK訊號，第一除頻器212的輸出端耦接下一個輸入端，亦即第二除頻器214與第一突波電路212p。基於類似的結構，前一個除頻器之每一輸出耦接下一個除頻器與突波電路之輸入。因此，第三除頻器216與第二突波電路214p分別耦接第二除頻器214之輸出。類似地，第四除頻器218與第三突波電路216p分別耦接第三除頻器216之輸出。CLK訊號輸出至第四除頻器218之輸出。

前述之突波電路包含212p、214p與216p將分別輸出訊號CKp1、CKp2與CKp3至一相對應的AND閘。然後，訊號S0、S1與S2將分別輸入至相對應AND閘的另一端。在上述AND閘操作之後，這些AND閘之輸出訊號將傳送至一OR閘，接著輸出CK訊號。

CK值表可以參考第二圖之右側，其意謂輸出CK值係基於AND閘之輸入訊號且由OR閘來決定。根據上表，例如，若從AND閘來之OR閘輸入訊號為000，則OR閘輸出為0。當CK為0，則識別編號數為0。舉另一例子，若從AND閘來之OR閘輸入訊號為001，OR閘輸出(CK)為Ckp3，則識別編號數為1。其意謂僅有第三AND閘輸出訊號，其由OR閘決定，kp3可以視為識別編號1。類似地，若從AND閘來之OR閘輸入訊號為011，OR閘輸出(CK)將為Ckp2與Ckp3，其意謂第二與第三AND閘輸出訊號kp2與kp3，其輸出訊號可以視為層識別編號3。第一、第二與第三AND閘輸出訊號為kp1+kp2+kp3，其意謂OR閘輸出訊號(CK)為Ckp1+Ckp2+Ckp3，其可以視為層識別編號7。其他操作類似上述之方法，省略其說明。在此架構下，每一層可以藉由上述方法得到識別，其設定於表中從0至7。

第二圖底邊說明突波電路之元件，其包括一延遲器與一反向器串連耦合。一AND閘連接至反向器之輸出，而另一端耦接延遲器之輸入。在此架構之下，輸入訊號將延時並藉由反向器而反向，結果因此在反向訊號通過AND閘之後產生一突波。

第三圖顯示第二圖之每一訊號的波形時序圖。從圖示中，由於CLK的頻率被第一除頻器212分割，CK1的週期是CLK的二倍，因此若第一除頻器212是一個除2除頻器，則其週期為二倍。基於相同理由，CK2與CK3的週期是初始訊號CLK的4倍與8倍。而CK4的週期是初始訊號CLK的16倍。相對應的突波訊號CKp1、CKp2與CKp3亦顯示於圖示之中。其不僅顯示產生突波訊號CKp1、CKp2與CKp3的時間不同，亦顯示他們的週期也不同。CKp2的週期是CKp1的2倍，而CKp3的週期是CKp2的2倍。因此，突波時間可以區分彼此。

若複數個除頻器之一係除2除頻器，第一除頻器的輸入訊號頻率是2倍第二除頻器之一；第一除頻器的輸入訊號頻率是4倍第三除頻器之一；第一除頻器的輸入訊號頻率是8倍第四除頻器之一。換言之，第一除頻器的輸入訊號週期是1/2倍第二除頻器之一；第一除頻器的輸入訊號週期是1/4倍第三除頻器之一；第一除頻器的輸入訊號週期是1/8倍第四除頻器之一。

第四圖顯示4層堆疊半導體元件，每一個具有一個如上所述之識別編號檢測器200，其操作方法與上述程序相同。當前堆疊元件之每一層的三維積體電路檢測器係位於堆疊元件之一層中。其意謂一突波產生器用以接收一初始訊號以及產生一突波輸入訊號至一下一層檢測器。一鎖存器耦接突波產生器以接收突波產生器之一輸出訊號與產生一層識別訊號。一計數器耦接前一層檢測器及初始訊號以執行一計數操作，一加法器耦接計數器以增加一數值至一計數器之計數輸出與輸入增加訊號至突波產生器。其中當前此層、下一層檢測器與前一層檢測器係位於堆疊元件之不同層中。

前一層的CK輸出訊號將被視為下一層檢測器之計數器的輸入訊號(突波輸入)。CLK訊號將透過一溝通匯流排線而耦接堆疊元件之每一層之每一突波產生器210的輸入端。匯流排線可以藉由矽晶穿孔400技術而製作。矽晶穿孔提供三維堆疊元件的層之間的垂直連接。在該技術中，垂直內連接線係形成以穿透晶圓使得堆疊晶片之間可以溝通。此外，本層檢測器之計數器與前一層之突波產生器之間的連接係透過矽晶穿孔而形成。類似地，下一層檢測器之計數器與此層之突波產生器之間的連接係透過矽晶穿孔而形成。藉由利用前述方法，每一層可以自動地藉由其識別編號而得到偵測。從上述說明，每一層之每一個鎖存器可以輸出一數位態000,001,010,100以作為堆疊元件之每一層的層識別編號。其分別指示第一層具有一識別編號0，第二層具有一識別編號1，第三層具有一識別編號2，第四層具有一識別編號3。

對於當前之方法，本發明提供一三維積體電路檢測器(或產生器)，透過突波產生器與加法器，以識別三維積體電路元件之每一晶片之層識別編號，當系統操作時接著選擇一指定晶片。

一實施例係為本發明之一實例或範例。敘述於說明書中之「一實施例」、「一些實施例」或「其他實施例」係指所描述聯結於此實施例中之一特殊特徵、結構或特性被包含最少一些實施例中，但並非對所有實施例而言皆為必需。「一實施例」或「一些實施例」等不同敘述係指並非必須提及這一些實施例。值得注意的是，於前文敘述關於本發明之特定實施例中，不同特徵有時可集合於一單一實施例、圖式或敘述中係用以簡化說明並助於對本發明一或多種不同方面之理解。然而，此揭露方法不應被用以反映所請求之發明範疇，因而將所述範例中之特徵加入每一請求項中。反之，於下述之申請專利範圍所反映本發明之觀點會少於上述所揭露之單一實施例中的所有特徵。因此，申請專利範圍係涵蓋所述之實施例，且每一請求項本身皆可視為本發明之一獨立實施例。

200．．．層識別編號檢測器

210．．．突波產生器

220．．．鎖存器

230．．．加法器

240．．．計數器

212．．．第一除頻器

212p．．．第一突波電路

214．．．第二除頻器

214p．．．第二突波電路

216．．．第三除頻器

216p．．．第三突波電路

218．．．第四除頻器

上述元件，以及本發明其他特徵與優點，藉由閱讀實施方式之內容及其圖式後，將更為明顯：

第一圖顯示根據本發明之識別編號檢測器之一實施例。

第二圖顯示根據本發明之突波產生器之一實施例。

第三圖顯示本發明之訊號時序圖。

第四圖顯示本發明之4層三維積體電路之示意圖。

200．．．層識別編號檢測器

210．．．突波產生器

220．．．鎖存器

230．．．加法器

240．．．計數器

Claims

一種三維積體電路之層識別編號檢測器，一當前此層檢測器位於堆疊元件之一層中，包括：一突波產生器，以接收一初始訊號以及產生一突波輸入訊號至一下一層檢測器；一鎖存器，耦接該突波產生器以接收該突波產生器之一輸出訊號與產生一層識別訊號；一計數器，耦接前一層檢測器及該初始訊號以執行一計數操作；以及一加法器，耦接該計數器以增加一數值至該計數器之一計數輸出，與輸入增加訊號至該突波產生器；其中該當前此層、該下一層檢測器與前一層檢測器係位於該堆疊元件之不同層中。
如請求項1所述之三維積體電路之層識別編號檢測器，其中該堆疊元件之該不同層之每一該突波產生器藉由矽晶穿孔而耦接CLK訊號。
如請求項1所述之三維積體電路之層識別編號檢測器，其中該突波產生器包括複數個串連的除頻器，複數個突波電路，每一該突波電路耦接當前此層除頻器之一輸出與下一層除頻器之輸入，複數個AND閘，每一該複數個AND閘耦接相對應的該複數個突波電路，以及一NOR閘耦接該複數個AND閘。
如請求項3所述之三維積體電路之層識別編號檢測器，其中該突波電路包括一延遲器，一反向器耦接該延遲器，以及一第二AND閘耦接該反向器。
如請求項3所述之三維積體電路之層識別編號檢測器，其中每一該複數個除頻器為一除2除頻器，其中第一除頻器的輸入訊號頻率是2倍第二除頻器之一，該第一除頻器的輸入訊號頻率是4倍第三除頻器之一，該第一除頻器的輸入訊號頻率是8倍第四除頻器之一。
一種三維積體電路之層識別編號檢測器，一當前此層檢測器位於堆疊元件之一層中，包括：一突波產生器，以接收一初始訊號以及產生一突波輸入訊號至一下一層檢測器，其中該突波產生器包括複數個串連的除頻器，複數個突波電路，每一該突波電路耦接當前此層除頻器之一輸出與下一層除頻器之輸入，複數個AND閘，每一該複數個AND閘耦接相對應的該複數個突波電路，以及一NOR閘耦接該複數個AND閘；一鎖存器，耦接該突波產生器以接收該突波產生器之一輸出訊號與產生一層識別訊號；一計數器，耦接前一層檢測器及該初始訊號以執行一計數操作；以及一加法器，耦接該計數器以增加一數值至該計數器之一計數輸出，與輸入增加訊號至該突波產生器；其中該當前此層、該下一層檢測器與前一層檢測器係位於該堆疊元件之不同層中。
如請求項6所述之三維積體電路之層識別編號檢測器，其中該堆疊元件之該不同層之每一該突波產生器藉由矽晶穿孔而耦接CLK訊號。
如請求項6所述之三維積體電路之層識別編號檢測器，其中該突波電路包括一延遲器，一反向器耦接該延遲器，以及一第二AND閘耦接該反向器。
如請求項6所述之三維積體電路之層識別編號檢測器，其中每一該複數個除頻器為一除2除頻器。
如請求項9所述之三維積體電路之層識別編號檢測器，其中第一除頻器的輸入訊號頻率是2倍第二除頻器之一，該第一除頻器的輸入訊號頻率是4倍第三除頻器之一，該第一除頻器的輸入訊號頻率是8倍第四除頻器之一。