TWI433305B - Ｓｏｉ裝置及其製造之方法 - Google Patents

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Description

SOI裝置及其製造之方法
本發明大體上係關於絕緣體上覆半導體(semiconductor on insulator；SOI)裝置，以及製造此種裝置之方法，且尤係關於SOI裝置，以及用於製造包含用於解耦合電容器之放電路徑之SOI裝置之方法。
主要的現代積體電路(IC)藉由使用複數個互連接場效電晶體(FET)(亦稱之為金屬氧化物場效電晶體(MOSFET或MOS電晶體))而實施。該等IC通常係使用P通道FET(PMOS電晶體或PFET)和N通道FET(NMOS電晶體或NFET)兩者而製成，而後此IC係稱之為互補MOS或CMOS電路。能藉由形成該MOS電晶體於覆蓋絕緣體層之半導體材料薄層而實現MOSIC之某些改良的性能。此等於絕緣體上覆半導體(SOI)MOS電晶體例如呈現了較低的接面電容並因此能以較高的速度操作。
形成在該SOI層中及該SOI層上之該MOS電晶體係互連接以執行所希望之電路功能。許多的電壓匯流排亦連接至適當的裝置以當由該電路功能需要時供電至該等裝置。該等電壓匯流排可包含例如Vdd 匯流排、Vcc 匯流排、Vss 匯流排、等等，並可包含耦接至外部電源之匯流排以及耦接至內部產生或內部交變電源之匯流排。如此處所使用的，術語“Vdd 匯流排”和“Vcc 匯流排”以及“電壓匯流排”等將應用於外部和內部匯流排。如於電路中之各種節點於電路之操作期間其被充電或放電任一情況，各種匯流排必須供應電流或吸收電流於這些節點。特別是當該積體電路的開關速度(switching speed)增加時，因為該匯流排之固有的電感，由匯流排所需的供應或吸收電流能於該匯流排上引起顯著的電壓尖脈波(voltage spike)。於該等匯流排之間設置解耦合電容器以避免也許由該電壓尖脈波所引起之邏輯錯誤已成常見。例如，此種解耦合電容器能夠被連接於該等Vdd 和Vss 匯流排之間。這些解耦合電容器係典型地沿著該等匯流排之長度分佈。該等電容器通常(但非必須)形成為MOS電容器，具有一個由用以形成該等MOS電晶體之閘電極之相同材料形成之電容器之一個板、由該SOI層中之雜質摻雜區所形成之電容器之另一個板、以及分隔開由閘極介電質所形成之該電容器之該等二個板之介電質。
當使用此等MOS電容器作為電壓匯流排之間的解耦合電容器時，能夠發生能影響積體電路之產率和可靠度之一個問題。該問題之發生係因為於該IC的製造期間能有足夠的電荷被建立於電容器上，以透過該電容器介電材料引起破壞性放電。當裝置尺寸縮小和尤其當該閘極介電層之厚度減少時此問題變得更為嚴重。該電荷建立係從一個或多個電漿沉積和/或蝕刻步驟造成，該等步驟係用於沉積和/或蝕刻層間介電材料和用於製造該等積體電路之最後步驟中的金屬或其他導體。
因此，希望提供一種MOS裝置及用於製造此等MOS裝置之方法，其避免電荷建立於解耦合電容器上之破壞效應。此外，希望提供用於製造包含解耦合電容器和用來保護該等解耦合電容器之放電路徑之SOI裝置之方法。再者，由後續的詳細說明和所附之申請專利範圍，結合伴隨的圖式和前述的技術領域和背景，本發明之其他希望之特徵和特性將變得清楚。
本發明提供一種絕緣體上覆矽(SOI)裝置，該裝置包含耦接於電壓匯流排之間並形成於覆蓋絕緣體層之單晶半導體層中之MOS電容器、和半導體基板。該裝置包含至少一個用於放電建立在該MOS電容器上之可能有害電荷之放電路徑。該MOS電容器具有形成該MOS電容器之第一板之導電電極材料，和於形成第二板之導電電極材料下方之單晶矽層中之雜質摻雜區。第一電壓匯流排係耦接至該電容器之該第一板並經由形成在該半導體基板中之二極體耦接至放電路徑。第二電壓匯流排係耦接至該電容器之該第二板。
本發明提供一種用於製造絕緣體上覆矽(SOI)裝置之方法，該裝置包含矽基板、覆蓋該矽基板之埋置絕緣體層、和覆蓋該埋置絕緣體層之單晶矽層。依照本發明之一個實施例，該方法包括：形成延伸穿過該單晶半導體層至該埋置絕緣體層之介電隔離區。蝕刻開口以延伸穿過該介電隔離區和該埋置絕緣體層，以暴露該半導體基板之一部分。該半導體基板之暴露部分係摻雜有雜質以於該半導體基板中形成PN接面二極體。該單晶半導體層之一部分係摻雜有雜質摻雜劑以形成電容器之第一板，以及形成覆蓋於該單晶半導體層之該部分之絕緣體層。形成覆蓋於該絕緣體層之導電電極以形成電容器之第二板。第一匯流排係耦接至該電容器之第二板和至該二極體，以及第二匯流排係耦接至該電容器之該第一板。
下列之詳細說明僅為例示性質，並不作為限制本發明或應用和本發明的使用。再者，並不由呈現於前面技術領域、先前技術、發明內容或下列實施方式中所表示或暗示之任何理論而作為限定本發明。
第1圖顯示習知解耦合電容器結構20之元件之部分剖面圖，該解耦合電容器結構20係實施於絕緣體上覆矽(SOI)積體電路(IC)裝置結構之一部分。此種IC結構可包含複數個分佈之MOS電容器22(僅顯示其中一個)，各MOS電容器22包含頂板24、底板26和電容器介電質28。頂板24通常係由組成該IC之剩餘部分之該MOS電晶體之該等閘電極使用相同材料製成。電容器介電質28通常係與用於該IC之該MOS電晶體之該閘極介電質使用相同材料製成。底板26係由覆蓋絕緣體32之矽薄層30形成，該絕緣體32遂覆蓋半導體基板34。於此實施例中矽之例示層30為摻雜之N型。與頂板24自行對準而形成之重濃度摻雜(heavily doped)N＋接觸件36促進對層30之歐姆接觸(ohmic contact)。層間介電質38覆蓋該電容器結構並電性絕緣該等電容器與其他可用來互連接該IC之裝置之金屬化層。一匯流排，譬如Vdd 匯流排40，係藉由形成在穿過層間介電質38之開口44中之金屬化之接觸件42而耦接至頂板24。一匯流排，譬如Vss 匯流排46，係藉由形成在穿過層間介電質38並接觸N＋接觸件36之開口50中之金屬化之接觸件48而耦接至底板26。對於各匯流排複數個金屬化接觸件通常係用於確保該匯流排和該電容器的個別板之間具有良好的接觸。而且，複數個電容器結構係耦接於該等二個匯流排之間，以及此等電容器結構將被發現分佈於該積體電路之附近。
第2至11圖顯示依照本發明之實施例之形成作為絕緣體上覆矽CMOS積體電路53之部分之解耦合電容器52之一部分之方法步驟之剖面圖。依照本發明之實施例，以下作更完全的說明，解耦合電容器52包含至少一個放電路徑，在該電容器上或在處理期間電路中任何之非接地節點上建立的電荷藉由此路徑能安全的放電以避免破壞該電容器介電質。雖然術語“MOS裝置”恰當地指具有金屬閘電極和氧化物閘極絕緣體之裝置，但是於整篇文中該術語將用來指包含位於閘極絕緣體(無論為氧化物或其他絕緣體)之上之導電閘電極(無論為金屬或其他導電材料)之任何半導體裝置(該閘極絕緣體遂位於半導體基板之上)。於這些例示實施例中僅顯示了小部分的CMOS積體電路53，特別是其中形成有解耦合電容器52(除了一個N通道MOS電晶體(NMOS電晶體)以及一個P通道MOS電晶體(PMOS電晶體))之電路部分。製造CMOS裝置之各種步驟為已知之步驟，而為了簡潔起見，許多習知的步驟於此處僅將簡短提及，或將其整個省略而不提供已知的製程細節。雖然於此例示實施例中該積體電路係說明為一CMOS電路，但是本發明亦可應用於單一通道型MOS電路的製造。本申請案係相關於審查中相關申請案第11/133,969號，該案揭示之整個內容併合於本案作為參考。
如第2圖中所例示，依照本發明之一個實施例之方法由提供半導體基板54開始。該半導體基板較佳地為具有形成覆蓋於單晶矽載體基板34之單晶矽層30之矽基板。如此處所使用的，術語“矽層”和“矽基板”將用為包含典型用於半導體工業之相當純的或輕濃度雜質摻雜(lightly impurity doped)單晶矽材料，以及混合其他元素譬如鍺、碳等之矽以形成實質的單晶半導體材料。為了容易說明，而不作為限制，此處該等半導體材料一般稱之為矽材料。單晶矽層30將被用於N通道和P通道MOS電晶體的形成以及解耦合電容器52。單晶矽基板34提供對單晶矽層30之支撐，以及依照本發明之實施例將用來形成放電路徑用於放電建立在解耦合電容器52上之可能的有害電荷。單晶矽層30藉由已熟知的晶圓接合和薄化技術而接合至單晶矽載體基板34，具有分離單晶矽層30與單晶矽載體基板34之介電絕緣層32。該單晶矽層被薄化至大約50至300奈米(nm)之厚度，依於所執行的電路功能而定。該單晶矽層和該單晶矽載體基板兩者較佳地具有至少大約每平方1至35歐姆(1－35 Ohms per square)之電阻率(resistivity)。依照本發明之一個實施例，薄矽層30被雜質摻雜成N型和單晶矽載體基板34被雜質摻雜成P型。典型為二氧化矽之介電絕緣層32較佳地具有大約50至200 nm之厚度。
作為一個替代的晶圓結合技術，單晶半導體基板54能夠用SIMOX製程形成。該等SIMOX製程為已知的製程其中氧離子被植入至單晶矽基板34之次表面區(sub－surface region)中。該單晶矽基板和該植入之氧接著被加熱以形成次表面氧化矽介電層32，該次表面氧化矽介電層32電性隔離該基板之上部分(SOI層30)與單晶矽基板34之剩餘部分。SOI層30之厚度係由植入之離子之能量而決定。無關於用來形成該SOI層之方法，介電層32通常係稱之為埋入氧化物或“BOX”，此處亦將如此稱呼。
已提供了一個半導體基板54，依照本發明之一個實施例之方法繼續如顯示於第3圖中，形成延伸經過單晶矽層30至介電層或BOX 32之介電隔離區58至58。該介電隔離區係較佳地由已知的淺溝槽隔離(shallow trench isolation；STI)技術形成，其中溝槽被蝕刻入單晶矽層30中，該等溝槽被填滿譬如沉積之二氧化矽之介電材料，以及藉由CMP去除過量的二氧化矽。如已熟知的，有許多的製程能用來形成該STI，因此此處不須詳細說明該製程。於此例示範例中將顯示僅有單一N通道MOS電晶體300、單一P通道MOS電晶體200、和單一解耦合電容器52。熟悉此項技術者將了解到，許多其他的裝置可需要用來執行所希望的電路功能，包含複數個N通道MOS電晶體、複數個P通道MOS電晶體、和複數個解耦合電容器。因此，若需要的話能形成額外的STI區(未顯示)，以提供將被形成在單晶矽層30中和其上之該CMOS電路之各種其他裝置之間的電性隔離。
依照本發明之實施例，介電隔離區56和57之間之薄單晶矽層30之部分60能被摻雜成N型。該N型摻雜能夠是層30原來的摻雜，或者能是後續藉由離子植入等的摻雜。該薄單晶矽層30之部分60形成解耦合電容器52之該底板。以同樣方式，介電隔離區58和57之間之薄單晶矽層30之部分61亦能被摻雜成N型。部分61將用於P通道電晶體200的形成。鄰接介電隔離區56之層30之部分63能例如藉由離子植入而被摻雜成P型。部分63將用於N通道電晶體300的形成。能依照已熟知之光學微影術和離子植入技術藉由光阻之圖案化層遮罩不接受特定植入之層30之部分。如第3圖中所例示，介電材料62之層係形成至少在該SOI層之部分60、部分61、和部分63之表面上。介電材料62較佳地具有大約1至3 nm之厚度，而最佳地具有大約1.5至2.0 nm之厚度。介電材料62形成P通道電晶體200和N通道電晶體300之閘極絕緣體、和電容器52之電容器介電質。並不必要層62用於所有的三個裝置；也就是說，一個介電質層能用於電容器介電質而不同的介電質層能用於電晶體200和/或300之閘極絕緣體，但是使用層62於所有的三個裝置有助於使方法步驟數目最少。該介電材料能是熱生長之二氧化矽，該二氧化矽係藉由於氧化作用環境(oxidizing ambient)中加熱矽層30而形成，或該介電材料能是氧化矽、氧氮化矽、氮化矽、或譬如HfSiO之高介電常數介電質等之沉積層。沉積之絕緣體能藉由化學氣相沉積(chemical vapor deposition；CVD)、低壓化學氣相沉積(LPCVD)、或電漿增強型化學氣相沉積(PECVD)而沉積。如所例示，層62為沉積在介電隔離區以及在薄矽層30上之沉積層。多晶矽或其他閘電極形成材料之層係沉積在介電材料之層上，並被圖案化以形成解耦合電容器52之頂板64、P通道MOS電晶體200之閘電極202、和N通道MOS電晶體300之閘電極302。該閘電極形成材料於下文中將稱之為(為了方便說明而非限制)多晶矽，雖然熟悉此項技術者將了解到亦可使用其他的材料。能藉由CVD或LPCVD藉由減少矽烷(SiH4 )而沉積該多晶矽。譬如氧化矽、氮化矽、氧氮化矽、等等之硬遮罩材料層(未顯示)亦能沉積在該多晶矽層之上以助於該閘電極的圖案化和蝕刻。能使用圖案化之光阻層和習知之光學微影技術和電漿蝕刻於Cl或HBr/O2 化學而圖案化該多晶矽層。於本發明之較佳實施例中，側壁間隔件66係形成在頂板64、閘電極202、和閘電極302之邊緣上。能藉由已知的方式異向性蝕刻(anisotropically etching)氧化矽、氮化矽等之層而形成該等側壁間隔件。間隔件形成材料之層係例如藉由使用CHF3 、CF4 、或SF6 化學作用(chemistry)之反應性離子蝕刻(reactive ion etching；RIE)而被異向性蝕刻，以從實質水平表面(多晶矽特徵之頂部)去除該層，及於實質垂直表面(多晶矽特徵之側壁)上留下該層。
如第4圖中所示，至少一個開口74被蝕刻穿過介電隔離區57和下方介電層32之部分。依照本發明之較佳實施例，第二開口75亦被蝕刻穿過該介電隔離區和該下方介電層。雖然開口74和開口75兩者係皆顯示被蝕刻穿過相同的介電隔離區，但是二個開口能被蝕刻穿過分離的隔離區。開口74和75被異向性蝕刻，較佳地為反應性離子蝕刻。該介電層能例如使用CF4 、CHF3 、或SF6 化學作用而被反應性離子蝕刻。開口74暴露單晶矽載體基板34之表面之一部分98以及開口75暴露該載體基板之一部分99。該蝕刻能被藉由例如光阻之圖案化層(未圖示)而遮罩。
亦如第4圖中所示，硼離子或其他P型導電率決定離子如箭號76所示透過開口75被植入至單晶矽載體基板34中以於該載體基板中形成接觸區78。相同的P型離子植入亦能導向至薄單晶矽層30中以形成積體電路53之P通道MOS電晶體200之源極204和汲極206區域。該源極和汲極區之離子植入係藉由閘電極202和相關聯的側壁間隔件66遮罩並因此自行對準於閘電極202和相關聯的側壁間隔件66。於該P型離子植入期間其他裝置係可藉由光阻之圖案化層(未圖示)而遮罩。
於透過開口75植入P型導電率決定離子之前或之後，譬如砷或磷之N型導電率決定離子被透過開口74而植入，如第5圖中箭號174所示。該N型導電率決定離子被植入到單晶矽載體基板34以形成N型區176，該N型區176與載體基板形成PN接面二極體177。能使用相同的N型離子植入藉由使用頂板64和側壁間隔件66作為離子植入遮罩而植入離子進入薄單晶矽層30之部分60以形成接觸區68、70自行與頂板64對準。重濃度摻雜(N＋)接觸區促使與解耦合電容器之底板具有良好的電性接觸。同時，二極體區176和接觸區68、70被離子植入，能使用相同的植入以植入N通道電晶體300之汲極304和源極306區。源極和汲極區之離子植入係藉由閘電極302和相關聯的側壁間隔件66遮罩並因此自行對準閘電極302和相關聯的側壁間隔件66。於該N型離子植入期間，P通道MOS電晶體200和該積體電路之其他區域能用已知的方法而遮罩，例如，用光阻層(未顯示)。
於去除該遮罩光阻層後，絕緣體層62之暴露部分被去除，及依照本發明之一個實施例，矽化物形成金屬(譬如鎳、鈷、鈦、鈀等)之層係全面沉積於該結構上。該矽化物形成金屬係沉積與該離子植入接觸區78、二極體區176、區68、70和電容器結構52之多晶矽頂板64、源極204和汲極206區和PMOS電晶體200之閘電極202接觸，以及與NMOS電晶體300之汲極304和源極306區以及閘電極302接觸。該矽化物形成金屬較佳地具有大約5至15 nm之厚度。加熱該矽化物形成金屬，較佳地至大約350℃至500℃的溫度以引起該金屬與矽反應，以此情況接觸以分別於接觸區68、70上形成金屬矽化物接觸區80和82、於接觸區78上形成金屬矽化物接觸件84、於二極體區176上形成金屬矽化物接觸件178、於多晶矽頂板64上形成金屬矽化物接觸件86、和於MOS電晶體200上形成金屬矽化物接觸件208和210以及於MOS電晶體300上形成金屬矽化物接觸件308和310，皆如第6圖中所示。未與矽接觸之金屬，例如沉積於介電隔離區上之金屬，於該加熱步驟期間未反應，並藉由例如於H2 O2 /H2 SO4 或HNO3 /HCl溶液之濕蝕刻而去除。金屬矽化物接觸件209和309至MOS電晶體200和300之閘電極亦可形成於相同時間。
依照本發明之實施例，譬如氧化矽之層間介電材料層88係全面地沉積以覆蓋多晶矽特徵和矽化區並填滿開口74和75。層88接著被光學微影圖案化和蝕刻以形成開口90，該開口90暴露金屬矽化物接觸件80、82、84、178、86、208、210、308、和310之部分，如第7圖中所示。藉由CVD法分解譬如四乙基矽(tetraethylorthosilicate；TEOS)之源極材料而能沉積層間介電材料層88，以及能例如用CHF3 、CF4 、或SF6 化學作用之反應性離子蝕刻而蝕刻。導電插塞(conductive plug)係形成於開口90中。導電插塞92接觸金屬矽化物接觸件80、導電插塞94接觸金屬矽化物接觸件82、導電插塞96接觸金屬矽化物接觸件84、接觸插塞180接觸金屬矽化物接觸件178、和導電插塞98接觸電容器結構52之金屬矽化物接觸件86。以相同方式，導電插塞212、214、312、和314分別接觸金屬矽化物接觸件208、210、308、和310。導電插塞能用習知方法形成，例如藉由沉積鈦層，形成氮化鈦層，然後沉積鎢層。能藉由CMP製程而將超出的插塞材料從層間介電材料88之表面去除。
如第8至11圖之例示，依照本發明之實施例，該解耦合電容器結構係藉由沉積和圖案化一層或更多層之金屬以形成Vdd 匯流排100和Vss 匯流排102而完成。該所需之匯流排和其他互連接金屬化的路徑安排(routing)通常地需要幾層之金屬化層。這些金屬化層能夠藉由介電材料層而電性分離。該金屬層可以是鋁、銅、鋁或銅合金、等等。熟悉此項技術者將了解到鋁金屬化通常被沉積然後光微影圖案化並蝕刻，反之銅金屬化通常地係藉由金屬鑲嵌(damascene)製程而圖案化。第8至11圖示意地顯示由譬如鋁之金屬形成Vdd 匯流排100和Vss 匯流排102之步驟。
如第8圖中所例示，譬如鋁或鋁合金之金屬層400係沉積在介電層88之頂部之上，並與導電插塞接觸。該金屬層被圖案化，如第9圖中所示，以形成Vdd 匯流排100之部分電性耦接到N通道MOS電晶體300之汲極304，電性耦接到解耦合電容器52之頂板64和至二極體177。該金屬層亦被圖案化以形成Vss 匯流排102之部分電性耦接至解耦合電容器52之底板60，至P通道MOS電晶體200之汲極區206和至基板接觸件78。
如第10圖中所例示，依照本發明之一個實施例，該方法繼續，沉積另一個介電層402覆蓋介電層88及圖案化金屬層400。較佳地介電層402之頂表面被例如用CMP製程而平坦化。開口404被圖案化並被蝕刻以延伸穿過介電層402以暴露Vdd 匯流排100之部分。開口404能用導電插塞406填滿，以及額外的金屬408層係沉積至介電層402之平坦化上表面上，以及與導電插塞406電性接觸。
如第11圖中所例示，能圖案化和蝕刻金屬層408以形成該Vdd 匯流排之一部分410，該Vdd 匯流排之該部分410能例如耦接至外部電源供應器。因為二維圖式之限制，雖然於第10和11圖中未顯示，但是額外的開口能被圖案化和蝕刻穿過介電層402以暴露Vss 匯流排102之部分，該等開口能被填滿導電插塞，以及金屬層408之一部分能被圖案化以電性連接至該等導電插塞。此外，Vss 連接能連至基板34如於端部412所示。
該Vdd 匯流排係耦接至導電插塞98並因此耦接至解耦合電容器52之頂板64。該Vss 匯流排係耦接至導電插塞92和94並因此耦接至解耦合電容器52之底板60。該解耦合電容器係因此耦接於該等二個電壓匯流排之間。依照本發明之實施例，該Vdd 匯流排亦耦接至導電插塞180並因此耦接至形成在載體基板34中之PN接面二極體177，提供用於可建立在電容器52之頂板上之電荷之放電路徑。建立在頂板64上之正電荷能漏電至該基板作為PN接面二極體177之逆向偏壓漏電流。建立在頂板64上之負電荷能漏電至該基板作為PN接面二極體177之正向偏壓電流。此外，依照本發明之進一步實施例，該Vss 匯流排亦耦接至導電插塞96並因此耦接至載體基板34，提供另一用於可建立在該電容器之底板上之電荷之放電路徑。
至少對於積體電路53之某些之MOS電晶體，該Vdd 匯流排亦耦接至導電插塞312並因此耦接至N通道MOS電晶體300之汲極，而該Vss 匯流排亦耦接至導電插塞212並因此耦接至P通道MOS電晶體200之汲極。因為二維圖式之限制，某些的元件之間直接連接用虛線414示意地表示。雖然第11圖顯示了從Vdd 延伸至pn接面二極體177之放電路徑，但是該放電路徑能被耦接以從任何非接地電路節點延伸，該非接地電路節點有可能被經由製造IC 53中所使用之各種電漿蝕刻和沉積步驟所產生建立之電荷所傷害。雖然未顯示於圖式中，但是該放電路徑已繪示為從MOS電晶體之雜質摻雜區延伸至該pn接面二極體177，該放電路徑亦能從譬如MOS電晶體300之閘電極302延伸至該pn接面二極體。
雖然於本發明之上述詳細說明中呈現了至少一個實施範例，但是應該了解到存在有許多之變化。例如，上述說明之方法步驟之次序僅為例示用，而不欲作為限制。同樣情況，列舉的金屬、絕緣體、和離子種類僅例示用。雖然Vdd 匯流排和Vss 匯流排例示於第8至11圖中係形成於積體電路中相同的金屬化層上，但是他們亦可形成於不同的金屬層。亦應該了解到實施範例或諸實施範例僅是作實例用，而並不欲限制本發明之範圍、應用、或組構(configuration)於任何方式。而是，以上之詳細說明將提供熟悉此項技術者施行本發明之實施範例之方便的路途指引，將了解到在例示之實施範例中所說明之功能和元件的配置可以作各種之改變而仍不脫離本發明提出於所附申請專利範圍中及其合法均等之範圍。
20．．．解耦合電容器結構
22．．．MOS電容器
24．．．頂板
26．．．底板
28．．．電容器介電質
30．．．單晶矽層
32．．．介電絕緣體
34．．．單晶矽載體基板、半導體基板
36．．．N＋接觸件
38．．．層間介電質
40．．．Vdd 匯流排
42．．．接觸件
44．．．開口
46．．．Vss 匯流排
48．．．接觸件
50．．．開口
52．．．解耦合電容器
53．．．絕緣體上覆矽CMOS積體電路、絕緣體上覆半導體(SOI)裝置
54．．．半導體基板
56、57、58．．．介電隔離區
60、61．．．部分
62．．．介電材料
63．．．部分
64．．．頂板
66‧‧‧側壁間隔件
68、70‧‧‧接觸區
74、75‧‧‧開口
76‧‧‧箭號
80、82‧‧‧金屬矽化物接觸區
78‧‧‧接觸區、接觸件
84、86‧‧‧金屬矽化物接觸件
88‧‧‧層間介電材料層
90‧‧‧開口
92、94、96‧‧‧導電插塞
98‧‧‧部分、導電插塞
99‧‧‧部分
100‧‧‧Vdd 匯流排
102‧‧‧Vss 匯流排
174‧‧‧箭號
176‧‧‧N型區
177‧‧‧PN接面二極體
178‧‧‧金屬矽化物接觸件
180‧‧‧導電插塞
200‧‧‧P通道MOS電晶體
202‧‧‧閘電極
204‧‧‧源極
206‧‧‧汲極
208、209、210‧‧‧金屬矽化物接觸件
212、214‧‧‧導電插塞
300‧‧‧N通道MOS電晶體
302‧‧‧閘電極
304‧‧‧汲極
306‧‧‧源極
308‧‧‧金屬矽化物接觸件
309、310‧‧‧金屬矽化物接觸件
312、314‧‧‧導電插塞
400‧‧‧金屬層
402‧‧‧介電層
404‧‧‧開口
406‧‧‧導電插塞
408‧‧‧金屬層
410‧‧‧Vdd 匯流排
412‧‧‧端部
414‧‧‧虛線
上文中結合下列圖式而描述本發明，其中，相似之元件符號表示相似之元件，且其中：第1圖顯示先前技術解耦合電容器之一部分之部分剖面圖；以及第2至11圖顯示依照本發明之各種實施例之製造SOI積體電路之方法步驟之剖面圖。
30‧‧‧單晶矽層
32‧‧‧介電絕緣體
34‧‧‧單晶矽載體基板、半導體基板
52‧‧‧解耦合電容器
53‧‧‧絕緣體上覆矽CMOS積體電路、絕緣體上覆半導體(SOI)裝置
56、57、58‧‧‧介電隔離區
60‧‧‧部分
64‧‧‧頂板
68、70‧‧‧接觸區
78‧‧‧接觸區、接觸件
80、82‧‧‧金屬矽化物接觸區
84、86‧‧‧金屬矽化物接觸件
88‧‧‧層間介電材料層
90‧‧‧開口
92、94、96‧‧‧導電插塞
98‧‧‧部分、導電插塞
100‧‧‧Vdd 匯流排
102‧‧‧Vss 匯流排
176‧‧‧N型區
177‧‧‧PN接面二極體
178‧‧‧金屬矽化物接觸件
180‧‧‧導電插塞
200‧‧‧P通道MOS電晶體
202‧‧‧閘電極
204‧‧‧源極
206‧‧‧汲極
208、210‧‧‧金屬矽化物接觸件
212、214‧‧‧導電插塞
300‧‧‧N通道MOS電晶體
302‧‧‧閘電極
304‧‧‧汲極
306‧‧‧源極
308‧‧‧金屬矽化物接觸件
310‧‧‧金屬矽化物接觸件
312、314‧‧‧導電插塞
402‧‧‧介電層
406‧‧‧導電插塞
410‧‧‧Vdd 匯流排
412‧‧‧端部
414‧‧‧虛線

Claims (8)

  1. 一種製造絕緣體上覆半導體(SOI)裝置[53]之方法，該裝置包括半導體基板[34]、覆蓋該半導體基板之埋置絕緣體層[32]、和覆蓋該埋置絕緣體層之單晶半導體層[30]，該方法包括下列步驟：形成耦接於第一電壓匯流排[100]與第二電壓匯流排[102]之間之MOS電容器[52]，該MOS電容器具有形成該MOS電容器之第一板[64]並且耦接至該第一電壓匯流排[100]之閘電極材料，以及在形成該MOS電容器之第二板並耦接至該第二電壓匯流排[102]之閘電極材料下方之該單晶半導體層中之雜質摻雜區[60]；形成耦接該MOS電容器[52]之該第一板[64]至形成在該半導體基板[34]中之二極體[177]的放電路徑[86、98、180、178]；形成在該單晶半導體層[30]之第一電性隔離部分[61]中之PMOS電晶體[200]；以及形成在該單晶半導體層[30]之第二電性隔離部分[63]中之NMOS電晶體[300]；其中，該MOS電容器[52]係形成在該單晶半導體層[30]之雜質摻雜區[60]中。
  2. 如申請專利範圍第1項之方法，其中，形成放電路徑之該步驟包括下列步驟：形成延伸穿過該單晶半導體層[30]至該埋置絕緣體層[32]之介電隔離區[57]； 蝕刻穿過該介電隔離區和該埋置絕緣層之開口[74]，以暴露該半導體基板之一部分[98]；離子植入第一類型導電率決定雜質穿過該開口以於該半導體基板中形成PN接面二極體[177]；以及耦接該第一電壓匯流排[100]至該半導體基板中之該PN接面二極體[177]。
  3. 如申請專利範圍第1項之方法，復包括形成耦接該MOS電容器[52]之該第二板[60]至該半導體基板[34]之第二放電路徑[82、94、96、84]的步驟。
  4. 一種製造絕緣體上覆半導體(SOI)裝置[53]之方法，該裝置包括P型半導體基板[34]、覆蓋該P型半導體基板之埋置絕緣體層[32]、和覆蓋該埋置絕緣體層之單晶半導體層[30]，該方法包括下列步驟：形成延伸穿過該單晶半導體層之介電隔離區[56、57、58]；蝕刻延伸穿過該等介電隔離區之其中一個介電隔離區[57]和該埋置絕緣體層[32]的開口[74]，以暴露該P型半導體基板之一部分[98]；用N型雜質摻雜該P型半導體基板之經由該開口暴露之該部分以形成N型區[176]，該N型區[176]與該P型半導體基板形成PN接面二極體[177]；用N型雜質摻雜劑摻雜該單晶半導體層[30]之部分[60]以形成MOS電容器[52]之第一板於該單晶半導體層[30]的該部份[60]中； 形成覆蓋該單晶半導體層之該部分的絕緣體層[62]；形成覆蓋該絕緣體層[62]之導電電極[64]，以形成該電容器[52]之第二板，該形成導電電極[64]之步驟係包括下列步驟：沉積多晶矽之層覆蓋該絕緣體層[62]；圖案化該多晶矽層以形成該導電電極[64]、該單晶半導體層[30]之第二電性隔離部分[63]中之NMOS電晶體[300]的閘電極[302]、以及該單晶半導體層[30]之第一電性隔離部分[61]中之PMOS電晶體[200]的閘電極[202]；耦接第一匯流排[100]至該電容器[52]之該第二板和至該N型區[176]；以及耦接第二匯流排[102]至該電容器之該第一板[60]。
  5. 如申請專利範圍第4項之方法，復包括下列步驟：蝕刻延伸穿過該等介電區之其中之一個介電區[57]和該埋置絕緣體層[32]的第二開口[75]，以暴露該P型半導體基板[34]之第二部分[99]；用P型雜質摻雜該P型半導體基板之該第二部分[99]以形成對該P型半導體基板之接觸件[78]；以及耦接該第二匯流排[102]至該電容器之該第一板[60]和至對該P型半導體基板之該接觸件[78]。
  6. 一種絕緣體上覆半導體(SOI)裝置[53]，包括： 半導體基板[34]；覆蓋該半導體基板之埋置絕緣體層[32]；覆蓋該埋置絕緣體層之單晶半導體層[30]；MOS電容器[52]，包括：於該單晶半導體層中之雜質摻雜區[60]，形成該MOS電容器[52]之第一板；覆蓋該雜質摻雜區[60]之介電層[62]；以及覆蓋該介電層並形成該MOS電容器之第二板之導電材料[64]；形成在該半導體基板中之PN接面二極體[177]；耦接至該第一板[60]之第一電壓匯流排[102]；耦接至該第二板[64]和至該PN接面二極體[177]之第二電壓匯流排[100]；形成在該單晶半導體層[30]之第一電性隔離部分[61]中之PMOS電晶體[200]；以及形成在該單晶半導體層[30]之第二電性隔離部分[63]中之NMOS電晶體[300]；其中，該M0S電容器[52]係形成在該單晶半導體層[30]之第三電性隔離部分[60]中。
  7. 如申請專利範圍第6項之絕緣體上覆半導體(SOI)裝置，復包括：對該半導體基板之電接觸件[78]；以及耦接該電接觸件至該第一電壓匯流排之互連接[84、96、94、82]。
  8. 如申請專利範圍第6項之絕緣體上覆半導體(SOI)裝置，其中，該PMOS電晶體[200]之汲極[206]係耦接至該第一電壓匯流排[102]，而該NMOS電晶體[300]之汲極[304]係耦接至該第二電壓匯流排[100]。
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