TWI429025B - 製造半導體元件的方法與半導體元件 - Google Patents

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Description

製造半導體元件的方法與半導體元件
本發明係關於一種製造半導體元件的方法，且特別關於一種於高介電常數金屬閘極技術中改善介電品質的方法。
半導體積體電路工業已經歷了快速成長。於積體電路材料與設計中之技術發展已產生積體電路世代，其中各世代相較於先前之世代具有更小與更複雜之電路。然而，這些發展已增加了加工與製造積體電路的複雜度，而為了能實現這些發展，需要於積體電路加工與製造中之相似發展。
於積體電路進展過程中，通常增加功能性密度(functional density)(即每晶片面積之內連線元件數目)而減少幾何尺寸(geometry size)(即使用一製造製程可產生之最小零件(或線))。藉由增加生產效率與降低相關成本，此縮小尺寸製程(scaling down process)通常提供了優勢。此種縮小尺寸製程也產生一相對高之功率耗散(power dissipation)值，而其可藉由使用低功率耗散元件，例如互補式金氧半導體(complementary metal-oxide semiconductor,CMOS)元件來應付。一般以閘極氧化物與多晶矽閘極電極來形成CMOS元件。隨著結構尺寸持續下降，以高介電常數閘極介電層與金屬閘極電極取代閘極氧化物與多晶矽閘極電極來改善元件性能已成為一需求。然而，當高介電常數/金屬閘極結構整合於CMOS製程流程中時，由於各種因素，例如材料不相容性、複雜之製程與熱預算(thermal budget)而產生了問題。例如，對於高介電常數閘極介電層之議題之一即為其較低之熱穩定性。因此，於CMOS製程流程之熱製程循環與周圍環境中時，高介電常數閘極介電層之品質會改變，且因此會導致不佳之元件性能與可信賴度。
本發明提供一種製造半導體元件的方法，包括：提供一半導體基底，其具有一第一區與一第二區；形成一高介電常數介電層於該半導體基底上；形成一第一蓋層與一第二蓋層於該高介電常數介電層上，該第一蓋層覆蓋該第一區而該第二蓋層覆蓋該第二區；形成一含矽層於該第一與第二蓋層上；形成一金屬層於該含矽層上；以及形成一第一閘極堆疊於該第一區上與一第二閘極堆疊於該第二區上，其中該第一閘極堆疊包括該高介電常數介電層、該第一蓋層、該含矽層與該金屬層，又其中該第二閘極堆疊包括該高介電常數介電層、該第二蓋層、該含矽層與該金屬層。
本發明提供另一種製造半導體元件的方法，包括：提供一半導體基底，其具有一第一區與一第二區；形成一高介電常數介電層於該半導體基底上；形成一第一蓋層於該高介電常數介電層上；蝕刻覆蓋該第二區之該第一蓋層；執行一第一處理製程，該第一處理製程包括一電漿製程或一退火製程；形成一金屬層於覆蓋該第一區之該第一蓋層上且於覆蓋該第二區之該高介電常數介電層上；以及形成一第一閘極堆疊於該第一區上與一第二閘極堆疊於該第二區上，其中該第一閘極堆疊包括該高介電常數介電層、該第一蓋層與該金屬層，又其中該第二閘極堆疊包括該高介電常數介電層與該金屬層。
本發明還提供一種半導體裝置，包括：一半導體基底，其具有一第一區與一第二區；以及一第一電晶體形成於該第一區中，該第一電晶體具有一第一閘極堆疊。該第一閘極堆疊包括：一界面層形成於該半導體基底上；一高介電常數介電層形成於該界面層上；一含矽層形成於該高介電常數介電層上，該含矽層的厚度小於5；以及一金屬層形成於該含矽層上。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖示，作詳細說明如下：
參見第1圖，其根據本發明所揭露，顯示一製造具有高介電常數介電層與金屬閘極之半導體元件的方法100流程圖。參見第2A至2F圖，其顯示根據第1圖之方法100，一半導體元件200於各製造階段之剖面圖。為了使本發明實施例更容易被瞭解，已將第2A至2F圖進行簡化以分別強調一n型MOS(NMOS)元件與p型MOS(PMOS)元件之閘極結構。
方法100以步驟110起始，於其中可提供一半導體基底，其具有一第一區與一第二區。於第2A圖中，半導體元件200可包括一半導體基底202，例如一矽基底。或者基底202可包括矽鍺、鎵砷或其他適合之半導體材料。基底202可更包括其他結構，例如不同的摻雜區，如一p井或n井、一埋入層及/或一磊晶層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上矽(silicon on insulator,SOI)。在其他實施例中，半導體基底202可包括一摻雜磊晶層、一梯度半導體層(gradient semiconductor layer)，及/或可更包括一半導體層覆蓋另一不同型之半導體層，例如一矽層於一矽鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層矽結構，或一矽基底可包括一多層化合物半導體結構。
半導體元件200可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件200可更包括一界面層210形成於基底202上。界面層210可包括一氧化矽層，其厚度為約5-10。於方法100之步驟120中，一高介電常數介電層可形成於基底上。半導體元件200可更包括一高介電常數介電層212形成於界面層210上。可藉由原子層沈積(atomic layer deposition,ALD)、化學氣相沈積、物理氣相沈積(或濺鍍)或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。
於方法100之步驟130中，一第一蓋層與一第二蓋層可形成於高介電常數介電層上，第一蓋層覆蓋第一區，而第二蓋層覆蓋第二區。半導體元件200可更包括協調功函數(work function)(閘極電極)之蓋層，以恰當地分別表現如一NMOS元件206與一PMOS元件208。例如，一蓋層214，如氧化鑭(LaOx )可形成於NMOS元件206側中。或者，蓋層214可視需要而定包括含Dy、Sc、Yb、Er或Gd之氧化物。蓋層214的厚度為約3-20。
在第2B圖中，藉由形成一圖案化光阻215以保護於NMOS元件206側中之蓋層214，且之後執行一溼蝕刻或乾蝕刻或乾與溼蝕刻之組合製程以移除未受保護之蓋層214，可移除於PMOS元件208側中之蓋層214。例如，藉由一光微影(photolithography)製程來形成圖案化光阻215。一示範之光微影製程可包括光阻塗佈、軟烤(soft baking)、罩幕對準(mask aligning)、曝光、曝後烤(post exposure baking)、顯影光阻(developing photoresist)與硬烤(hard baking)。也可藉由其他適合之方法，例如無罩幕微影(maskless photolithography)、電子束寫入(electron-beam writing)、離子束寫入(ion-beam writing)與分子拓印(molecular imprinting)來實施光微影曝光製程。或者，可視需要而定使用一硬罩幕來保護於NMOS元件206側中之蓋層214以取代光阻215。蝕刻製程可使用稀釋之鹽酸溶液或硫酸或其他適合之蝕刻劑以移除蓋層。於蝕刻製程後，藉由去光阻製程(stripping process)或其他適合之製程可移除圖案化光阻215。
一蓋層216，例如氧化鋁可形成於PMOS元件208側中。於第2C圖中，蓋層216可形成於NMOS元件206側中之蓋層214上與PMOS元件208側中之高介電常數介電層212上。蓋層216的厚度為約3-20。藉由形成一圖案化光阻217以保護於PMOS元件208側中之蓋層216，且之後執行一溼蝕刻或乾蝕刻或乾與溼蝕刻之組合製程以移除未受保護之蓋層216，可移除在NMOS元件206側中之蓋層216。或者，可視需要而定，使用一硬罩幕來保護於PMOS元件208側中之蓋層216以取代光阻217。於第2D圖中，藉由去光阻製程(stripping process)或其他適合之製程可移除光阻217。因此，蓋層216維持於PMOS元件208側中。或者，蓋層216可視需要而定包括一含鈦氧化物。需注意的是，上述之高介電常數介電層212與蓋層214、216僅為例子，也可使用其他結構。在一些實施例中，可省略蓋層214、216。
於方法100之步驟140中，可形成一含矽層於高介電常數介電層與蓋層上。於第2E圖中，半導體元件200可包括一含矽薄層218形成於高介電常數介電層212與蓋層214、216上。含矽薄層218可包括一矽層。或者，含矽薄層218可視需要而定包括氧化矽。更進一步而言，含矽薄層218也可包括一富矽氧化矽(Si-rich silicon oxide)。可藉由原子層沈積、物理氣相沈積、in-situ O2 或其他氧化製程可形成含矽薄層218。含矽薄層218的厚度小於約5。
於方法100之步驟150中，可形成一金屬層於含矽層上。於第2F圖中，半導體元件200可更包括一金屬層220形成於含矽層218上。金屬層220可包括任何金屬材料，其適合形成一金屬閘極或其部分，包括功函數層、襯墊層、界面層、種晶層、黏合層、阻障層等。金屬層220可包括各種金屬，例如TiN、TiAlN、TaN、TaC、WN、Al或其他適合之金屬。金屬層220的厚度為約20-200。可藉由各種沈積技術，例如化學氣相沈積、物理氣相沈積或濺鍍、電鍍或其他適合之技術來形成金屬層220。
於方法100之步驟160中，可形成一第一閘極堆疊於第一區上與形成一第二閘極堆疊於第二區上。藉由一適合之沈積製程，半導體元件200可更包括一多晶矽(或多)層形成於金屬層220上。多晶矽層之厚度為約400-800。半導體元件200可視需要而定包括一硬罩幕層，例如氮化矽或氮氧化矽形成於多晶矽層上。硬罩幕的厚度為約100-400。更進一步而言，半導體元件200可包括一抗反射塗層或一底部抗反射塗(bottom anti-reflective coating,BARC)層以加強圖案化一光阻層之光微影製程。
例如，一圖案化光阻層可形成於硬罩幕層上，其包括覆蓋NMOS元件206側之閘極圖案與覆蓋PMOS區域208側之閘極圖案。藉由一乾或溼蝕刻製程，可使用閘極圖案來將硬罩幕層圖案化。藉由一乾蝕刻製程、溼蝕刻製程或乾與溼蝕刻之組合製程，可使用一經圖案化之硬罩幕層來形成於NMOS元件206中之閘極堆疊與於PMOS區域208中之閘極堆疊。可以瞭解的是，半導體元件200可以一CMOS製程流程繼續以形成各種結構與構造，例如輕摻雜源/汲極區、於閘極堆疊上之側壁間隙壁、源/汲極區、矽化結構、接觸蝕刻終止層(contact etch stop layer,CESL)、層間介電層(inter-layer dielectric,ILD)、接觸孔/穿孔(contact/vias)、內連線層、金屬層、介電層、保護層等。
需注意的是，在接下來之CMOS製程流程中，介於高介電常數介電層212與金屬閘極層220間之含矽層218中的矽會擴散，以使矽出現於自高介電常數介電層212/金屬閘極層220層介面之5中。由於包括位於高介電常數介電層212與金屬閘極層220間的矽(在高介電常數介電層沈積後，金屬閘極層沈積前)，各種性能特徵(performance characteristic)之尺寸依賴度(dimension dependence)可被減少。換句話說，對於包括臨界電壓(threshold voltage)、驅動電流(drive current)、關電流(off current)之電晶體性能而言，具有較少之尺寸依賴度。於上述實施例中，也可改善高介電常數介電層212的熱穩定度，且因此可改善載子遷移率(carrier mobility)與可信賴度。此外，由於將含矽層218***金屬閘極層220之下，而具有可忽略之臨界/電容(threshold/capacitance)改變。更進一步而言，雖然上述例子為於一閘極先製程(gate first process)中製造，含矽層可被實施於一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。
參見第3圖，其根據本發明所揭露之不同樣態，顯示一製造具有高介電常數介電層與金屬閘極之半導體元件的替代方法300流程圖。參見第4A至4F圖，其顯示根據第3圖之方法300，一半導體元件400於各製造階段之剖面圖。為了使本發明實施例更容易被瞭解，已將第4A至4F圖進行簡化以分別強調一NMOS元件與PMOS元件之閘極結構。半導體元件400可相似於第2圖之半導體元件200。為了簡化與清楚之目的，於第2與4圖中之相似結構以相同之標號顯示。
方法300以步驟310起始，於其中可提供一半導體基底，其具有一第一區與一第二區。於第4A圖中，半導體元件400可包括一半導體基底202，例如一矽基底。或者基底202可包括矽鍺、鎵砷或其他適合之半導體材料。基底202可更包括其他結構，例如不同的摻雜區，如一p井或n井、一埋入層及/或一磊晶層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上矽(silicon on insulator,SOI)。在其他實施例中，半導體基底202可包括一摻雜磊晶層、一梯度半導體層(gradient semiconductor layer)，及/或可更包括一半導體層覆蓋另一不同型之半導體層，例如一矽層於一矽鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層矽結構，或一矽基底可包括一多層化合物半導體結構。
半導體元件400可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件400可更包括一界面層210形成於基底202上。界面層210可包括一氧化矽層，其厚度為約5-10。於方法300之步驟320中，一高介電常數介電層可形成於基底上。半導體元件400可更包括一高介電常數介電層212形成於界面層210上。可藉由原子層沈積(atomic layer deposition,ALD)、化學氣相沈積、物理氣相沈積或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。
於方法300之步驟330中，可形成一蓋層於第一區中之高介電常數介電層上。半導體元件400可更包括一協調功函數(work function)(閘極電極)之蓋層，以恰當地分別表現如一NMOS元件206與一PMOS元件208。例如，一蓋層414，如氧化鑭(LaOx )可形成於NMOS元件206中。或者，蓋層414可視需要而定包括含Dy、Sc、Yb、Er或Gd之氧化物。蓋層414的厚度為約3-20。在第4B圖中，藉由一光微影製程與一蝕刻製程以移除於PMOS元件208中之蓋層414，可將蓋層414圖案化。類似於前述，可形成一圖案化光阻215於蓋層414之部分上，且執行一蝕刻製程以移除未受保護之蓋層414。可以瞭解的是，藉由一相似之製程，一蓋層，例如氧化鋁或氧化鈦形成於PMOS元件208中以取代NOMS元件206。在第4C圖中，藉由去光阻製程(stripping process)或其他適合之製程可移除光阻215。因此，蓋層414維持於NMOS元件206側中。
於方法300之步驟340中，可執行一處理製程。於第4D圖中，可執行一處理製程420於經圖案化蓋層414上。處理製程420可包括使用O3 、He、NH3 、H2 或N2 之電漿製程。電漿製程可包括下列製程條件：總壓為約1-5torr(較佳為2torr)，分壓為約0.2-1torr(較佳為0.5torr)，時間為約1-10秒(較佳為5秒)，溫度小於約400℃(較佳350℃)。或者，處理製程420可視需要而定包括一低溫(低於400℃)退火，其使用一包括H2 O、O3 、He、NH3 、H2 、N2 或SiH4 之氣體。
於方法300之步驟350中，可形成一金屬層於第一區中之蓋層上與於第二區中之高介電常數介電層上。於第4C圖中，半導體元件400可更包括一金屬層220形成於NMOS元件206側中之蓋層414上與於PMOS元件208側中之高介電常數介電層212上。金屬層220可包括任何金屬材料，其適合形成一金屬閘極或其部分，包括功函數層、襯墊層、界面層、種晶層、黏合層、阻障層等。金屬層220可包括各種金屬，例如TiN、TiAlN、TaN、TaC、WN、Al或其他適合之金屬。金屬層220的厚度為約20-200。可藉由各種沈積技術，例如化學氣相沈積、物理氣相沈積或濺鍍、電鍍或其他適合之技術來形成金屬層220。
於方法300之步驟360中，可形成一第一閘極堆疊於第一區中與可形成一第二閘極堆疊於第二區中。實施於步驟360之製程與第1圖之步驟160中所討論之製程相似。之後，可以瞭解的是，半導體元件400可以一CMOS製程流程繼續以形成各種結構，例如輕摻雜源/汲極區、於閘極堆疊上之側壁間隙壁、源/汲極區、矽化結構、接觸蝕刻終止層(contact etch stop layer,CESL)、層間介電層(inter-layer dielectric,ILD)、接觸孔/穿孔(contact/vias)、內連線層、金屬層、介電層、保護層等。雖然上述例子為於一閘極先製程(gate first process)中製造，含矽層可被實施於一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。另外，需注意的是，在金屬沈積前之處理製程420(於步驟340中所討論)可修復由於蓋層414之圖案化製程所導致之損害。因此，各種性能特徵(performance characteristic)之尺寸依賴度(dimension dependence)可被減少且閘極電容不會惡化。
參見第5圖，其根據本發明所揭露之不同樣態，顯示一製造具有高介電常數介電層與金屬閘極之半導體元件的另一替代方法500流程圖。參見第6A至6F圖，其顯示根據第5圖之方法500，一半導體元件600於各製造階段之剖面圖。為了使本發明實施例更容易被瞭解，已將第6A至6F圖進行簡化以分別強調一NMOS元件與PMOS元件之閘極結構。半導體元件600可相似於第2圖之半導體元件200。因此，為了簡化與清楚之目的，於第2與6圖中之相似結構以相同之標號顯示。
方法500以步驟510起始，於其中可提供一半導體基底，其具有一第一區與一第二區。於第6A圖中，半導體元件600可包括一半導體基底202，例如一矽基底。或者基底202可包括矽鍺、鎵砷或其他適合之半導體材料。基底202可更包括其他結構，例如不同的摻雜區，如一p井或n井、一埋入層及/或一磊晶層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上矽(silicon on insulator,SOI)。在其他實施例中，半導體基底202可包括一摻雜磊晶層、一梯度半導體層(gradient semiconductor layer)，及/或可更包括一半導體層覆蓋另一不同型之半導體層，例如一矽層於一矽鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層矽結構，或一矽基底可包括一多層化合物半導體結構。
半導體元件600可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件600可更包括一界面層210形成於基底202上。界面層210可包括一氧化矽層，其厚度為約5-10。於方法500之步驟520中，一高介電常數介電層可形成於基底上。半導體元件600可更包括一高介電常數介電層212形成於界面層210上。可藉由原子層沈積(atomic layer deposition,ALD)、化學氣相沈積、物理氣相沈積或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。
於方法500之步驟530中，可形成一第一蓋層於第一區中之高介電常數介電層上。半導體元件600可更包括一協調功函數(work function)(閘極電極)之蓋層，以恰當地表現如一NMOS元件206。例如，一蓋層614，如氧化鑭(LaOx )可形成於NMOS元件206中。或者，蓋層614可視需要而定包括含Dy、Sc、Yb、Er或Gd之氧化物。蓋層614的厚度為約3-20。在第6B圖中，藉由一光微影製程與一蝕刻製程以移除於PMOS元件208中之蓋層614，可將蓋層614圖案化。類似於前述，例如可形成一圖案化光阻215於蓋層614之部分上，且執行一蝕刻製程以移除未受保護之蓋層614。在第6C圖中，藉由去光阻製程(stripping process)或其他適合之製程可移除光阻215。因此，蓋層614維持於NMOS元件206側中。
於方法500之步驟540中，可執行一第一處理製程。於第6D圖中，可執行一處理製程620於經圖案化之蓋層614上。處理製程620可包括使用O3 、He、NH3 、H2 或N2 之電漿製程。電漿製程可包括下列製程條件：總壓為約1-5torr(較佳為2torr)，分壓為約0.2-1torr(較佳為0.5torr)，時間為約1-10秒(較佳為5秒)，溫度小於約400℃(較佳350℃)。或者，處理製程620可視需要而定包括一低溫(低於400℃)退火，其使用一包括H2 O、O3 、He、NH3 、H2 、N2 或SiH4 之氣體。
於方法500之步驟550中，可形成一第二蓋層於第一區中之第一蓋層上與於第二區中之高電常數介電層上。半導體元件600可更包括一協調功函數(work function)(閘極電極)之蓋層616，以恰當地表現如一PMOS元件208。於第6E圖中，例如，一蓋層616，如氧化鋁可形成於PMOS元件208側中之高介電常數介電層上與於NMOS元件206側中之蓋層614上。蓋層616的厚度小於約10。需注意的是，於NMOS元件206側中之蓋層614與蓋層616相較，是由較強之有效功函數協調材料所形成。其為，即使蓋層616形成於NMOS元件206側中之蓋層614上，蓋層614仍然可於NMOS元件206中協調有效功函數。更進一步而言，需注意的是，在金屬沈積前之處理製程620(於步驟540中所討論)可修復由於蓋層614之圖案化製程所導致之損害。因此，各種性能特徵(performance characteristic)之尺寸依賴度(dimension dependence)可被減少且閘極電容不會惡化。
於方法500之步驟560中，可形成一金屬層於第二蓋層上。於第6F圖中，一金屬層220形成蓋層616上。金屬層220可包括任何金屬材料，其適合形成一金屬閘極或其部分，包括功函數層、襯墊層、界面層、種晶層、黏合層、阻障層等。金屬層220可包括各種金屬，例如TiN、TiAlN、TaN、TaC、WN、Al或其他適合之金屬。金屬層220的厚度為約20-200。可藉由各種沈積技術，例如化學氣相沈積、物理氣相沈積或濺鍍、電鍍或其他適合之技術來形成金屬層220。
於方法500之步驟570中，可形成一第一閘極堆疊於第一區中與可形成一第二閘極堆疊於第二區中。實施於步驟570之製程與第1圖之步驟160中所討論之製程相似。之後，可以瞭解的是，半導體元件600可以一CMOS製程流程繼續以形成各種結構，例如輕摻雜源/汲極區、於閘極堆疊上之側壁間隙壁、源/汲極區、矽化結構、接觸蝕刻終止層(contact etch stop layer,CESL)、層間介電層(inter-layer dielectric,ILD)、接觸孔/穿孔(contact/vias)、內連線層、金屬層、介電層、保護層等。雖然上述例子為於一閘極先製程(gate first process)中製造，方法500可被實施於一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。
參見第7圖，其根據本發明所揭露之不同樣態，顯示一製造具有高介電常數介電層與金屬閘極之半導體元件的又另一替代方法700流程圖。參見第8A至8F圖，其顯示根據第7圖之方法700，一半導體元件800於各製造階段之剖面圖。為了使本發明實施例更容易被瞭解，已將第8A至8F圖進行簡化以分別強調一NMOS元件與PMOS元件之閘極結構。方法700相似於第5圖之方法500，且半導體元件800相似於第6圖之半導體元件600。因此，為了簡化與清楚之目的，於第5與7圖中之相似步驟及於第6與8圖中之相似結構以相同之標號顯示。
方法700以步驟510起始，於其中可提供一半導體基底，其具有一第一區與一第二區。於第8A圖中，半導體元件800可包括一半導體基底202，例如一矽基底。或者基底202可包括矽鍺、鎵砷或其他適合之半導體材料。基底202可更包括其他結構，例如不同的摻雜區，如一p井或n井、一埋入層及/或一磊晶層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上矽(silicon on insulator,SOI)。在其他實施例中，半導體基底202可包括一摻雜磊晶層、一梯度半導體層(gradient semiconductor layer)，及/或可更包括一半導體層覆蓋另一不同型之半導體層，例如一矽層於一矽鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層矽結構，或一矽基底可包括一多層化合物半導體結構。
半導體元件800可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件800可更包括一界面層210形成於基底202上。界面層210可包括一氧化矽層，其厚度為約5-10。於方法700之步驟520中，一高介電常數介電層可形成於基底上。半導體元件800可更包括一高介電常數介電層212形成於界面層210上。可藉由原子層沈積(atomic layer deposition,ALD)、化學氣相沈積、物理氣相沈積或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。
於方法700之步驟530中，可形成一第一蓋層於第一區中之高介電常數介電層上。半導體元件800可更包括一協調功函數(work function)(閘極電極)之蓋層，以恰當地表現如一NMOS元件206。例如，一蓋層814，如氧化鑭(LaOx )可形成於NMOS元件206中。或者，蓋層814可視需要而定包括含Dy、Sc、Yb、Er或Gd之氧化物。蓋層814的厚度為約3-20。在第8B圖中，藉由一光微影製程與一蝕刻製程以移除於PMOS元件208中之蓋層814，可將蓋層814圖案化。例如，類似於前述，可形成一圖案化光阻215於蓋層814之部分上，且執行一蝕刻製程以移除未受保護之蓋層814。可以瞭解的是，藉由一相似之製程，可於PMOS元件208中先形成一蓋層，例如氧化鋁或氧化鈦，以取代NMOS元件。藉由去光阻製程(stripping process)或其他適合之製程可移除光阻215。因此，蓋層814維持於NMOS元件206側中。
於方法700之步驟540中，可執行一第一處理製程。第一處理製程與於第6D圖中討論之處理製程620相似。如先前所討論，處理製程620可修復由於蓋層814之圖案化製程所導致之損害。需注意的是，於一些實施例中，此第一處理製程可被省略。
於上述方法之步驟750中，可形成一第二蓋層於第二區中之高介電常數介電層上。一蓋層816，例如氧化鋁可形成於PMOS元件208側中。於第8C圖中，蓋層816可形成於NMOS元件206側中之蓋層814上且於PMOS元件208側中之高介電常數介電層212上。蓋層816的厚度為約3-20。藉由形成一圖案化光阻817以保護於PMOS元件208側中之蓋層816，且之後執行一溼蝕刻或乾蝕刻或乾與溼蝕刻之組合製程以移除未受保護之蓋層816，可移除在NMOS元件206側中之蓋層816。或者，可視需要而定使用一硬罩幕來保護於PMOS元件208側中之蓋層816以取代光阻817。於第8D圖中，藉由去光阻製程(stripping process)或其他適合之製程可移除光阻817。因此，蓋層816維持於PMOS元件208側中。或者，蓋層816可視需要而定包括一含鈦氧化物。需注意的是，上述之高介電常數介電層212與蓋層814、816僅為例子，也可使用其他結構。
於方法700之步驟760中，可執行一第二處理製程。於第8E圖中，處理製程820可執行於蓋層814、816上。處理製程820可與於第6D圖中討論之處理製程620相似。
於方法700之步驟770中，可形成一金屬層於第一區中之第一蓋層上與於第二區中之第二蓋層上。於第8F圖中，半導體元件800可更包括一金屬層220形成於NMOS元件206側中之蓋層814上與於PMOS元件208側中之蓋層816上。金屬層220可包括任何金屬材料，其適合形成一金屬閘極或其部分，包括功函數層、襯墊層、界面層、種晶層、黏合層、阻障層等。金屬層220可包括各種金屬，例如TiN、TiAlN、TaN、TaC、WN、Al或其他適合之金屬。金屬層220的厚度為約20-200。可藉由各種沈積技術，例如化學氣相沈積、物理氣相沈積或濺鍍、電鍍或其他適合之技術來形成金屬層220。
於方法700之步驟780中，可形成一第一閘極堆疊於第一區中與可形成一第二閘極堆疊於第二區中。實施於步驟780之製程與第1圖之步驟160中所討論之製程相似。之後，可以瞭解的是，半導體元件800可以一CMOS製程流程繼續以形成各種結構，例如輕摻雜源/汲極區、於閘極堆疊上之側壁間隙壁、源/汲極區、矽化結構、接觸蝕刻終止層(contact etch stop layer,CESL)、層間介電層(inter-layer dielectric,ILD)、接觸孔/穿孔(contact/vias)、內連線層、金屬層、介電層、保護層等。雖然上述例子為於一閘極先製程(gate first process)中製造，方法700可被實施於一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。更進一步而言，需注意的是，在金屬沈積前之處理製程620與820(步驟540與760)可修復由於蓋層814、816之圖案化製程所導致之損害。因此，各種性能特徵(performance characteristic)之尺寸依賴度(dimension dependence)可被減少且閘極電容不會惡化。
參見第9圖，其根據本發明所揭露之不同樣態，顯示一製造具有高介電常數介電層與金屬閘極之半導體元件的再另一替代方法900流程圖。參見第10A至10E圖，其顯示根據第9圖之方法900，一半導體元件1000於各製造階段之剖面圖。為了使本發明實施例更容易被瞭解，已將第10A至10E圖進行簡化以分別強調一NMOS元件與PMOS元件之閘極結構。半導體元件1000可相似於第2圖之半導體元件200。為了簡化與清楚之目的，於第2與10圖中之相似結構以相同之標號顯示。
方法900以步驟910起始，於其中可提供一半導體基底，其具有一第一區與一第二區。於第10A圖中，半導體元件1000可包括一半導體基底202，例如一矽基底。或者基底202可包括矽鍺、鎵砷或其他適合之半導體材料。基底202可更包括其他結構，例如不同的摻雜區，如一p井或n井、一埋入層及/或一磊晶層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上矽(silicon on insulator,SOI)。在其他實施例中，半導體基底202可包括一摻雜磊晶層、一梯度半導體層(gradient semiconductor layer)，及/或可更包括一半導體層覆蓋另一不同型之半導體層，例如一矽層於一矽鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層矽結構，或一矽基底可包括一多層化合物半導體結構。
半導體元件1000可更包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation,STI)形成於基底202中以隔離於基底中之主動區206與208。隔離結構204可由氧化矽、氮化矽、氮氧化矽、摻氟的矽玻璃(fluoride-doped silicate glass,FSG)及/或本技術領域所熟知之低介電常數材料所形成。主動區206可設置為一NMOS電晶體元件，而主動區208可設置為一PMOS電晶體元件。
半導體元件1000可更包括一界面層210形成於基底202上。界面層可包括一氧化矽層，其厚度為約5-10。於方法900之步驟920中，一高介電常數介電層可形成於基底上。半導體元件1000可更包括一高介電常數介電層212形成於界面層210上。可藉由原子層沈積(atomic layer deposition,ALD)、化學氣相沈積或其他適合之技術來形成高介電常數介電層212。高介電常數介電層212的厚度為約10-30。高介電常數介電層212可包括氧化鉿(HfO2 )。或者，高介電常數介電層212可視需要而定包括其他高介電常數介電質，例如氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述之組合。
於方法900之步驟930中，可形成一第一蓋層於第一區中之高介電常數介電層上。半導體元件1000可更包括一協調功函數(work function)(閘極電極)之蓋層，以恰當地表現如一NMOS元件206。例如，一蓋層1014，如氧化鑭(LaOx )可形成於NMOS元件206中。或者，蓋層1014可視需要而定包括含Dy、Sc、Yb、Er或Gd之氧化物。蓋層1014的厚度為約3-20。在第10B圖中，藉由一光微影製程與一蝕刻製程以移除於PMOS元件208中之蓋層1014，可將蓋層1014圖案化。例如，類似於前述，可形成一圖案化光阻215於蓋層1014之部分上，且可執行一蝕刻製程以移除未受保護之蓋層1014。於第10C圖中，藉由去光阻製程(stripping process)或其他適合之製程可移除光阻215。因此，蓋層1014維持於NMOS元件206側中。
於方法900之步驟940中，可形成一第二蓋層於第一區中之第一蓋層上與在第二區中之高介電常數介電層上。於第10D圖中，半導體元件1000可更包括一協調功函數(work function)(閘極電極)之蓋層，以恰當地表現如一PMOS元件208。例如一蓋層1016，如氧化鋁可形成於PMOS元件208側中之高介電材料層212上與NMOS元件206側中之蓋層1014上。或者，蓋層1016可視需要而定包括一含鈦氧化物。蓋層1016的厚度小於約10。需注意的是，於此實施例中不將蓋層1016圖案化。
於方法900之步驟950中，可形成一金屬層於第二蓋層上。於第10E圖中，半導體元件1000可更包括一金屬層220形成於NMOS元件206側中與PMOS元件208側中之蓋層1016上。金屬層220可包括任何金屬材料，其適合形成一金屬閘極或其部分，包括功函數層、襯墊層、界面層、種晶層、黏合層、阻障層等。金屬層220可包括各種金屬，例如TiN、TiAlN、TaN、TaC、WN、Al或其他適合之金屬。金屬層220的厚度為約20-200。可藉由各種沈積技術，例如化學氣相沈積、物理氣相沈積(或濺鍍)、電鍍或其他適合之技術來形成金屬層220。
於方法900之步驟960中，可形成一第一閘極堆疊於第一區中與可形成一第二閘極堆疊於第二區中。實施於步驟960之製程與第1圖之步驟160中所討論之製程相似。之後，可以瞭解的是，半導體元件1000可以一CMOS製程流程繼續以形成各種結構，例如輕摻雜源/汲極區、於閘極堆疊上之側壁間隙壁、源/汲極區、矽化結構、接觸蝕刻終止層(contact etch stop layer,CESL)、層間介電層(inter-layer dielectric,ILD)、接觸孔/穿孔(contact/vias)、內連線層、金屬層、介電層、保護層等。雖然上述例子為於一閘極先製程(gate first process)中製造，方法900可被實施於一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。更進一步而言，需注意的是，於NMOS元件206側中之蓋層1014與蓋層1016相較，是由較強之有效功函數協調材料所形成。其為，即使蓋層1016形成於NMOS元件206側中，蓋層1014仍然可於NMOS元件206中協調有效功函數。更進一步而言，蓋層1016可於PMOS元件208中協調有效功函數。另外，由於少了一個圖案化/蝕刻製程(即少了一光罩)，降低了製造成本。此外，無Tinv增加而可改善閘極漏電流與可信賴度。更進一步而言，各種性能特徵(performance characteristic)之尺寸依賴度(dimension dependence)可被減少且閘極電容不會惡化。
本發明於此所揭示之各種實施例中達到不同的優點。例如，本發明揭示之方法提供了一簡單與有成本效益之方法以改善於CMOS製程流程中之高介電常數介電質之介電品質。因此，於半導體製程中可維持高介電常數閘極介電層之完整。可輕易將於此所揭示之方法及元件與現行之CMOS技術製程與半導體設備進行整合。更進一步而言，於此所揭示之方法與元件減低了元件性能之尺寸依賴度(dimension dependence)，例如臨界電壓(threshold voltage)、驅動電流(drive current)、關電流(off current)。
在第1與9圖之圖案化製程之後可執行第3、5與7圖之處理製程。另外，第4、6、8與10圖之半導體元件400、600、800與1000可分別包含含矽層。此外，與此所揭示之實施例可被實施於一閘極先製程、一閘極後(gate last process)製程與一混合製程其包括一閘極先製程與一閘極後製程。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．製造具有高介電常數介電層與金屬閘極之半導體元件的方法
200、400、600、800、1000．．．半導體元件
110、120、130、140、150、160、310、320、330、340、350、360、510、520、530、540、550、560、570、750、760、770、780、910、920、930、940、950、960．．．步驟
300、500、700、900．．．製造具有高介電常數介電層與金屬閘極之半導體元件的替代方法
202．．．半導體基底
204．．．隔離結構
206、208．．．主動區
210．．．界面層
212．．．高介電常數介電層
214、216、414、614、616、814、816、1014、1016．．．蓋層
215、217、817．．．圖案化光阻
218．．．含矽薄層
220．．．金屬層
420、620、820．．．處理製程
第1圖顯示製造具有高介電常數介電層與金屬閘極之半導體元件的方法流程圖。
第2A至2F圖顯示根據第1圖之方法，一半導體元件於各製造階段之剖面圖。
第3圖顯示製造具有高介電常數介電層與金屬閘極之半導體元件的替代方法流程圖。
第4A至4E圖顯示根據第3圖之方法，一半導體元件於各製造階段之剖面圖。
第5圖顯示製造具有高介電常數介電層與金屬閘極之半導體元件的另一替代方法流程圖。
第6A至6F圖顯示根據第5圖之方法，一半導體元件於各製造階段之剖面圖。
第7圖顯示製造具有高介電常數介電層與金屬閘極之半導體元件的又另一替代方法流程圖。
第8A至8F圖顯示根據第7圖之方法，一半導體元件於各製造階段之剖面圖。
第9圖顯示製造具有高介電常數介電層與金屬閘極之半導體元件的再另一替代方法流程圖。
第10A至10E圖顯示根據第9圖之方法，一半導體元件於各製造階段之剖面圖。
200．．．半導體元件
204．．．隔離結構
206、208．．．主動區
210．．．界面層
212．．．高介電常數介電層
214、216．．．蓋層
218．．．含矽薄層
220．．．金屬層

Claims (20)

  1. 一種製造半導體元件的方法，包括：提供一半導體基底，其具有一第一區與一第二區；形成一高介電常數介電層於該半導體基底上；形成一第一蓋層於該高介電常數介電層上，該第一蓋層覆蓋該第一區；在形成該第一蓋層之後，形成一第二蓋層於該高介電常數介電層上方，其中該第二蓋層位於該第二區上方；形成一含矽層於該第一與第二蓋層上；形成一金屬層於該含矽層上；以及形成一第一閘極堆疊於該第一區上與一第二閘極堆疊於該第二區上；其中該第一閘極堆疊包括該高介電常數介電層、該第一蓋層、該含矽層與該金屬層；其中該第二閘極堆疊包括該高介電常數介電層、該第二蓋層、該含矽層與該金屬層。
  2. 如申請專利範圍第1項所述之製造半導體元件的方法，其中形成該第一蓋層的方法包括：形成該第一蓋層於該第一與第二區上；藉由一圖案化與蝕刻步驟移除覆蓋該第二區之該第一蓋層；形成該第二蓋層的方法包括：形成該第二蓋層於該第一與第二區上；以及藉由一圖案化與蝕刻製程移除覆蓋該第一區之該第二蓋層。
  3. 如申請專利範圍第2項所述之製造半導體元件的方法，更包括在蝕刻該第一蓋層與該第二蓋層之後執行一電漿處理或一退火處理。
  4. 如申請專利範圍第3項所述之製造半導體元件的方法，其中該電漿處理包括O3 、He、NH3 、H2 或N2 。
  5. 如申請專利範圍第3項所述之製造半導體元件的方法，其中該退火處理包括一低溫退火，其使用一低於400℃之溫度與一包括H2 O、O3 、He、NH3 、H2 、N2 或SiH4 之氣體。
  6. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該第一蓋層包括氧化鑭而該第二蓋層包括氧化鋁。
  7. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該含矽層的厚度小於約5Å。
  8. 如申請專利範圍第1項所述之製造半導體元件的方法，其中該含矽層包括一矽層、一氧化矽層或一富矽氧化矽層。
  9. 一種製造半導體元件的方法，包括：提供一半導體基底，其具有一第一區與一第二區；形成一高介電常數介電層於該半導體基底上；形成一第一蓋層於該高介電常數介電層上；蝕刻覆蓋該第二區之該第一蓋層，以完全移除該第二區上方之該第一蓋層，藉以暴露該第二區上方之該高介電常數介電層之一上表面；執行一第一處理製程，該第一處理製程包括一電漿 製程或一退火製程；形成一金屬層於覆蓋該第一區之該第一蓋層上且於該第二區之該高介電常數介電層暴露的上表面上；以及形成一第一閘極堆疊於該第一區上與一第二閘極堆疊於該第二區上；其中該第一閘極堆疊包括該高介電常數介電層、該第一蓋層與該金屬層；其中該第二閘極堆疊包括該高介電常數介電層與該金屬層。
  10. 如申請專利範圍第9項所述之製造半導體元件的方法，其中於執行該第一處理製程後更包括：形成一第二蓋層於覆蓋該第一區之該第一蓋層上且於覆蓋該第二區之該高介電常數介電層上，該第二蓋層不同於該第一蓋層；其中，該金屬層形成於該第二蓋層上；且其中，該第一與第二閘極各更包括該第二蓋層。
  11. 如申請專利範圍第10項所述之製造半導體元件的方法，其中該第二蓋層的厚度小於10Å。
  12. 如申請專利範圍第9項所述之製造半導體元件的方法，其中於執行該第一處理製程後更包括：形成一第二蓋層於覆蓋該第一區之該第一蓋層上且於覆蓋該第二區之該高介電常數介電層上，該第二蓋層不同於該第一蓋層；蝕刻覆蓋該第一區之該第二蓋層；以及執行一第二處理製程，該第二處理製程包括一電漿 製程或一退火製程；其中，該金屬層形成於覆蓋該第一區之該第一蓋層上且於覆蓋該第二區之該第二蓋層上；其中，該第二閘極堆疊更包括該第二蓋層。
  13. 如申請專利範圍第12項所述之製造半導體元件的方法，其中該電漿處理包括O3 、He、NH3 、H2 或N2 。
  14. 如申請專利範圍第12項所述之製造半導體元件的方法，其中該退火處理包括一低溫退火，其使用一低於400℃之溫度與一包括H2 O、O3 、He、NH3 、H2 、N2 或SiH4 之氣體。
  15. 一種半導體裝置，包括：一半導體基底，其具有一第一區與一第二區；以及一第一電晶體形成於該第一區中，該第一電晶體具有一第一閘極堆疊，其包括：一界面層形成於該半導體基底上；一高介電常數介電層形成於該界面層上；一第一蓋層，形成於該高介電常數介電層上方；一含矽層形成於該第一蓋層上，且直接接觸該第一蓋層；以及一金屬層形成於該含矽層上。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該含矽層包括一矽層、一氧化矽層或一富矽氧化矽層。
  17. 如申請專利範圍第15項所述之半導體裝置，其中該第一電晶體之該第一閘極堆疊更包括一第一蓋層形成於該高介電常數介電層與該含矽層之間。
  18. 如申請專利範圍第17項所述之半導體裝置，更包括：一第二電晶體形成於該第二區中，該第二電晶體具有一第二閘極堆疊，其包括：該界面層形成於該半導體基底上；該高介電常數介電層形成於該界面層上；一第二蓋層形成於該高介電常數介電層上，該第二蓋層不同於該第一蓋層；該含矽層形成於第二蓋層上；以及該金屬層形成於該含矽層上。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該第一蓋層包括一含La、Dy、Sc、Yb、Er或Gd之氧化物，且其中該第二蓋層包括一含Al或Ti之氧化物。
  20. 如申請專利範圍第18項所述之半導體裝置，其中該第一電晶體為一NMOS電晶體，且其中該第二電晶體為一PMOS電晶體。
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