TWI423258B - 寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體 - Google Patents
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Description
本發明係有關於一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種可降低漏電流(leakage current)、降低讀取干擾、提高讀取可靠度以及能解決習知具單一位元線之雙埠SRAM寫入邏輯1困難之雙埠靜態隨機存取記憶體。
記憶體在電腦工業中扮演著無可或缺的角色。通常，記憶體可依照其能否在電源關閉後仍能保存資料而區分為揮發性記憶體和非揮發性記憶體，其中揮發性記憶體可再區分為動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)兩種。動態隨機存取記憶體(DRAM)具有面積小及價格低等優點，但操作時必須不時地更新(refresh)以防止資料因漏電流而遺失，而導致存在有高速化困難及消耗功率大等缺失。相反地，靜態隨機存取記憶體(SRAM)的操作則較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。
目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以SRAM為主流。此乃由於SRAM待機電流小，適於連續通話時間、連續待機時間盡可能延長之手機。
靜態隨機存取記憶體(SRAM)主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線及一互補位元線所組成。
第1圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體P1和P2稱為負載電晶體(load transistor)，M1和M2稱為驅動電晶體(driving transistor)，M3和M4稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率(cell ratio))通常設定在2至3之間，而導致存在有高集積化困難及價格高等缺失。第1圖所示6T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
接下來討論靜態隨機存取記憶體(SRAM)之單埠及雙埠架構，第1圖之6T靜態隨機存取記憶體(SRAM)晶胞即是單埠靜態隨機存取記憶體(SRAM)晶胞之一例，其係使用兩條位元線BL及BLB做讀寫的動作，也就是讀與寫均是經由同樣的一對位元線來達成，是以在同一時間內只能進行讀或寫的動作，因此，當欲設計具有同時讀寫能力之雙埠靜態隨機存取記憶體時，便需要多加入兩顆存取電晶體以及另一對位元線(請參考第5圖所示電路，其中WBL及WBLB為寫入用位元線對、RBL及RBLB為讀取用位元線對、WWL為寫入用字元線、RWL為讀取用字元線)，這使得記憶晶胞的面積大大地增加，如果我們能夠簡化記憶晶胞的架構，使得一條位元線負責讀取的動作，而另一條位元線負責寫入的動作，則在設計雙埠靜態隨機存取記憶體時，記憶晶胞便不需要多加入兩顆電晶體及另一對位元線，這樣記憶晶胞的面積便會減小許多。傳統的雙埠靜態隨機存取記憶體晶胞之所以不採用這種方法，是因為如前所述之無法達成寫入邏輯1的問題。
有鑑於此，本發明之主要目的係提出一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，其能藉由寫入操作時提高寫入用字元線電壓位準以有效避免習知具單一位元線之雙埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
本發明作之次要目的係提出一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，其能有效降低待機模式時之漏電流，而於讀取時則能降低讀取干擾和提高讀取可靠度。
本發明提出一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體(Dual port SRAM)，其係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)；一第二偏壓電路(3)。該等記憶體晶胞(1)係連接在一高電壓節點(VH)與一低電壓節點(VL)之間，該等記憶體晶胞(1)於寫入操作時，將一寫入用電源供應電壓(WVDD
)供應至一寫入用字元線(WWL)，該寫入用電源供應電壓(WVDD
)之位準係設定至少為一高電源供應電壓(HVDD
)加上一寫入用選擇電晶體(MWS)之臨界電壓之位準，俾藉由寫入操作時提高寫入用字元線(WWL)之電壓位準以有效避免寫入邏輯1相當困難之問題；而於待機模式(standby mode)時，則藉由將一低電源供應電壓(LVDD
)供應至該高電壓節點(VH)以及將較接地電壓為高之一電壓供應至該低電壓節點(VL)，以有效降低靜態隨機存取記憶體之功率消耗；再者，於讀取操作時，藉由將一讀取用字元線(RWL)於非選擇(nonselected)時之電壓位準設定成低於接地電壓(例如-0.5伏特)，以有效降低讀取干擾並提高讀取可靠度。結果，本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，不但可有效避免習知具單一位元線之雙埠SRAM所存在寫入邏輯1相當困難之問題，並且也能兼具待機模式時降低漏電流與讀取干擾和高可靠度等功效。
根據上述之主要目的，本發明提出一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，該寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體係包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)；以及一第二偏壓電路(3)。
為了便於說明起見，第6圖所示之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條寫入用字元線(WWL)、一條讀取用字元線(RWL)、一條寫入用位元線(WBL)、一條讀取用位元線(RBL)、一第一偏壓電路(2)、以及一第二偏壓電路(3)做為實施例來說明。該記憶體晶胞(1)係連接在一高電壓節點(VH)與一低電壓節點(VL)之間，且包括一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)、一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)、一寫入用選擇電晶體(MWS)、一讀取用選擇電晶體(MRS)、以及一反相電晶體(MINV)，其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即儲存節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即反相儲存節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(儲存節點A)係用於儲存SRAM晶胞(1)之資料，而該第二反相器之輸出(反相儲存節點B)則用於儲存SRAM晶胞(1)之反相資料，該寫入用選擇電晶體(MWS)，係連接在該儲存節點(A)與寫入用位元線(WBL)之間，且閘極連接至該寫入用字元線(WWL)；該讀取用選擇電晶體(MRS)之一端連接至該讀取用位元線(RBL)，另一端與該反相電晶體(MINV)相連接，而閘極則連接至該讀取用字元線(RWL)；而該反相電晶體(MINV)之一端與該讀取用選擇電晶體(MRS)相連接，另一端連接至該低電壓節點(VL)，而閘極則連接至該反相儲存節點(B)。
請再參考第6圖，該第一偏壓電路(2)係由一第三PMOS電晶體(P21)、一第四PMOS電晶體(P22)以及一第三反相器(I23)所組成，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至一高電源供應電壓(HVDD
)、一第一控制信號(SAP)與該高電壓節點(VH)；該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至一低電源供應電壓(LVDD
)、該第三反相器(I23)之輸出端與該高電壓節點(VH)，而該第三反相器(I23)之輸入端則用以接收該第一控制信號(SAP)。再者，該第二偏壓電路(3)係由一第三NMOS電晶體(M31)以及一第四NMOS電晶體(M32)所組成，該第三NMOS電晶體(M31)之源極、閘極與汲極係分別連接至接地電壓、一第二控制信號(SAN)與該低電壓節點(VL)，該第四NMOS電晶體(M32)之源極係連接至接地電壓，而閘極與汲極係連接在一起，並連接至該低電壓節點(VL)。
在此值得注意的是，本發明為了防止感測容限(sense margin)降低，於是將該讀取用字元線(RWL)於非選擇(nonselected)時之電壓位準設定成低於接地電壓(例如-0.5伏特)，亦即，該讀取用字元線(RWL)於讀取操作期間係設定為該高電源供應電壓(HVDD
)，而於讀取操作以外之期間則設定為低於接地電壓之電壓位準(例如-0.5伏特)，至於該寫入用字元線(WWL)於寫入操作期間係設定為一寫入用電源供應電壓(WVDD
)之位準，該寫入用電源供應電壓(WVDD
)之位準係設定至少為一高電源供應電壓(HVDD
)加上該寫入用選擇電晶體(MWS)之臨界電壓之位準，而於寫入操作以外之期間則設定為接地電壓。
茲依雙埠SRAM之工作模式說明第6圖之本發明較佳實施例的工作原理如下：
(I)主動模式(active mode)
此時第一控制信號(SAP)為邏輯低位準，而第二控制信號(SAN)為邏輯高位準，該邏輯低位準之第一控制信號(SAP)可使得第一偏壓電路(2)中之第三PMOS電晶體(P21)ON(導通)，於是可將高電源供應電壓(HVDD
)供應至高電壓節點(VH)；而該邏輯高位準之第二控制信號(SAN)可使得第二偏壓電路(3)中之第三NMOS電晶體(M31)ON(導通)，於是可將低電壓節點(VL)拉下至接地電壓。
接下來依雙埠靜態隨機存取記憶晶胞之4種寫入狀態來說明第6圖之本發明如何完成寫入動作。
在寫入動作發生前(寫入用字元線WWL為接地電壓)，第一NMOS電晶體(M1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該高電壓節點(VH)。因為第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，寫入用字元線(WWL)由Low(接地電壓)轉High(寫入用電源供應電壓(WVDD
))。當寫入用字元線(WWL)的電壓大於第三NMOS電晶體(M3)(即存取電晶體)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為寫入用位元線(WBL)是Low(接地電壓)，所以會將儲存節點(A)放電，而完成邏輯0的寫入動作，直到寫入週期結束。
在寫入動作發生前(寫入用字元線WWL為接地電壓)，第一NMOS電晶體(M1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該高電壓節點(VH)。因為第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，寫入用字元線(WWL)由Low(接地電壓)轉High(寫入用電源供應電壓(WVDD
))。當寫入用字元線(WWL)的電壓大於第三NMOS電晶體(M3)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為寫入用位元線(WBL)是High(高電源供應電壓HVDD
)，所以會對儲存節點(A)快速充電；於儲存節點(A)充電中，由於該該寫入用電源供應電壓(WVDD
)之位準係設定至少為該高電源供應電壓(HVDD
)加上該寫入用選擇電晶體(MWS)之臨界電壓之位準，且該寫入用電源供應電壓(WVDD
)係供應至該寫入用字元線(WWL)，因此有助於反相儲存節點(B)由High(電源電壓Vdd)朝Low(接地電壓)方向轉變，當反相儲存節點(B)之電壓位準下降至足以使第一PMOS電晶體(P1)導通時，該第一PMOS電晶體(P1)即由OFF轉變為ON)，而完成邏輯1的寫入動作。
在寫入動作發生前(寫入用字元線WWL為接地電壓)，第一PMOS電晶體(P1)為ON(導通)，該高電源供應電壓(HVDD
)供應至該電壓節點(VH)。當寫入用字元線(WWL)由Low(接地電壓)轉High(寫入用電源供應電壓(WVDD
))，且該寫入用字元線(WWL)的電壓大於第三NMOS電晶體(M3)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)；此時因為寫入用位元線(WBL)是High(高電源供應電壓HVDD
)，並且因為第一PMOS電晶體(P1)仍為ON，所以儲存節點(A)的電壓不會變動，而會平穩地保持在高電源供應電壓(HVDD
)之位準，直到寫入週期結束。
在寫入動作發生前(寫入用字元線WWL為接地電壓)，第一PMOS電晶體(P1)為ON(導通)，該高電源供應電壓(HVDD
)供應至電壓節點(VH)。當寫入用字元線(WWL)由Low(接地電壓)轉High(寫入用電源供應電壓(WVDD
))，且該寫入用字元線(WWL)的電壓大於第三NMOS電晶體(M3)的臨界電壓時，第三NMOS電晶體(M3)由OFF(截止)轉變為ON(導通)，此時因為寫入用位元線(WBL)是Low(接地電壓)且因為該寫入用電源供應電壓(WVDD
)之位準係設定至少為該高電源供應電壓(HVDD
)加上該寫入用選擇電晶體(MWS)之臨界電壓之位準，所以會將儲存節點(A)快速放電而完成邏輯0的寫入動作，直到寫入週期結束。
緊接著依雙埠SRAM晶胞之二種儲存資料狀態說明第6圖之本發明較佳實施例如何完成讀取動作。
在讀取動作發生前(讀取用字元線(RWL)為低於接地電壓之電壓位準，例如-0.5伏特)，寫入用字元線(WWL)為接地電壓，第二NMOS電晶體(M2)為OFF(截止)，第二PMOS電晶體(P2)為ON(導通)，反相儲存節點(B)為High(高電源供應電壓HVDD
)。當讀取動作開始時，讀取用字元線(RWL)由低於接地電壓之電壓位準轉為High(高電源供應電壓HVDD
)，且當該讀取用字元線(RWL)的電壓大於該讀取用選擇電晶體(MRS)之臨界電壓時，讀取用選擇電晶體(MRS)由OFF(截止)轉變為ON(導通)，此時由於反相儲存節點(B)為High(高電源供應電壓HVDD
)，反相電晶體(MINV)為ON(導通)，因此，會在讀取用位元線(RBL)、讀取用選擇電晶體(MRS)、反相電晶體(MINV)、及接地間形成電流路徑，此電流路徑即會使讀取用位元線(RBL)之電壓位準降低，藉此即可感測出儲存節點(A)係儲存邏輯0之資料，並完成邏輯0的讀取動作。
在讀取動作發生前(讀取用字元線(RWL)為低於接地電壓之電壓位準(例如-0.5伏特))，寫入用字元線(WWL)為接地電壓，第二NMOS電晶體(M2)為ON(導通)，第二PMOS電晶體(P2)為OFF(截止)，反相儲存節點(B)為Low(接地電壓)。當讀取動作開始時，讀取用字元線(RWL)由低於接地電壓之電壓位準轉為High(高電源供應電壓HVDD
)，且當該讀取用字元線(RWL)的電壓大於該讀取用選擇電晶體(MRS)之臨界電壓時，讀取用選擇電晶體(MRS)由OFF(截止)轉變為ON(導通)，此時由於反相儲存節點(B)為Low(接地電壓)，反相電晶體(MINV)為OFF(截止)，因此，並不會在讀取用位元線(RBL)、讀取用選擇電晶體(MRS)、反相電晶體(MINV)、及接地間形成電流路徑，結果，讀取用位元線(RBL)之電壓位準能平穩地保持在High狀態，藉此即可感測出儲存節點(A)係儲存邏輯1之資料，並完成邏輯1的讀取動作。
第6圖所示之本發明第1實施例，於寫入操作時之HSPICE暫態分析模擬結果，如第7圖所示，其係以level 49模型且使用TSMC 0.35微米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，能藉由寫入操作時提高寫入用字元線電壓位準，以有效避免習知具單一位元線之雙埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
最後，說明本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體如何藉由降低非選擇(nonselected)雙埠SRAM晶胞之漏電流(leaking current)，而達成降低讀取干擾及提高讀取可靠度之功效。於讀取操作期間，非選擇雙埠SRAM晶胞之讀取用選擇電晶體(MRS)係呈OFF(截止)狀態，但該讀取用選擇電晶體(MRS)截止時仍會有漏電流存在，該漏電流路徑係形成於讀取用位元線(RBL)、讀取用選擇電晶體(MRS)、反相電晶體(MINV)及接地之間，此漏電流路徑即會產生讀取干擾並降低讀取可靠度。本發明將該反相電晶體(MINV)之一端與該讀取用選擇電晶體(MRS)相連接，另一端連接低電壓節點(VL)，而其閘極則連接至反相儲存節點(B)，其雖無法阻斷非選擇SRAM晶胞之漏電流路徑，但仍可藉由將該讀取用字元線(RWL)設定成低於接地電壓但高於產生閘極引發汲極洩漏(Gate Induced Drain Leakage，GIDL)電流之電壓位準(例如-0.5伏特)，以降低非選擇雙埠SRAM晶胞之漏電流。事實上電晶體截止時之漏電流(leaking current)主要是來自次臨界電流(subthreshold current)，於2005年3月8日之美國專利第US6865119號案第3(A)及3(B)圖中，即揭露對於NMOS電晶體而言，閘源極電壓為-0.1伏特時之次臨界電流約為閘源極電壓為0伏特時之次臨界電流的1%，因此，藉由將該讀取用字元線(RWL)設定成低於接地電壓但高於產生閘極引發汲極洩漏(GIDL)電流之電壓位準(例如-0.5伏特)，確實可大幅地降低非選擇雙埠SRAM晶胞之漏電流，並能謀求降低讀取干擾及提高讀取可靠度之功效。
此時該第一控制信號(SAP)為邏輯高位準，而該第二控制信號(SAN)為邏輯低位準，該邏輯高位準之該第一控制信號(SAP)可使得第一偏壓電路(2)中之第三PMOS電晶體(P21)OFF(截止)，並使得第四PMOS電晶體(P22)ON(導通)，於是可將該低電源供應電壓(LVDD
)供應至該高電壓節點(VH)；而該邏輯低位準之該第二控制信號(SAN)可使得第二偏壓電路(3)中之第三NMOS電晶體(M31)OFF(截止)，由於此時第二偏壓電路(3)中之第四NMOS電晶體(M32)仍為ON(導通)，於是可將該低電壓節點(VL)維持在該第四NMOS電晶體(M32)之臨界電壓的位準。
接下來說明本發明於待機模式(standby mode)時如何減少漏電流，請參考第8圖，第8圖表示了第6圖雙埠SRAM處於待機模式時所產生之各次臨界漏電流(subthreshold leakage current)I1、I2、I3和I4，在此值得注意的是，於待機模式時該低電壓節點(VL)係維持在高於接地電壓之該第四NMOS電晶體(M32)之臨界電壓的位準，而該高電壓節點(VH)係維持在低於該高電源供應電壓(HVDD
)之該低電源供應電壓(LVDD
)之電壓位準，茲以雙埠SRAM晶胞中之儲存節點(A)為邏輯Low(接地電壓)，而反相儲存節點(B)為邏輯High(高電源供應電壓HVDD
)為例來說明各次臨界漏電流I1、I2、I3和I4：
請參考第5圖之先前技藝與第8圖之本發明實施例，由於待機模式時寫入用字元線(WWL)係為接地電壓，因此於待機模式初期流經寫入用選擇電晶體(MWS)之漏電流I1與第5圖之先前技藝(先前技藝中之NMOS電晶體M3即相當於本發明實施例中之該寫入用選擇電晶體MWS)具有相同的漏電流(待機模式初期儲存節點A為接地電壓)，之後儲存節點(A)即會由接地電壓朝高於接地電壓之該第四NMOS電晶體(M32)之臨界電壓的位準增加，於此期間由於本發明實施例之該寫入用選擇電晶體(MWS)之閘源極電壓為負值，而先前技藝中之NMOS電晶體(M3)的閘源極電壓仍維持0伏特，根據閘極引發汲極洩漏(Gate Induced Drain Leakage，GIDL)效應或2005年3月8日之美國專利第US6865119號案第3(A)及3(B)圖可知，流經該寫入用選擇電晶體(MWS)之漏電流I1係遠小於第5圖之先前技藝者。
由於待機模式時該高電壓節點(VH)係具有該低電源供應電壓(LVDD
)之電壓位準，該低電源供應電壓(LVDD
)之電壓位準係小於該高電源供應電壓(HVDD
)，又因為該反相儲存節點(B)於待機模式初期係為高電源供應電壓(HVDD
)之電壓位準，因此根據閘極引發汲極洩漏(GIDL)效應及汲極引發能障下跌(Drain Induced Barrier Lowering，DIBL)效應可知，流經第一PMOS電晶體(P1)之漏電流I2係遠小於第5圖之先前技藝者(先前技藝中之PMOS電晶體P1即相當於本發明實施例中之該第一PMOS電晶體P1)，之後儲存節點(B)即會由該高電源供應電壓(HVDD
)之位準朝該低電源供應電壓(LVDD
)之位準減少，於此期間由於本發明實施例之該第一PMOS電晶體(P1)之閘源極電壓仍維持正值且源極電壓仍維持該低電源供應電壓(LVDD
)之電壓位準，而先前技藝中之該PMOS電晶體(P1)的閘源極電壓則維持0伏特且源極電壓仍維持該高電源供應電壓(HVDD
)之電壓位準，因此根據閘極引發汲極洩漏(GIDL)效應及汲極引發能障下跌(DIBL)效應可知，流經該第一PMOS電晶體(P1)之漏電流I2仍小於第5圖之先前技藝者。
由於待機模式時該低電壓節點(VL)係維持在該第四NMOS電晶體(M32)之臨界電壓的位準，又因為該儲存節點(A)於待機模式初期係為接地電壓，因此根據閘極引發汲極洩漏(GIDL)效應或2005年3月8日之美國專利第US6865119號案第3(A)及3(B)圖可知，流經該第二NMOS電晶體(M2)之漏電流I3係遠小於第5圖之先前技藝者(先前技藝中之NMOS電晶體M2即相當於本發明實施例中之該第二NMOS電晶體M2)，之後儲存節點(A)即會由接地電壓朝高於接地電壓之該第四NMOS電晶體(M32)之臨界電壓的位準增加，於此期間由於本發明實施例之該第二NMOS電晶體(M2)之閘源極電壓仍為負值，而先前技藝中之該NMOS電晶體(M2)的閘源極電壓則維持0伏特，因此流經該第二NMOS電晶體(M2)之漏電流I3仍小於第5圖之先前技藝者。
由於待機模式時該讀取用字元線(RWL)係設定成低於接地電壓但高於產生閘極引發汲極洩漏(GIDL)電流之電壓位準(例如-0.5伏特)，又因為該反相電晶體(MINV)導通，於是可將該讀取用選擇電晶體(MRS)之源極電壓固定在該第四NMOS電晶體(M32)之臨界電壓的位準，因此根據閘極引發汲極洩漏(GIDL)效應或2005年3月8日之美國專利第US6865119號案第3(A)及3(B)圖可知，可大幅減少流經該讀取用選擇電晶體(MRS)之漏電流I4。反觀，第5圖先前技藝中之NMOS電晶體(M6)之讀取用字元線(RWL)係為接地電壓，且該NMOS電晶體(M6)之汲極係為該高電源供應電壓(HVDD
)之電壓位準，根據汲極引發能障下跌(DIBL)效應可知，該較高電位之NMOS電晶體(M6)的汲極電壓會增加流經該NMOS電晶體(M6)之漏電流。
經由以上分析可知，本發明於待機模式(standby mode)時確實可有效減少漏電流。
本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，具有如下功效：
(1)降低讀取干擾及提高讀取可靠度：由於本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體於讀取操作時，係將讀取用字元線(RWL)於非選擇(nonselected)時之電壓位準設定成低於接地電壓但高於產生閘極引發汲極洩漏(GIDL)電流之電壓位準(例如-0.5伏特)，結果，可藉由大幅地降低非選擇(nonselected)雙埠SRAM晶胞之漏電流，而有效達成降低讀取干擾及提高讀取可靠度等功效；
(2)低次臨界漏電流：由於本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體於待機模式時，高電壓節點(VH)係為低電源供應電壓(LVDD
)之電壓位準，而低電壓節點(VL)係固定在該第四NMOS電晶體(M32)之臨界電壓的位準，且讀取用字元線(RWL)之電壓位準係固定在低於接地電壓但高於產生閘極引發汲極洩漏(GIDL)電流之電壓位準(例如-0.5伏特)，因此本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體亦具備低次臨界漏電流之功效；
(3)避免寫入邏輯1困難之問題：本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體於寫入操作時，可藉由提高寫入用字元線之電壓位準以有效避免習知具單一位元線之雙埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
M3．．．存取電晶體
M4．．．存取電晶體
MWS．．．寫入用選擇電晶體
MRS．．．讀取用選擇電晶體
MINV．．．反相電晶體
WL．．．字元線
WWL．．．寫入用字元線
RWL．．．讀取用字元線
BL．．．位元線
BLB．．．互補位元線
WBL．．．寫入用位元線
RBL．．．讀取用位元線
A．．．儲存節點
B．．．反相儲存節點
HVDD
．．．高電源供應電壓
LVDD
．．．低電源供應電壓
1．．．SRAM晶胞
2．．．第一偏壓電路
3．．．第二偏壓電路
SAP．．．第一控制信號
SAN．．．第二控制信號
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
I23．．．第三反相器
M31．．．第三NMOS電晶體
M32．．．第四NMOS電晶體
VH．．．高電壓節點
VL．．．低電壓節點
Vdd．．．電源電壓
第1圖係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；
第2圖係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第3圖係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；
第4圖係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；
第5圖係顯示習知雙埠靜態隨機存取記憶體晶胞之電路示意圖；
第6圖係顯示本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體之電路示意圖；
第7圖係顯示本發明所提出之寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體之寫入動作時序圖；
第8圖係顯示第6圖寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體於待機模式時所產生之各次臨界漏電流；
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
M1．．．第一NMOS電晶體
M2．．．第二NMOS電晶體
MWS．．．寫入用選擇電晶體
MRS．．．讀取用選擇電晶體
WWL．．．寫入用字元線
RWL．．．讀取用字元線
WBL．．．寫入用位元線
RBL．．．讀取用位元線
A．．．儲存節點
B．．．反相儲存節點
HVDD
．．．高電源供應電壓
LVDD
．．．低電源供應電壓
1．．．SRAM晶胞
2．．．第一偏壓電路
3．．．第二偏壓電路
SAP．．．第一控制信號
SAN．．．第二控制信號
VH．．．高電壓節點
VL．．．低電壓節點
MINV．．．反相電晶體
P21．．．第三PMOS電晶體
P22．．．第四PMOS電晶體
I23．．．第三反相器
M31．．．第三NMOS電晶體
M32．．．第四NMOS電晶體
Claims (1)
- 一種寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞(1)；一第一偏壓電路(2)，該第一偏壓電路(2)係用以接收一第一控制信號(SAP)，且於該第一控制信號(SAP)為代表主動模式(active mode)之邏輯低位準時，將一高電源供應電壓(HVDD )供應至一高電壓節點(VH)，而於該第一控制信號(SAP)為代表待機模式(standby mode)之邏輯高位準時，則將一低電源供應電壓(LVDD )供應至該高電壓節點(VH)；以及一第二偏壓電路(3)，該第二偏壓電路(3)係用以接收一第二控制信號(SAN)，且於該第二控制信號(SAN)為代表主動模式之邏輯高位準時，將接地電壓供應至一低電壓節點(VL)，而於該第二控制信號(SAN)為代表待機模式之邏輯低位準時，則將較接地電壓為高之一電壓供應至該低電壓節點(VL)；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由第一PMOS電晶體(P1)與第一NMOS電晶體(M1)所組成，該第一反相器係連接在該高電壓節點(VH)與該低電壓節點(VL)之間；一第二反相器，係由第二PMOS電晶體(P2)與第二NMOS電晶體(M2)所組成，該第二反相器係連接在該高電壓節點(VH)與該低電壓節點(VL)之間；一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；一寫入用選擇電晶體(MWS)，係連接在該儲存節點(A)與一寫入用位元線(WBL)之間，且閘極連接至一寫入用字元線(WWL)；一讀取用選擇電晶體(MRS)，其一端連接至一讀取用位元線(RBL)，另一端與一反相電晶體(MINV)相連接，而閘極則連接至一讀取用字元線(RWL)；以及一反相電晶體(MINV)，其一端與該讀取用選擇電晶體(MRS)相連接，另 一端連接至該低電壓節點(VL)，而閘極則連接至該反相儲存節點(B)；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即反相儲存節點B)則連接至該第一反相器之輸入端；且該寫入用字元線(WWL)之邏輯高位準係設定至少為一高電源供應電壓(HVDD )加上該寫入用選擇電晶體(MWS)之臨界電壓之位準，俾藉此以避免寫入邏輯1困難之問題；而該讀取用字元線(RWL)於讀取操作期間係設定為該高電源供應電壓(HVDD )，而於讀取操作以外之期間則設定為低於接地電壓但高於產生閘極引發汲極洩漏(GIDL)電流之電壓位準，俾藉此以降低非選擇(nonselected)靜態隨機存取記憶體晶胞之漏電流；其中，該第一偏壓電路(2)係由一第三PMOS電晶體(P21)、一第四PMOS電晶體(P22)以及一第三反相器(I23)所組成，該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該高電源供應電壓(HVDD )、該第一控制信號(SAP)與該高電壓節點(VH)，該第四PMOS電晶體(P22)之源極、閘極與汲極係分別連接至該低電源供應電壓(LVDD )、該第三反相器(I23)之輸出端與該高電壓節點(VH)，而該第三反相器(I23)之輸入端則用以接收該第一控制信號(SAP)；其中，該第二偏壓電路(3)係由一第三NMOS電晶體(M31)以及一第四NMOS電晶體(M32)所組成，該第三NMOS電晶體(M31)之源極、閘極與汲極係分別連接至接地電壓、該第二控制信號(SAN)與該低電壓節點(VL)，該第四NMOS電晶體(M32)之源極係連接至接地電壓，而閘極與汲極則連接在一起，並連接至該低電壓節點(VL)。
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| TW98104749A TWI423258B (zh) | 2009-02-13 | 2009-02-13 | 寫入操作時提高寫入用字元線電壓位準之雙埠靜態隨機存取記憶體 |
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Publications (2)
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|---|---|
| TW201030749A TW201030749A (en) | 2010-08-16 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI660366B (zh) * | 2018-04-09 | 2019-05-21 | Hsiuping University Of Science And Technology | 具高讀取／寫入速度之５ｔ靜態隨機存取記憶體 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8213242B2 (en) * | 2010-09-23 | 2012-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cells having a row-based read and/or write support circuitry |
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| TW200640139A (en) * | 2005-05-04 | 2006-11-16 | Nat Univ Chung Cheng | MOS flip-flop with single low-voltage power source and control method thereof |
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2009
- 2009-02-13 TW TW98104749A patent/TWI423258B/zh not_active IP Right Cessation
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| TWI660366B (zh) * | 2018-04-09 | 2019-05-21 | Hsiuping University Of Science And Technology | 具高讀取／寫入速度之５ｔ靜態隨機存取記憶體 |
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