TWI307137B - Semiconductor device and method of semiconductor device - Google Patents
Semiconductor device and method of semiconductor device Download PDFInfo
- Publication number
- TWI307137B TWI307137B TW095104249A TW95104249A TWI307137B TW I307137 B TWI307137 B TW I307137B TW 095104249 A TW095104249 A TW 095104249A TW 95104249 A TW95104249 A TW 95104249A TW I307137 B TWI307137 B TW I307137B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor
- semiconductor layer
- layer
- effect transistor
- field effect
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 377
- 238000000034 method Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims description 120
- 230000005669 field effect Effects 0.000 claims description 89
- 238000005530 etching Methods 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 20
- 229910052715 tantalum Inorganic materials 0.000 description 8
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910020328 SiSn Inorganic materials 0.000 description 3
- 229910052949 galena Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- QEWYKACRFQMRMB-UHFFFAOYSA-N fluoroacetic acid Chemical compound OC(=O)CF QEWYKACRFQMRMB-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 150000004772 tellurides Chemical class 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05B—LOCKS; ACCESSORIES THEREFOR; HANDCUFFS
- E05B1/00—Knobs or handles for wings; Knobs, handles, or press buttons for locks or latches on wings
- E05B1/003—Handles pivoted about an axis perpendicular to the wing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
1307137 (1) 九、發明說明 【發明所屬之技術領域】 本發明係有關半導體裝置及半導體裝置之製造方法, 特別是應用於將SOI構造與基體構造混載於同一基板上之 方法所適合的發明。 【先前技術】
被形成在SOI基板上的場效型電晶體,由元件分離之 容易性、無鎖定、源極/汲極接合容量小等之點來看,其 有用性深受注目。特別是完全空乏型SOI電晶體屬於低耗 電且能高速動作,低電壓驅動容易的緣故,爲了使SOI電 晶體以完全空乏模式動作之硏究相當盛行。在此,SOI基 板,係使用例如日本專利文獻1、2所揭示,SIMOX (Separation by Implanted Oxgen)基板和貼合基板等。
在此,使用 SOI 電晶體,構成 CMOS (Complementally Metal Oxide Semiconductor )電路時, P通道場效型電晶體與N通道場效型電晶體,互相鄰接於 同一2次元平面上而佈置,並且形成在具有{1〇〇}面方 位的半導體面上。 另一方面,電流驅動力大且需高耐壓的場效電晶體, 不易形成在矽層之厚度受限的SOI基板,希望形成在基體 基板上。 又,例如於日本專利文獻3揭示一種爲了在大面積的 絕緣膜上形成結晶性及均一性良好的矽薄膜,將紫外線光 -4- (2) 1307137 束以脈搏狀照射於成膜在絕緣膜上的非晶質或是多結晶砂 層’藉此將接近正方形的單結晶粒配列成棋盤之網目狀的 多結晶矽膜形成在絕緣膜上,將該多結晶矽膜的表面利用 CMP (化學式機械式硏磨)平坦化的方法。 〔專利文獻1〕特開2002— 299591號公報 〔專利文獻2〕特開2000 — ]24092號公報 〔專利文獻3〕特開平1 0 — 2 6 ] 7 9 9號公報 【發明內容】 〔發明欲解決之課題〕 然而,在製造SIMOX基板上,須將高濃度的氧離子 注入到矽晶圓。又,在製造貼合基板上,須在貼合2枚矽 晶圓之後,硏磨矽晶圓的表面。因此,在SOI電晶體方 面’比起形成在基體半導體的場效型電晶體,會有招致成 本提高的問題。 又,離子注入和硏磨方面,SOI層之膜厚的不均勻較 大,爲了製作完全空乏型SOI電晶體,將SOI層薄膜化的 話,會有難以令場效型電晶體之特性安定化的問題。 又’將P通道場效型電晶體與N通道場效型電晶體’ 配置在同一2次元平面上的話,爲了形成CMOS電路,需 要的面積增大,會有高密度積體化受阻的問題。又’在P 通道場效型電晶體與N通道場效型電晶體的連接’需要的 配線長也增大,會有傳遞延遲變大的問題。進而’在具有 { 1〇〇}面方位的半導體面上形成CMOS電路的話’來自 (3) 1307137 電子與電洞的移動度的差異’須將p通道場效型電晶體的 通道寬設定爲N通道場效型電晶體之通道寬的2〜3倍。 因此,P通道場效型電晶體與N通道場效型電晶體的佈置 平衡崩解,會有元件之高積體化受阻的問題。 又,在專利文獻3的方法,於形成在絕緣膜上的矽薄 膜,存在著晶界(grain boundary ) '微雙晶等的微小缺 陷。因此,形成在矽薄膜的電晶體,比起形成在完全結晶 矽薄膜的電晶體,會有特性劣的問題。進而,積層形成在 矽薄膜之場效型電晶體的時候,場效型電晶體存在下層。 因此,形成有上層之矽薄膜的基底絕緣膜之平坦性劣化, 並且形成上層之矽薄膜之際的熱處理條件等受限,上層之 石夕薄膜的結晶性,比起下層之矽薄膜的結晶性,會有劣化 的問題。 因此,在習知之半導體裝置中,無法將具有以無缺陷 的單結晶所形成的SOI構造的裝置混載在基體矽上。 $ ’也無法實現具有積層具有各種膜厚的完全結晶矽薄膜 的3次元構造的裝置 。 於是,本發明之目的係在於提供一種不使用SOI基 板’將SOI構造與基體構造形成在同一基板上,並且能削 « SOI電晶體之佈置面積的半導體裝置及半導體裝置之製 造方法。 〔用以解決課題的手段〕 胃了解決上述之課題,若根據有關本發明之一形態的 -6- (4) 1307137 半導體裝置,其特徵爲具備:在一部分區域形成有絕緣層 的半導體基板、和被配置在前述絕緣層上,利用磊晶成長 法所成膜的半導體層、和被形成在前述半導體層之側壁的 第1閘極電極、和被形成在前述半導體層,且分別被配置 在前述第1閘極電極之側方的第1源極/汲極層、和被形 成在前半導體基板上的第2閘極電極、和被形成在前述半 導體基板,且分別被配置在前述第2閘極電極之側方的第 ® 2源極/汲極層。 藉此,不使用SOI基板,就能在半導體基板之一部分 - 的區域形成SOI構造,並且能在半導體層之側壁配置通道 - 區域。因此,能抑制成本增加,又能將SOI構造與基體構 Λ 造形成在同一半導體基板上,並且能提昇SOI電晶體的積 體度,能抑制晶片尺寸增大,又能實現SOC ( System On Chip)。 _ 又,若藉由有關本發明之一形成的半導體裝置,其特 徵爲:具有前述第1閘極電極的前述半導體層之側面,係 由[110]面或是[100]面所形成,具有前述第2閘極電極的 前述半導體基板之表面,係由[10 0]面所形成。 又,若藉由有關本發明之一形成的半導體裝置,其特 徵爲具備:在一部分區域形成有絕緣層的半導體基板、和 被積層在前述絕緣層上,利用磊晶成長法所成膜的第1及 第2半導體層、和在前述第1半導體層之側壁配置有通道 區域的P通道場效型電晶體、和在前述第2半導體層之側 壁配置有通道區域的N通道場效型電晶體、和被形成在前 (5) 1307137 述半導體基板,且在前述半導體基板之 域的P通道或是N通道場效型電晶體。 藉此,能3次元地配置P通道場效 場效型電晶體,又能構成CMOS反相器 NOR電路等,並且可將高耐壓裝置混 因此,能抑制晶片尺寸增大,又能將具 構成在同一晶片上,並且能抑制成本增 鲁的特性。 又,若藉由有關本發明之一形成的 : 徵爲具備:被配置在前述第1及第2半 共同形成在前述P通道場效型電晶體及 * 電晶體的閘極電極、和以配置在前述閘 形成在前述第1半導體層的第1源極/ 在前述閘極電極之兩側地被形成在前述 2源極/汲極層。 B 藉此,就能在半導體層之側面側形 閘極電極形成在半導體層的表面,就彳 體。因此,即使將場效型電晶體形成在 仍能確保半導體層之表面側的平坦性, 之結晶性的劣化,還能積層P通道場效 場效型電晶體。此結果,即能以低電壓* 晶體與N通道場效型電晶體高速動作, 效型電晶體與N通道場效型電晶體的高 又,若藉由有關本發明之一形成的 表面配置有通道區 型電晶體與N通道 :、NAND電路或是 載在同一晶片上。 有各種機能的元件 加,又能具有優異 半導體裝置,具特 導體層的側壁,且 前述N通道場效型 極電極之兩側地被 汲極層、和以配置 第2半導體層的第 成通道區域,不將 II構成場效型電晶 半導體層的時候, 即能抑制半導體層 型電晶體與N通道 使P通道場效型電 又能達到P通道場 密度積體化。 半導體裝置,前述 -8- (6) 1307137 第1及第2半導體層之側壁係爲{100}面,前述第1半 導體層之膜厚’係在則述第2半導體層之膜厚的2至3倍 的範圍內爲其特徵。 藉此’比起N通道場效型電晶體,不會擴大p通道場 效型電晶體的佈置面積’可將P通道場效型電晶體的閘極 寬度變得比N通道場效型電晶體的閘極寬度還寬。因此, 即使P通道場效型電晶體與N通道場效型電晶體之遷移率 Φ 不同的時候’即可維持N通道場效型電晶體與p通道場效 型電晶體之間的佈置配置之平衡’還能使P通道場效型電 , 晶體與N通道場效型電晶體的電流驅動能力一致。此結 ' 果,能效率佳的進行CM0S電路的佈置設計,並且能緩和 * 訊號傳達速度的限制’可達到半導體裝置的高密度積體, 並且能達到半導體裝置的筒速化。 又,若藉由有關本發明之一形成的半導體裝置,前述 第1及第2半導體層之側壁係爲{110}面方位爲其特 ’徵。 藉此,就能令N通道場效型電晶體與P通道場效型電 晶體的佈置面積不同’且使P通道場效型電晶體與N通道 場效型電晶體的遷移率略爲一致。因此,即能取得P通道 場效型電晶體與N通道場效型電晶體的寄生電容的平衡, 還能取得N通道場效型電晶體與P通道場效型電晶體的電 流驅動平衡,能提昇CMOS電路的S/N比,並且還能達 到半導體裝置的高速化及高密度化。 又,若藉由有關本發明之一形成的半導體裝置,在前 -9- (7) 1307137 述半導體基板,係形成有··保護二極體、雙極電晶體、類 比兀件或是高電壓驅動場效型電晶體’且在前述半導體 層’係形成有:數位元件或是低電壓驅動場效型電晶體爲 其特徵。 藉此’即可達到形成在半導體基板上的裝置之高耐 壓化’還能達到形成在半導體層上的裝置之高速化及低 耗電化’即能具有優異的特性,還能將具有各種機能的裝 籲置混載在同一晶片上。 又’若根據有關本發明之其中一形態的半導體裝置之 - 製造方法’其特徵爲具備:將利用磊晶成長法所成膜的第 1半導體層形成在半導體基板之表面的一部分的工程、和 ‘ 將蝕刻率比前述第1半導體層還小的第2半導體層利用磊 晶成長法成膜於前述第1半導體層上的工程、和利用蝕刻 率比前述第1半導體層還小的材料所構成,且形成將前述 第2半導體層支撐在前述半導體基板上的支撐體的工程、 ® 和形成露出前述第〗半導體層之一部分的露出部的工程、 和藉由中介著前述露出部而選擇性地蝕刻第1半導體層, 將除去前述第半導體層的空洞部形成在前述半導體基板與 前述第2半導體層之間的工程、和形成埋入至前述空洞部 內之埋入絕緣層的工程、和露出前述第2半導體層之側壁 的工程、和形成一在前述第2半導體層之側壁而配置有通 道區域之第1電晶體的工程、和形成一在前述半導體基板 之表面而配置有通道區域之第2電晶體的工程° 藉此,就連能依然留下第2半導體層’除去第1半導 -10- (8) 1307137 體層’在第2半導體層下形成空洞部,並且在第2半導體 層下形成空洞部的時候,也能將第2半導體層利用支撐體 支撐在半導體基板上。又,連設置露出第1半導體層之一 部分的露出部’藉此在第1半導體層上積層有第2半導體 層的時候’能使蝕刻氣體或是蝕刻液接觸到第]半導體 層’依然留下第2半導體層,除去第1半導體層,並且利 用絕緣層埋入到第2半導體層下的空洞部。 因此’即會減低第2半導體層之缺陷的發生,還能將 第2半導體層配置在絕緣上,不會損害到第2半導體層的 品質’能達到第2半導體層與半導體基板之間的絕緣。 進而’露出第2半導體層之側壁後,形成第1電晶 體,就能在第2半導體層之側壁配置通道區域,並且將第 1半導體層形成在半導體基板之表面的一部分,就能將 SOI構造與基體構造形成在同一半導體基板上。因此,即 能抑制晶片尺寸增大,又能將具有優異的特性且具有各種 機能的元件構成在同一晶片上,並且連將SOI構造與基體 構造混載在同一半導體基板的時候,還能抑制成本增加。 又’若藉由有關本發明之一形態的半導體裝置的製造 方法,前述支撐體係爲元件分離絕緣膜。 藉此’在第2半導體層下形成空洞部的時候,就能將 第2半導體層利用元件分離絕緣膜支撐在半導體基板上。 因此,不必將形成爲了支撐第2半導體層之支撐體的工程 另外設置,並且不必另外確保爲了形成支撐體的區域。因 此,即能抑制製造工程的增大,還能將SOI構造與基體構 -11 - (9) 1307137 造形成在同一半導體基板上,並且可達到形成在半導體基 板上之裝置的高密度積體化,能抑制晶片尺寸增大,又 能將具有優異的特性且具有各種機能的元件構成在同一晶 片上,並且將SOI構造與基體構造混載在同一半導體基板 的時候,還能抑制成本增加。 【實施方式】 ® 〔用以實施發明的最佳形態〕 以下’針對有關本發明之實施形態的半導體裝置及其 - 製造方法邊參照圖面邊做說明。 . 第1圖係表示有關本發明之第1實施形態的半導體裝 置之槪略構成的立體圖。 於第1圖中’在半導體基板11上,係設有形成S0I 構造的SOI形成區域R1以及形成基體構造的基體區域 R2。而且在半導體基板1 1,係埋入有將SOI形成區域R1 ® 與基體區域R2做元件分離的元件分離絕緣膜12。再者, 將SOI形成區域R1與基體區域R2做元件分離的方法, 除 STI ( Shallow Trench Isolation)構造之外,也可使用 L 0 C 0 S ( L 〇 c a 1 0 X i d a t i ο η Ο f S i 1 i c ο η )構造。 而且在SOI形成區域R1中,於半導體基板U上,中 介者絕緣層13積層有利用晶晶成長法而成膜的半導體層 14。再者,半導體基板11及半導體層14的材質,係例如 可使用 Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、 GaP、GaN、ZnSe等,絕緣層12a、13,係例如可使用 -12- 1307137 do)
Si02、SiON或是Si3N4等的絕緣層或是埋入絕 又’半導體層14積層在絕緣層13上的半導體基板 如可使用SOI基板,S0I基板,係可使用 (Separation by Implanted Oxgen)基板、貼合基 雷射退火基板等。 而且半導體層1 4,係於絕緣層丨3上露出側壁 刻加工。在此,使半導體層14之側壁露出的時候 包括半導體層1 4之部分地將半導體層1 4蝕刻加工 使半導體層14之側壁露出的時候,例如也可使 狀、齒梳狀、斗狀或是網目狀等的形狀。而且在半 1 4之側壁,中介著閘極絕緣膜〗6a形成有閘極電極 在此’閘極電極1 7a,係配置成跨置於包括半導體只 部分’延伸至半導體層1 4之兩側的側壁。又,於 層1 4,形成有分別配置在閘極電極]7 a之兩側的源 極層 19a 、 19a—。 另一方面,在基體區域R2,於半導體基板11 有半導體層15。而且在半導體層15上,中介著閘 膜16b形成有閘極電極17b,並且在閘極電極17b 形成有側壁間隔物1 8。又,在半導體層1 5,形成 配置在閘極電極17b之兩側的源極/汲極層19b、1 藉此,就能在半導體基板11之一部分的區 SOI構造,並且可在半導體層14之側壁配置通道 因此,能抑制成本增加,還能將SOI構造與基體構 在同一半導體基板11上,並且可提昇SOI電晶體 緣膜。 ,係例 SIMOX 板或是 地被蝕 ,具有 。又, 用翼片 導體層 i 1 7 a ° | 1 4的 半導體 極/汲 上形成 極絕緣 之側壁 有分別 9b、 域形成 區域。 造形成 的積體 -13- (11) 1307137 度,即能抑制晶片尺寸增大’還能實現SOC ( System On Chip )。 再者,在SOI形成區域R1,形成數位元件或是低電 壓驅動場效型電晶體,在基體區域R2形成保護二極體、 雙極電晶體、類比元件或是高電壓驅動場效型電晶體爲 佳。藉此,即可達成形成在基體區域R2之裝置的高耐壓 化,還能達成形成在S 01形成區域R1之裝置的高速化及 低耗電化,即能具有優異的特性,還能將具有各種機能的 裝置混載在同一晶片上。 第2圖係表示有關本發明之第2實施形態的半導體裝 置之槪略構成的立體圖。 於第2圖中,在半導體基板21上,設有形成SOI構 造的SOI形成區域R11以及形成基體構造的基體區域 RI2。而且在半導體基板21,埋入將SOI形成區域R11與 基體區域R12做元件分離的元件分離絕緣膜22。 而且在SOI形成區域Rll中,在半導體基板11上, 係中介著絕緣層23a而配置有利用磊晶成長法成膜的半導 體層24a,在半導體層24a上,係中介著絕緣層23b而配 置有利用磊晶成長法成膜的半導體層24b。而且半導體層 24a、絕緣層23b以及半導體層24b,係於絕緣層23a上, 蝕刻加工成露出側壁。在此,使半導體層24a、絕緣層 23b及半導體層24b之側壁露出的時候,可將半導體層 24a、絕緣層23b及半導體層24b蝕刻加工成具有包括半 導體層24a、絕緣層23b及半導體層24b的部分。又,使 -14- (12) 1307137 半導體層24a、絕緣層23b及半導體層24b之側壁露出的 時候,例如也可使用翼片狀、齒梳狀、斗狀或是網目狀等 的形狀。而且在半導體層24a、24b之側壁,係分別中介 著閘極絕緣膜26a、26b而形成有閘極電極27a。在此,閘 極電極12a,係以跨置在包括半導體層24a、絕緣層23b 及半導體層24b的部分,而配置成延伸至半導體層24a、 絕緣層23b及半導體層24b之兩側的側壁。又,在半導體 ® 層24a,係形成有分別配置在閘極電極27a之兩側的源極 /汲極層29a、29a',在半導體層24b,係形成有分別配 . 置在閘極電極27a之兩側的源極/汲極層29b、291Γ。 另一方面,在基體區域R22,於半導體基板21上係 ' 形成有半導體層25。而且在半導體層25上,係中介著閘 極絕緣膜26c而形成有閘極電極27c,並且在閘極電極 2 7c之側壁,係形成有側壁間隔物28。又,在半導體層 25 ’係形成有分別配置在閘極電極27c之兩側的源極/汲 •極層 29c、29c、 藉此,可在半導體層24a、24b之側面形成通道區 域’不在半導體層24a、24b之表面配置閘極電極27a,就 能構成場效型電晶體。因此,即使在將場效型電晶體分別 形成在半導體層24a、24b的時候,還是能確保半導體層 24a' 24b之表面的平坦性,連在積層半導體層24a、24b 的時候’也能抑制半導體層24a、24b之結晶性的劣化。 因此’能抑制晶片尺寸增大,達到場效型電晶體的積體 化’並且可削減場效型電晶體的寄生電容,還能得到急遽 -15- (13) 1307137 的副臨限値特性,使其以低電壓高速動作。 又,以與半導體層24a、24b之積層面正交地配置閘 極電極2 7 a,藉此就能削減晶片面內之閘極電極2 7 a的佔 有面積,並且能縮短閘極電極2 7 a的配線長。因此’即可 抑制傳播延遲,還能達到場效型電晶體的高密度積體化’ 並且可縮小晶片尺寸,達到場效型電晶體的高速化、小型 化及低價格化。 又,以跨置在最上層之半導體層27a的表面上地配置 閘極電極27a,藉此即使在由半導體層27a之表面進行離 子注入的時候,還是能以聞極電極27a作爲遮罩而在半導 體層24a、24b分別形成源極/汲極層29a、29a~及源極/ 汲極層29b、291Γ。因此,對配置在半導體層24a、24b之 側壁的閘極電極27a而言,能自我整合地分別形成源極/ 汲極層29a、29a~及源極/汲極層29b ' 291Γ,即可抑制製 造工程的煩雜化,還能再現性佳的製作特性良好的場效型 電晶體。 再者,半導體層25係由(1 00 )單結晶半導體層所構 成,半導體層24a、24b可構成露出丨100 }面方位之側 面。在此,例如將P通道場效型電晶體形成在半導體層 24a '將N通道場效型電晶體形成在半導體層24b的時 候,半導體層24a的膜厚可做成比半導體層24b之膜厚還 厚。在此,半導體層24a與半導體層24b的膜厚比,以電 洞與電子之遷移率的反比爲佳》例如半導體層24a之膜厚 可爲半導體層24b之膜厚的2〜3倍之範圍內。 -16- (14) 1307137 藉此’比起N通道場效型電晶體,不會擴大p通道場 效型電晶體的佈置面積,可將P通道場效型電晶體的閘極 寬度變得比N通道場效型電晶體的閘極寬度還寬。因此, 即使P通道場效型電晶體與N通道場效型電晶體之遷移率 不同的時候’即可維持N通道場效型電晶體與P通道場效 型電晶體之間的佈置配置之平衡,還能使P通道場效型電 晶體與N通道場效型電晶體的電流驅動能力一致。此結 • 果,能效率佳的進行CMOS電路的佈置設計,並且能緩和 訊號傳達速度的限制,可達到半導體裝置的高密度積體, . 並且能達到半導體裝置的高速化。 又,半導體層25係由(100 )單結晶半導體層所構 ’ 成,半導體層24a、24b可構成露出{ 110 }面方位之側 面。 藉此,即使在將P通道場效型電晶體及N通道場效型 電晶體分別形成在半導體層24a、24b的時候’仍能令N • 通道場效型電晶體與P通道場效型電晶體的佈置面積不 同,且使P通道場效型電晶體與N通道場效型電晶體的遷 移率略爲一致。因此,即能取得P通道場效型電晶體與N 通道場效型電晶體的寄生電容的平衡’還能取得N通道場 效型電晶體與P通道場效型電晶體的電流驅動平衡、能提 昇CMOS電路的S/N比’並且還能達到半導體裝置的高 速化及高密度化。 第3圖(a)〜第10圖(a)係表示有關本發明之第3 實施形態的半導體裝置之製造方法的平面圖’第3圖 -17- (15) 1307137 (b)〜第10圖(b)係分別以第3圖(〇〜第10圖 (a)之 A1 — A1'〜A8 - A8'線切斷的剖面圖,第 3圖 (c )〜第10圖(c )係分別以第3圖(a )〜第1 〇圖 (a)之B1 — ΒΓ〜B8_ B8-線切斷的剖面圖。 於第3圖中,在半導體基板31,係設有SOI形成區 域R2】及基體區域R22。而且進行半導體基板31的熱氧 化,藉此在半導體基板31之表面形成氧化膜32。再者, ® 半導體基板1的材質,係例如可使用Si、Ge、SiGe、 SiC、SiSn、PbS、GaAs、InP、GaP、GaN 或是 ZnSe 等。 - 而且使用微影技術及蝕刻技術將氧化膜3 2圖案化,藉此 除去SOI形成區域R21的氧化膜32,露出SOI形成區域 ' R2 1之半導體基板31的表面。而且以氧化膜32作爲遮罩 進行選擇磊晶成長法,藉此將第1半導體層3 3選擇性地 形成在半導體基板31上的SOI形成區域R21。
其次,如第4圖所示,除去基體區域R2 2之半導體基 B 板31上的氧化膜32。而且進行磊晶成長法,藉此將第2 半導體層34形成在半導體基板31上的SOI形成區域R21 及基體區域R22。再者,第1半導體層33,係可使用蝕刻 率比半導體基板31及第2半導體層34還大的材質,第1 半導體層33及第2半導體層34的材質,例如可使用由 Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN 或是ZnSe等之中所選出的組合。特別是,半導體基板3 1 爲Si的時候,第1半導體層33使用Si Ge、第2半導體層 34使用Si爲佳。藉此,就能取得第1半導體層33與第2 -18- (16) 1307137 半導體層34之間的格子整合,還能確保第1半導體層33 與第2半導體層3 4之間的鈾刻時之選擇比。再者,第1 半導體層3 3,除了單結晶半導體層外,也可使用其他結晶 半導體層、非晶質半導體層或是多孔質半導體層。又,取 代第1半導體層3 3,也可使用將單結晶半導體層利用磊晶 成長法成膜的r _氧化鋁等的金屬氧化膜。又,第1半導 體層33及第2半導體層34的膜厚,例如可爲10〜2 OOurn 左右。 其次,如第5圖所示,將深度設定成貫通第1半導體 層33及第2半導體層34而到達半導體基板31的溝35, 形成在SOI形成區域R21、基體區域R22 '邊界及其周 圍。而且將元件分離絕緣膜36埋入到溝35內,藉此將 SOI形成區域R21與基體區域R22形成元件分離,並且形 成將第2半導體層34支撐在半導體基板31上的支撐體。 其次,如第6圖所示,使用微影技術及蝕刻技術將第 1半導體層33及第2半導體層34圖案化,藉此形成露出 第1半導體層33及第2半導體層34之端部的一部分的露 出面37。再者,形成露出第1半導體層33及第2半導體 層34之端部的一部分的露出面37的時候,可在第1半導 體層33的表面防止蝕刻,也可過度蝕刻第1半導體層33 而在第1半導體層33形成凹部。或是,也可貫通第1半 導體層33而露出半導體基板31的表面。 其次’如第7圖所示,中介著露出面3 7而使蝕刻氣 體或是蝕刻液接觸到第1半導體層33,藉此蝕刻除去第1 -19- (17) 1307137 半導體層33,在SOI形成區域R2 1的半導體基板31鹚第 2半導體層3 4之間形成空洞部3 8。 在此’利用元件分離絕緣膜3 6來支撐第2半導體層 3 4 ’藉此即使在第1半導體層3 3被除去的時候,還楚能 防止第2半導體層34落到半導體基板31上,並且形成露 出第1半導體層33及第2半導體層34之端部的一部分的 露出面37,藉此即使在第〗半導體層33上積層有第2半 導體層3 4的時候,還能令蝕刻氣體或是蝕刻液接觸到第2 半導體層34下的第1半導體層33。 因此,不必另外設置爲了支撐第2半導體層34的支 撐體,並且即可減低第2半導體層34之缺陷的發生,還 可將第2半導體層34配置在絕緣體上,不會損害到第2 半導體層34的品質,可達到第2半導體層34與半導體基 板31之間的絕緣。因此,即能抑制製造工程的增大,還 可將SOI構造與基體構造形成在同一半導體基板上,即能 抑制晶片尺寸增大,還能將具有優異的特性且具有各種機 能的元件構成在同一晶片上。 再者,半導體基板31及第2半導體層34爲Si、第1 半導體層33爲Si Ge的時候,第1半導體層33的蝕刻液 使用氟硝酸(氟酸、硝酸、水的混合液)爲佳。藉此,Si 與SiGe的選擇比可得到1 : 100〜1 000左右,即能抑制半 導體基板31及第2半導體層34的過度蝕刻,還能除去第 1半導體層33。又,第1半導體層33的蝕刻液也可使用 氟硝酸過氧化氫、氨過氧化氫或是氟醋酸過氧化氫等。 -20- (18) 1307137 又,在鈾刻除去第1半導體層33之前,也可藉由陽 極氧化等之方法將第1半導體層33多孔質化.對第1半 導體層33進行離子注入,藉此將第1半導體層33非晶質 化亦可。藉此可使第1半導體層33之蝕刻率增大,擴大 第1半導體層33的蝕刻面積。 其次,如第8圖所示,進行半導體基板31及第2半 導體層34的熱氧化,藉此在半導體基板31與第2半導體 • 層3 4之間的空洞部1 〇形成埋入絕緣層3 9。 藉此,可藉由磊晶成長法時的第2半導體層34之膜 - 厚及第2半導體層34之熱氧化時的埋入絕緣層39之膜 厚,來規定元件分離後的第2半導體層34之膜厚。因 此,能精度佳的控制第2半導體層34的膜厚,可減低第2 半導體層34之膜厚的不均勻,還可將第2半導體層34薄 膜化。 再者,於空洞部38形成埋入絕緣層39之後,進行 ® 1 0 0 0 °C以上的高溫退火亦可。藉此,就能使埋入絕緣層39 平坦熱處理,緩和埋入絕緣層39的應力,並且能減低與 第2半導體層34之邊界的界面準位。又,埋入絕緣層39 也可形成全部埋到空洞部3 8,或形成留下一部分空洞部 38 = 又,在第8圖的方法,雖是針對進行半導體基板31 及第2半導體層34的熱氧化,藉此在半導體基板31與第 2半導體層34之間的空洞部38形成埋入絕緣層39的方法 做說明,但以CVD法在半導體基板31與第2半導體層34 -21 - (19) 1307137 之間的空洞部38成膜絕緣膜,藉此將半導體基板31與第 2半導體層3 4之間的空洞部3 8利用埋入絕緣層3 9埋入亦 可。藉此,可防止第2半導體層34的膜減,還可將半導 體基板3 1與第2半導體層34之間的空洞部39利用氧化 膜以外的材料埋入。因此,可達到配置在第2半導體層34 之背面的埋入絕緣層3 9的厚膜化,並且可減低介質常 數,減低第2半導體層34之背面的寄生電容。 再者,埋入絕緣層3 9的材質,例如除矽氧化膜外, 也可使用F S G (氟化矽化物玻璃)膜和矽氮化膜等。又, 埋入絕緣層1 0,除 SOG ( Spin On Glass )膜外,也可使 用 PSG 膜、BPSG 膜、PAE(poly aryleneether)系膜、 H S Q ( hydrogen s i 1 s e s qu i ox an e )系膜、M S Q ( methy 1 silsesquioxane)系膜、PCB 系膜、CF 系膜、SiOC 系膜、 SiOF系膜等之有機I〇wk膜或是該些的多孔質膜。 其次,如第9圖所示,使用微影技術及蝕刻技術將第 2半導體層3 4及其側壁的埋入絕緣層3 9圖案化,藉此露 出第2半導體層34的側壁。在此,露出第2半導體層34 之側壁的時候,以具有包括第2半導體層34的部分將半 導體層34圖案化亦可,例如也可圖案化爲翼片狀、齒梳 狀、斗狀或是網目狀等的形狀。 其次,如第10圖所示,進行SOI形成區域R21及基 體區域R2 2的第2半導體層34之側面及表面的熱氧化’ 藉此在SOI形成區域R21的第2半導體層34之側面形成 閘極絕緣膜40a,並且在基體區域R22的第2半導體層34 -22- (20) 1307137 之表面形成閘極絕緣膜4 Ob。而且在形成有閘極絕緣膜 40a、40b的第2半導體層341上,藉由CVD等之方法形 成多結晶矽層。而且使用微影技術及蝕刻技術將多結晶矽 層圖案化,藉此形成配置在SOI形成區域R21的第2半導 體層34之側面的閘極電極41a,並且形成配置在基體區域 R22的第2半導體層34之表面的閘極電極41b。 而且以閘極電極41a、41b作爲遮罩,將As' P、B等 ^ 的雜質離子注入到第2半導體層3 4內,藉此將分別配置 在閘極電極41a、41b之側方的源極/汲極層形成在第2 . 半導體層34。 藉此,不使用SOI基板,就能在半導體基板31的一 " 部分之區域形成SOI構造,並且可在第2半導體層34之 側壁配置通道區域。因此,可抑制成本增加,還可將SOI 構造與基體構造形成在同一半導體基板3〗上,並且可提 昇SOI電晶體的積體度,能抑制晶片尺寸增大,還可將具 ® 有優異的特性且具有各種機能的元件構成在同一晶片上。 再者,在上述的實施形態,雖是針對中介著埋入絕緣 層39而在SOI形成區域R21的半導體基板3 1上僅一層份 的積層第2半導體層34之方法做說明,但也可分別中介 著絕緣層而將複數個半導體層積層成在SOI形成區域R21 的半導體基板3 1上。 【圖式簡單說明】 〔第1圖〕表示有關本發明之第1實施形態的半導體 -23- (21) 1307137 裝置之槪略構成的立體圖。 〔第2圖〕表示有關本發明之第2實施形態的半導體 裝置之槪略構成的立體圖。 〔第3圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第4圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第5圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第6圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第7圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第8圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第9圖〕表示有關本發明之第3實施形態的半導體 裝置之製造方法的圖。 〔第1〇圖〕表示有關本發明之第3實施形態的半導 體裝置之製造方法的圖。 【主要元件符號說明】
Rl 、 R11 ' R21 : SOI 形成區域、R2 、 R12 、 R22 :基 體區域、】、21' 31:半導體基板、12、22、36:元件分 離絕緣膜、!3、23a、23b、39:絕緣層、14、15、24a、 -24- (22) 1307137 2 4b ' 25:半導體層、16a、16b、26a 〜26c、40a、40b: 閘極絕緣膜、1 7 a ' 1 7 b、2 7 a〜2 7 c、4 1 a、4 1 b :閘極電 極、18、28 :側壁間隔物、19a、19a' 19b、I 9 b' 2 9 a 〜 2 9 c、29a'〜29cT:源極/汲極層、32:氧化膜、33:第1 半導體層、34:第2半導體層、35:溝、37:露出面、 3 8 :空洞部。
-25-
Claims (1)
- .1307137 ........—........... 沖b月’狂替組 十、申請專利範圍 ~一 第95 1 04249號專利申請案 中文申請專利範圍修正本 民國97年10月27日修正 1、 一種半導體裝置,其特徵爲具備: 在一部分區域形成有絕緣層的半導體基板、和 被配置在前述絕緣層上,利用磊晶成長法所成膜的半 φ 導體層、和 被形成在前述半導體層之側壁的第1閘極電極、和 被形成在前述半導體層,且分別被配置在前述第1閘 極電極之側方的第1源極/汲極層、和 * 被形成在前半導體基板上的第2閘極電極、和 被形成在前述半導體基板,且分別被配置在前述第2 閘極電極之側方的第2源極/汲極層。 2、 如申請專利範圍第1項所記載的半導體裝置,其 • 中: 具有前述第1閘極電極的前述半導體層之側面,係由 { 110}面或是{ 100}面所形成,具有前述第2閘極電極 的前述半導體基板之表面,係由{ 100}面所形成。 3、 一種半導體裝置,其特徵爲具備: 在一部分區域形成有絕緣層的半導體基板、和 被積層在前述絕緣層上,利用磊晶成長法所成膜的第 1及第2半導體層、和 在前述第1半導體層之側壁配置有通道區域的P通道 -1 - 1307137 場效型電晶體、和 在前述第2半導體層之側壁配置有通道區域的N通道 場效型電晶體、和 被形成在前述半導體基板,且在前述半導體基板之表 面配置有通道區域的P通道或是N通道場效型電晶體。 4、 如申請專利範圍第3項所記載的半導體裝置’其 中: 具備: 被配置在前述第1及第2半導體層的側壁,且共同形 成在前述P通道場效型電晶體及前述N通道場效型電晶體 的閘極電極、和 以配置在前述閘極電極之兩側地被形成在前述第1半 導體層的第1源極/汲極層、和 以配置在前述閘極電極之兩側地被形成在前述第2半 導體層的第2源極/汲極層。 5、 如申請專利範圍第3或4項所記載的半導體裝 置,其中: 前述第1及第2半導體層之側壁係爲{100}面’前 述第1半導體層之膜厚,係在前述第2半導體層之膜厚的 2至3倍的範圍內。 6、 如申請專利範圍第3或4項所記載的半導體裝 置,其中: 前述第1及第2半導體層之側壁係爲{ 1 1 〇 }面方 位。 *1307137 7、 如申請專利範圍第1至4項的任一項所記載的半 導體裝置,其中: 在前述半導體基板,係形成有:保護二極體、雙極電 曰曰體、類比兀件或是茼電壓驅動場效型電晶體,且在前述 半導體層’係形成有:數位元件或是低電壓驅動場效型電 晶體。 8、 如申請專利範圍第5項所記載的半導體裝置,其 中: 在則述半導體基板,係形成有:保護二極體雙極電 晶體、類比兀件或是闻電壓驅動場效型電晶體,且在前述 半導體層,係形成有:數位元件或是低電壓驅動場效型電 晶體。 9、 如申g靑專利範圍第6項所記載的半導體裝置,其 中: 在前述半導體基板,係形成有:保護二極體、雙極電 晶體、類比兀件或是高電壓驅動場效型電晶體,且在前 ''批 半導體層’係形成有:數位元件或是低電壓驅動場效型電 晶體。 10、 一種半導體裝置之製造方法,其特徵爲具備_· 將利用磊晶成長法所成膜的第1半導體靥形 體基板之表面的一部分的工程、和 將蝕刻率比前述第1半導體層還小的第2 β β _ ^ $ 2半導體層利 用磊晶成長法成膜於前述第1半導體層上的 丄程、和 利用蝕刻率比前述第1半導體層還小的丨 Μ枓所構成, .1307137 且形成將前述第2半導體層支撐在前述半導體基板上的支 撐體的工程、和 形成露出前述第1半導體層之一部分的露出部的工 程、和 藉由中介著前述露出部而選擇性地蝕刻第1半導體 層,將除去前述第半導體層的空洞部形成在前述半導體基 板與前述第2半導體層之間的工程、和 形成埋入至前述空洞部內之埋入絕緣層的工程、和 露出前述第2半導體層之側壁的工程、和 形成在前述第2半導體層之側壁而配置有通道區域之 第1電晶體的工程、和 形成在前述半導體基板之表面而配置有通道區域之第 2電晶體的工程。 11、如申請專利範圍第1 〇項所記載的半導體裝置之 製造方法,其中: 前述支撐體係爲元件分離絕緣膜。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005063580A JP2006253181A (ja) | 2005-03-08 | 2005-03-08 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200633125A TW200633125A (en) | 2006-09-16 |
TWI307137B true TWI307137B (en) | 2009-03-01 |
Family
ID=36969937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW095104249A TWI307137B (en) | 2005-03-08 | 2006-02-08 | Semiconductor device and method of semiconductor device |
Country Status (5)
Country | Link |
---|---|
US (1) | US7368340B2 (zh) |
JP (1) | JP2006253181A (zh) |
KR (1) | KR100713682B1 (zh) |
CN (1) | CN100514651C (zh) |
TW (1) | TWI307137B (zh) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8324660B2 (en) | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
US9153645B2 (en) | 2005-05-17 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
WO2007112066A2 (en) | 2006-03-24 | 2007-10-04 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures and related methods for device fabrication |
US8173551B2 (en) | 2006-09-07 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Defect reduction using aspect ratio trapping |
US7799592B2 (en) | 2006-09-27 | 2010-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tri-gate field-effect transistors formed by aspect ratio trapping |
WO2008039534A2 (en) | 2006-09-27 | 2008-04-03 | Amberwave Systems Corporation | Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures |
US8502263B2 (en) | 2006-10-19 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Light-emitter-based devices with lattice-mismatched semiconductor structures |
US8017505B2 (en) * | 2006-11-30 | 2011-09-13 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
JP4306724B2 (ja) | 2006-12-19 | 2009-08-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US7825328B2 (en) | 2007-04-09 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride-based multi-junction solar cell modules and methods for making the same |
US8237151B2 (en) | 2009-01-09 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode-based devices and methods for making the same |
US8304805B2 (en) | 2009-01-09 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor diodes fabricated by aspect ratio trapping with coalesced films |
US9508890B2 (en) | 2007-04-09 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photovoltaics on silicon |
KR100869235B1 (ko) * | 2007-05-25 | 2008-11-18 | 삼성전자주식회사 | 반도체 다이오드의 제조 방법 및 이를 이용한 상변이 기억소자의 제조 방법 |
US8329541B2 (en) | 2007-06-15 | 2012-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | InP-based transistor fabrication |
CN101884117B (zh) | 2007-09-07 | 2013-10-02 | 台湾积体电路制造股份有限公司 | 多结太阳能电池 |
US20090256207A1 (en) * | 2008-04-14 | 2009-10-15 | International Business Machines Corporation | Finfet devices from bulk semiconductor and methods for manufacturing the same |
US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
US20100072515A1 (en) | 2008-09-19 | 2010-03-25 | Amberwave Systems Corporation | Fabrication and structures of crystalline material |
CN102160145B (zh) | 2008-09-19 | 2013-08-21 | 台湾积体电路制造股份有限公司 | 通过外延层过成长的元件形成 |
US8253211B2 (en) | 2008-09-24 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor sensor structures with reduced dislocation defect densities |
CN102379046B (zh) | 2009-04-02 | 2015-06-17 | 台湾积体电路制造股份有限公司 | 从晶体材料的非极性平面形成的器件及其制作方法 |
KR101872957B1 (ko) * | 2012-01-02 | 2018-07-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP6584977B2 (ja) * | 2016-02-24 | 2019-10-02 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206422A (ja) * | 1992-01-28 | 1993-08-13 | Canon Inc | 半導体装置及びその作製方法 |
JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH10261799A (ja) | 1997-03-18 | 1998-09-29 | Sony Corp | 半導体基板の製造方法及び半導体装置の製造方法 |
JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
JP2001320052A (ja) | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 半導体装置及び半導体集積回路 |
JP2002299591A (ja) | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
JP4265882B2 (ja) | 2001-12-13 | 2009-05-20 | 忠弘 大見 | 相補型mis装置 |
KR100458288B1 (ko) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 FinFET 소자 및 그 제조방법 |
US7180134B2 (en) * | 2004-01-30 | 2007-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and structures for planar and multiple-gate transistors formed on SOI |
-
2005
- 2005-03-08 JP JP2005063580A patent/JP2006253181A/ja active Pending
-
2006
- 2006-01-24 KR KR1020060007284A patent/KR100713682B1/ko not_active IP Right Cessation
- 2006-02-08 TW TW095104249A patent/TWI307137B/zh not_active IP Right Cessation
- 2006-02-24 CN CNB2006100095647A patent/CN100514651C/zh not_active Expired - Fee Related
- 2006-03-02 US US11/367,656 patent/US7368340B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060202276A1 (en) | 2006-09-14 |
CN100514651C (zh) | 2009-07-15 |
KR20060099395A (ko) | 2006-09-19 |
TW200633125A (en) | 2006-09-16 |
CN1941375A (zh) | 2007-04-04 |
JP2006253181A (ja) | 2006-09-21 |
KR100713682B1 (ko) | 2007-05-02 |
US7368340B2 (en) | 2008-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI307137B (en) | Semiconductor device and method of semiconductor device | |
JP4644577B2 (ja) | 半導体装置および半導体装置の製造方法 | |
KR101175342B1 (ko) | 다수의 스택화된 하이브리드 배향 층들을 포함하는 반도체 디바이스 및 그 제조 방법 | |
JP4029885B2 (ja) | 半導体装置の製造方法 | |
JP4029884B2 (ja) | 半導体装置の製造方法 | |
JP2005354024A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
TW202013598A (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
JP4293193B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US20040113228A1 (en) | Semiconductor device comprising plurality of semiconductor areas having the same top surface and different film thicknesses and manufacturing method for the same | |
KR100718178B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
JP2006210552A (ja) | 半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP2006253182A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005322830A (ja) | 半導体装置の製造方法 | |
KR100828029B1 (ko) | 스택형 반도체 장치의 제조 방법 | |
JP2007194547A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005064194A (ja) | Soi構造を有する半導体基板及びその製造方法及び半導体装置 | |
JP2007207825A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007042915A (ja) | 半導体装置の製造方法 | |
JP2007123689A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006100322A (ja) | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 | |
JP2007035675A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007042877A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007150018A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007194315A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005327796A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |