TWI301273B

TWI301273B - Redundancy-function-equipped semiconductor memory device made from ecc memory

Info

Publication number: TWI301273B
Application number: TW095120964A
Authority: TW
Inventors: Satoshi Eto
Original assignee: Fujitsu Ltd
Priority date: 2006-03-24
Filing date: 2006-06-13
Publication date: 2008-09-21
Also published as: CN101042938A; KR20070096731A; JP2007257791A; TW200737217A; EP1837881A1; US20070255981A1

Description

1301273 九、發明說明：【日月戶斤冬好冷員3 發明領域本發明一般有關半導體記憶體裝置、並特別是有關一 5 種具有一冗餘功能的半導體記憶體裝置。 I：先前技術3 相關技藝說明

有關半導體記憶體裝置，固定錯誤之方法包含一種利用備用的記憶體晶胞之冗餘方法、以及一利用錯誤校正碼 10 (ECC)之資料校正方法。在一具有該冗餘功能之半導體記憶體裝置中，當一缺陷記憶體晶胞是存在時，此晶胞係以一當作一備用記憶體晶胞的冗餘記憶體晶胞代替、並且至此缺陷記憶體晶胞之位址的存取係指示到此冗餘記憶體晶胞，因此使得有可能 15使用δ亥缺陷5己憶體晶胞的位址。為了以一冗餘記憶體晶胞代替-缺陷錢體晶胞，該缺陷記憶體晶胞之位址需要被記錄。在典型的冗餘系統中，炫線被提供、並且該溶線的狀態被利用來記錄缺陷位址。 20 記、巧的貝科校正供能的錯誤校_ 憶體(錯誤檢查與校正記憶體)根據要被寫人之資料」算用於錯誤校正用途的冗餘位元、並且將該算出的冗4 兀連同要破寫人之資料儲存於該記憶體核心、。在資料1 時’取回的資料與冗餘位元被檢查以了解是否該資料( 餘位元)含有一錯誤。例如，若錯誤被檢測出，則㈣ 1301273 被執行。若該漢明碼被用於錯誤校正，，於該_誤校正是有可能的二:= 毛生則僅錯疾檢測是有可能的。、 5 10 15 之資被使料，4個位元錢要作為8·位元寬度之貝科的几餘位元、5個位元被需要作為Μ位元寬度之資枓的几餘位疋、及6個位元被需要作為料·位元宽度之資料的冗餘位心冗餘位元之數量與資料位元之比越小，_ 憶體貧源仙較。考冑 4 ^ 佐王田用於言買取/寫入操作 :貝^的位元寬度有關-與外部的介面是_位元時 =議取/寫入操作係可藉由使用有關該記憶體核心的64-位兀資料來執行。間是必錯誤校正的計算時、ϋΕ且，同樣地’在資料存取時間與週期時間方^ —不利結果如同下面將說明的，在上述結構的情況下^中有_記憶龍心的輸人/輸出資料之位元設定寬料外部的_介面之輸人/輸出資料的位元寬^ 在°貝取操作時，一碼（由64個資料位元+7個冗餘位元組成)被取回並接受錯誤校正的錯滅正碼計算。在該64個取回的貝料位元當中，該對應該讀取位址之資料部分的32個資料位元被輪出至外部。在寫入操作時，由32個位元組成的寫入資料係輸入自外部’但單單此寫入資料是不足夠來產生用於該錯誤校正用迷之冗餘位元。為排除此問題，32個資料位元係自該記 20 1301273 憶體核心取回並且合併有該寫入資料以產生64•位元資料。此64-位元資要被用來產生7個冗餘位元，隨後將一碼(該 64個貢料位兀加上該7個冗餘位元）寫入至該記憶體核心。在此方式中，一有關該錯誤校正碼記憶體的寫入操作 5包含一先執行的讀取操作與之後執行的一寫入操作。此引起一問題在於該操作速度變慢、且同樣地，在於需要過度的功率消耗。 _ 在一SOC(晶片系統）的情況下，一記憶體模組連同其它模組一起係嵌置於一單晶片中，以至於難以利用需要熔線 10切割之冗餘功能。一錯誤校正碼記憶體因此多半被使用。依使用者需要而定，可能有一種情況，其中一利用能夠高速操作之冗餘功能作為一缺陷固定功能的高速記憶體操作被用來取代該錯誤校正碼功能，其導致操作速度的降低。然而在此一情況下，若一已嵌置於該系統的内建錯誤校 15正碼記憶體隨著一些設定變化被修改成一具有該冗餘功能 • 之記憶體，則一過大數量的設計步驟與大量的設計時間會疋必要的。於是，有需要將一錯誤校正碼記憶體修改成一具有一最小設計變化之備具冗餘功能記憶體。 [專利文件1]曰本專利申請公報第10-326497號 2 0 f [專利文件2]日本專利申請公報第6U64599號 [專利文件3]日本專利申請公報第61-5〇293號 H考务明内穷3 發明概要本發明的一般目標是提供一種半導體記憶體裝置其實 1301273 口相關技藝的限制與缺點所導致的—個或更多本七明的另-個與更多特定目標是提供設計變化的錯莩妒不Σ庄裡乂取小决才又正碼记憶體構成之備具冗餘體記憶體裝置。刀此的+導 … \之特徵與優點將呈現於以下說明中、並且部分

m明與該等關將變得明顯、或者係、可根據提供於ζ 况明之教_由本發_實施而得知。本發明的目把以及料特徵與優點係將藉由—觀別是·此完整、料、間要、及精確名稱的說㈣巾所指出的備具冗餘功能之半導體記憶體裝置來實現與達到以便使—具有在此技藝上具有普通技術之人能夠實踐本發明。根據本發明之目的為了達成這些與其它優點，本發明提ί、種半導體呂己憶體裝置，其包含一配置來平行輸入/輸

質上排除了問題。 10 出第-資料與第二資料的記憶體，該第一資料是由一為2的正整數次方之預定數量位元所組成的資料之全部或一部刀、且该弟一資料係包含一些對於校正由該等預定數量位元所組成之資料的錯誤必要的位元；一配置來因應一供應至該記憶體之位址信號供應冗餘切換資訊的冗餘切換資訊 20提供單元；及一冗餘控制單元，其位在該記憶體與數量上等於該第一資料的一些位元的輸入/輸出節點之間的、具有一第一路徑其將該等輸入/輸出節點的一給予位元連接至該記憶體之第一資料的一對應位元以及一第二路徑其頂輸入/輸出節點之給予位元連接至該記憶體之第二資料的 1301273 預疋位元、並配置來因應該冗餘切換資訊選擇且致能該等第—路徑與該第二路徑中的一個。 5 10 15 根據本發明的一個實施例，一種錯誤校正碼記憶體被 L改以致，隨著該錯誤校正功能被設定至該“關（Off)，，狀心’ 5亥第一資料(要被寫入/讀取的資料)及該第二資料(錯誤枚正用途的冗餘位元)被平行輸入輸出。由於此微小的設計 ^改’该等對應該第二資料的記憶體晶胞能被用於儲存正吊貝料之用途。在此一修改的錯誤校正碼記憶體中，對應二^錯祆扠正用途的冗餘位元的該等記憶體晶胞被用來作餘曰曰胞、並且為了以_冗餘晶胞代替一缺陷晶胞之往频加至觀憶義資料輪人/輸出部分。這使得有可能I 靴復資料。自卩，—備具冗餘功能之半導體記憶 j豆H提供其係能藉切於該錯誤校正碼記憶體做出最達成。圖式簡單說明當與該等附圖結合讀取時，本發明的其它目標及進— 步特賊以顶細說明將是關的其中：第1圖疋一方塊圖顯示根據本發明的一種備具冗餘供能之半導體記憶體裝置的結構； ’、〜第ϋ疋一方塊圖顯示該錯誤校正碼記憶體的一第一貫施例的結構； f3圖是—圖顯示—種傳統錯誤校正碼記憶體之結構；第4圖是一圖顯示該 ^ — 几餘控制早兀的一弟一貫施例之、°口構， 20 1301273 第5圖是一圖顯示該冗餘切換資訊提供單元的結構之範例；第6圖是一圖顯示該錯誤校正碼記憶體的一第二實施例之結構； 5 第7圖是一方塊圖顯示在第6圖所示的第二實施例之錯誤校正碼記憶體被使用時一種備具冗餘功能之半導體記憶體裝置之結構；第8圖是一方塊圖顯示在該第二實施例的錯誤校正碼記憶體被使用時一種備具冗餘功能之半導體記憶體裝置之 10 結構的變化；第9圖是一製圖顯示該冗餘控制單元的一第二實施例之結構；第10圖是一方塊圖顯示根據本發明之備具冗餘功能之半導體記憶體裝置的結構之變化； 15 第11圖是一製圖顯示第10圖所示之記憶體的結構；第12圖是一方塊圖顯示根據本發明該備具冗餘功能之半導體記憶體裝置的結構之另一變化；第13圖是一製圖顯示設於該冗餘切換資訊提供單元的一非揮發性資訊儲存單元的一範例； 20 第14圖是一製圖顯示設於該冗餘切換資訊提供單元的一非揮發式資訊儲存單元的另一範例；第15圖是一製圖顯示設於該冗餘切換資訊提供單元的一種非揮發式資訊儲存單元之另一範例；第16圖是一製圖顯示根據本發明之半導體記憶體裝置 10 13〇1273 的晶片結構的一範例；第17圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的另一範例；及第18圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的又一範例。 C實施方式3 較佳實施例之詳細說明在下文中，本發明之實施例將參考該等附圖來說明。第1圖是一方塊圖顯示根據本發明的一種備具冗餘供 10能之半導體記憶體裝置的結構。第1圖之備具冗餘功能之半導體記憶體裝置包含一錯誤校正碼記憶體10、一冗餘切換賁訊提供單元11、及一冗餘控制單元12。該錯誤校正碼記憶體10是一具有利用漢明碼、延伸的漢明碼、水平及垂直同位碼的錯誤校正功能的記憶體區 15塊，該錯誤校正碼記憶體10具有用以輸入一命令與位址之端子、用於錯誤校正碼校正用途之資料及冗餘位元的輪出/ 輸出之β亥等端子、以及用於一指示該錯誤校正碼功能之開/ 關狀態的錯誤校正碼開/關信號之端子。 /几餘彳工制單元12係設在該錯誤校正碼記憶體1〇與一男取/舄入資料自/至該錯誤校正碼記憶體⑺之資料的主機一（_ U CpU)，该冗餘控制單元12接收來自該主機裝置的π 7與位址信號、並將接收的命令與位址信號供應至該錯°吳杈正碼圮憶體10，該等命令信號指示例如一讀取命令或寫入命令，該冗餘控制單元12將該錯誤校正碼-開/關信 11 1301273 號設定至該關狀態為了於正常記憶體操作期間提供至該錯誤校正碼記憶體10。即’邊錯誤校正碼記憶體1〇的錯誤校正碼功能被搁置。，在寫入操作的情況下，該冗餘控制單元12將接收自該 - 5主機裝置之資料供應至該錯誤校正碼記憶體10。在讀取操作的情況下，該冗餘控制單元12將讀取自該錯誤校正碼記 • 憶體10的資料供應至該主機裝置。 Φ 該錯誤校正碼記憶體10包含一機構為了儲存非揮發式資§fi諸如炫線或一 R〇M，其儲存失敗位址資訊以及盘該失 10敗位址資訊相關聯的資料位置。該失敗位址資訊預先指示被該錯誤校正碼記憶體10執行之測試所檢測出的缺陷記憶體晶胞之位址，該資料位置資訊指示是關於該錯誤校正碼吕己憶體10的輸入/輸出之資料中的失敗位元之位置。即，由於該輪入/輸出資料是η位元資料Dl，D2，D3，···，及Dn， 15若該失敗位元為Dx，則該資料位置資訊指示“χ”。 φ 該冗餘切換資訊提供單元11接收從該主機裝置被供應至4几餘控制單元12的該等位址信號，該冗餘切換資訊提供單元12比較由接收的該等位址信號所指示之位址與由儲存於該儲存機構之失敗位址資訊所指示之位址、並將一由 ° "亥比^結果’其為一匹配或不匹配，所指示的匹配/不匹配 ^號供應至該冗餘控制單元12。若該比較結果指示一位址匹配’則該冗餘切換資訊提供單元11將對應該匹配的位址的資料位置資訊連同該匹配/不匹配信號供應至該冗餘控制單元12。 12 1301273 右來自該冗餘切換資訊提供單元11的匹配/不匹配信號才日不位址匹配，則該冗餘控制單元指派一對應在與 4主機衣置所父換之資料中的失敗位元位置之資料位元到亥錯决;k正碼，己h體1G交換的該等冗餘位元中的一個位 5元。即1應與該錯誤校正碼記憶體1〇所交換之資料中的失敗位元位置之貝料位元被與該錯誤校正碼記憶體麵交換的w亥等几餘位元中的一個位元代替。若供應被達成以檢測多數個失敗位元，則該等多數個失敗位元係可以冗餘位元的多數個位元代替。九°又定4錯决杈正碼開/關信號至有關該錯誤校正碼記 L體10的關狀恶關閉了該錯誤校正碼記憶體騰誤校正碼力月匕以至於5亥等冗餘位元是不受該讀取/寫入資料的支配即，δ亥等用於錯誤校正用途儲存該等冗餘位元之記憶 15體1胞此被用於儲存正常資料的用途。在本發明中，儲存 /等几餘位元之該等記憶體晶胞被姻作為恢復—包含在正常資料中的失敗位元（即，一缺陷記憶體晶胞的位元）的冗餘記憶體晶胞。 μ Θ疋方塊圖顯示該錯誤校正碼記憶體的一第 2〇一實_的結構。該錯誤校正碼記憶體Η)是完全相同於一 f統錯喊正碼記憶體，除了達成於該正常讀取/寫入操作』間對於;kiL錯誤之冗餘位元部分的輸人/輸出資料的供應。第3圖圖顯示為了比較之目的而說明的一種傳統錯誤校正碼記憶體之結構。第2圖所示本發明的錯誤校正碼記憶體10包含-記憶 13 1301273 體晶胞陣列&控制電路21與一錯誤校正碼邏輯單元22。第3 圖所示之傳統錯誤校正碼記憶體包含該記憶體晶胞陣列& 控制電路21、該錯誤校正碼邏輯單元22、及一選擇器23。該傳統錯誤校正碼記憶體與本發明之錯誤校正碼記憶體10 5 共有有關該記憶體晶胞陣列&控制電路21與該錯誤校正碼邏輯單元22的同一結構。在此範例中，輸入/輸出資料為64 位元、且該錯誤校正用途的冗餘位元是7個位元。第3圖所示之傳統錯誤校正碼記憶體將先被說明。該記憶體晶胞陣列&控制電路21包含一由記憶體晶胞之陣列與 10 一用以控制有關該記憶體的讀取/寫入操作之控制電路構成的記憶體核心電路。該記憶體核心電路包含多數個配置成一矩陣形式的記憶體晶胞、用以選擇該等記憶體晶胞之該等列中之一的字線、用以選擇該等行中之一的行選擇線、用以讀取資料的位元線、用以放大該讀取資料的感測 15 放大器等。該控制電路包含一命令閂鎖、一命令解碼器、一位址閂鎖、一列解碼器、一行解碼器、一時序信號產生電路等。當一讀取命令被輸入到該記憶體晶胞陣列&控制電路 21時，64-位元資料與7-位元冗餘位元係讀取自該等對應該 20 輸入位址之記憶體晶胞。當一寫入命令被輸入到該記憶體晶胞陣列&控制電路21時，64-位元資料與7-位元冗餘位元備寫入到對應該輸入位址的該等記憶體晶胞。若供應自外部的錯誤校正碼開/關信號指示該錯誤校正碼功能的開狀態，則該錯誤校正碼邏輯單元22產生錯誤 14 1301273 校=用途的冗餘位元並執行一錯誤檢查與錯誤校正。即，在寫入操作的情況下，該錯誤校正碼邏輯單元22，根據經由該選擇器23供應自外部的64_位元資料，產生冗餘位元。在讀取操作之情況下，一錯誤檢查與錯誤校正係根據 5讀取自該記憶體晶胞陣浙控制電㈣之該料位元資料與 7個冗餘位元來執行。已用於執行錯誤校正的64位元資料經由該選擇器23被輸出至外部。若供應自外部的錯誤校正碼開/關信號指示該錯誤校正碼功能的關狀態，則該錯誤校正碼邏輯單元22允許64_位 1〇元資料通過不需任何變化。即，該錯誤校正碼邏輯單元22 當它是至該記憶體晶胞陣列&控制電路21時通過接收自外部的64-位元資料、並當它是至外部時通過讀取自該記憶體晶胞陣列&控制電路21的資料。該選擇器23在正常操作時將該錯誤校正碼記憶體之 15 64-位元外部輸入/輸出端連接至該錯誤校正碼邏輯單元 22。由於此配置，64-位元資料係能讀取自該記憶體晶胞陣列&控制電路21並經由該錯誤校正碼邏輯單元22輸出至外部、並且64-位元資料係能經由該錯誤校正碼邏輯單元22從外部舄入至该§己fe體晶胞陣列&控制電路21。 20 該選擇器係配置來在一測試操作時將該錯誤校正碼記憶體的部分該等64-位元外部輸入/輸出資料端指派至輸出自該記憶體晶胞陣列&控制電路21的該等7個冗餘位元，其中供應自該外部的測試信號指示一測試操作。這使得該等冗餘位元從外部被看到是可能的。由於此供應，一檢查係 15 1301273 能達成關於是否該錯誤校正碼功能在測試該錯誤校正碼記憶體的操作時是適當地操作。在第2圖所不本發名的錯誤校正碼記憶體1〇中，該選擇斋23被除去。該錯誤校正碼記憶體1〇的該等料位元外部 5輸入/輸出資料端被直接連接至該錯誤校正碼邏輯單元 22。另外，該錯誤校正碼記憶體1〇，除了該等位元外部輸入/輸出資料端以外，具有7_位元冗餘位元輸入/輸出端、並且该等7-位元冗餘位元輸入/輸出端被直接連接至該記憶體晶胞陣列&控制電路21。 10 在此方式中，本發明之錯誤校正碼記憶體1〇不同於該傳統錯誤校正碼記憶體僅在於該選擇器23被除去、並且在於該等資料路徑被修改以便允許64-位元資料與7個冗餘位元從外部輸入/輸出至外部。由於此稍微的設計修改，本發明的錯誤校正碼記憶體10係能從該傳統錯誤校正碼記憶體 15 來產生。本發明之錯誤校正碼記憶體10，在該錯誤校正碼開/關信號被設定至“開”以啟動該錯誤校正碼功能時，以相同如该傳統錯誤校正碼記憶體之方式作用為一錯誤校正碼記憶體。若該錯誤校正碼開/關信號被設定至“關，，以撤銷 2 0 該錯誤校正碼功能，則對應該等7個冗餘位元之記憶體晶胞能被用於儲存正常資料之用途。藉由利用此結構，本發明使用對應7個錯誤校正用途的冗餘位元的記憶體晶胞作為冗餘記憶體晶胞。應/主思的是，該記憶體晶胞陣列&控制電路21與該錯

16 1301273 誤校正碼邏輯單元22可被設於一單一巨指令、或可為在一單晶片上之分開的巨指令。該記憶體晶胞陣列&控制電路21 與該錯誤校正碼邏輯單元22可被實施在一單一矽基體上、或可被實施在分開的矽基體上。第4圖是一圖顯示該冗餘控制單元12的一第一實施例之結構。該冗餘控制單元12包含一解碼器3〇與開關31_〇到 31-n 〇該解碼器30接收該來自該冗餘切換資訊提供單元η的匹配/不匹配信號，該等開關31_〇到3l_n係以一對一對應地 10 15 20 提供至(η+1)-位元資料D[0]到D[n]其在該主機裝置(cpu)與該錯誤校正碼記憶體10之間被交換。該等開關31〇到Μ, 根據來自該解碼器30的信號被控制關於它們的開關位置。當給予的任何開關31-x (X :在〇與11之間所給予的任何數字)被設定於一正常開關位置時，在該主機裝置上的資料 DU]之信號線被連接至在該錯誤校正碼記憶體側上的資料 D[x]之信號線。當給予的任何開關31-X (x :名〇咖、、在0與η之間所給予的任何數字）被設定於一冗餘開關位置時， τ仕该主機袭置側的資料D[X]之信號線被連接至一冗餘位元。就線 ’遠冗餘位元信號線32被連接至該錯誤校正碼記情㉝的該等冗餘位元之一。 "且右该解碼器30接收該來自該冗餘切換資气提供抑的匹配/不匹配信號指示不匹配，則目前存取操作的包含一缺陷記憶體晶胞，以至於該解碼器％將所有，關31-0到31-n設定於該正常開關位置。若爷 Λ寺開 ml配/不匹配信 17 1301273 =不-匹配’則該解碼㈣設定該等開關中由接收自該几㈣換資訊提供軍元u的資料位置資訊所指示的—個，皮設定於該冗餘開關位置。由於此配置，有關正碼記憶體1G中由該資料位置資訊所指示之失敗目;f»的子取不被執仃、但有關該等冗餘位元中用作該冗餘目的一個存取被執行。 10 15 20 々在以上所提供之說明中，對於僅使用一個位元作為一令餘位7L達成供應。在—允許兩個或更多個位元之校正的錯誤校正碼被使用的情況下，多數個失敗位元係可以多數個用作冗餘目標的冗餘位元來代替。例如，t該延伸的漢明碼被使㈣，此複數失敗位元的校正變成可能的。在第1圖所不之結構中，該冗餘控制單元12被如此說明有關充田-驗在該域裝置與該錯誤校正碼記憶體1〇之間之^等命令信號與位址信號的媒介物、但可被規劃以至 =些信號被允許通過不需任何改變。另外，當指示_錯誤校正石馬開/關狀態的資料根據—供應自外部的命令信號被儲存於該^位元暫存器（未示）時該錯誤校正碼開/關信號可被供應至該錯誤校正碼記憶體i 〇作為一因應該暫存器内合的暫存讀出。命令信號、位址信號、及錯誤校正碼開/關七旒的流動係不直接有由該冗餘控制單元12所執行的冗於處理、並且其說明在第4圖中被省略。备该結構是如此係該錯誤校正碼功能的開/關狀態係月b自外部來控制時，該錯誤校正碼功能，例如，在於該正系私作期間可靠度被賦予優先權時可被啟動。在此情況

18 1301273 下’該等開關3到31 -η的切換被搁置以致在該主機裝置上的資料D[x]的信號線總被連接至該錯誤校正碼記憶體側上的資料D[x]的信號線。若速度被賦予優先權在可靠度之别’則该錯誤校正碼功能如先前所述被撤銷以致資料復得 5係根據该几餘處理來執行。在此方式下，兩個不同的需要係藉由使用一單一系統來答覆。另外’該錯誤校正碼功能的開/關狀態的選擇可被固定地設定而不是被規劃來可自外部來控制。例如，一種藉由改變一互相連接層（遮罩選擇）來選擇該狀態的方法、一種切 10由改變在封裝密封時的結合連接來選擇該狀態之方法、一種藉由使用一雷射熔線來選擇該狀態之方法等可被利用。第5圖是一圖顯示該冗餘切換資訊提供單元11的結構之範例。該第5圖所示之冗餘切換資訊提供單元^包含多數個比較器41、多數個失敗位址資訊儲存單元42、及多數個 15 資料位置資訊儲存單元43。一個比較器41、一個失敗位址資訊儲存單元42、及一個貝料位置貧訊儲存單元43係彼此相關聯作為一組。該等比較器41的每-個將供應自該主機裝置之位址與儲存該等失敗位址資訊儲存單元42中的-對應者之位址比較，一單 2〇 -失敗位址㈣儲存單元傾存—個失敗位址其是該錯誤校正碼記憶體10中-缺陷記憶體晶胞的位址。若有㈤個失敗位址，然後該等m個失敗位址分別被儲存於_纽位址資訊儲存單元42。當由該等比較器41之-的比較結果是—匹配時，此比 19 13〇1273 較器41輸出一指示一匹配的匹配/不匹配信號。當由該等比較器41之一的比較結果是不匹配時，此比較器“輪出一指示不匹配的匹配/不匹配信號。例如，該等輸出自該等多數個比較器41之匹配/不匹配信號藉由一邏輯和閘（未示）戋此 5類者備合併成一個匹配/不匹配信號。即，若該等匹配/不匹配仏號中至少一個指示一匹配，則指示一匹配的一匹配/不匹配信號被供應至該冗餘控制單元12。若該等匹配/不匹配信號全部指示不匹配，則指示不匹配的一匹配/不取配信號被供應至該冗餘控制單元12。 10 15 20 若該輸出自該對應比較器41的匹配/不匹配信號指示不匹配’則-㈣位„訊儲存單元43不產生任何輪出。若該輸出至對應比較器41的匹配/不匹配信號指示一匹 :，則一:身料位置資訊儲存單元43輸出該儲存的資料位置該㈣位置f訊係自該冗餘切換資訊提供單元關應至該冗餘控制單元12。第6圖是一圖顯示該錯誤校正碼記憶體的一第二實施 =結構。第6圖中，相同如第2圖之元件係參考以相同的數子、並且其說明將被省略。在第6圖所示的-錯誤校正碼記憶體中，一錯靴輯單元22A輸出-指示檢測之錯誤的存在/不存在的白測信號、及-㈣包含於該讀取㈣的—錯誤位元的位讀置的錯誤資料位置信號。其它結構在第2圖所干之錯誤校正碼記憶體1〇與第6圖 ' 之間是相同的。之錯錢正碼記憶體舰 20 l3〇l273 在第2圖所示之錯誤校正碼記憶體1 〇的錯誤校正碼邏輯單元22中，如之前所述，若該錯誤校正碼開/關信號被設定至該開狀態，則有關讀取資料一錯誤檢測與錯誤校正被執行。此處，一範例將被檢查，其中錯誤校正用途的冗餘 5 位元被產生以致該錯誤校正碼記憶體10的71-位元資料構成一漢明碼，例如，對於該漢明碼，碼之間距離為3個位元或更多。在此情況下，錯誤的存在/不存在係能藉由檢查是否該讀取自該錯誤校正碼記憶體10的70-位元資料具有一適合作為一漢明碼的位元形態來決定。若錯誤發生於^立元’則在該71-位元資料與邊具有自此71-位元資料之最短、、莫明距離的漢明碼之間的差被計算，以至於該丨錯誤位元能被識別並校正。因為該漢明碼的碼之間距離為3，所以2_位元錯誤的存在僅允許一關於錯誤的存在/不存在之決定被達成、但不允許一關於什麼漢明碼是一校正碼之決定被達 15成。實際上，該漢明碼的症候群資訊可被計算。該症候群資訊唯一地址是錯誤的存在/不存在以及該錯誤的位置。在第6圖所示的錯誤校正碼記憶體1〇A中，該錯誤校正碼邏輯單元22A被規劃來在錯誤的存在/不存在被檢查如以上所述時輸ίΐϋ示錯誤之存在π存在的錯誤檢測信 20號、並亦被規劃來輪出-指示在錯誤校誤之位元位置的錯誤資料位置信號。例如，該錯邏輯單元22A可輸㈣漢明碼的症候群資訊。除了達成對輸出這些信號至外部的供應外，該錯誤校正碼邏輯單元22與該錯誤校正碼邏輯單元22A可具有相同結構。 21 1301273 第7圖是-方塊圖顯示在第6圖所示的第二實施例之錯誤校正碼記憶體被使用時—種備具冗餘功能之半導體記憶 , 體裳置之結構。在第7圖中，相同如第丨圖之元件係參考以相同數字、並且其說明將被省略。 -5 第7圖所示之結構異於第1圖所示之結構在於該錯誤校 • 正馬。己丨思體10A供應该錯誤檢測信號與錯誤資料位置信號如以上所述…冗餘_資訊提供單元11A因應該供應的錯 • =檢測信號與錯誤資料位置信號設定儲存於該等資料位置貧訊儲存單元43的資料。為了具體，該錯誤校正碼記憶體1〇A的錯誤校正碼功能在用於執行該錯誤校正碼記憶體嫩之測試的測試模式下被啟動。在該測試模式中，為了寫入資料至且讀取資料自該錯誤校正碼記憶體10A的寫入/讀取操作被執行關於每一 μ位址同時-個一個地增加（或減少）位址。當此讀取操作被執 15行有關每一位址時，該冗餘切換資訊提供單元11A接收來自 _ |機m指示該位址被取用的位址信號、並同樣地接收來自該錯誤校正碼記憶體的錯誤檢難號與錯誤資料位置信號。、 t纟該冗餘切換資訊提供單元11A中，若該位3止檢测信號 20指示錯誤存在，則由供應的位置信號所指示之位址播儲存 ;失敗位址資讯儲存單元、並且由供應的錯誤資料位置 ^號所指示之資料位置資訊被儲存於-資料位置資訊儲存早兀。由於來自外部的位址信號且該錯誤資料位置信號作為輸入資料被分別供應至該失敗位址資訊儲存單元们與該 22

1301273 置資訊儲存單元43，藉㈣該錯誤檢測信號作為— 位二域供應至—失敗位址資訊儲存單元㈣—資料訊提供單元的結構。核以5_不之冗餘切換資在^情況下，該等失敗位址資訊儲存單元42與該等資枓位置資訊儲存單元43可被實施作為一電性可讀取非揮發式记憶體(EEPROM)。由於該EEPR〇M的使用，是有可能，藉由僅執行該錯誤校正碼記憶體之測試具有該錯誤校正碼功，為“開”，自動地設定並儲存對於該冗餘切換資訊提供單元11A中之冗餘處理必要的資訊。在該等失敗位址資訊儲存單元42與該等資料位置資訊儲存單元43被實施以致資料被儲存作為溶線之切斷或完整無缺狀態之情況下，該位址檢測信號與該錯誤資料位置信號可被供應至外部測試器裝置或此類者，而不是供應至如 15第7圖所示之冗餘切換資訊提供單元。在外部中，該位址被取用，該錯檢測信號、及該錯誤資料位置信號被監測以便識別該失敗位址與該失敗資料位置。然後，一雷射束被用來切斷該等熔線為了記錄該失敗位址與該失敗資料位置。第8圖是-方塊圖顯示在該第二實施例的錯誤校正碼 2〇記憶體10A被使用時-種備具冗餘功能之半導體記憶體裝置之結構的變化。在第8圖所示之結構中，該冗餘切換資訊提供單元11包含一控制器11-1與一R〇M(唯讀記憶體）11β2。在此結構中，用以儲存該失敗位址資訊與資料位置資訊作為非揮發資料的儲存單元被提供作為一分開的r〇m 23 1301273 11-2。此一分開的R〇M 11-2係可藉由使用一記憶體裝置其係可利用作為一單一分開單元諸如一快閃記憶體或 FRAM(鐵電隨機存取記憶體）巨指令來實施。它對於該控制器li-i足夠來因應供應自該錯誤校正碼記憶體1〇A的錯誤 5檢測信號將該失敗位址與失敗資料位置寫入至該R 〇 M 11 -2。供應可被達成以致以此方式寫入的非揮發式資料，例如在5亥半導體記憶體裝置的電源開時，從該11 _2被負載至該控制器11-1内部的該等閂鎖。第9圖是一製圖顯示該冗餘控制單元的一第二實施例 10之結構。在第9圖中，相同如第4圖的元件係參考以相同的數字、並且其說明將被省略。第9圖所示的一冗餘控制單元12A，除了第4圖所示之冗餘控制單元12以外，包含一多數表決單元5〇。該多數表決單兀50係連接至該冗餘控制單元12的冗餘位元信號線 I5 32(見第4圖）、並且亦被連接至其為有關該錯誤校正碼記憶體10的輸入/輸出的冗餘位元p[0]到p[k]之該等信號線。例如，若第2圖的錯誤校正碼記憶體1〇被使用，則該等冗餘位元P[0]到P[k]是7個位元（即，k=6)。第2圖之該冗餘控制單元12單單以-個冗餘位元代替一個失敗位元，以至= 20例如若有7個冗餘位元，則6個位元被浪費。在本實施例中，該多數表決單元5〇被提供以至於該多數表決邏輯提升該冗餘位元替換的可靠度。當從該冗餘控制單元12A將資料(對應寫入資料之失敗位元位置的一個位兀)供應至該錯難正碼記«_，該多數表決單元50將 24 1301273 该几餘位元信號線32的資料通過至所有輸出位元p[〇]到 P[k] ’不爲任何改變。結果，在该寫入資料之失敗位元位置的一個位元被儲存於該等k+1個冗憶體晶胞對應該等冗餘位元P[0]到P[k]的每一個。當讀取被一冗餘位元所取代之位 5 元係讀取自該錯誤校正碼記憶體10時，該多數表決單元5〇執行有關讀取自該等k+Ι個記憶體晶胞對應該等冗餘位元 P[〇]到P[k]的該等k+i個位元的多數表決、並將一是在該等 k+Ι個位元中發現已較多數量的“〇，，與“ j，，中之一的邏輯值傳輸至該冗餘位元信號線32。 10 纟於此結構，是有可能顯著地提升由-冗餘位元所取代的位元之可靠度。在正常情況下，冗餘晶包的測試（即，作為替換的該等k+l個位元）需要以相同如正常晶胞之測試的方式來處理，因此檢查是否這些冗餘晶胞適當地作用為備用。然而，若該多數表決方法被用於該等冗餘替換位元 15如以上所述，要被冗餘取代之位元資料係能遠遠地比正常記憶體晶胞之資料更可靠來達成。結果，測試不再需要該等k+l個記憶體晶胞其作用為替換。即使當作替換的該等 k+l個位元由於賴包含—個或更多個缺陷晶胞、或由好 5變化在時間上結束含有—個或更多個缺陷晶胞，只㈣ 2〇等缺陷晶胞的數量在例如7_位元多數表決的情況下不大於 3，適當的冗餘處理能被達成。例如’若能夠校正1-位元錯誤的錯誤校正碼被使用，則只要-適當操作由於隨著該錯誤校正碼功能為“開”的測試被轉認，該錯誤校正碼記憶體的任何錯誤校正碼係已 25 1301273 知在最大值上僅含有-個錯誤位元。冗餘處理僅在有錯誤於該資料部分（即，非在該冗餘位元部分中）時是必要的^ -在最大值上僅為-條元的錯誤出現魏_部分，則必要跟隨的是無錯誤出現於該冗餘位元部分。 5 ㈣圖是—方塊圖顯祿據本發明之備具冗餘功能之半導體記憶體裝置的結構之變化。第10圖的半導體記憶體裝置包含一記憶體10B、該冗餘切換資訊提供單元i丨A、該冗餘控制單元12、及-記憶體BIST 。該冗餘切換資訊= 供單元11A係相同如參考第7圖所示之冗餘切換資訊提供單 10兀。該記憶體BIST(内建自我測試）15是—模組其適合來執行在一系統諸如一SOC内部的記憶體之自動測試。該記憶體10B是在自該錯誤校正碼記憶體1〇除去該錯誤校正碼邏輯單元22之後被留下者。弟11圖疋一製圖顯示第1〇圖所示之記憶體10B的結 15構。在第11圖中，相同如第2圖的元件係參考以相同的數子、並且其5兒明將被省略。如第11圖所示，該記憶體1 〇B 具有一結構，其中該記憶體晶胞陣列&控制電路21的該等資料輸入/輸出與冗餘位元輸入/輸出，在從第2圖所示之錯誤校正碼§己憶體10除去該錯誤校正碼邏輯單元22之後，係直 20接連接至外部。即，，該記憶體10B被規劃來儲存，除了是 2的正整數次方之正常位元寬度以外，在數量上等於冗餘位元之數量的資料位元。轉回到第10圖，該記憶體BIST 15包含一錯誤校正碼邏輯單元。在測試操作時，該記憶體BIST 15自動產生錯誤校 26 1301273 正用途的几餘位元、並將該產生的位元連同該測試資料寫入至該記憶體10B。該寫人碼（資料+冗餘碼）隨後被讀取、並且一症候群(校正資訊)係產生自該讀取碼。若錯誤被檢測出（並且該錯誤係非在該等冗餘位元中），則該症候群資訊被 5寫入至該冗餘切換資訊提供單元11A非揮發式記憶體。另外’该讀取碼為了錯誤被校正、並且該校正碼的資料係與该期望值（已被寫入的校正資料）比較。若該比較指示出所有位址的一匹配，則一通過信號被輸出作為一測試結果。一種具有輸出失敗的半導體記憶體裝置因是缺陷的而被抛 10 棄。在此方式中，第10圖的半導體記憶體裝置具有沒有該錯秩权正碼功能的該記憶體腦以及具有該錯誤校正碼功此的。己fe、體BIST I5。特別是，當多數個記憶體被提供時，摘决;^正碼功能可被集中設於該記憶體bist，而不是分 15開設=每一記憶體，因此達成-有效的電路結構。第12圖疋一方塊圖顯示根據本發明該備具冗餘功能之料體記憶體裝置的結構之另一變化。第12圖中，相同如第10=的7L件係*考以相同的數字、並且其說明將被省略。。第12圖所示之半導體記憶體裝置包含-記憶體10B、該初:餘切換資訊提供單元11A、該冗餘控制單元U、及一記憶 = BIST 15A。該冗餘切換資訊提供單元iia是相同如參考，圖所述之几餘切換貧訊提供單元。該記憶體⑽τ i5A 疋核組其適用來執行在_系統諸如一内部的記憶體勺自動K 不提供有該錯誤校正碼不像第⑽所示之 27 1301273 記憶體BIST 15。該記憶體10B是在從該錯誤校正碼記憶體 1〇除去該錯誤校正碼邏輯單元22之後被留下者。在測試操作時，該記憶體BIST 15A自動產生測試資料、並將該產生的測試資料寫入至該記憶體10B。之後，該 5 記憶體BIST 15A圖取該寫入資料、並將該讀取資料與該期望值（已被寫入的校正資料）比較。根據此比較，該記憶體 BIST 15A檢查是否該測試位址包含錯誤、並且若有錯誤則找到該錯誤之位置。該記憶體BIST 15A輸出一指示該位址的位址信號、一 10 指示是否有一錯誤的錯誤檢測信號、及一指示該資料中一錯誤位元之位置的錯誤資料位置信號。這些信號被一位在邊半導體記憶體裝置之外的測試器裝置或此類者所檢測。於外部，該位址被輸出，該錯誤檢測信號、及該錯誤資料位置彳CT说被監測以便識別該失敗位址與該失敗資料位置。 15然後，設定信號係可自該外部提供至該冗餘切換資訊提供單元11為了記錄該失敗位址與該失敗資料位置。若該冗餘切換資訊提供單元11被規劃以致非揮發資料係藉由熔線的使用來儲存，一層束可被用來切斷該等熔線為了記錄該失敗位址與該失敗資料位置。 20 第13圖是一製圖顯示設於該冗餘切換資訊提供單元工工的一非揮發性資訊儲存單元的一範例。在第13圖所示的範例中，一源極區61與一汲極區62被產生於一矽基體6〇的擴散層、且-浮動閘極64與控制閘極63被形成在該源極區6ι 與該汲極區62之間的石夕基體6〇上，因此提供一用於一個位 28 1301273 =儲存的非揮發式資訊儲存單元。在此結構中，-因應一施加至該控制閘極63的電壓在該源極區_該沒極區犯之彳先的^^改交取決於該浮動閘極糾中所捕捉的電荷之存在/不存在。此電荷的存在/不存在表示資料的“1，/ 5 。當資料是要被寫人時，根據—個方法，—電流係達到在該源極區61與該沒極區62之間流動以產生熱載子，其被利用來將電荷注入到該浮動閘極64。第14圖是一製圖顯示設於該冗餘切換資訊提供單元η 的非揮發式貢訊儲存單元的另一範例。在第14圖所示的 ⑺範例中，-源極區71與汲極區72被產生於一石夕基體7〇的擴散層、且-閘極氧化物薄膜74與閘極73被形成在該源極區 71與該祕區72之__基體紙，因此提供—用於一個位元儲存的非揮發式資訊儲存單元。該閘極氧化物薄膜(或層間薄膜)74中的一介電崩潰之存在/不存在適用來記錄資 15料。當資料是要被寫入時，一破壞該問極氧化物薄膜娜電壓被供應至該閘極73。第15圖是一製圖顯示設於該冗餘切換資訊提供單元的一種非揮發式資訊儲存單元之另一範例。在第15圖所示之範例中炼線互相連接81被形成於一設在一秒基體8〇上 20的互相連接層80，因此提供一用於一個位元儲存的非揮發式資訊儲存單元。當資料是要被寫入時，一雷射束82可被用來切斷該熔線互相連接81。資料讀取係藉由檢查是否一電流流經該熔線互相連接81來達成。一種替代方法會藉由引起一過度電流流經該熔線互相連接81來熔化且切斷該熔 29 1301273 線互相連接81，而不是藉由疋糟由一雷射束來切斷它。

在下文中’有關本發明夕I raA 月之+導體記憶體裝置的晶片結構的實施例將被說明。本發个I明之+導體記憶體裝置可被規剷以至一用作一 S〇c的單干日日片包含該錯誤校正碼記情體 10、紅㈣換f訊提供單灿、及就餘㈣單元Γ2。或者疋，本發明之半導體記憶體裝置係可藉由使用多數個分開的晶片來實施。

餘控制單兀12。在此方式中，該錯誤校正碼記憶體^⑽該等其它部分可形成在分開的晶片上（即，在分開的半導體基 15 體上）。弟16圖是-製圖顯示根據本發明之半導體記憶體裝置的晶片結構的-範例。在第16圖所示之結構中，—晶片9〇 1〇被面向下裝設在一晶片91上、且這些晶片係經由連接凸塊 92彼此電性連接。該晶㈣可包含制誤校正碼記憶體〇且。亥曰曰片91可包含该冗餘切換資訊提供單元u與該冗 • ^ 17暇一製圖顯示根據本發明之半導體記憶體裝置

的晶片結構的另-範例。在第17圖所示的結構中，晶片刚與102係以它們指向在相同方向（此範例中面向上）的電路實施面裝設在一晶片101上、並且連接線1〇5電性連接在該等 2〇晶片間。該等晶片100到102被密封在一封裝104内部、並經由導線架103被電性連接至該封裝1〇4的外部。隨著該晶片 102包含該ROM 11-2(見第8圖），該晶片1〇1可包含該錯誤校正碼記憶體10、且該晶片101可包含該冗餘控制單元12與該控制器11-1。在此方式中，該錯誤校正碼記憶體1〇與該R〇M 30 1301273 部分可被實施如個別分開的晶片、並且該等其它部分可被實施如另外分開的晶片。第18圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的又一範例。在第18圖所示之結構中，封裝的 5 晶片被裝設在一印刷電路板110上、並經由在該印刷電路板

110上的互相連接線彼此被電性連接。在此範例中，該封裝晶片111可包含該ROM 11-2且該封裝晶片112可包含其它部分。另外，本發明並不限於這些實施例，而不同的變化與 10 修改在不脫離本發明之範圍下可被達成。 I：圖式簡單說明3 第1圖是一方塊圖顯示根據本發明的一種備具冗餘供能之半導體記憶體裝置的結構；第2圖是一方塊圖顯示該錯誤校正碼記憶體的一第一 15 實施例的結構；第3圖是一圖顯示一種傳統錯誤校正碼記憶體之結構；第4圖是一圖顯示該冗餘控制單元的一第一實施例之結構；第5圖是一圖顯示該冗餘切換資訊提供單元的結構之 20 範例；第6圖是一圖顯示該錯誤校正碼記憶體的一第二實施例之結構；第7圖是一方塊圖顯示在第6圖所示的第二實施例之錯誤校正碼記憶體被使用時一種備具冗餘功能之半導體記憶 31 1301273 體裝置之結構；第8圖是一方塊圖顯示在該第二實施例的錯誤校正碼記憶體被使用時一種備具冗餘功能之半導體記憶體裝置之結構的變化； 5 第9圖是一製圖顯示該冗餘控制單元的一第二實施例之結構；第10圖是一方塊圖顯示根據本發明之備具冗餘功能之半導體記憶體裝置的結構之變化；第11圖是一製圖顯示第10圖所示之記憶體的結構； 10 第12圖是一方塊圖顯示根據本發明該備具冗餘功能之半導體記憶體裝置的結構之另一變化；第13圖是一製圖顯示設於該冗餘切換資訊提供單元的一非揮發性資訊儲存單元的一範例；第14圖是一製圖顯示設於該冗餘切換資訊提供單元的 15 一非揮發式資訊儲存單元的另一範例；第15圖是一製圖顯示設於該冗餘切換資訊提供單元的一種非揮發式資訊儲存單元之另一範例；第16圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的一範例； 20 第17圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的另一範例；及第18圖是一製圖顯示根據本發明之半導體記憶體裝置的晶片結構的又一範例。【主要元件符號說明】 32 1301273

ίο...錯誤校正碼記憶體 IOA. ..錯誤校正碼記憶體 IOB. ..錯誤校正碼記憶體 (無錯誤校正碼邏輯） 11…冗餘切換資訊提供單元 11A…冗餘切換資訊提供單元 11-1.··控制裔 11-2…唯讀記憶體(ROM) 12…冗餘功能控制單元 12A···冗餘功能控制單元 15，15A...記憶體BIST (有錯誤校正碼邏輯） 21…記憶體晶胞陣列&控制電路 22.··錯誤校正碼邏輯單元 22A·.·錯誤校正碼邏輯單元 23···選擇器 30.. .解碼器 314〜31-n…開關 32…冗餘位元信號線 41.. .比較器 42…失敗位址資訊儲存單元 43…資料位置資訊儲存單元 50…多數表決單元 60…矽基體 61. · ·源極區 62…沒極區 63.. .控制閘極 64…浮動閘極 70…矽基體 71 · · ·源才虽區 72···沒極區 73…閘極 74…閘極氧化物薄膜 75.. .介電崩潰 80. · ·砍基體 81…熔線互相連接 82…雷射 90…晶片 91.. .晶片 92…連接凸塊 100…晶片 101.. .晶面 33 1301273 102…晶面 110···印刷電路板 103.. .導線架 111···封裝的晶片 104…封裝 112···封裝的晶片 105.. .連接線

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Claims

1301273 十、申請專利範圍： 1. 一種半導體記憶體裝置，包含有：一配置來平行輸入/輸出第一資料與第二資料的記憶體，該第一資料是由一為2的正整數次方之預定數量位 5 元所組成的資料之全部或一部分、且該第二資料係包含一些對於校正由該等預定數量位元所組成之資料的錯誤必要的位元；一配置來因應一供應至該記憶體之位址信號供應冗餘切換資訊的冗餘切換資訊提供單元；及 10 一冗餘控制單元，其位在該記憶體與數量上等於該第一資料的一些位元的輸入/輸出節點之間的、具有一第一路徑其將該等輸入/輸出節點的一給予位元連接至該記憶體之第一資料的一對應位元以及一第二路徑其頂輸入 /輸出節點之給予位元連接至該記憶體之第二資料的一 15 預定位元、並配置來因應該冗餘切換資訊選擇且致能該等第一路徑與該第二路徑中的一個。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該記憶體包含一根據該第一資料與該第二資料配置來校正該第一資料之錯誤的錯誤校正碼並進一步邏輯單元。 20 3.如申請專利範圍第1項所述之半導體記憶體裝置，其中該等輸入/輸出節點的給予位元係由該冗餘切換資訊來選擇。 4.如申請專利範圍第1項所述之半導體記憶體裝置，其中該冗餘切換資訊提供單元係配置以供應表示是否有一失 35 1301273 敗位兀在由該位址信號所指示之位址的資訊與表示該失敗位7〇的~位置之資訊，作為該冗餘切換資訊。 5·如中睛專利^圍帛1項所述之半導體記憶體裝置，其中該冗餘控制單元，若卿H㈣擇給一有關該記憶體的寫入操作，係配置來將該等輸人/輸出節點的給予位兀寫入至泫記憶體之第二資料的多數個位元的每一個、並且右该第二路經被選擇給一有關該記憶體的讀取操作係配置來將一經由該記憶體之第二資料的該等多數個位70中的主要表決所決定的值供應至該等輸入/輸出節點的給予位元。如申叫專利範圍第i項所述之半導體記憶體裝置，其中該冗餘切換資訊提供單元包含：失敗位址貧訊儲存單元，為了儲存該記憶體的一失敗位址；一資料位«訊儲存單元，為了儲存在該失敗位址的一失敗位元的一位置；及比車乂杰早兀，配置來比較一由該位址信號所指示的位址與儲存於該失敗位址資訊儲存單元的失敗位址。 7.如申請專鄕圍第6項所叙半導體記龍裝置，其中該記憶體包含—配置來輸出表示該第-資料中錯誤的存在/不存在且指示該錯誤的-位元位置之錯誤資訊的錯誤板正碼邏輯單元，並且其中該冗餘切換資訊提供單元被連接至該錯誤校正碼單元、且因賴錯誤資訊係配置來分別將該失敗位址與該失敗位元位置儲存於該失敗 36 1301273 &如二;專:存::與該資料位置資訊館存單元。含-配置ΓΓ 項所述之半導體記憶《置，更包中：該記憶體之自動測試的記憶體… 5

10 15

==一配置來根據該第-資料與· 貝；斗的錯5吳之錯誤校正碼邏輯單元。凊專利_第2項職之半物域魏置，盆中翠元係配置來允許該錯誤校正功能因 _，，。彳所供應的信號被設定至“開㈣，，或“關 J•如甲請專利範圍第2 二貝尸汀返之平導體記憶體裝置，其中 X錯决;^正碼邏輯單元係配置以致它的錯誤校正功能被固定設定至“Off”狀態。 1:如申明專利範圍帛i項所述之半導體記憶體裝置，其中 j冗餘切換資訊提供單元包含—電财輕可寫唯讀記憶體其將該記㈣的-失敗位址與_失敗位元的一位置儲存在該失敗位址。 12.如申请專利範圍第u項所述之半導體記憶體裝置，其中该唯讀記憶體包含-具有—浮動閘極結構的記憶體晶胞。 20 13·如申請專利範圍帛11項所述之半導體記憶體裝置，其中該唯讀記憶體包含-利用-M Q S電晶體的-閘極氧化物薄膜之崩潰/完好狀態的記憶體晶跑。 14.如申請專利範圍第u項所述之半導體記憶體裝置，其中 '玄唯項§己憶體包含一熔線其因應—極度的電流熔化以便 37 1301273 被切斷。 15. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該冗餘切換資訊提供單元包含一熔線其被切斷或保持完好以便將該記憶體的一失敗位址與一失敗位元的一位置 5 儲存在該失敗位址。 16. 如申請專利範圍第1項所述之半導體記憶體裝置，更包含有：一包含該記憶體的第一半導體晶片；及一包含該冗餘控制單元的第二半導體晶片。 10 17.如申請專利範圍第16項所述之半導體記憶體裝置，其中該第二半導體晶片更包含該冗餘切換資訊提供單元。 18.如申請專利範圍第16項所述之半導體記憶體裝置，更包含一包含該冗餘切換資訊提供單元的第三半導體晶片。 15 19.如申請專利範圍第16項所述之半導體記憶體裝置，其中該第一半導體晶片與該第二半導體晶片中之一被面向下地裝設在該第一半導體晶片與該第二半導體晶片中的另一個上。 20. 如申請專利範圍第16項所述之半導體記憶體裝置，其 20 中該第一半導體晶片與該第二半導體晶片中之一被面向下地裝設在該第一半導體晶片與該第二半導體晶片中的另一個上以致它的電路實施面不面對彼此。 21. 如申請專利範圍第16項所述之半導體記憶體裝置，其中該第一半導體晶片與該第二半導體晶片係設在一印刷 38 1301273 電路板上。 22. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該錯誤校正功能係根據漢明碼(Hamming code)。 23. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該錯誤校正功能係根據延伸的漢明碼。 24. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該錯誤校正功能係根據水平與垂直同位碼。

25. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該錯誤校正功能的“關”狀態係藉由使用一遮罩選擇固 10 定地達成。 26.如申請專利範圍第2項所述之半導體記憶體裝置，其中該錯誤校正功能的“關”狀態係藉由結合的使用固定地達成。 27.如申請專利範圍第2項所述之半導體記憶體裝置，其中 15 該錯誤校正功能的“關”狀態係藉由使用一雷射熔線固定地達成。 39