TWI276106B - Methods and circuits for programming addresses of failed memory cells in a memory device - Google Patents

Description

1276106 17836pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種記憶體裝置，且特別是有關於一 .種在記憶體裝置中的冗餘（redundancy)記憶胞。 【先前技術】 在圮憶體裝置中可能會有一些缺陷導致裝置無法如預 期般的運作，特別是，缺陷可能發生在記憶體裝置製造的 過程中以致於在陣列範圍内的記憶胞無法正確地運作。例 如^記憶胞（或相關電路）中的缺陷會造成寫入至記憶胞 的貢料不正確地儲存或儲存不完全。再者，缺陷會使得無 法從此位址的記憶胞巾確實地讀取㈣。任何型式的缺陷 都會降低快閃記憶體的生產量。 在圮fe體中包括冗餘（redundanCy)記憶胞，其係選 f地取代被觸為缺陷的正f記憶胞以改善記憶體的生產 1。與缺陷記憶胞有關的位址會被儲存並且與記憶體運作 (即肩取運作與寫人運作）有關的位址進行比較。倘若運 Φ作的位址符合儲存的位址時，則冗餘（redundancy)電路 會重新安排資料以避免在記憶體運作中使用缺陷記憶胞。 例如’在寫入運作期間寫入資料（其係原本相示記錄在已 知缺陷έ己憶胞）會重新安排至冗餘記憶胞。之後，當讀取 運作指7F至此已知缺陷記憶胞的位址時，則冗餘記憶胞會 和已知缺陷記憶胞-樣被存取。從冗餘記憶胞得到的資料 ^被重新安排以取代從已知缺陷記憶胞取得的資料作為之 前寫入至存取位址的資料。 ⑧ 5 1276106 • 17836pif.doc 以備用位址取代對應失效記憶胞的位址的運作有時會 參考成失效位址程式化運作。圖1是顯示傳統失效位址程 式化電路的方塊圖。失效位址程式化電路100是儲存失效 位址訊號（fail address signal，FAS)的電路，其中失效位 址訊號（fail address signal, FAS)是透過使用内部保險絲 來測試所產生的。儲存在失效位址程式化電路1〇〇中的失 效位址訊號會與輸入寫入位址訊號來比對以排除失效的記 憶胞。 ❿ 請參照圖1，傳統失效位址程式化電路1〇〇包括程式 化FAS的程式化胞PCELL1〜PCELLn。失效位址訊號FAS 是具有關於失效胞位置資訊的訊號，其中失效胞位置是藉 由測試而找到的。失效位址訊號F A S應用於所有程式化胞 PCELL1 〜PCELLn。 此外，應用至作動選擇訊號的程式化胞會接收與儲存 FAS。此外’會知式化FAS以回應程式化訊號ps。在此，，， 程式化”表不在程式化胞中的保險絲藉由程式化訊號PS來 φ 封連接或阻斷。其假設可藉由測試找到數個失效記憶胞。 對應失效記憶胞位置（其係在最初發現）的FAS會應 用至程式化胞PCELL1〜PCELLn。此外，會作動第一選擇 訊號S1。之後’第一程式化胞PCELL1會儲存第一次發現 的 FAS。 程式化^1*5虎PS疋透過輸入接腳或塾片（pd) 鹿用 至弟一程式化胞PCELL1。然後程式化胞pcELLl會程式 化第一次發現的FAS。 1276106 17836pif.doc 〇 m ® 之後，對應失效記憶胞位置（其係是第二次發現的） 的FAS會應用至程式化胞PCELL1〜PCELLn，並且會作動 第二選擇訊號S2。在此，會關閉第一選擇訊號si。之後， 弟二程式化胞PCELL2會儲存弟二次發現的失效位址訊號 FAS 〇 程式化訊號PS是透過輸入接腳或墊片（pad) 10應用 至第二程式化胞PCELL2。之後，程式化胞PCELL2會程 式化第二次發現的FAS。 鲁 圖2是繪示傳統失效位址程式化方法的流程圖。請參 照圖2，在傳統失效位址程式化方法200中，當產生失效 位址訊號（210)時，則失效位址訊號會應用至對應程式化 胞以回應對應的選擇訊號（220)。 應用至程式化胞的失效位址訊號會被程式化以回應程 式化訊號（230)。倘若產生數個失效位址訊號（也就是發 現數個失效記憶胞）時，則會重複210〜230直到程式化所 有發現的失效位址訊號為止。 φ 【發明内容】 根據本發明實施例就是提供一種用於程式化在記憶體 裝置中失效記憶胞的位址的方法與電路。根據此些實施例 在記憶體裝置中將失效記憶體位置的位址程式化的方法包 括.產生數個失效位址訊號，其係對應在記憶體裝置中數 個失效記憶體位置的位址；以及之後將失效記憶體位置的 位址程式化為程式化胞，其係用於由冗餘電路在讀取或寫 入運作期間使用於失效記憶體位置的位址。 1276106 17836pif.doc 在根據本發明的一些實施例中，將失效記憶體位置的 位址程式化的^法更㈣：在記憶财置的測試期間依序 閂上失效位址訊號以判斷在記憶體裝置中失效記憶體位置 來提供數個失效記憶體位置的閂位址；以及依序同步地提 供失效記憶體位置的閂位址至程式化胞。

在根據本發明的一些實施例中，程式化失效記憶體位 置的位址包括：依序同步地將失效記憶體位置的閂位址程 式化為程式胞。在根據本發明的一些實施例中，產生數個 失效位址訊號包括：在將失效記憶體位置的閃位址程式化 為程式胞之前於記憶體裝置的測試期間產生用於記憶體裝 置的所有失效位址訊號。 口在根據本發明的一些實施例中，產生數個失效位址訊 號包括：在用於記憶體裝置的測試順序中產生失效位址訊 唬。將失效記憶體位置的位址程式化為程式胞包括：以平 行方式將失效記憶體位置的位址程式化為程式胞。 在根據本發明的一些實施例中，在記憶體裝置中的失 效位址程式化電路包括：數則，其係用以儲存對應在記 憶體裝置中數個失效記憶體位置的位址的數個失效^址訊 號’並且在閃失效位址訊號之後提供用於程^化的 憶體位置的位址。 /根據本發明的-些實酬中’在記憶體的測試期間 失效位址訊號會依序被判斷來決定在記憶體中失效記憶體 位置以提供數個失效記憶體位置的m紐。在根據本^ 的一些實施例中，此電路更包軸接至_數個程^化

12761 06 17836pi P if. doc 式化胞用以依序同步地程式化數個失效記憶雜 *本==與優勢將在以下詳細描述，並且藉 【實施方式】 和優點能更明 μ明ί 配合所附圖式，作詳 ^兄月如下。然而’本發明是容許各種形式修改與替代的 式=彡1暸_是這些實關並不是關本發明，相反 二ΐ:發明的精神與範圍内本發明可涵蓋所有修改、等 =瞭解的是當組件或層被參考成，，在..上，，、，，連接，， 二組組件或層時’躲示組件或層可直接在其 件在二二ΐ:連接或耦接其他組件或層或者透過中介組 被^成，層上、連接或祕，相對地，當組件或層 亍上”、，，直接連接，，或，，直接耦接，，時，則表 他組件或層上或者連接或_。在 。、人/或包括相關列示項目的其中一個或多個 、叙件。& 3月所描述的®式巾相同的編號參考為相同的 述各解的是儘管在此會使用第一、第二等名稱來描 ..，但是這些組件並不因此些名稱而受限。這些 北疋用來區別—個組件與另一個組件。例如，在不違 月本务明範圍下第—組件能稱為第二組件，且類似地第二 1276106 17836pif.doc 組件能稱為第一組件。 本僅用來描述特定實施例並不限制 包含複數的意思。更必須： 所使用的，，-，，是 雖其具體指明存在的特徵包括”時， 或組件，但並不排除A V 1作業、成分與/ 分與/或組件。4的特徵、事物、步驟、作業、成

除非有另外定義，否則在此所 :與科學術語)與本發明 = 有相同的意思，再者，此些在共同使用的==的用語具 以此域所使用的意思來輸 匕或赵出正常規範的方式來解釋。 (圖=者㈣’簡舰失效⑽程錢電路· ΐΙΛ 址程式化方法（圖2)為了將對應η個失 ::己^ FAS程式化，則FAS會輪入η次，且程式化 虎PS也會透過接腳或墊片1〇輸入。欠，因此需要大量 曰守間來程式化對應失效記憶胞的FAS。 圖3疋根據本發明顯示失效位址程式化電路的方塊 圖。請參照圖3，失效位址程式化電路300包括第一〜第n 門單元LU1〜LUn與第一〜第η程式化胞 PCELL1〜PCELLri。第一〜第η閂單元LTJ1〜LUn儲存m個 位元的失效位址訊號FAS以回應第一〜第n個選擇訊號， 其中失效位址訊號FAS是具有關於在半導體記憶體裝置 中失效胞位置的資訊。 1276106 17836pif.doc 第一〜第η程式化胞PCELL1〜PCELLn接收從第一〜第 η閂單元LU1〜LUn輸出的FAS，並執行對應FAS的程式 化運作以回應程式化訊號，而第·—第η程式化胞 PCELL1〜PCELLn會執行程式化運作以回應程式化訊號 PS 〇

當藉由測試發現數個失效記憶胞時，則會產生數個含 m個位元的FAS，其中FAS是具有關於失效記憶胞位置的 資訊。產生FAS的程序可藉由習知技術容易地瞭解，在此 不再贅述。

FAS是含有m個位元，且根據每個位元的邏輯值（也 就是”1”或”0”）來指示失效記憶胞的位置。第一次產生的 FAS會應用至第一〜第η閂單元LU1〜LUn。在第一〜第n 閂單元LU1〜LUn之中的第一閂單元LU1會儲存第一次產 生的FAS以回應第一選擇訊號S1。也就是，會應用FAS 至所有閂單元LU1〜LUn，然而只有接收到作動選擇訊號的 閂單元會接收FAS。 ° —弟一〜弟η選擇訊號S1〜Sn會依照第一選擇訊號S1〜 第η選擇訊號Sn的順序來作動。根據本發明的一此實施 例中’第-〜第η選擇訊號81〜811可藉由模式暫存^ = (mode register set，MRS}訊號來控制以便依序作動°。术〇 由於第-〜第η選擇訊號sl〜Sn會依序作動，所以笛 一次產生的FAS會儲存在第一閂單元Ευι、 a 二 FAS會儲存在第二閂單元LU2且第 人生的 存在第η問單元LUn。 0 4料⑽會儲 I2761lQ6pi,doc 搴。 Ο 第一〜第η選擇訊號S1〜Sn會控制各別閂單元 LU1〜LUn的電晶體來輸入FAS至閂單元LU1〜LUn。第一 〜弟η閂單元LU1〜LUn包括m個開關與m個閂li〜Lm， 其中m個開關用以傳送或阻斷m個位元的對應fas以回 應對應的選擇訊號S1〜Sn，而m個閂L1〜Lrn^以接收與 儲存來自於m個開關的FAS。開關是用以依據選擇訊號 S1〜Sn而開啟或關閉的電晶體。 ~ 第一〜弟η閂單元LU1〜LUn的結構是相似的，因此圖 • 3中僅詳述第一閂單元LU1的結構。由於fas具有❿個 位元’所以傳送或阻辦FAS以回應第一選擇訊號s 1的開 關也是m個電晶體（TR1、TR2〜TRm)。當第一選擇訊號 S1在高電位作動時，則FAS會儲存在！!!個閂li〜Lm中。 m個閂L1〜Lm會儲存在FAS中各別位元的邏輯值。 在產生數個FAS的案例中，第一次產生的FAS會儲存在 第一閂單元LU1中且第η次產生的FAS會儲存在第n閂 單元LUn中。 第一〜第η程式化胞PCELL1〜PCELLn包括用以回應 FAS而連接或阻斷的保險絲。抗保險絲最初是切斷的，然 而當訊號應用於此時則會連接，且電子保險絲會回應電子 訊號來運作。 包括在第一〜第η程式化胞PCELL1〜PCELLn中的保 險絲可以是除了抗保險絲或電子保險絲之外的其他型式。 儲存在第'-〜第η閂單元LU1〜LUn的FAS會被應用至對 應的程式化胞PCELL1〜PCELLn，並且立刻被程式化以回 12 1276106 17836pif.doc 應程式化訊號PS。 或者墊片 程式化机號PS疋攸外部透過至少一個私λ /+ 墊片310或320而輸入的電流或電壓。1輪出接腳 电/瓜涔电铿。可以有激·柄處 用程式化訊號PS㈤輸入/輪出接辟ρ或者塾片。在個應 程式化胞PCELL1〜PCELLn巾的碰絲會簡輪= 邏輯值藉由程式化訊號PS來連接或阻斷，其中程 二、 號PS是電流訊號或電壓訊號 /、 匕訊

第-〜第η程式化胞PCELL1〜PCELLn輪出具有 值的保險絲訊號FS1〜FSn，其係對應儲存在内部保險絲的 失效位址。保險絲訊號FS1〜FSn會控制冗餘電路（未繪 示）’其係用以執行失效排除程序。 根據圖3中本發明的失效位址程式化電路3〇〇，失效 位址A號FAS會被輸入至所有程式化胞pcelli〜PCELLn 中，且之後，會藉由程式化訊號PS立刻程式化。因此， 可以降低失效位址訊號的程式化時間。 圖4是根據本發明繪示失效位址程式化方法的流程 圖。 請參照圖4,藉由測試半導體記憶體裝置產生至少一 個具有關於失效胞位置資訊的失效位址訊號（410)。此外， 應用失效位址訊號至對應程式化胞以回應選擇訊號 (420)。在此，不再贅述失效位址訊號與選擇訊號。 判斷是否所有產生的失效位址訊號都被應用至程式化 胞（430)。倘若所有產生的失效位址訊號尚未應用至程式 化胞時，則重複420/430步驟。 13 1276 lA6pif.doc 當所有產生的失效位址訊號應用至程式化胞時，則在 所有程式化胞中的失效位址訊號會立刻程式化以回應程式 化訊號（440)。 與圖2中傳統失效位址訊號程式化方法所不同的是， 在根據本發明實施例所綠的圖4中所有失效位址訊號可應 用至對應的程式化胞，且依序同步地程式化一次，所以可 以降低失效位址訊號的程式化時間。 圖5是根據本發明顯示半導體記憶體裝置的方塊圖。 φ 圖5所示的半導體記憶體裝置500包括圖2所示的失效位 址程式化電路200。半導體記憶體裝置500包括數個記憶 體庫BK1〜BKn、冗餘電路510、失效位址程式化電路420 與第--第η比較單元C1〜Cn。 ' 冗餘電路510以正常胞取代失效胞以回應第一〜第η 控制訊號CS1〜CSn。失效位址程式化電路520程式化具有 關於失效胞位置資訊的FAS以回應第--第η選擇訊號與 程式化訊號PS，並且產生對應FAS的第一〜第η保險絲 訊號FS1〜FS2。 ’ 第一〜第η比較單元C1〜Cn將第一〜第η保險絲訊 號FS1〜FS2與輸入的寫入位址訊號（write address signal， WADD)作比較，並且倘若第一〜第n保險絲訊號FS1〜FS2 與輸入的寫入位址訊號WADD相同時則產生用以控制冗 餘電路510的第一〜第η控制訊號CS1〜CSn。 數個記憶體庫BK1〜BKn包括記憶胞於其中，且具有 缺陷的記憶胞會藉由測試此些記憶胞而發現。當發現失效 (s) 14 1276106 • 17836pif.doc 。 胞時，則會產生具有關於失效胞位置資訊的FAS。產生Fas 的程序顯而易見於此習知技術，因此在此不再贅述。 失效位址程式化電路520會產生對應程式化FAS的第 第n保險絲訊號FS1〜FS2。每個保險絲訊號FS1〜FS2 跟失效位址訊號FAS —樣具有m個位元。第一〜第n保 險絲訊號FS1〜FS2具有關於失效胞位置的資訊。 '、 為了寫入資料至記憶體庫BK1〜BKn，會輸入寫入位 _ 址訊號WADD。在第 第η比較單元cl〜Cn中輸入的 寫入位址訊號WADD會與對應保險絲訊號FS1〜FSn進行 比較。倘若輸入的寫入位址訊號WADD相同於第一〜第n 保險絲訊號FS1〜FSn的其中之一時，則會作動對應的控 制訊號並關閉其他控制訊號。 輸入的寫入位址訊號WADD相同於第一〜第n保險 絲訊號FS1〜FSn的其中之一是表示對應此位址（其係資 料欲寫入的位址）的記憶胞是失效胞，因此冗餘電路 會執行以正常胞取代失效胞的程序。 • 冗餘電路51〇執行以正常胞取代失效胞的運作以回應 作動的控制成號。几餘電路51〇的運作可藉由習知技術容 易地瞭解，在此不再贅述。 々根據具有圖5所示結構的半導體記憶體裝置500可以 1幸低失效位址訊號FAS程式化的時間，且园此可加快失效 1 排除程序的運作（其係以正常胞取代失效胞的程序）速度。 如上所述’根據本發明實施例的失效位址程式化電路 與半導體記憶體裝置能夠在程式化胞中降低程式化失效位

15 :1276聰一 址汛號所需的時間，因此，可以加快排除程序的運作速度。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 1口範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1疋顯示傳統失效位址程式化電路的方塊圖。 圖2是繪示傳統失效位址程式化方法的流程圖。 • 圖3是根據本發明顯示失效位址程式化電路的方塊 圖。 圖4是根據本發明繪示失效位址程式化方法的流程 圖。

圖5是根據本發明顯示半導體記憶體裝置的 【主要元件符號說明】 A 10 :墊片 100 ·失效位址程式化電路 300 :失效位址程式化電路 攀 310、320 ·•墊片 500 :半導體記憶體裝置 510 :冗餘電路 520 ·失效位址程式化電路

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Claims (1)

12761狐 if.doc 十、申請專利範圍： 1.-種在記憶«置巾將失效記,_位置的位址程式 化的方法，其包括： 產生多數個失效位址訊號，其係對應在該記憶體裝置 中多數個失效§己憶體位置的位址；以及 將該些失效記憶體位置的位址程式化為程式化胞，其 係用於藉由-冗餘電路在讀取或寫入運作期間使用於該些 失效§己憶體位置的位址。 • 2.如巾請專利範’ 1項所述之在記憶體裝置中將失 效體位置的位址程式化的方法，其更包括· 在該記憶體裝置的-測試期間依序地問上該些失效位 址訊號以判斷在記憶體裝置中該失效記憶體位置來提供多 數個失效記憶體位置的閂位址；以及 依序同步地提供該些失效記憶體位置的閃位址至該程 式化胞。 3. 如申請專魏㈣丨項所述之在記顏裝置中將失 效記憶體位置的位址程式化的方法，其中程式化該些失效 記憶體位置的位址包括依序同步地將該些失效記憶體位置 的閂位址程式化為該程式胞。 4. 如申凊專利範圍第丨項所述之在記憶體裝置中將失 效記憶體位置的位址程式化的方法，其中產生多數個失效 位址訊號包括在將該些失效記憶體位置的閃位址程式化為 該程式胞之前於該記憶體裝置的-測試期間產生用於該，己 憶體裝置的所有失效位址訊號。 17 Ί276106 • 17836pif.doc 5.如申請專利範圍第1項所述之在記憶體裝置中將失 效記憶體位置的位址程式化的方法，其中產生多數個失效 位址訊號包括在用於該記憶體襞置的一測試順序中 些失效位址訊號；以及 ' 其中將該些失效記憶體位置的位址程式化為程式胞包 括以平行方式將該些失效記憶體位置的位址程式化為該程 式胞。 6·一種用於記憶體裝置的失效位址程式化方法，豆包 • 括： 產生至少一個關於一失效胞一位置的失效位址訊號； 應用3失效位址訊號至一對應程式化胞以回應一選擇 訊號； 判斷用於该記憶體裝置的所有失效位址是否已應用至 該程式化胞；以及 倘若所有失效位址訊號應用至該程式化胞時，則依序 同步地將該失效位址訊雜式化為所有程式化胞以回應一 φ 程式化訊號。 7·如申請專利範圍帛6項所述之用於記憶體裝置的失 效位址程式化方法，其中該程式化胞包括連結或阻斷的保 險絲以回應該失效位址訊號。 > 8.如申請專職圍第7項所述之⑽記憶體裝置的失 • 效位址程式化方法，其中該保險絲是抗保險絲或電子保險 . 絲。 9.一種在記憶體裝置中的失效位址程式化電路，其包 18 •1276聰时- 括： 多數個H係用以儲存對應在該記憶體裝置中多數 個失效記憶體位置的位址的多數個失效位址訊號並且在問 上該些失效位址訊號之後提供用於程式化的該些失效記憶 體位置的位址。 10.如申請專利範圍第9項所述之在記憶體裝置中的 失效位址程式化電路，其中在該記憶體的一測試期間該些 失效位址訊號會依序被判斷來決定在該記憶體中該失效記 Φ 彳思體位置以提供多數個失效記憶體位置的閂位址。 11·如申請專利範圍第9項所述之在記憶體裝置中的 失效位址程式化電路，其更包括： 麵接至該些閂的多數個程式化胞，其中該些程式化胞 用以依序同步地程式化多數個失效記憶體位置的位址。 12. —種半導體裝置的失效位址程式化電路，其包括： 第一至第η閂單元，其係用以儲存m個位元的失效位 址訊號以回應第一至第11選擇訊號，其中該失效位址訊號 ^ 是具有關於在該半導體記憶體裝置中失效胞的資訊；以及 第一至第η程式化胞，其係用以接收從該第一至第^ 閂單元輸出的該失效位址訊號並執行對應該失效位址訊號 的程式化運作以回應程式化訊號， 其中該第一至第η程式化胞同步地執行該程式化運作 以回應該程式化訊號。 13. 如申請專利範圍第12項所述之半導體裝置的失效 位址程式化電路，其中各第一至第η閂單元包括： 19 Ί276106 17836pif.doc m個開關，其係用以傳送 訊號以回應該對應選擇訊號；以及1X1位70的該失效位址 m個閃，其係用以接收與儲存 失效位址訊號。 於111個該開關的該 14·如申請專利範_ 13销 位址程式化電路，其中該開關是電n衣置的失效 訊號而開啟或關閉。 直，、係依據該選擇 15.如申請專利範圍第12項所述之半 位址程式化電路，其中該第_ ^體衣置的失效 式暫存器集合訊號來控制’並且依序號是藉由一模 位址^卜申2利範圍第12項所述之半導體裝置的失效 位=2電/，其1_險絲是抗保^或電^= 。、申明專利範圍第12項所述之半導體裝置的失效 ，止知式化电路’其中該程式化訊號是—電流或一電塵， /、係從外部透過至少—輸人/輸出接腳或—墊片輸入。 19·一種用於半導體記憶體裝置的失效位址程式化方 法，其包括： "產生至少一個失效位址訊號，其係具有關於藉由測試 該半導體記憶體裝置發現的一失效胞的一位置的資訊； 應用該失效位址訊號至一對應程式化胞以回應一選擇 訊號；

20 1276106 17836pif.doc 判斷所有該失效位址訊號是否應用至程式化胞；以及 倘若所有該失效位址訊號應用至程式化胞時，則在所 有程式化胞甲同步地程式化該失效位址訊號以回應一程式 化訊號。 20·如申請專利範圍第19項所述之用於半導體記憶體 I置的失效位址程式化方法，其中該程式化胞包括連結或 阻斷的保險絲以回應該失效位址訊號。 21·如申請專利範圍第2〇項所述之用於半導體記憶體 _裝置的失效位址程式化方法，其中該保險絲是抗保險絲或 電子保險絲。 22.如申請專利範圍第19項所述之用於半導體記憶體 I置的失效位址程式化方法，其中該程式化訊號是一電流 或一電壓。 23·如申請專利範圍第19項所述之用於半導體記憶體 裝置的失效位址程式化方法，其中倘若產生多數個失效位 址訊號時則應用該失效位址訊號至該對應程式化胞是藉由 φ依序地應用該失效位址訊號至該對應程式化胞來執行。 曰 24· —種半導體記憶體裝置，其包括： 多數個記憶體庫； 一冗餘電路，其係用以在該些記憶體庫的記憶胞中包 括該失效胞的情況下以一正常胞取代一失效胞以回應第^ .至第η控制訊號； 〜 一失效位址程式化電路，其係用以程式化具有關於該 失效胞的位置的資訊的該失效位址訊號以回應第_至第η 21 I2761〇6,doc 選擇訊號，並且產生對應該失效位址訊號的第一至第！!保 險絲訊號；以及 第一至第η比較單元，其係用以將寫入位址訊號與該 第一至第η保險絲訊號進行比較，且倘若該寫入位址訊號 相同於該第一至第η保險絲訊號時，則會產生用以控制該 冗餘電路的該第一至第η控制訊號， 其中倘若產生多數個失效位址訊號時，則該失效位址 程式化電路會同步地程式化該失效位址訊號。 • 25·如申請專利範圍第24項所述之半導體記憶體裝 置，其中該失效位址程式化電路包括： 第一至第η閂單元，其係用以儲存該失效位址訊號以 回應第一至第η選擇訊號；以及 第一至第η程式化胞，其係用以接收從該第一至第η 閂單元輸出的該失效位址訊號並且執行對應該失效位址訊 號的程式化運作以回應程式化訊號， 其中該第一至第η程式化胞同步地執行該程式化運作 φ 以回應该知式化訊號，並且該失效位址訊號是具有m個位 元0 26.如申請專利範圍第25項所述之半導體記憶體裝 置，其中各第一至第η閂單元包括·· m個開關，其係用以傳送或阻斷m位元的該失效位址 訊號以回應該對應選擇訊號；以及 m個閂，其係用以接收與儲存來自個該開關的該

失效位址訊號。 22 12761胤- ·〇 ο 27. 如申請專利範圍第26項所述之半導體記憶體裝 置，其中該開關是電晶體，其係依據該選擇訊號開啟或關 閉。 28. 如申請專利範圍第25項所述之半導體記憶體裝 置，其中該第一至第η選擇訊號是藉由一模式暫存器集合 訊號來控制，並且依序地作動。 29. 如申請專利範圍第25項所述之半導體記憶體裝 置，其中該第一至第η程式化胞分別地包括連結或阻斷的 φ 保險絲以回應m個位元的該失效位址訊號。 30. 如申請專利範圍第29項所述之半導體記憶體裝 置，其中該保險絲是抗保險絲或電子保險絲。 31. 如申請專利範圍第25項所述之半導體記憶體裝 置，其中該程式化訊號是一電流或一電壓，其係從外部透 過至少一輸入/輸出接腳或一墊片輸入。 (S

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