TWI276104B - NAND flash memory device and method of programming the same - Google Patents
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Description
1276104 九、發明說明: 【發明所屬之技術領域】 本發明有關一非及型記憶體裝置及程式化該記憶體裝置 之方法,尤其’有關一非及型記憶體裝置及程式化該記憶 體裝置之方法,能夠藉由改變該裝置之一共用源極線,: 防止一非及型記憶體裝置之程式干擾。 【先前技術】 於一非及型記憶體裝置中,爲了程式化,〇,,將0V加至一 位兀線,而爲了程式化,i,,將Vcc加至一位元線。於程式化 m有m之對應單元之通道起先被預充電至 VCC-Vth’接著根據一自身電壓升高作業,使電壓上升,以
降低一閘極與該通道之間之電壓差m單元免於 被程式化。然而,在一】R + . 電源供應電壓下,一預充電 以車乂低。而使1極該通道之間之電壓差更大,所導致 的問題是—單元會獲得更多的程式干擾。 【發明内容】 為了解決前面提到的p弓日s 捉則的問碭,本發明針對一非及型快 憶體裝置與程式化該記憶體 、 記憶體單元區塊之每—元:衣置之方法,糟由隔離-快閃 源極線,以提供上升 兄、仵控制母 开通道之電壓升高位準之能力。 本發明之一觀點是接役 括.複數個單-「 型快閃記憶體裝置,包 •複數個早π區塊,其包含複數個 個快閃單元之單元串, #方式連接禝數 且根據一預定命令作声 在一被選擇單元之上裎★ ^ 乜號抹除或 式化—預定資訊,或者讀取被選擇 94517.doc 1276104 單70之貧訊;複數條分別連接該複數個單元區塊中之該複 數個早70串之源極線;以及一源極線選擇組件,用於分別 將一不同電壓加至該複數條源極線。 一本ix明之另一觀點是提供另一程式化該非及型快閃記憶 ^置之方法,包括該等步驟:提供一非及型快閃記憶體 裝置’該記憶體裝置包括:複數個包含複數個以串聯方式 f接複數個快閃單元之單元串,複數個與該單元串之茂1 知連接之串選擇電晶體,與複數個與該單元串之源極端連 接之源極㈣電晶體,—串選擇線連接―閘極端與複數條 /刀別福合該複數個串選擇電晶體之茂極端之位元線,一源 極k擇線連接一閘極端與一耦合該複數個源極選擇電晶體 之源極端之源極線,一字線連接該複數個單元串之該複數 個早兀閘極之每一閘極端,以及一將一預定電壓加至該源 極線之源極線選擇組件;將一串電壓加至該串選擇線,將 一接地電壓加至該源極選擇線,將一接地電壓加至該字 線將接地電壓加至被選擇位元線,將一通過電壓加至 。亥取/肖選擇之位元線,以及最後透過該源極線選擇組件, 將一電源電壓加至該源極線;以及通過將一可程式電壓加 至該被選擇字線,並將一旁通電壓加至該取消選擇之字 線’以執行一程式化作業。 此外,本發明之第三觀點是提供另一程式化該非及型快 閃記憶體裝置之方法’包括該等步驟:提供一非及型快閃 圮憶體袭置,該記憶體裝置包括:複數個包含複數個以串 聯方式連接複數個快閃單元之單元串,複數個與該單元串 94517.doc 1276104 之 戈極端連接之串選擇電晶體,與複數個與該單元串之源 極端連接之源極選擇電晶體之單元區塊,—串選擇線連接 山閘極端與複數條分別_合該複數個串選擇電晶體之汽極 端之位7〇線’一源極選擇線連接一閘極端與一耦合該複數 個源極選擇電晶體之源極端之源極線,—字線連接該複數 個^元串之該複數個單元閘極之每-閘極端,以及-將-預疋私[加至A源極線之源極線選擇組件;將一接地電壓 力至β串選擇線’將_泵電壓加至該源極選擇線,將一接 地電源加至該被選擇位元線,將一通過電壓加至該取消選 擇之位元線將可程式電壓加至該被選擇字線,將一旁 通電壓加至該取消選擇之字線,而最後將一預充電電壓加 至該源極線,到達該源極線選擇組件;將一接地電源加至 汶源極4擇線,以及將該通過電壓加至該串選擇線。 本毛明之進一步觀點是提供另一程式化該非及型快閃記 It體衣置之方法,包括該等步驟:提供一非及型快閃記惊 體裝置、,該記憶體裝置包括:複數個包含複數個以串聯; 式連接祓數個早凡之單元串,複數個與該單元串之茂極端 連接之串選擇電晶體,與複數個與該單元串之源極端連接 之源極選擇電晶體之單元區塊,一串選擇線連接-閘極端 與複數條分別耗合該複數個串選擇電晶體之浅極端之位元 線,源極選擇線連接_閘極端與_麵合該複數個源極選 擇電晶體之源極端之源極線,一字線連接 之該複數個單元串之每一問極端,以"w广串 找麵,以及一將一預定電壓加 至該源極線之源極線選擇組件;將一接地電源加至該 94517.doc 1276104 擇線,將一泵電壓加至該源極選擇線,將一接地電源加至 該被選擇位元線,將一通過電壓加至該取消選擇之位元 線,將一接地電源加至該複數條字線,而且透過該源極線 選擇組件,將一預充電電壓加至該源極選擇線;將一可程 式電壓加至該被選擇字線,而且將一旁通電壓加至該取消 選擇之字線;將一接地電壓加至該源極選擇線;以及將該 通過電壓加至該串選擇線。 【實施方式】 將在下面詳細描述關於本發明之實施例及該等相關附加 圖示。 圖1是說明根據本發明之非及型快閃記憶體裝置之電路 圖。 麥考圖1 ’本發明之非及型快閃記憶體裝置包括:複數個 單元區塊100,其包含複數個以串聯方式連接複數個快閃單 7C之單7C串110,而且根據預定控制信號抹除或程式化被選 擇快閃單元上之預定資訊,或讀取被選擇單元之資訊;複 數條分別與該複數個單元區塊1〇〇内之複數個單元串ιι〇連 接之源極線SL;以及一源極線選擇組件3〇〇,用於將一預定 鬲之電壓分別加至該複數條源極線SL。進一步包括根據一 作業電壓BSEL,轉移一預定控制信號之尽解碼組件2〇〇。 下面將更徉細描述關於前面提及之快閃記憶體裝置。 該非及型快閃記憶體裝置包括··複數個單元區塊1⑻,配 置複數個分別對應於複數條位元線BL〇至BLn之單元串 1 ,根據一局部串選擇信號DSL,一局部源極選擇信號 94517.doc 1276104 SSL,複數條局部字線WL0至WLn,以及複數條位元線blo 至BLn以抹除,或程式化被選擇單元串U0中之被選擇單元 之預定資訊’或讀取被選擇單元之資訊;複數個解碼組 件200,用於根據該作業電壓BSEL,將複數個總體信號分 別轉移給該複數個單元區塊1 〇〇,作為該局部串選擇信號 DSL,該局部源極選擇信號SSL,以及該複數個局部字線信 號WL0至WLn,複數條與該複數個單元區塊之複數個單元 串110之一共用源極端連接之源極線§L ;以及複數個源極線 選擇組件,用於根據該作業電壓BSEL,將一總體共用源極 信號GSL分別加至該複數條源極線sl。 於本發明之一實施例中,最好兩相鄰單元區塊1〇〇a,i〇〇b 共用一條源極線SL。此外,本發明沒有配置連接該慣用源 極線之共用源極線。即,於一單元陣列中,沒有描繪一共 用源極線。因此,由於產生一總體共用源極線信號qsl, 然後透過源極線選擇組件300,將其加至每一單元區塊 100a,100b,所以能夠控制該源極線儿與一單元區塊 組件。该複數個總體信號標示為一總體串選擇信號gDSL, 一總體源極選擇信號GSSL,以及複數個總體字線^墀“至 GWLn 〇 此外,本發明之非及型快閃記憶體裝置可進一步包括: 一作業電壓產生組件400,用於根據來自外部之一時脈信號 CLK與-第-控制信號SEL[K],產生—作業電壓BsLEn。 再者,該非及型快閃記憶體裝置可進一步包括:一切換組 件500 ’用於根據-第二控制信號cs,轉移一虛擬接地信號 94517.doc 1276104 vgnd,作為制料選擇信號DSL與該局部源極選擇信號 饥。另外,該非及型快閃記憶體裝置可進_步包括:複數 個用於儲存一預定資料之分頁緩衝器組件(未顯示),由各自 連接之位元線BL,程式化被選擇單元區塊1〇〇中之一單元。 該單元區塊1〇〇包括:-串選擇組件12〇,用於根據該局 部串選擇信號DSL ,轉移複數個位元線信號;—源極選擇 、、且件13G,用於根據該局部源極選擇信號肌,轉移該源極 線信號SL;以及一單元串組件,用於根據該複數個位元線 信號BL’該源極線信號SL ’與該複數個局部字線信號㈣ ^WLn,健存—錢資料。該串選擇組件120包括複數個串 遥擇電晶體T1至Τη,用於根據該局部串選擇信號儿,由各 自連接之該複數條位元線BL,轉移該位元線bl信號。該源 極選擇組件130包括複數個源極選擇電晶體丁丨㈧至丁㈤,根 據該局部源極選擇信號SSL,由連接之該源極線乩,轉移 該位元線BL<§號。該單元串組件包括複數個分別連接複數 個以串聯方式耦合之單元之單元串丨1〇,位在該複數個串選 擇電晶體T1至Τη與該複數個源極選擇電晶體丁丨⑻至丁㈤之 間然而上述’一局部字線WL與位在該複數個單元串丨i 〇 之同一區域之單元之每一閘極連接,因此,根據該複數個 位元線k號,一共用源極線信號SSL,與該複數個局部字線 信號WL0至WLn,儲存或抹除一預定資料。 该X-解碼組件2〇〇包括:一串轉移電晶體21〇,用於根據 該作業電壓BSEL,轉移每一總體字線選擇信號GDSL,做 為該局部串選擇信號GDL ; —源極轉移電晶體230,用於轉 94517.doc 1276104 移該局部源極選擇信號SSL ;以及複數個字線轉移電晶體 220,用於轉移該複數個總體字線信號GWL0至GWLn,作 為該複數個局部字線信號WL0至WLn。 該源極選擇單元300包括第一與第二源極線電晶體310, 3 20,用於根據相互不同之作業電壓BSELa,BSELb,將該 總體共用源極線信號GSL加至該源極線。共用該源極線SL 之兩單元區塊100a,100b之該等不同之作業電壓BSELa, BSELb,表示一第一作業電壓BSELa加至連接第一單元區塊 100a之第一 X-解碼器200a,以及一第二作業電壓BSELb加 至連接第二單元區塊l〇〇b之第二X-解碼器200b。 該切換單元500包括:一串放電電晶體510,用於根據一 第二控制信號CS,轉移一虛擬接地信號VGND,作為該局 部串選擇信號DSL;以及一源極放電電晶體520,用於根據 該第二控制信號CS,轉移該虛擬接地信號VGND,作為該 局部源極選擇信號SSL。於程式化或讀取作業期間,該切換 單元500轉移邏輯低之虛擬接地信號VGND給該取消選擇之 單元區塊100,作為該局部串選擇信號DSL與該局部源極選 擇信號SSL。 圖2是說明根據本發明之作業電壓產生組件之電路圖。 參考圖2,一作業電壓產生組件400包括:一 NAND閘極 ND,用於邏輯結合該時鐘信號CLK與該第一控制信號 SEL[K]; —第一 NMOS閘極N1用於根據一電源電壓,預充 電一作業電壓之輸出端;一電容器C1與一第二NMOS閘極 N2,以串聯方式連接在該NAND閘極ND與該作業電壓之輸 94517.doc -12- 1276104 出端之間;以及一第三NMOS閘極N3,連接在一泵電壓VPP 之輸入端與該第二NMOS閘極N2之閘極端之間。於本發明 中,最好使用一作業電壓產生組件400,產生一比泵電壓 VPP高之電壓Vth。即,可能使用一可變類型之電路,不受 限於具有前面提及之組態之作業電壓產生組件電路。 為了前面提及之該複數個串選擇電晶體T1至Τη,與該複 數個源極選擇電晶體Τ100至Tm,最好使用一 NMOS電晶 體。該複數個單元串110之第一單元串連接該複數個串選擇 電晶體T1至Τη,與該複數個源極選擇電晶體T100至Tm之第 一電晶體ΤΠ,T100。該複數個單元串110之該等第一單元根 據該第一字線信號WL0作業。,該單元串以串聯方式連接之 單元數量最好是2的16倍。於本發明之非及型快閃記憶體裝 置中,放置之單元區塊100最好是2的1024倍。 使用作為該串轉移電晶體210,該源極選擇電晶體230, 該複數個字線轉移電晶體220,以及該第一與第二源極線電 晶體310,320之高電壓NMOS電晶體最好能夠以1至28V之 電壓作業。即,有效率地使用一具有接面崩潰電壓超過20V 之電晶體。此外,最好也能使用一形成在一半導體基板上, 具有高電壓之電晶體,不是離子植入前面提及之電晶體。 最好使用一高電壓NMOS電晶體或一般NMOS電晶體,作 為該串放電電晶體510,該源極放電電晶體520,以及該第 一與第二源極線電晶體310,320。 於具有前面提及之組態之本發明中,現在將描述關於被 選擇單元區塊中之一預定單元中之程式化資料。於該描述 94517.doc -13- 1276104 中,說明圖1中標示為l〇〇a之被選擇單元區塊與圖1中標示 為100b之被取消選擇單元區塊。 圖3是說明根據本發明之第一實施例,程式化該非及型快 閃記憶體裝置之方法之概要圖。 參考圖1與3,於程式化該非及型快閃記憶體裝置之方法 中,该e憶體裝置包括:複數個單元區塊丨〇〇,其具有複數 個以串聯方式連接複數個單元之單元串11〇,複數個連接該 單元串之洩極端之串選擇電晶體丁丨至以,以及複數個連接 該單元串110之源極端之源極選擇電晶體丁丨㈧至丁㈤;複數 條位元線BL0至BLn,分別連接該複數個串選擇電晶體T i 至Τη之洩極端,且一串選擇線DSL連接一閘極端;一源極 線連接該複數個源極選擇電晶體T1 〇〇至Tm,且一源極選擇 線SSL連接該閘極端;字線WL〇至WLn連接該複數個單元串 之該複數個單元閘極之每一閘極端;以及一源極線選擇單 元500,用於將一預定電壓加至該源極線儿。根據本發明之 第一實施例,程式化該非及型快閃記憶體裝置之方法,包 括該等步驟:將一串電壓加至該局部串選擇線dsl,將一 接地電源加至該局部源極選擇線路SSL,將一接地電壓加至 該字線WL ,將一接地電源供應加至被選擇位元線(BL ••程 式化’〇·),將一通過電壓加至該取消選擇之位元線••程 式1 ),且通過该源極線選擇單元3,將一電源電壓加至 忒源極線SL ;以及通過將一可程式電壓加至被選擇字線Sei WL,並將一旁通電壓加至該取消選擇之字線,以 執行一程式化作業。 94517.doc -14- 1276104 則面提及之電源電壓最好使用一 L6至3·〇 v之電壓。該可 程式電壓使用一 17至19 V之電壓,以及該旁通電壓使用一9 至11 V之電壓。 亥决閃§己憶體裝置可進一步包括:一 X-解碼器組件200, 用於根據該作業電壓BSEL,傳輸複數個總體信號,作為該 局部串選擇信號DSL,該局部源極選擇信號SSL,與該複數 個局部字線選擇信號WL0至WLn ;以及一分頁緩衝器組 件,用於儲存一預定資料,以程式化被選擇單元區塊1〇〇 中之單元。此外,於前面提及程式化該裝置之方法中,執 行將一串電壓加至該局部串選擇線DSL,將一接地電源加 至該局部源極選擇線路SSL,將一接地電壓加至該字線 WL’將一接地電源加至被選擇位元線bl,將一通過電壓加 至該取消選擇之位元線BL,以及透過該源極線選擇組件 300 ’將一電源電壓加至該源極線儿之前,可包括更多步 驟,例如:爲回應能夠由一外部位址程式化之輸入單元資 訊,選擇一位元線81^與一字線WL;以及使該源極線選擇組 件3〇〇與該X-編碼器2〇〇連接包括被程式化單元之單元區塊 i〇〇 ’而且儲存被程式化資料於一分頁緩衝器。 下面將詳細描述關於根據前面提及之第一實施例之程式 化方法。 當該接地電源被加至該位元線(BL ··程式化,〇,),選擇通 k該刀頁緩衝益時,該接地電壓被加至另一不會被選擇之 位元線(BL:程式化,丨,)。透過該χ_解碼器組件2〇〇,將該接 地電壓加至該局部串選擇線DSL,將該接地電源加至該局 94517.doc -15- 1276104 邛源極選擇線路SSL,並將該接地電壓加至該字線。因 此,打開該等連接該局部串選擇線DSL之串選擇電晶體^ 至Τη,並且通過將一電源電壓加至該位元線bl,預充電該 單元串11〇之一通道存儲區域之電壓高於Vcc_Vth。因此, 根據該接地電壓,該通道存儲區域之電位維持在〇。 接著,將18 V加至被選擇字線Sel wl,而將1〇 v加至該 取消選擇之字線Unsel WL。因此,該單元串沒有被程式化 (應用一電源電壓)之通道,因為自身電壓升高,所以不會被 耘式化。此外,雖然將被程式化之通道維持一電源電壓, 但連接該被取消選擇字線Unsel WLi單元之通道與一閘極 之間只有少量的電壓差,所以不會導致被程式化。因此, 連接被選擇字線Sel WL之單元,在該通道與該閘極之間有 大的電壓差,會導致該單元之程式化被執行。 圖4是說明一根據本發明之第二實施例,程式化一非及型 快閃§己憶體裝置之方法之概要圖。 芩考圖1與4,於程式化該非及型快閃記憶體裝置之方法 中名圯丨思體裝置包括:複數個單元區塊1 〇〇,其具有複數 個以串聯方式連接複數個單元之單元串11(),複數個連接該 單元串之洩極端之串選擇電晶體T1至Τη,以及複數個連接 Α單兀串110之源極端之源極選擇電晶體τι〇〇至Tm ;複數 條位元線BL0至BLn,分別連接該複數個串選擇電晶體T i 至Τη之:¾極端,且—擇線職連接—閘極端;一源極 線連接該複數個源極選擇電晶體丁1〇〇至1^1之源極端,且一 源極遠擇線SSL連接該閘極端;字線WL〇至WLn連接該複數 94517.doc -16- 1276104 個單元串之該複數個單元閘極之每一閘極端;以及一源極 線選擇單元500,用於將一預定電壓加至該源極線SL。根據 本發明之第二實施例,程式化該非及型快閃記憶體裝置之 方法,包括該等步驟:將一接地電源加至該局部串選擇線 DSL ’將一泵電壓加至該局部源極選擇線SSL,將一接地電 源加至被選擇位元線(BL :程式化,〇,),將一通過電壓加至 該取消選擇之位元線(BL :程式化,Γ),將一可程式電壓加 至被選擇子線Sel WL,將一旁通電壓加至該取消選擇之字 線Unsel WL,且通過該源極線選擇組件“ο,將該預充電電 壓加至该源極線SL ;將一接地電壓加至該局部源極選擇線 路SSL;以及將一通過電壓加至該局部串選擇線路dsl。 該泵電壓或預充電電壓使用一9至13 V之電壓。該通過電 壓所使用之電壓最好高於該等串選擇電晶體丁丨至以之臨限 4疋,並低於或完全等於該電源電壓。電源電壓最好使用 1·6至3·0 V之電壓。最好,該可程式電壓使用一 I?至19 v之 電壓’而該旁通電壓使用一 9至11 ν之電壓。 該快閃記憶體裝置可進一步包括··一 解碼器組件2〇〇, 用於根據該作業電壓BSEL,傳輸複數個總體信號,作為該 局部串選擇信號DSL,該局部源極選擇信號SSL,與該複數 個局部字線選擇信號WL0至WLn;以及一分頁緩衝器組 件,用於儲存一預定資料,以程式化被選擇單元區塊1〇〇 中之單元。此外’程式化該裝置之方法,在將該泵電壓加 至該局部源極選擇線路SSL之前,將一接地電源加至被選擇 位兀線(BL :程式化,〇,),將一通過電壓加至該取消選擇之 94517.doc -17- 1276104 位元線(BL :程式化’1’),將一可程式電壓加至被選擇字線 Sel WL,將一旁通電壓加至該取消選擇之字線1;11361 WI^, 以及透過該源極線選擇組件3〇〇,將該預充電電壓加至該源 極線SL之前,進一步可包括更多步驟,例如:爲回應能夠 由一外部位址程式化之輸入單元資訊,選擇一位元線61與 一字線WL ;以及使該源極線選擇組件3〇〇與該編碼器2〇〇 連接包括被程式化單元之單元區塊1〇〇,以及儲存被程式化 資料於一分頁緩衝器。 現在將描述關於根據本發明之第二實施例之程式化方 法。 該接地電源被加至被選擇位元線(BL :程式化,〇,),該通 過電壓被加至該取消選擇之位元線(BL :程式化,丨,)。透過 該X-解碼器200,將該接地電源加至該局部串選擇線DSL。 將ίο v加至該局部源極選擇線SSL,將18V加至被選擇字線 Sel WL,並將1〇 v加至被取消選擇字線1;11^1 Wl。透過該 源極線選擇組件300,將一 10 v之電壓加至該源極線儿。 因此,該通道電壓被提升至一預定電壓位準。即,該等 局部源極選擇電晶體丁100至丁111被打開,並藉由將1〇 V電壓 加至該源極線SL,以預充電全部單元區塊之該等單元串之 通道區之電壓上升至10 V-Vth。於該期間,當所有單元是 抹除單元時,Vth表示該等局部源極選擇電晶體之臨限電 壓,而當有程式化單元時,Vth最好表示一程式化單元之臨 限電壓。此刻,該等局部串選擇電晶體11至丁11與該單元全 部被關閉。漸漸地將lov或18V之電壓加至該單元之閘極。 945l7.doc 1276104 ρ預充電该通道電壓至一預定電壓位準之後,該局部源極 k擇線SSL之電壓被放電。因此,該等源極選擇電晶體η 至Tm被關閉。接著,通過該1解碼器2〇〇,該通過電壓加 至該局部串選擇線DSL。 因此,該等局部串選擇電晶體T1至Tn被打開,因而,與 該選擇位元線(BL:程式化,〇,)連接之該單元串11〇之通道電 C:降到0 V。爲回應上述’該單元之閘極與該通道之間之 電壓差維持在18 V,導致連接該選擇字線SelwL之單元被程 式化。然而,該單元之閘極與該通道之間之電壓差維持在 ίο v,導致連接該取消選擇字線之單元不會被程式化。此 外,與該選擇位元線(BL:程式化,Γ)連接之單元串之通道 電壓維持不被程式化。於該實施例中,於該通道區域内, 可以施加一高於1〇 V之電壓,通過該源極線儿。因此,有 助於減少該單元所獲得之干擾。 圖5是說明一根據本發明之第三實施例,程式化一非及型 快閃記憶體裝置之方法之概要圖。 參考圖1與5,於程式化該非及型快閃記憶體裝置之方法 中,於程式化該非及型記憶體裝置之方法中,該記憶體裝 置包括:複數個單元區塊100,其具有複數個以串聯方式連 接複數個單元之單元串11 〇,複數個連接該單元串之沒極端 之串選擇電晶體Τ1至Τη,以及複數個連接該單元串u〇之源 極端之源極選擇電晶體Τ100至Tm ;複數條位元線bl〇至 BLn,分別連接該複數個串選擇電晶體丁丨至刊之沒極端, 且一串選擇線DSL連接一閘極端;一源極線連接該複數個 94517.doc -19- 1276104 祕選擇電晶體T1⑼至Tm,且—源極選擇線肌連接該間 " 予線WL0至WLn連接該複數個單元串之該複數個單 7C閘極之母―閘極端;以及—源極線選擇單元,用於將 將該接地電源加至該局部串選擇線路D s l, 一預定電壓加至該源極線SL。根據本發明之第三實施例, 程式化該非及型快閃記憶體裝置之方法,包括該等步驟: 將一泵電壓加 至該局部祕選擇線路SSL,將該㈣電源加至被選擇位元 線BL,將一通過電壓加至該取消選擇之位元線bl,應用該 接地電源,並通過該源極線選擇組件3⑼,將該預充電電壓 乂源極線SL,將该可程式電壓加至被選擇字線 WL,亚將該旁通電壓加至該取消選擇之字線將 該接地電源加至該局部源極選擇線路饥:以及將該通過電 壓加至該局部串選擇線路DSL。 該泵電壓或預充電電壓最好使用一3至6 v之電壓。該通 過電壓所使狀電壓最好高於該等串選擇電晶體取以之 臨限電壓,並低於或完全等於該電源電墨。該電源電壓最 好使用1.6至3·〇 V之電壓。最好,該可程式電壓使用一17 至19\^之黾壓,而該旁通電壓使用一 9至η v之電壓。 該快閃記憶體裝置可進一纟包括:一 χ-解碼器組件2〇〇, 用於根據該作業電壓BSEL,傳輸複數個總體信號,作為該 局部串選擇信號DSL,該局部源極選擇信號SSL,與該複數 個局部字線選擇信號〜1^0至貿1^;以及一分頁緩衝器組 件,用於儲存一預定貢料,以程式化被選擇單元區塊ι〇〇 中之單元。此外,程式化該裝置之方法,在將該泵電壓加 94517.doc •20· 1276104 至該局部源極選擇線路SSL,將一接地電壓加至被選擇位元 線(BL :程式化’〇’),將一通過電壓加至該取消選擇之位元 線(BL :程式化,1,),將一可程式電壓加至被選擇字線Sel WL,將一旁通電壓加至該取消選擇之字線1111“1 wl,以及 透過该源極線選擇組件3〇〇,將該預充電電壓加至該源極線 SL之前,進一步可包括更多步驟,例如:爲回應能夠由一 外部位址程式化之輸入單元資訊,選擇一位元線BL與一字 線WL;以及使該源極線選擇組件3〇〇與該編碼器2〇〇連接 包括被程式化單元之單元區塊100,以及儲存被程式化資料 於一分頁緩衝器。 下面將詳細描述關於前面所提之根據本發明之第三實施 例之程式化方法。 該接地電源被加至被選擇位元線(BL :程式化,〇,),而該 通過電壓被加至該取消選擇之位元線(BL :程式化,丨,)。通 過該X-解碼器200,將該接地電壓加至該局部串選擇線 DSL。將4·5 V加至該局部源極選擇線8儿,並將〇 ν加至字 線WL。通過該源極線選擇組件3〇〇,將一4·5 ν之電壓加至 加至該源極線SL。 因此,該通道電壓被提升至一預定電壓位準。即,該等 局部源極選擇電晶體Τ100至Tm被打開,並藉由將4.5 V電壓 加至該源極線SL,以預充電全部單元區塊之該等單元串之 通道區之電壓上升至4.5 V-Vth。於該期間,Vth表示該等局 部源極選擇電晶體T100至Tm之臨限電壓。此刻,該等局部 串選擇電晶體T1至Τη全部被關閉。 94517.doc -21- 1276104 然後,將18 V加至該選擇字線86丨WL,而將ι〇 v加至該 取_字線Unsel WL。上述之結果,該通道電壓因電遷 升尚而上升。在預充電該局部源極選擇線SSL之後,與加至 該選擇位元線(BL··程式化,G,)之電壓相同之電壓,被加至 該局部串選擇線DSL。 因此,該局部串選擇電晶體T1至Τη被打開,因而,盥被 選擇位域(BL :程式化,G,)連接之該單元串U0之通道電壓 下降到0V。細應上述,該單元之閘極與該通道之間之電 壓差維持在18 V,會導致與被選擇字線Sd WL連接之單元 被程式化。然而,該單元之閘極與該通道之間之電壓差維 持在iO V,會導致與被取消選擇字線連接之單元不會被程 式化。此外,與被選擇位元線(BI^程式化,丨,)連接之單元 串之通道電壓維持不被程式化。於該實施财,通過該源 極線SL,可將一高於4·5 ν之電壓加至該通道區域内。因 此’有助於減少單元中之干擾。 本發明藉由將該栗電壓加至具有相當小電容之源極線, 代替有大電容之位元線’以升高—預充電位準。於本發明 中,如果果值能夠升高—區塊之源極線之電壓,則能獲得 一足夠之升高電壓位準。也可使用一較低電壓代替一位元 線上之慣用電源電壓。此外’會導致整個裝置之電流消耗 量降低。 如前面提到的,本發明藉由抹除一連接耦合複數個單元 區塊之源極線之共用源極線,以改善裝置之整合。 再者’本發明能控制由每一單元區塊加至該源極線之電 94517.doc -22- 1276104 壓。 此外’藉由將該泵電壓加至具有相當小電容之源極線, 代替具有一大電容之位元線,以提升該通道區域内之預充 電位準。 此外’儘可能使用低於加至該位元線之電源電壓之電 壓’會降低電流消耗量。 雖然本發明已描述本發明描繪於該等附加圖示之相關實 施例’但不是限制本發明。熟悉此項技藝者應瞭解,不需 違背本發明之範圍與精神,可執行本發明之各種代替,修 改與變化。 【圖式簡單說明】 圖1是說明根據本發明之非及型快閃記憶體裝置之電路 圖。 圖2是說明根據本發明之作業電壓產生組件之電路圖。 圖3是說明根據本發明之第一實施例,程式化該非及型記 憶體裝置之方法之概要圖。 圖4是說明一根據本發明之第二實施例,程式化一非及型 記憶體裝置之方法之概要圖。 圖5是說明一根據本發明之第三實施例,程式化一非及型 記憶體裝置之方法之概要圖。 【主要元件符號說明】 100a , l〇〇b 單元區塊 BL0 至 BLn 位元線 110 單元串 94517.doc -23- 1276104
DSL
SSL WLO 至 WLn 200a , 200b BSELa,BSELb
GSL
GDSL
GSSL GWLO 至 GWLn
SL 300 400a , 400b
CLK SEL[K]
500 a,500b CS VGND 120 a,120b 130 a , 130b T1 至 Tn T100 至 Tm 局部串選擇信號 局部源極選擇信號 字線(字線信號) X-解碼組件 作業電壓 總體共用源極信號 總體串選擇信號 總體源極選擇信號 總體字線信號 源極線 源極線選擇組件 作業電壓產生組件 時鐘信號 第一控制信號 切換組件 第二控制信號 虛擬接地信號 串選擇組件 源極選擇組件 串選擇電晶體 源極選擇電晶體 94517.doc -24- 1276104 210 串轉移電晶體 230 源極轉移電晶體 220 字線轉移電晶體 310 , 320 源極線電晶體 510 串放電電晶體 520 源極放電電晶體 ND NAND 閘極 N1 第一 NMOS閘極 N2 第二NMOS閘極 N3 第三NMOS閘極 Cl 電容器 VPP 泵電壓 94517.doc -25-
Claims (1)
1276104 十、申請專利範圍: L 一種非及型快閃記憶體裝置,包括·· u串聯方式連接複數 預定命令信號抹除, 貧訊’或者讀取該被 複數個單元區塊,其包括複數個 個快閃單元之單元串,而且根據一 或程式化一被選擇快閃單元之預定 選擇單元之資訊; 串 複數條分別連接該複數個單 之源極線;及 元區塊t之該複數個單 元 一源極線選擇組件 數條源極線。 用於分別將一不 同電壓加至該複
2·如請求項1之非及型快閃記憶时置,進一步包括··一 t 解碼器,用於轉移包括—局部串選擇信號,複數局部字 線信號與一局部源極選擇信號之命令信號。 3·如請求項2之非及型快閃記憶體裝置,該解碼器包括: 一串轉移電晶體,用於根據_作#電壓,轉移每一總 體串選擇信號,作為該局部串選擇信號; 一源極轉移電晶體,用於轉移該總體源極選擇信號作 為談局部源極選擇信號; 後數個字線轉移電晶體,用於轉移該複數個總體字線 信號作為該複數個局部字線信號。 4.如請求们之非及型快閃記憶體裝置,進一步包括·· 一切 換組件’其包括一串放電電晶體與一源極放電電晶體, 用於根據-控制信號,分別轉移一虚擬接地信號給該單 元串之一洩極端與一源極端。 94517.doc 1276104 5. 如明求項1之非及型快閃記憶體裝置,該源極線選擇組件 包括源、極線電晶體,用於根據該作業電壓,分別將一 總體共用源極線信號加至該複數條源極線。 6. 如請求項1之非及型快閃記憶體裝置,該複數個單元區塊 之兩相鄰區塊共用一源極線。 如請求項1之非及型快閃記憶體裝置,該單元區塊包括: 複數個串選擇電晶體,用於通過連接之複數條位元線 轉移一位元信號; 複數個源極選摆雷S触 ra . . 禪逼阳體,用於精由連接該源極線,轉 移一源極線信號;及 /亥複數個分別連接複數個"聯方式#合之單元之單 元串在β亥複數個串選擇電晶體與複數個源極選擇電晶 體之間, 其十該局部字線與位於該複數個單元串之同一區域内 之該等單元之每一閑極連接,因此,根據該複數個位元 線W ’該源縣錢與賴㈣局料線信號,儲存 或抹除一預定資料。 8· —種程式化該非及型快閃記憶體裝置之方法,包括以下 =非及型快閃記憶體裝置,包括:包含複數個 ^方式連接複數個快閃單元之單元串,複數個與該· 疋串之我極端連接之串卿電晶體,與複數㈣該單 串之源極端連接之源極·電晶體之複_單元區塊 一串選擇線連接-閘極端與複數條分料合該複數^ 94517.doc 1276104 選擇電晶體之洩極端之位元線,一源極選擇線連接一閘 極端與一耦合該複數個源極選擇電晶體之源極端之源極 線,一字線連接該複數個單元串之該複數個單元閘極之 每一閘極端,以及一將一預定電壓加至該源極線之源極 線選擇組件; 將一串電壓加至該串選擇線,將一接地電源加至該源 極選擇線’將一接地電源加至字組線,將一接地電源加 至該被選擇位元線’將一通過電壓加至該取消選擇之位 元線,以及最後通過該源極線選擇組件,將一電源電壓 加至該源極線;及 通過將一程式化電壓加至該被選擇字線,並將一旁通 電壓加至該取消選擇之字線,以執行一程式化作業。 9.如睛求項8之程式化該非及型快閃記憶體裝置之方法,該 電源電壓使用一 1.6至3·0 V之電壓,該串電壓與該通過電 壓使用該電源電壓,該可程式電壓使用一 17至19 v之電 壓’以及該旁通電壓使用一 9至11 v之電壓。 1〇· —種程式化該非及型快閃記憶體裝置之方法,包括該等 步驟: 提供一非及型快閃記憶體裝置,包括··包含複數個以 串聯方式連接複數個單元之單元串,複數個與該單元串 之洩極端連接之串選擇電晶體,與複數個與該單元串之 源極端連接之源極選擇電晶體之複數個單元區塊,一串 選擇線連接一開極端與複數條分別耦合該複數個串選擇 電晶體之洩極端之位元線,一源極選擇線連接一閘極端 94517.doc 1276104 與一耦合該複數個源極選擇電晶體之源極端之源極線, 一字線連接該複數個單元閘極之該複數個單元閘極之每 閘極端’以及一將一預定電壓加至該源極線之源極線 選擇組件; 將一接地電壓加至該串選擇線,將一泵電壓加至該源 極選擇線,將一接地電壓加至該被選擇位元線,將一通 過電壓加至該取消選擇之位元線,將一程式化電壓加至 該被選擇字線,將一旁通電壓加至該被取消選擇字線, 而最後將一預充電電壓加至該源極線,到達該源極線選 擇組件; 將一接地電源加至該源極選擇線;及 將該通過電壓加至該_選擇線。 11 ·如凊求項1 〇之程式化該非及型快閃記憶體裝置之方法, «亥果電壓與δ亥預充電電壓使用一 9至13 V之電壓,該程式 化電壓使用一 17至19V之電壓,該旁通電壓使用一 9至^ V之電壓,而該通過電壓使用之電壓高於該串選擇電晶體 之臨限電壓,且低於或完全等於該電源電壓。 12· —種程式化該非及型快閃記憶體裝置之方法,包括該等 步驟: 乂、 提供-非及型快閃記憶體裝置,包括:包含複數個以 串聯方式連接複數個單元之單元串,複數個與該翠元串 之浪極端連接之串選擇電晶體,與複數個與該單元串之 源極端連接之源極選擇電晶體之複數個單元區塊,一串 4擇線連接-閘極端與複數條分別輕合該複數個串選擇 94517.doc 1276104 屯日日體之洩極鈿之位元線,一源極選擇線連接一閘極端 2=耦合該複數個源極選擇電晶體之源極端之源極線, 一子線連接該複數個單元串之該複數個單元串之每一閘 極端卩及-將一預定電壓加至該源極線之源極線選擇 組件; 將接地包壓加至該串選擇線,將一泵電壓加至該源 極選擇線,將一接地,電壓加至該被選擇位元線,將一通 過電壓加至該取消選擇之位元線,將一接地電壓加至該 複數條字線,而且通過該源極線選擇組件,將一預充電 電壓加至該源極線; 將一可程式電壓加至該被選擇字線,而且將一旁通電 壓加至該取消選擇之字線; 將一接地電源加至該源極選擇線;及 將該通過電壓加至該串選擇線。 13·如睛求項12之程式化該非及型快閃記憶體裝置之方法, δ亥泵電壓與該預充電電壓使用一 3至6 v之電壓,該程式 化電壓使用一 17至19 V之電壓,該旁通電壓使用一 9至11 V之電壓,該通過電壓使用之電壓高於該串選擇電晶體之 臨限電壓,且低於或完全等於該電源電壓,而該電源電 壓使用一 1.6至3.0之電壓。 94517.doc
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