TWI224859B - Flash memory layout having symmetry selection transistors - Google Patents

Description

1224859 _ 案號 92120560 _±_月 日 修正 五、發明說明（1) 發明所屬之技術領域 本發明係關於一種快閃記憶體，特別是有關一種具 對稱性選擇電晶體之快閃記憶體的布局。 ~ 先前技術 在一典型的快閃記憶體中，如第一圖所示，一快閃 &己憶體電路1 0包括^一 δ己憶胞陣列1 2，係由許多儲存電晶 體（storage transistor)構成，每一儲存電晶體稱為一 記憶胞（m e m 〇 r y c e 1 1 ) ，一 X解碼器j 4及一 Y解碼器1 6分別 從記憶胞陣列1 2的行及列方向選擇特定的記憶胞，被選 擇的記憶胞經由選擇電晶體1 8連接資料線DL，並由感測 放大器20偵測資料線DL的變化，與一參考胞（reference c e 1 1 )比較，於感測放大器2 0的輸出端產生資料信號 OUT 〇 第一圖的電路製作在晶片上時，將因為實際的積體 電路的差異而發生性能表現不同。第二圖係傳統的快閃 記憶體布局的不意圖’該佈局包括在一記憶胞陣列區域 30中，一埋藏擴散（buried diffusion)層34延伸經過擴 散區32，在一選擇電晶體區域4 0中的擴散區32上形成有 多晶矽閘極4 2及44，二者沿著平行記憶胞陣列區域3 〇的 方向延伸，在多晶矽閘極44兩側配置的源/汲極與閘極44 形成許多選擇電晶體4 0，以連接記憶胞陣列區域3 〇的埋 藏擴散層3 4，多晶矽閘極4 2及4 4受控使選擇電晶體導通 或關閉，以選擇特定的記憶胞，然而，由於多晶石夕閘極 4 2及4 4與記憶胞陣列區域3 0平行，導致各個選擇電晶體

第6頁 1224859 ___ 案號92120560 _年月曰 修正_ 五、發明說明（2) 彼此之間對記憶胞陣列區域3 0不對稱，多晶矽閘極4 2及 4 4的兩側，藉由接觸窗4 8連接埋藏擴散層3 4及選擇電晶 體的汲/源極。選擇電晶體不對稱的特性容易造成許多不 利的效應，例如不同的選擇電晶體之間的速率不相同， 可能使性能表現劣化。因此，一種具有對稱性選擇電晶 體之快閃記憶體的布局，乃為所翼。 發明内容 本發明的目的，在於提出一種具有對稱性選擇電晶 體之快閃記憶體。 根據本發明，一種具對稱性選擇電晶體之快閃記憶 體的布局，包括一記憶胞陣列，以及一條與許多選擇電 晶體相關的多晶矽閘極，該多晶矽閘極係以垂直於該記 憶胞陣列的方向延伸，使得該許多選擇電晶體對該記憶 胞陣列大體上為對稱者。 實施方式 第三圖係本發明的快閃記憶體布局的示意圖，其包 括在一記憶胞陣列區域5 0中的擴散區5 2，一埋藏擴散層 54延伸經過擴散區52，一選擇電晶體區域60含有多晶矽 閘極6 2及6 4，二者互相平行且以垂直於記憶胞陣列區域 5 0的方向延伸，一金屬導線7 0從記憶胞陣列區域5 0延伸 至多晶矽閘極6 2的一側，分別經接觸窗6 5及6 6連接埋藏 擴散層54及選擇電晶體69的源極，另一金屬導線72在多 晶矽閘極6 2及6 4之間延伸，經接觸窗6 8連接選擇電晶體

1224859 ___案號92120560_年月曰 修正_ 五、發明說明（3) 6 9的汲極，埋藏擴散層5 4係作為記憶胞的位元線。多晶 矽閘極6 2及64分別經由接觸窗74及76輸入電壓，以控制 多晶矽閘極6 2及6 4各自對應的選擇電晶體導通，進而選 擇特定的記憶胞供存取，而接觸窗74及7 6採取相對配置 設計，以減少選擇電晶體所佔的面積。 在本發明的快閃記憶體布局中，由於多晶矽閘極6 2 及6 4垂直於記憶胞陣列區域5 0，使得在多晶矽閘極6 2及 6 4兩側形成的選擇電晶體對記憶胞陣列區域5 0大體上為 對稱性的。由於本發明的快閃記憶體具有對稱性的選擇 電晶體，可以改善傳統的快閃記憶體選擇電晶體的不對 稱所導致的缺點，及其所衍生的各種效應。 以上對於本發明之較佳實施例所作的敘述係為闡明 之目的，而無意限定本發明精確地為所揭露的形式，基 於以上的教導或從本發明的實施例學習而作修改或變化 是可能的，實施例係為解說本發明的原理以及讓熟習該 項技術者以各種實施例利用本發明在實際應用上而選擇 及敘述，本發明的技術思想企圖由以下的申請專利範圍 及其均等來決定。

1224859 —_案號92120560 年月曰 修正_ 圖式簡单說明 對於熟習本技藝之人士而言，從以下所作的詳細敘 述配合伴隨的圖式，本發明將能夠更清楚地被瞭解，其 上述及其他目的及優點將會變得更明顯，其中： 第一圖係一個典型的快閃記憶體電路的示意圖； 第二圖係傳統的快閃記憶體布局的示意圖；以及 第三圖係本發明的快閃記憶體布局的示意圖。 圖號說明 10 快閃記憶體電路 12 記憶胞陣列 14 X解碼器 16 Y解碼器 18 選擇電晶體 2 0 感測放大器 30 記憶胞陣列區域 32 擴散區 34 埋藏擴散層 40 選擇電晶體區域 4 2 多晶發閘極 44 多晶矽閘極 48 接觸窗 50 記憶胞陣列區域 5 2 擴散區 54 埋藏擴散層

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Claims (1)

1224859 _案號92120560_年月日 修正 _ 六、申請專利範圍 1 . 一種具對稱性選擇電晶體之快閃記憶體的布局， 包括： 一記憶胞陣列； 一條多晶矽閘極，以垂直於記憶胞陣列的方向延 伸，許多對源/沒極分佈在該多晶石夕閘極兩側， 以形成許多選擇電晶體；以及 一導線連接該許多選擇電晶體及該記憶胞陣列。 2. 如申請專利範圍第1項之布局，其中該導線包括 一段平行於該多晶矽閘極。 3. —種具對稱性選擇電晶體之快閃記憶體的布局， 包括： 一記憶胞陣列；以及 一條與許多選擇電晶體相關的多晶矽閘極，該多晶 矽閘極以垂直於該記憶胞陣列的方向延伸； 其中，該許多選擇電晶體被配置使得該許多選擇電 晶體對於該記憶胞陣列大體上為對稱者。 4. 如申請專利範圍第3項之布局，更包括一金屬導 線從該記憶胞陣列延伸至該多晶矽閘極附近，以連接該 許多選擇電晶體及該記憶胞陣列的一條位元線。

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