TW452799B - Synchronous semiconductor memory device with a clock generating circuit - Google Patents

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經濟部智慧財產局員工消費合作杜印製 5 2 7 9 9 A7 4S77pifl .doc/008 __B7 五、發明說明（/) 本發明是有關於一種半導體積體電路，且特別是有關 於一種運作同步於一個外部使用時脈信號之半導體記憶體 元件 d 一個同步半導體記憶體元件，使用動態隨機存取記億 體(DRAMs)或靜態隨機存取記憶體（SRAMs)作資訊儲存要 件，在具有變化的設計下，能夠在高速下運作。此應用將 藉由使用執行DRAMs的同步半導體記憶體元件描述於下: 第1圖繪示傳統同步動態隨機存取記憶體元件之區塊 圖形。 參考第1圖，同步隨機存取記憶體(SDRAMs)元件1具 有用以儲存資訊之記憶體記億胞陣列10，雖然未顯示於第 1圖中，但在第1圖中可能包括複數個位元線、複數個字 元線、以及排列於字元線與位元線交錯之複數個記憶體記 憶胞(DRAM記憶胞）。在記憶體記憶胞陣列10之左側，一 個列解碼器電路Η係根據位址緩衝器電路12之列位址來 連接所選擇的字元線。在記憶體記憶胞陣列10之上邊，行 解碼器電路16耦接其選擇的位元線，以回應位址緩衝電路 12之行位址。 儲存在DRAM之數據(或單位數據)位於選擇的字元線 和選擇的位元線之交錯，並藉由位於記憶體記憶胞陣列10 之下端的感應放大器電路18來感應和放大。因此，被感應 及放大的數據被傳送到一個數據輸出緩衝電路22。在元件 1之中，時脈產生電路20更提供其產生時脈信號CLKDQ， 用作數據輸出，以回應一個外部使用時脈信號（或一個外部 時脈信號）=然後此數據輸出緩衝電路22輸出數據，並經 -- - ----------· —--I ! I 訂—I — I — I — <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） A7 B7 4527 4877pifl ,doc/008 五、發明說明（k ) 由輸出銲墊（或腳）3至外部，而同步於來自時脈產生電路20 之時脈信號CLKDQ。 從上所述可以看出，SDRAMs元件係藉由感應放大電 路18來做數據的感應和放大而被傳送到外部(例如微處理 器作爲一高速數據處理元件），以回應同步於外部時脈信號 XCLK之時脈信號CLKDQ。相同的，SDRAMs元件接收從 外部一列/行位址、寫入之數據、讀取/寫入指令、或類似 於同步於內部所產生之時脈信號(未顯示）。 近幾年間，同步半導體記憶體元件之運作頻率已經增 加，因此，同步半導體記憶體元件要求內部電路能夠在運 作頻率增加下也能運作良好。例如當時脈信號CLKDQ在 沒有來自於時脈產生電路20的信號延遲的情況下快速產 生，數據在輸出到外部也可能更快。 第2圖繪示在第1圖中的時脈產生電路20之詳細電路 圖形。參考第2圖，時脈產生電路20包括一個差分放大 器電路2卜一個緩衝電路23、兩個反相器INV3和INV4、 一個延遲電路24、一個NAND閘G1、一個NOR閘G2以 及連接如第2圖中所顯示的一個輸出驅動器裝置電路25。 在第2圖所示之時脈產生電路20之運作將完全參考如 下所述的第3圖，第3圖顯示在第2圖中之不同節點的信 號波形。 參考第3圖，當外部時脈信號XCLK維持在低態(即當 參考電壓VREF準位高於外部時脈信號XCLK之電壓準 位），差分放大器電路21之輸出節點N1是在一邏輯高準 位，此時，節點N2經由緩衝電路23而具有邏輯高準位， 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） I I I I I Γ---i - I I _ i I 訂 _ 1 I — II 1 — - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 4877pifl .doc/008 五、發明說明（）） 以至於節點N3、N4以及N5分別爲邏輯低準位。這使得 NOR閘G2之輸出（即節點N6)轉爲邏輯低準位。因此，從 時脈產生電路20之時脈信號CLKDQ維持在低態。在這個 例子中’外部時脈信號XCLK之邏輯低準位具有約0.4伏 特之TTL準位，以及約2.4伏特之邏輯高準位。和外部時 脈信號XCLK的邏輯低準位擁有一個CMOS準位約爲0伏 特，以及在邏輯高準位約爲3伏特（或不需要說邏輯高準位 設定在較高或較低於約3伏特）。 如第3圖所示，當外部時脈信號XCLK從一邏輯低準 位轉換到一邏輯高準位時，差分放大器電路21之輸出節點 N1轉爲邏輯低準位。當節點N2經由緩衝電路23從一邏輯 高準位轉換到邏輯低準位時，節點N6(NOR閘G2之輸出) 轉爲邏輯高準位，因爲NOR閘G2之所有輸入N2和N5 變成低態。因此，用來傳輸時脈信號CLKDQ到數據輸出 緩衝電路22之線4藉由輸出驅動器裝置25來驅動到高 熊。 相繼地如第3圖所示，在藉由反相器INV3和延遲電路 24所決定的延遲時間之後，節點N5具有低態到高態的變 化。這使得NOR閘G2之輸出(N6)轉爲邏輯低準位，而不 管NOR閘G2之其他輸入邏輯準位。因此時脈信號CLKDq 從邏輯高準位轉換到邏輯低準位。如第3圖所示，時脈信 號CLKDQ具有對應到延遲時間tD之脈衝寬度，其中延遲 時間to由反相器INV3和INV4、延遲電路24以及NANd 閘G1和NOR閘G2所決定。 在外部時脈信號XCLK由高態到低態的變化時，根據 ----- -----HI -----------I —--- (請先閱讀背面之注惠事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 冬紙張尺度適用中國國家標準（CNS)A4規格（2丨0 X 297公笼） 452 7 48 7 7pif 1 doc/008 A7 —_B7_____ 五、發明說明（& ) 上述相同的方式，節點N1和N2轉爲邏輯高準位’且節點 N3、N4和N5轉爲邏輯低準位。在下一個時脈週期，時脈 產生電路20之運作係相同於上面所述，且描述在此省略。 {請先閱讀背面之注意事項再填寫本頁) 如上所述，自動產生之時脈信號CLKDQ具有對應於延 遲時間tD之脈衝寬度，不論外部時脈信號XCLK的變化從 邏輯低準位到邏輯高準位。然而，如第2圖所示時脈產生 電路20，因爲使用緩衝電路23，不能適用於高速同步半導 體記憶體元件(例如SDRAM)。即當與未使用緩衝電路23 時比較起來，所要求產生時脈信號CLKDQ的時間可能被 緩衝電路23之延遲時間所延遲。 如果緩衝電路23未實現於時脈產生電路20,以加速提 高時脈信號CLKDQ之啓動，節點N2會直接連接到NOR 閘G2之拉升和拉降電晶體(未顯示）。由於TTL準位的外 部時脈信號XCLK於節點N1之不穩定準位，這強迫NOR 閘G2之拉升和拉降電晶體啓動，（意味在節點N1電壓改 變斜率不爲急陡的）。在此引起藉由NOR閘G2的電流消 耗。 經濟部智慧財產局員工消費合作社印製 一般來說，將差分放大器電路之各別元件的尺寸降到 最小，用以節省電流消耗。當藉由於節點N1之電壓準位 的直接偏壓於具有一相當大閘極負載之NOR閘G2時， NOR閘G2之電壓可能變化較緩和。這引起時脈信號 CLKDQ啓動速度延遲。因此，爲防止NOR閘G2之電流 消耗和時脈信號CLKDQ之啓動速度延遲，緩衝電路23在 傳統同步半導體記憶體元件之時脈產生電路20來實現。 此外，時脈產生電路20具有千擾的易壞缺點（例如接 本纸張尺度適用中國國家標準（CNS)A4規格（210x297公釐） A7 B7 4877pif1 .doc/008 五、發明說明（亡） 地電源波動）。特別是，因爲在節點N1之能量隨著TTL準 位之外部時脈信號XCLK改變，節點N1之準位改變斜率 並未陡峭。這使得在節點N1由低態到高態變化之時間內， 反相器INV1之拉降電晶體的閘極到源極電壓降低。因此， 時脈產生電路20易受接地電源波動而損壞。 發明摘要 因此，本發明之目的在提供一具有時脈產生電路之同 步半導體記憶體元件，其用於一數據輸出緩衝電路之快速 產生一時脈信號，而無其啓動速度的延遲。 本發明之另一目的，在提供一同步半導體記憶體元 件，其包括帶有干擾免除之時脈產生電路。 爲達到上述目的，根據本發明之觀念，在此提供一個 同步半導體記憶體元件，包括:一個記憶體記憶胞陣列，具 有複數個記憶體記憶胞，安排於由複數個字元線以及複數 個位元線所形成之矩陣形式中。在記憶體元件中，並提供 一個內部時脈產生電路和一個數據輸出電路。內部時脈產 生電路產生一個內部時脈信號，以回應一個外部應用時脈 信號，以及數據輸出電路從記憶體記憶胞陣列來輸出數據 的讀取，以回應內部時脈信號》 本發明之記憶體元件中，內部時脈產生電路包括一個 輸入緩衝器電路，用以緩衝一個外部應用時脈信號；一個 重置電路連接輸入節點，和用以在輸入信號啓動和時間耗 損後，產生一個脈波形式之重置信號；以及一個動態反相 器電路，用以將輸入緩衝器電路之輸出反相’和輸出該反 相輸入信號到一個輸出節點。其中此反相器電路根據產生 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁> τ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製

〇279 S A7 4877pifl .doc/008 ______B7_ 五、發明說明（6 ) 的重置信號而停止操作與重設。 圖式之簡單説明： 本發明可藉由實施例描述，但未限制之，以所附圖式 說明，其中相似編號表示相似的元件，其中 第1圖繪示傳統同步半導體記憶體元件之區塊圖形； 第2圖繪示在第1圖所繪示時脈產生電路之詳細電路 圖形； _ 第3圖繪示於第2圖中不同節點上所顯示信號波形的 圖形； 第4圖繪示根據本發明之同步半導體記憶體元件之區 塊圖形； 第5圖繪示在第4圖中所顯示時脈產生電路的較佳實 施例；以及 第6圖繪示在第5圖中不同節點上所顯示信號波形的 圖形。 圖式之標號說明： 1:同步隨機存取記憶體元件 10:記憶體記憶胞陣列 12:位址緩衝器電路 14:列解碼器電路 16:行解碼器電路 18:感應放大器電路 20:時脈產生電路 21:差分放大器電路 22:數據輸出緩衝電路 1 — ！！11 — ！ ^^ · I ! I I I I 訂.I — II ! (請先閱讀背面之注意Ϋ項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 5279 Γ. 4877pifl.doc/008 _Β7____ 五'發明說明（1) 23:緩衝電路 24:延遲電路 25:輸出驅動 100:記憶體記憶胞陣列 120:位址緩衝電路 140:行解碼器電路 160:列解碼器電路 180:感應放大器電路 200:時脈產生電路 202:差分放大器電路 204:動態反相器電路 206:重置電路 208:鎖存電路 210:輸出驅動電路 220:數據輸出緩衝器電路 1000: SDRAM 元件 實施例描述 本發明之一較佳實施例將配合所附圖形來作詳細描 述。 第4圖繪示根據本發明之具有時脈產生電路的同步隨 機存取記憶體（SDRAM)半導體記憶體元件之區塊圖形。第 5圖繪示在第4圖中所示時脈產生電路的較佳實施例。在 第4圖中SDRAM元件1〇〇〇包括—個記憶體記憶胞陣列 100、一位址緩衝電路120、一行解碼器電路140、一列解 碼器電路160、一感應放大器電路18〇以及一數據輸出緩 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -- ----— — — — — — — · I---11 訂_ ! ! 11 <請先閱讀背面之注意事項再填寫本頁) A7 487 7pifl doc/008 五、發明說明（$ ) 衝器電路220，其運作功能相同於第1圖的對應元件，在 此省略描述。 在第4圖中所示，SDRAM元件1000更包括一個時脈 產生電路200，其產生一個時脈信號CLKDQ ’其對於數據 輸出緩衝電路220，用來作爲一個外部時脈信號XCLK。時 脈產生電路200包括一個差分放大器電路202、一個動態 反相器電路204、一個重置電路206、一個鎖存電路208 以及一個輸出驅動電路210。 參考第5圖，差分放大器電路202包括連接如第5圖 中的三個PMOS電晶體MP100，MP101,MP102以及兩個 NMOS電晶體MN100和MN101。電路202運作用以比較 參考電壓VREF與一個TTL準位之外部時脈信號的電壓準 位（系統時脈）的電路，以及在節點N10(它的輸出端)輸出一 信號CLKB來做比較結果。動態反相器電路204是由兩個 PMOS電晶體MP103和MP104和一個NMOS電晶體MN102 所組成。電晶體MP103和MP104之通道以串聯方式連接 在電源供應電壓VCC和節點N14之間（電路204之輸出 端），以及電晶體MN102之通道耦接到介杉寶點N14和接 地電壓之間。電晶體MP103和MN102之(龠_共同連接到 從重置電路206所發出之信號RST，即節點晶體 MP104之閘極耦接到節點N10。 \ 再者，重置電路206是由兩個反相器和 INV107，一個具有六個反相器INV101到INV106:的、举遲 電路205，以及一個連接如第5圖中所顯示的NAND閘 G100所組成，並且產生一個主動高脈衝形式之信號RST， — — — — — —-------裝！ —訂！ I I - {請先83讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS：)A4規格（210 - 297公釐） κι Β7 4 5 2 7 Βφ 4877pifl .doc/008 五、發明說明（吖） 以回應來自於電路2〇2之信號CLKB。鎖存電路208是由 兩個反相器INV108和INV109所組成《以及輸出驅動電路 210連接到節點N14,且具有兩個反相器INV110和INV1U 以串聯方式彼此相互連接。 第6圖繪示在第5圖中的不同節點所顯示的信號波 形。在第5圖中所示之時脈產生電路200之運作將參考第6 圖作如下的描述。 當外部時脈信號XCLK維持低態時（即當參考電壓 VREF高於外部時脈信號XCLK之電壓時），來自於差分放 大器電路202之信號CLKB爲高’在此動態反相器電路 204之PMOS電晶體MP104轉爲截止。更詳細說，當信號 CLKB爲高態時，在重置電路206中之NAND閘G100之 所有輸入端Nil和N12轉爲低態，所以來自於重置電路206 之信號RST維持在低態。這使得PMOS電晶體ΜΡ1〇3轉 爲導通，以及NMOS電晶體MN102轉爲截止。在此*動 態反相器電路204之此一狀態如上所述到達如一重置狀態 (或等待狀態）。 然後當外部時脈信號XCLK從邏輯低準位變化到邏輯 高準位時（即當參考電壓VREF低於外部時脈信號XCLK的 電壓時），在節點N10之信號CLKB達到邏輯低準位。這使 得動態反相器電路204之PMOS電晶體MP104轉爲導通， 所以經由電晶體MP103和MP104對節點N14充電到邏輯 高準位。因此，時脈信號CLKDQ經由輸出驅動器電路210 快速從邏輯低準位轉變到邏輯高準位。 同時，NAND閘G100之一輸入端，即節點Nil經由 I I I - — II - - II--- I I I I I I I ^ ·1111111! (請先Μ讀背面之注意事項再填寫本貢) 經濟部智慧財產局員Η消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 4 52 79 9 4877pifl .doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（P) 反相器INV100達到邏輯高準位。因爲其他輸入端N12在 此維持低準位，信號RST連續維持在前一狀態，即低準位 狀態。藉由反相器N100和延遲電路205延遲之時間消逝 後，在節點N10之邏輯低準位轉換到閘G12之其他輸入端 點N12，所以來自於電路206之信號RST從邏輯低準位變 化到邏輯高準位。這使得PMOS電晶體MP103轉爲截止， 以及NMOS電晶體MN102轉爲‘導通。因此，時脈信號 CLKDQ變爲邏輯低準位，且信號CLKDQ之邏輯狀態鎖存 於鎖存電路208。 然後，當外部時脈信號XCLK達到邏輯低準位時，來 自於差分放大器電路202之信號CLKB轉爲邏輯高準位， 因此動態反相器電路204之PMOS電晶體MP104轉爲截 止。來自於重置電路206之信號RST轉變爲邏輯低準位， 使得藉由延遲電路205而沒有延遲之動態反相器電路204 之PMOS電晶體MP103啓動。即是動態反相器電路204重 置，以至於下一個時脈信號CLKDQ能夠快速產生在外部 時脈信號XCLK之輸入。 根據本發明之時脈產生電路200,時脈信號CLKDQ之 啓動速度能夠藉由縮短緩衝電路23之延遲時間，與傳統時 脈產生電路所比較之下。雖然從第5圖中的時脈產生電路 200消除緩衝電路23，傳統時脈產生電路沒有問題產生。 也就是，因爲動態反相器電路204維持在重置狀態（等待狀 態），動態反相器電路2〇4之輸出（或時脈信號CLKDQ)不受 隨著外部時脈信號XCLK在節點N10上能量之影響。因此 本發明之時脈產生電路200具有免於諸如在接地電源突起 (請先Μ讀背面之注意事項再填寫本頁》

I Γ ί 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） 45279 9 4877pifl .doc/008 五、發明說明（（f ) 所造成的干擾。 本發明已經描述使用同步動態隨機存取記憶體元件作 爲示範的實施例。然而必須了解的是本發明之領域並不限 於所揭露的實施例。根據本發明之時脈產生電路能夠實現 在一個同步靜態隨機存取記憶體元件、一個同步快閃記憶 體元件、一個同步鐵電（ferroelectnc)隨機存取記憶體元 件、一個同步罩幕（Mask)唯讀記憶體元件、如微處理器單 元之高速數據處理單元等等。也就是說，時脈產生電路能 夠使用在TTL準位之信號的相同領域，且需要快速轉換到 CMOS準位之信號。相反的，意味其涵蓋變化修改與相似 之佈局。在不脫離本發明之精神和範圍內，當可作各種之 更動與潤飾，因此本發明之保護範圍當視後附之申請專利 範圍所界定者爲準。 ------------裝 ---—訂！ II 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 f紙張尺度適用中國國家標準（CNS)A4規格X 297公釐）

Claims (1)

1. 52 79 9 4877pif 1. doc/〇〇8 A8B8CBD8 經濟郎智慧財產局員工消費合作社印製 六、申請專利範圍 種積體電路，包括： —輸入節點’用以接收一輸入信號； 一重置電路，連接該輸入節點，用以在該輸入信號啓 動和一時間消耗後，產生一脈波形式之一重置信號；以及 一反相器電路’連接該輸入節點，將經由該輸入節點 輸入之該輸入信號加以反相，並輸出該反相輸入信號到一 輸出節點，其中該反相器電路係根據所產生的該重置信號 而停止操作。 2- 如申請專利範圍第1項所述之積體電路，更包括一輸 入緩衝電路’連接該輸入節點且緩衝一外加應用時脈信 號’以與該時脈信號互補地輸出該輸入信號。 3- 如申請專利範圍第2項所述之積體電路，其中該輸入 緩衝器電路包括一差分放大器電路。 4. 如申請專利範圍第1項所述之積體電路，其中該重置 電路包括： 一第一反相器電路，連接該輸入節點； 一延遲電路，連接該第一反相器電路，用以使得在該 輸入節點上之該輸入信號變成最近；以及 一邏輯電路，用以放大該第一反相器電路和該延遲電 路兩者之輸出，而產生該重置信號當作一放大結果。 5. 如申請專利範圍第4項所述之積體電路，其中該延遲 電路包括2N(其中N=1或更大整數）串列連接反相器電路。 6. 如申請專利範圍第4項所述之積體電路’其中該邏輯 電路包括： 一 NAND閘，用以接收該第一反相器和延遲電路之輸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ί·裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經齊郎智慧財產咼員工消費合作社印製 4 52 79 9 A8 B8 C8 4877pifl .doc/008 D8 六、申請專利範圍 出；以及 一第二反相器電路，連接該NAND閘，用以輸出該重 置信號當作其輸出信號。 7. 如申請專利範圍第1項所述之積體電路，其中該反相 器電路包括： 一第一電晶體，具有一接收該重置信號的閘極，以及 一形成於一電源供應電壓與一節點之間的電流途徑； 一第二電晶體，具有一連接到該輸入節點的閘極，以 及一形成於該節點與該輸出節點之間的電流途徑；以及 一第三電晶體，具有一接收該重置信號的閘極，以及 一形成於該輸出節點與一接地電壓之間的電流途徑。 8. 如申請專利範圍第7項所述之積體電路，其中該第一 和第二電晶體的每一個係由一 P型金氧半場效電晶體所組 成。 9. 如申請專利範圍第7項所述之積體電路，其中該第三 電晶體係由一 N型金氧半場效電晶體所組成。 10. 如申請專利範圍第7項所述之積體電路，更包括由 兩反相器電路與該輸出節點所組成的一鎖存電路。 11. 如申請專利範圍第7項所述之積體電路，更包括由 兩串聯連接的反相器電路所構成的一輸出驅動電路。 12. 如申請專利範圍第1，2，10或11項所述之積體電 路，其中該反相器電路、重置電路、輸入緩衝電路、鎖存 電路以及輸出驅動電路，提供如同一內部時脈信號產生電 路。 13. —同步半導體記憶體元件，包括： -------------裝--------訂---------線--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^_ 缓齊邛皆慧材i苟員1-消費合作枉印製 4 527, ~~-_^77Pifl .doc/008 申請專利範圍 〜記憶體單位陣列，具有複數個記憶體單位安排於複 數個字元線以及複數個位元線構成的矩陣形式中； ―內部時脈產生電路，用以回應一外部應用時脈信號 而產生一內部時脈信號；以及 一數據輸出電路，用以回應該內部時脈信號以輸出來 自於該記憶體單位陣列所讀取的數據； 其中該內部時脈產生電路包括用來緩衝一外部應用時 脈信號的一緩衝電路，連接該輸入節點，並在該輸入信號 啓動和一時間消耗後，產生一脈波形式之一重置信號的一 重置電路，以及用以將該輸入緩衝器電路的該輸出反相， 與輸出該反相輸入信號到一輸出節點的一反相電路； 其中該反相器電路根據產生的該重置信號而停止操作 與重設。 14. 如申請專利範圍第12項所述之同步半導體記憶體 元件，其中該輸入緩衝電路輸出與該外部應用時脈信號互 補的一信號。 15. 如申請專利範圍第13項所述之同步半導體記憶體 元件，其中該重置電路包括： 一第一反相器電路，連接該輸入緩衝電路； 一延遲電路，用以使得來自於該輸入緩衝電路的信號 變成最近且連接該第一反相電路；以及 一邏輯電路，用來放大該第一反相電路和該延遲電路 兩者的輸出以產生該重置信號當作一放大結果》 16. 如申請專利範圍第15項所述之同步半導體記憶體 元件，其中該延遲電路包括2N(其中N=丨或更大整數）串列 ---------I ! I I I 訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1取r Φ 讨i 01?員1_消費合阼fi印製 ^ 52 79 9 A8 B8 C8 4877pifl .doc/008 D8 六、申請專利範圍 連接的反相器電路。 17. 如申請專利範圍第15項所述之同步半導體記憶體 元件，其中該邏輯電路包括： 一 NAND閘用以接收該第一反相器和該延遲電路之輸 出；以及 一第二反相器電路，連接至該NAND閘，以輸出該重 置信號做爲該第二反相器電路的輸出信號。 18. 如申請專利範圍第13項所述之同步半導體記憶體 元件，其中該反相電路包括： 一第一電晶體，具有接該重置信號的閘極及形成於一 電源供應電壓與一節點之間的一電流途徑； 一第二電晶體，具有連接到該輸入節點以及形成於該 節點與該反相器電路的該輸出節點之間的一電流途徑；以 及 一第三電晶體，具有接收該重置信號的閘極以及形成 於該輸出節點與一接地電壓之間的一電流途徑。 19. 如申請專利範圍第13項所述之同步半導體記憶體 元件，更包括由兩反相器電路與該輸出節點所組成的一鎖 存電路。 20. 如申請專利範圍第13項所述之同步半導體記憶體 元件，更包括由兩串聯連接反相器電路構成的一輸出驅動 電路。 -------------裝--------訂---------線 (請先閒讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）