TW448524B - Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment - Google Patents
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Description
經濟部中央標準局員工消费合作杜印製 448524 A7 B7 五、發明説明(1 ) (技術領域) 本發明係關於一種小型之電子零件或所形成之最後封 裝置尺寸接近於晶片(半導體元件)尺寸之半導體裝置及 此等之製造方法以及實裝此等之電路基板及具有該電路基 板電子機器。 (背景技術) 追求半導體裝置之高密度實裝,最理想是裸晶片實裝 •然而,裸晶片係很難品質保證及處理。如此,開發接近 於晶片尺寸的封裝之C S P (chip soale/size package) β 在此等C S Ρ型之半導體裝置,如何緩和半導體晶片 與實裝基板的熱脹係數之相差所產生的熱應力成爲重要之 課題。尤其是*隨著多梢化,因需要連接自電極至焊接球 的配線|因此*被要求配線不會藉由熱應力而被切斷。 本發明係解決如上述之課題者,而其目的係在於提供 一種不切斷配線地,可緩和熱應力的電子零件及半導體裝 置以及此等之製造方法以及實裝此等之電路基板及具有該 電路基板的電子機器。 (發明之揭示) 本發明之半導體裝置係具有:半導體元件,及在上述 半導體元件之領域內用於與外部之連接所設置的外部電極 ,及經由連接部連接於上述外部電極而電氣式地連接上述 半導體元,件與上述外部電極的配線•及設於上述半導體元 本紙伕尺度適用中國國家橾隼(CNS > Α4規格(210X297公釐).4 - (請先W讀背面之注意^項再填寫本頁) :衣· 訂 448524 經濟部中央標準局W工消費合作社印裝 A7 B7 五、發明説明(2 ) 件之上面的應力緩和部,及將應力從上述外部電極傳動至 上述應力緩和部的應力傳動部· 依照本發明,由於藉由配線連接有半導體元件與外部 電極,因此,隨著需要可變換外部電極之節距。又,應力 傳動部可將來自外部電極之應力傳動至應力緩和部而可緩 和應力。 又,配線係經由連接部被連接於外部電極。連接部係 不僅存在於配線與外部電極之間作爲其他構件之情形,而 且也包括配線及外部電極之至少一方的一部分之情形。又 ,連接部係不僅直接地接觸於至少配線及外部電極之一方 ,而且也包括均未直接地接觸者。亦即,本發明之連接部 係具有電氣式地連接配線與外部電極之構件的至少一部分
Q 具體而言,上述配線係設在上述應力緩和部之上面, 而上述應力傳動部設於上述連接部也可以。 依照該構成,由於配線設在應力緩和部之上面,因此 ,連接部及應力傅動部設於應力緩和部之上面,來自外部 電極之應力被傳動至應力緩和部。 或是,上述配線係設於上述應力緩和部之下面,而上 述連接部係貫穿上述應力緩和部所設置,上述應力傳動部 係在上述應力緩和部之上面一體地形成於上述連接部也可 以。 依照該構成,由於連接部貫穿應力緩和部*因此連接 部係對於應力緩和部未在上下方向傅動應力*代替此’設 本纸張尺度適用中國國家標準(CNS)A4規格(210X29?公釐)·5· (請先閲讀背面之注fJJi再填寫本頁)
• ' i I I- I I -I II - 1 L 1 ΊΓ. - I —^1 — -i 11 If---1 ! . X ί ; n .^1 n · *___ * . ^ 、-v I I i^i— n I— I I I « — .1^1 - - I ^1* I- - Ϊ-— - JY 4485 2 4 A7 ______B7 _ 五、發明説明(3 ) 於應力緩和部上面的應力傳動部,將應力傳動至應力緩和 部》 上述應力緩和部係以自上述配線至上述應力傳動部爲 止之厚度所形成也可以。 在上述應力緩和部,於上述應力傳動部之外側形成有 溝也可以。因形成有溝,使應力緩和部容易變形,而成爲 容易吸收來自應力傅動部之應力。 在上述應力緩和部,於以上述配線上接觸之部位,及 以上述應力傳動部下接觸之部位之間形成有空間也可以。 構成如此*應力緩和部容易變形。 具有這種空間的應力緩和部•係以自上述配線至上述 應力傳動部之厚度所形成,然後自上述應力傳動部之外側 至下方施以蝕刻所形成也可以。 …本發明係具有介裝於上述外部電極之至少基根外周與 上述應力緩和部之間*並將來自上述外部電極之應力傅動 至上述應力緩和部的輔助傳動部也可以。 經濟部中夾梯準局W工消费合作杜印装 (請先閣讀背面之注意事項再填寫本頁) 藉由輔助傳動部,由於來自外部電極之應力被傳動至 應力緩和部•因此,可防止應力集中於外部電極與應力傳 動部之間。 上述輔助傳動部係作爲上述應力緩和部可利用材料所 形成者也可以* 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層: 上^配線係設於上述第1及第2應力緩和層之間: 本紙张尺度適用中國國家標準(CMS > A4規格(210X297公釐)~~~ 448b24 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(4 ) 上述連接部係貫穿上述第2緩和層所設置: 上述應力傅動部係在上述第2應力緩和層上面一體地 形成於上述連接部也可以。 依照該構成,連接部係將上下方向之應力傳動至第1 應力緩和層。又,應力傳動部係將應力傳動至第2應力緩 和層*如此,應力在兩處被緩和。 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層; 上述配線係設於上述第1及第2應力緩和層之間: 上述連接部係貫穿上述第2緩和層所設置: 上述應力傳動部係具有在上述第1及第2應力緩和層 之間一體地形成於上述連接部的第1傳動部,及在上述第 2應力緩和層上面一體地形成於上述連接部的第2連接部 也可以》 依照該構成,連接部係將上下方向之應力傳動至第1 應力緩和層。又,對於第1應力緩和層*應力也從應力傳 動部之第1傳動部被傳動。又|應力傳動部係具有第2應 力傳動部|該第2傳動部係將應力傳動至第2應力緩和層 。如此,應力在三處被緩和* ‘ 在此,上述第2傳動部係以比上述第1傳動部大之面 積將上述應力傳動至上述第2應力緩和層較理想》 依照該構成·由於第2傳動部傳動較大應力,因此, 第1傳動部所傳動之應力係變成較小在此,由於第1傳 動部係接近於連接部與配線之直接接觸部分。減小自第1 本k張尺度適用中國困家揉準(CNS ) A4規格(210X297公釐) <請先閲讀背面之注意事項再填寫本頁) J--L-id — ,衣------訂-----I :-----------;---------;__ 經濟部中央標準局貝工消費合作社印製 ii 4 b D ^ 4 A7 _B7_ 五、發明説明(5 ) 傅動部之應力’而可減小給於該接觸部分之影響。 上述應力傅動部係對於上述連接部以非接觸狀態設置 較理想· 構成如此,應力傳動部係不會將應力傳動至連接部與 配線之直接接觸部分》 上述應力緩和部係在支持上述應力傳動部之支持領域 |及形成有上述連接部之連接領域之間具有阻止應力之傳 動的分離部也可以。 依照該構成,從應力傅動部被傳動至應力緩和部之支 持領域的應力,係因設有分離部,成爲不會被傅動至連接 領域。因此,可避免經由應力緩和部將應力從應力傳動至 連接部。 在此,作爲上述分離部係例如有溝》 上述配線係具有在與半導體元件之間形成中空空間的 彎曲部較理想。 依照該構成,由於在彎曲部配線係可自由地變形,因 此,可以最大地吸收應力。 又,上述中空空間係注入凝膠材料,俾保護簿曲部也 可以。 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層: 上述配線係具有形成於上述第1應力緩和層下面的第 1配線部,及形成在上述第1及第2應力緩和層之間的第 2配線部; (請先閱讀背面之注意事項再填寫本頁) r^lr衣------訂------:·——----- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -8 - 448524 Α7 Β7 經濟部中央標準局員工消费合作社印袋 五、發明説明(6 ) 上述連接部係具有貫穿上述第1應力緩和層而連接上 述第1及第2配線部的第1配線連接部,及貫穿上述第2 應力緩和層而連接上述外部電極與上述第2配線部的第2 配線連接部: 上述第1及第2配線連接部係平面上設有偏位處; 上述應力傅動部係具有在上述第1及第2應力緩和層 之間一體形成於上述第1配線連接部的第1傳動部,及在 上述第2應力緩和層上面一體形成於上述第2配線連接部 的第2傳動部也可以。 依照本發明,由於在第1及第2配線連接部,分別設 有第1及第2傳動部,因此,在各該配線連接部,可將應 力傳動至應力緩和層。又,第1配線連接部對於第1及第 2配線部的接觸位置,及第2配線連接部對於外部電極及 第2配線部的接觸位置係平面上成爲偏位*因此,施加於 一方之接觸位置的應力•直接地較難傳動至另一方之接觸 位置,如此,因從外部電極傅動之應力,係至半導體元件 之前已被緩和,因此可減少給於該半導體元件之影響。 上述配線係從上述外部電極以對於上述應力之發生方 向大約直角方向拉出也可以· 構成如此,則應力之發方向與配線之配設方向係大約 直角地交叉。如此,可防止配線向其配設方向引拉而被切 斷的情形。 上述應力傳動部係形成在上述連接部之外周位置也可 以。 本紙伕尺度通用中國國家標準(CNS ) Α4規格(210x297公釐> · 9 - (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消费合作社印製 448524 A7 B7 五、發明説明(7 ) 構成如此,因應力傳動部在外部電極與配線之連接部 的外周位置傳動應力•因此,可用廣大面積傳動應力。 本發明之電子零件,係具有:電子元件•及用於與外 部之連接之外部電極,及電氣式地連接上述電子元件與上 述外部電極的配線,及設於上述電子元件上面的應力緩和 部,及在上述外部電極與上述配線之電氣式連接部之外周 位置將應力從上述外部電極傳動至上述應力緩和部的應力 傳動部》 本發明的電子零件之製造方法•係具有: 基板狀地一體形成複數之電子零件的製程,及 在上述基板狀之電子元件形成電極的製程,及 避開上述電極而在上述基板狀之電子元件設置應力緩 和部的製程,及 從上述電極形成配線的製程•及 在上述配線與外部電極之電氣式連接部的外周位置形 成將應力將上述外部電極傳動至上述應力緩和部之應力傅 動部的製程,及 將上述基板狀之電子元件分別切斷成個片的製程。 本發明的半導體裝置之製造方法,係具有: 在晶圖形成電極的製程,及 避開上述電極而在上述晶圓設匱應力緩和部的製程, 及 從上述電極形成配線的製程,及 在上述配線與外部電極之電氣式連接部的外周位置形 {請先閲讀背面之注意事項再填寫本頁) i装·
-1T 本紙張尺度適用中囷國家標準(CNS ) Α4規格(210X297公釐) -10- 448524 經濟部中央樣皁局員工消費合作社印製 A7 B7 五、發明説明(8 ) 成將應力將上述外部電極傳動至上述應力緩和部之應力傳 動部的製程,及 將上述晶圓分別切斷成個片的製程。 依照本發明,在晶圓形成應力緩和層,配線及外部電 極之後,切斷晶圓而得到各該半導體裝置。因此,可同時 地實行對於很多半導體裝置之應力緩和層,配線及外部電 極之形成,故可簡化製程* 上述應力緩和部之形成製程*係實行在上述配線之形 成製程之後: 包括在上述晶圓之切斷製程之前,在上述應力緩和部 之上述應力傳動部之外側*藉由蝕刻形成溝的製程也可以 0 因形成有溝,因此應力緩和部形成容易變形。而容易 吸收來自應力傳動部之應力。 上述應力緩和部之形成製程,係實行在上述配線之形 成製程之後; 包括在上述晶圓之切斷製程之前,至上述應力傳動部 之下方爲止蝕刻上述應力緩和部的製程也可以· 構成如此,在應力緩和部,空間形成在以配線上接觸 之部位與以應力傳動部下接觸之部位之間。如此應力緩和 部形成容易變形*而容易吸收來自應力傳動部之應力》 包括在上述晶圓之切斷製程之前,從上述應力緩和部 上面至上述外部電極之至少基根外周爲止,設置可利用作 爲上述應力緩和部之材料•形成輔助傳動部的製程也可以 本紙浪疋度適用中國國家標準(CNS ) A4^L格(210X297公釐) _ 一~~~ I /Ί It— —4- n n n I i I I {請先閱讀背面之注意事項再填寫本頁) 經濟部中央螵準局負工消费合作社印装 448524 A7 B7_ 五、發明説明(9 ) 〇 如上述,形成輔助傳動部時•由於藉由輔助傳動部來 自外部電極之應力被傳至應力緩和部,因此可防止應力集 中在外部電極與應力傳動部之間。 本發明之電路基板係具有上述半導體裝置,及形成有 所期望之配線圖形的基板:上述半導體裝置之外部電極連 接於上述配線圖形。 本發明之電子機器,係具有該電路基板。 (實施發明所用的最佳形態) 以外,參照圖面說明本發明之適當實施形態。本發明 係可適用於小型之電子零件,惟特別說明適用於半導體裝 置之例子。 又,各圖式係爲了容易說明而放大表示一部分者•特 別是,在以下之說明,因係假設最後成爲個片時之一個半 導體裝置加以說明,因此,在所使用之用語或形狀等有與 實際不相同之部位。記載爲半導體晶片之部位,係不僅被 限定於指如其意思之個片(亦即晶片狀)者之情形,也有 指未形成個片之晶圓狀者的情形。亦即•在此所指之半導 體晶片係即使切開在基質基板(例如由矽所構成)上只要 形成有可使用之所定電路即可以,對於切開成爲個片或成 爲一體並沒有特別加以限定•又,在配線等之說明僅列舉 需要部位之代表性部位,因此,在各圖省略在其他部位具 有同樣者或其他之構造。 本紙张尺度適用中國國家標率(CNS ) Α4規格(210X297公釐) ^^»1 JTt ^·ϋ I t * -, 1-. - <請先閱讀背面之注f項再填寫本育)
•1T -12- 448524 A7 B7 五、發明説明(1〇 ) (第1實施形態) 第1圖係表示第1實施形態之半導體裝置的剖面圇* 表示於同圖之半導體裝置1 0係具有應力緩和層1 6,及 形成於該上面之配線1 8。詳言之•在半導體晶片1 2上 面,避開電極1 4形成有應力緩和層1 6,從電極1 4至 應力緩和層16上面爲止形成有配線18· 在此,應力緩和層1 6係由感光性之聚醢亞胺樹脂所 構成,在半導體裝置1 0實裝於基板(未予圖示)時,緩 和藉由半導體晶片12與基板之熱脹係數之相差所產生之 應力者。又,聚醢亞胺樹脂係對於配線1 8具有絕緣性而 可保護,也具有溶融焊接球2 0時之耐熱性。在聚醯亞胺 樹脂中•使用楊氏模數低者(例如烯烴系之聚醢亞胺樹脂 或陶氏化學公司所製之B C B等)較理想,特別是楊氏模 數爲約2 Okg/mni以下者較理想,應力緩和層1 6係愈 厚則應力緩和力愈大,惟成爲約1〜1 0 0 厚度較理 想。但是,在使用楊氏模數爲約1 Okg/miri之聚醯亞胺 樹脂時,厚約lOjum即足夠。 或是,作爲應力緩和層1 6,可使用例如矽變性聚醢 亞胺樹脂,環氧樹脂或矽變性環氧樹脂等·楊氏模數低而 能發揮應力緩和之作用之材質。使用非感光性樹脂時,與 其他之光阻劑組合,而在光蝕刻製程形成所定之圖形即可 以。 配線18係由鉻(Cr)所構成。在此,鉻(Cr 本紙張尺度適用中困國家標準< CNS ) A4规格(2丨0X297公漦) 請 先 W 讀- 背 面 之 項 再 填 本 頁 經濟部中央橾準局貝工消費合作社印策 -13- 448524 A7 B7 年月,.月
五、發明說明(】1 ) (請先《讀背面之注意事項再填寫本頁) 係與構成應力緩和層16之聚醯亞胺樹脂密接性優異而被 選擇。或是,考量耐裂痕性,則鋁或鋁矽,鋁銅等之鋁合 金或銅合金或如銅或金之有延展性(延伸性質)的金屬也 可以。又,若選擇優異耐濕性之鈦或鈦鎢,則可防止依腐 蝕所產生之斷線》鈦係與聚醯亞胺之密接性的觀點上也較 理想。又,在配線1 8使用鈦時,組合鈦與其他之上述金 屬而形成兩層以上也可以。配線1 8係以濺散,電鍍或其 組合等方法所成膜?而以光蝕刻形成所定之圓形。 又,在此例所列舉的應力緩和層之材料及配線之材料 ’係在第2實施形態以後之所有形態,也可同樣地適當選 擇第1實施形態者而可使用。 在配線1 8上面,設有焊接球(外部電極)2 0。更 具體而言,在配線1 8上面,設有應力傳動部2 2,在該 應力傳動部2 2上面設有.台座2 4,又在台座2 4上面設 有焊接球2 0。應力傳動部2 2及台座2 4係由鍍銅所形 成,而焊接球2 0係由成爲半球以上之球狀的焊劑所形成 。又,應力傳動部2 2及台座2 4,係由與使用於配線 18之材料相同之金屬所形成較理想。 在本實施形態中之特徵係如第1圖所示,與台座2 4 之應力傳動部2 2之基端部2 4 a的寬度d,及與應力傳 動部2 2之寬度D之關係,成爲d<D。 換言之,台座2 4之基端部2 4 a,形成倉氣式地連 接焊接球(外部電極)2 0與配線18之構件的一部分( 連接部),應力傳動部22係一體地擴大至其外周位置爲 本纸張尺度適用中a a家櫺準<CNS)A4现格(210 X 297公釐) -U- 448524 A7 B7 五、發明説明(12 ) 止。由於形成此種應力傳動部2 2 ·焊接球2 0係以較廣 之寬度D被支持在應力緩和層16上面。 此等較廣寬度之應力傳動部2 2係在應力之傳動上有 效果。亦即,藉由實裝基板與半導體晶片1 2之熱脹係數 的相差,例如熱附加於基板及實裝於該基板之半導體裝置 時,會產生彎曲半導體晶片1 2之力量。該應力係成爲如 以焊接球2 0之中心作爲軸使之倒下之力量*依照本實施 形態,藉由較廣寬度D之應力傅動部2 2 *對於應力緩和 層1 6支持有焊接球2 0。因此·欲倒下焊接球之應力* 係以較廣面積被傳動至應力緩和層1 6,而在應力緩和層 1 6可吸收大應力° 又,對應力傳動之作用,第2實施形態以後也與表示 於第1實施形態中者同樣· 又·在圇中被省略,惟爲了防止配線之腐蝕等,將焊 接抗蝕劑等之配線保護層設成作爲最外層者較理想。 (第2實施形態) 經濟部中央標準局貝工消費合作社印裝 第2圖係表示第2實施形態之半導體裝置的剖面圖。 表示於同圖之半導體裝置3 0 ·係在應力緩和層3 6下面 形成有配線3 8者。更具體而言,在半導體晶片3 2上面 經由作爲絕緣層之氧化膜(未予圖示),從電極3 4形成 有配線,在其上面形成有應力緩和層3 6。又,配線3 8 係由鉻(C r )所構成》 在應力緩和層3 6,藉由光石刻術形成有孔3 6 a * -15- (请先《讀背面之注意事項再填寫本頁) 本纸張尺度逍用中國國家標率(CNS ) A4规格(2〗0Χ297公釐) 448524 經濟部中央樣準局貝工消费合作杜印製 A7 B7 五、發明説明(13) 而在該孔3 6 a之領域係形成應力緩和層3 6不會覆蓋配 線3 8上,換言之,孔3 6 a係形成如配線3 8位於孔 3 6 a之正下方之狀態。而在配線,及形成孔3 6 a之內 周面及開口端部*藉由濺散法形成有鉻(C r )層4 2及 銅(Cu)層44。亦即,貫穿應力緩和層36地,形成 有鉻(Cr)層42及銅(Cu)層44»而且,在開口 端部較廣之寬度•形成擴及鉻(C r )層4 2及銅(Cu )層 4 4。 在銅(C u )層44之上面•形成有銅所構成之台座 46,而在該台座46 *形成有焊接球40 ·焊接球40 係經由所配置之配線38,銅層44,鉻層42及台座, 與電極3 4電氣式地連接。 依照本實施形態*在孔3 6 a之開口端部|由鉻層 4 2,銅層4 4及台座4 6之至少一部分所形成的應力俥 動部4 8,有來自焊接球4 0之應力被傳動至應力緩和層 3 6° 該應力傳動部4 8係位於比連接部3 8 a更外周處。 在此,連接部3 8 a係鉻層4 2之一部分*爲電氣式地連 接焊接球(外部電極)4 0與配線3 8之構件的一部分》 在本例子中應力傳動部4 8係設有包括領環狀部 48a,亦即,設置包括突出之部分。因此,以焊接球 4 0之中心爲中心作爲軸作用成倒下之應力,應力傳動部 4 8係以廣面積可傳動至應力緩和層3 6。應力傳動部 4 8係面積愈廣效果愈大* (請先閱讀背面之注意事項再填寫本頁)
本紙伕尺度逍用中國國家標準(CNS U4洗格(210X297公釐) -16 - '4485 2 4 經濟部中央標準局員工消费合作社印製 A7 ____B7五’、發明説明(14 ) 又*依照本實施形態,由於應力傳動部4 8係與對於 配線3 8之連接部3 8 a配置在不相同之髙度位置,而連 接部38a,配線38係配置於硬氧化膜上,因此•所發 生之應力係被吸收在應力緩和層3 6 »又,應力不容易傳 至連接部3 8 a,而應力也不容易被傳至配線3 8,因而 可防止裂痕。 (第3實施形態) 第3圖係表示第3實施形態之半導體裝置的剖面圖《 表示於同圖之半導體裝置31,係在表示於半導體裝置 3 0之應力緩和層3 6上面,形成有輔助傳動層3 3者。 在本實施形態中*連接部3 8 a係也是鉻層4 2之一部分 ,電氣式地連接焊接球(外部電極)4 0與配線3 8之構 件的一部分。 輔助傳動層3 3係接觸於焊接球4 0之至少基根外周 所形成。因此,經由補助傳動層33,應力從焊接球40 被傳至應力緩和層3 6 *如此,應力被分散,可避免應力 集中在焊接球4 0與應力傅動部4 8之間,尤其是•避免 應力集中在台座4 6與銅層4 4之接合部*又,應力傳動 部4 8係由鉻層4 2,銅層4 4及台座4 6之至少一部分 所形成。 輔助傳動層3 3係以可使用作爲應力緩和層3 6之樹 脂所構成,其厚度係隨著樹脂本體之柔軟性(楊氏模數) ,及被要傳動之應力的大小所決定。亦即,柔軟樹脂被使 (請先s讀背面之注意1f項再填tr本頁) 訂 本纸伕尺度適用中國囷家禕準(CNS ) A4規格(210X297公釐) -17- 4 485 2 4 經濟部中央標準局負工消費合作社印製 A7 B7五、發明説明(15 ) 用時*則較厚地形成輔助傳動層3 3,成爲可傳動較大之 應力β又,較硬樹脂被使用時,則較薄地形成輔助傳動層 3 3,可避免被傳動之應力變過大。 輔助傳動層3 3係在形成焊接球4 0之後,藉由自旋 塗覆法所形成。 或是,形成應力傅動部48 (包括台座46)之後, 在形成焊接球4 0之前,將樹脂層形成在應力緩和層3 6 上,在應力傳動部4 8上將開口部形成在樹脂靥後設置焊 接球4 0也可以。在此時,開口部係適用光石刻技術,或 蝕刻(乾/濕)之技術可形成。 此等方法係適用於將半導體裝置31切斷成個片之前 形成輔助傳動層3 3之情形。 (第4實施形態) 第4 Α及第4 Β圖係表示第4實施形態之半導體裝置 的剖面圖。又•第4A圖係表示第4 B圖之IV - IV線剖面 圖。表示於此等圖式之半導體裝置3 7,係在表示於第2 圖之半導體裝置3 0之應力緩和層3 6形成有溝3 5者。 但是第2圇與第4A圖係在剖面位置上不相同》在本實施 形態中,連接部3 8 a係電接部3 8 a也是電氣式地連接 焊接球(外部電極)4 0與配線(參照第2圖)的構件之 —部分。 如第4A圖及第4 B圖所示,溝3 5係形成在位於應 力緩和層3 6的應力傅動部4 8之外側的部位。 (請先閲讀背面之注意事項再填寫本頁)
,1T 本紙張尺度速用中國國家標準(CNS ) Α4规格(210Χ297公釐) -18 - 年 448524 五、發明說明(16 ) <請先閲讀背面之注意事項再填寫本頁) 構成如此,自應力傳動部4 8有應力傳動至應力緩和 層3 6時,應力緩和層3 6係應力傳動部4 8側比溝3 5 容易變形。由此1應力緩和層3 6成爲容易吸收應力。尤 其是,在構成應力緩和層3 6之材料的柔軟性低(楊氏模 數低)時形成溝3 5,則可得到與使用柔軟性高(楊氏模 數低)之材料時同等的應力緩和力。使用柔軟性高之材料 而再實行上述加工時·可更緩和應力。又,在下述之第5 及第6實施形態也可說相同之情形。 又,溝3 5係形成在將應力從應力傅動部4 8施加於 應力緩和層3 6之方向(在第4 B圖以箭號所示之方向) 的一邊。因此,在施加應力之方向,提高應力緩和力。 又,溝3 5之形成位置係並不被限定在表示於第4A 圖及第4 B圖之位置者。例如,將溝3 5形成在與將應力 從應力傳動部4 8施加於應力緩和層3 6之方向(在第 4 B圖以箭號所示之方向)不相同之方向的一邊也可以, 或是1形成圍繞應力傳動部4 8也可以。 (第5實施形態) 第5圖係表示第5實施形態之半導體裝置的剖面圖* 表小於同圖的半導體裝置3 9係蝕刻表示於第2圖之半導 體裝置3 0之應力緩和層3 6者。 亦即,半導體裝置3 9之應力緩和層4 1,係形成比 表示於第2圖之應力緩和層3 6更薄。又,在以應力傳動 部4 8之領環狀部4 8 a下面所接觸之部位與以配線3 8 本紙張尺度適用中囲0家標準(CNS)A4规格(210X297公藿) -19- 經濟部中央橾率局員工消費合作杜印製 * d48524 A7 _B7 五、發明説明(17 ) 上面所接觸之部位的間,形成有空間4 3。亦即,在應力 傅動部4 8之領環狀部4 8 a下面,應力緩和層4 1係形 成中間細小狀態β該中間細小形狀係即使其剖面形狀爲圓 形狀或推拔狀之形狀也可以。 在本實施形態中,連接部3 8 a也是電氣式地連接焊 接球(外部電極)4 0與配線3 8的構件之一部分。 如此,由於將空間4 3形成於應力傳動部4 8之領環 狀部4 8 a下面,應力緩和層4 1係容易變形。由此,應 力緩和層4 1容易吸收應力。 又,空間4 3係對於表示於第2圖之應力緩和層3 6 *施以等方性乾蝕刻即可形成。亦即*依照等方性乾蝕刻 ,由於水平方向與深度方向之蝕刻速度大約相等,因此* 如第5圖所示,可將應力傳動部4 8之領環狀部4 8 a下 面*蝕刻成中間細小形狀。由此,可形成空間4 3 « (第6實施形態) 第6囫係表示第6實施形態之半導體裝置的剖面圖* 表示於同圖之半導體裝置4 5係將輔助傳動部4 7附加於 表示在第5圖之半導體裝置3 9者· 亦即,在第6圖,從應力緩和層4 1連續地形成輔助 傳動部4 7於焊接球4 0之外周•輔助傳動部4 7係介裝 於焊接球4 0之至少基根外周與應力緩和層4 1之間。構 成如此,可將施加於焊接球4 0之應力經由輔助傳動部 47,傳動至應力緩和餍4 1。如此,應力被分散’可避 本紙張尺度適用中國國家榇率(CNS > ( 2IOX297公釐).〇0 - {请先閱讀背面之注意事項再填寫本頁)
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經濟部中央樣準局貝工消f合作社印$L A7 _B7 _ 五、發明説明(18 ) 免應力集中在焊接球4 0與應力傳動部4 8之接合部。 又,具有這種輔助傳動部4 7之半導體裝置4 5係如 第3圖所示,由於形成應力緩和層3 6及輔助傳動餍3 3 *因此*以與第5實施形態同樣之方法施以蝕刻而可製造 在本實施形態中·連接部3 8 a也是電氣式地連接焊 接球(外部電極)4 0與配線3 8的構件之一部分。 (第7實施形態) 第7圖係表示第7實施形態之半導體裝置的剖面圖· 該第7實施形態係具有第1及第2實施形態之雙方的特徵 〇 在同圖中,半導體裝置5 0係在第1及第2應力緩和 層56、57之間*形成有配線58者。更具體而言,在 半導體晶片5 2上面,避開電極5 4形成有第1應力緩和 層5 6,而從電極5 4至應力緩和層5 6上面形成有配線 58。該構成係與第1實施形態同樣》 在配線5 8上面,形成有第2應力緩和層5 7 ·第2 應力緩和層5 7係也設置與上述第1應力緩和層5 6相同 程度之範圍的厚度。在該應力緩和層57形成孔57a, 而貫穿應力緩和層5 7地,形成有鉻厝6 2及銅靥6 4。 或是,代替此,使用在第1實施形態所述之配線1 8也可 以。在孔5 7 a之開口端部係以較寬之寬度,形成有鉻層 6 2及銅層6 4成爲擴展之狀態。在銅層6 4上面形成有 本紙張尺度適用中國國家楯準(CNS )八4说格(2I0X297公釐) •21· --1.---—- ΐμ— ------訂 (請先聞讀背面之注意事項再填寫本頁) 4485 2 4 A7 B7 經濟部中央標準局員工消费合作社印| 五、發明説明(19 ) 台座6 6,而在該台座6 6形成有焊接球6 0。 又,在孔57a之開口端部,從鉻層62,銅層64 及從台座6 6之一部分所形成的應力傳動部6 8,來自焊 接球6 0之應力被傳動至第2應力緩和層5 7 »該應力傳 動部6 8係比連接部5 8 a設於外周位置。在此,連接部 5 8 a係鉻層6 2之一部,爲電氣式地連接焊接球(外部 電極)60與配線58的構件之一部分。 對於比配線5 8上面之構成*因與第2實施形態同樣 ,因此省略詳細說明。 依照本實施形態•來自焊接球6 0之上下方向的應力 *係經由連接部5 8 a被傅動並被吸收在第1應力緩和層 5 6,同時,經由應力傳動部6 8被傳動並被吸收在第2 應力緩和靥57 »如此*設置兩段之吸收構造,使應力之 吸收更有效果。又,在本實施形態,第2應力緩和層5 7 係也成爲對於配線5 8或半導體晶片5 2的保護膜。 又•在本實施形態之第2應力緩和層5 7,適用第4 至第6實施形態之溝3 5,應力緩和層4 1之中間細小形 狀或輔助傳動部4 7也可以。 (第8實施形態) 第8圖係表示第8實施形態之半導體裝置的剖面圖。 表示於同圖之半導體裝置51·係在表示於第7圖的半導 體裝置5 0之第1應力緩和層5 7上’形成有輔助傳動層 5 3者·在本實施形態中’連接部5 8 a也是電氣式地連 本紙乐尺度適用中國國家標率(CNS ) A4规格(210^297公釐)~ 〇2 - {诗先閲讀背面之注意事項再填寫本K ) 4485 2 4 經濟部中央樣準局員工消费合作社印製 A7 B7 五、發明説明(20 ) 接焊接球(外部電極)6 0與配線5 8的構件之一部分。 輔助傳動屠5 3係接觸於焊接球6 0之至少基根外周 所形成。因此,經由輔助傳動層53,應力從焊接球60 被傳至應力緩和層5 7。構成如此,應力被分散,可避免 應力集中在焊接球6 0與應力傳動部6 8之接合部。 又,輔助傳動層5 3之材質及形成方法,因與第3實 施形態同樣,故省略說明》 (第9實施形態) 第9圓係表示第9實施形態之半導體裝置的剖面圖。 該第9實施形態係第7實施形態的變形例》 在同圖中,半導體裝置70係在第1及第2應力緩和 層76、 77之間形成有配線78者♦更具體而言,在半 導體晶片7 2上面,避開電極7 4形成有第1應力緩和層 76·而在從電極74直到應力緩和層76之上面形成有 配線7 8。 在配線7 8上面,形成有第2應力緩和層7 7。貫穿 該應力緩和層7 7地·形成有依濺射所產生之銅層8 2, 依電鍍所產生的銅層8 4,依濺射所產生的銅層8 6及依 電鎪所產生的台座8 8。在該台座8 8形成有焊接球8 0 0 在此•銅層8 2及銅層8 4係成爲比台座8 8及銅層 8 6之基端部8 8 a更寬之面積,如此,對應於銅層8 2 及銅層8 4的基端部8 8 a之外周位置的應力傳動部8 9 (請先閱讀背面之注意事項再填寫本頁)
卜Ϊ~~1 * :.-- ,.私 -- - - I I ·- - 1 - II -- - -1 .^1 I 本纸法尺度適用中國國家橾率(〇15>六4说格(2丨0><297公釐) -23- 448524 經濟部中央榡準局貝工消費合作社印製 A7 B7 五、發明説明(21 ) 係形成將來自之焊接球8 0之應力傳動至第1應力緩和層 76。又’應力傳動部89之一部(與基端部88a之接 觸部),係在焊接球(外部電極)8 0與配線7 8之間, 成爲電氣式地連接兩者的構件之一部分(連接部)。 依照本實施形態,由於在電氣式連接焊接球8 0與配 線7 8的基端部8 8 a之外周位置形成有應力傳動部8 9 ’因此可將應力傳動至第1應力緩和層7 6之較寬面積。 又,在本實施形態,雖省略第1應力緩和層7 6,也可藉 由第2應力緩和層7 7吸收應力。 又,在本實施形態,又形成有與第7實施形態之應力 傳動部6 8 (參照第7圔)同樣之應力傅動部8 7,也可 達成同樣之作用效果。 (第1 0實施形態) 第1 0圖係表示第1 〇實施形態之半導體裝置的剖面 圖。該第1 0實施形態係第9實施形態的變形例。在此, 僅說明與第9實施形態之不同處:形成於配線9 1上面之 銅層9 2及銅層9 3係形成比應力傳動部9 4小。因此· 欲倒下焊接球9 5之應力係雖從應力傳動部9 4傳動•惟 成爲不容易從銅層9 2及銅層9 3傳動。如此,由於銅層 9 2及銅層9 3係未功能作爲應力傳動部,因此應力不容 易被傳至配線91»構成如此,可防止配線91之斷線。 在本實施形態,應力傳動部9 4之一部分係成爲電氣 式地連接焊接球(外部電極)9 5與配線9 1的構件之一 本紙張尺度適用中國囷家標準(CNS > A4规格(2丨0X 297公釐) (請先閲讀背面之注意事項再填寫本頁) I ---^------f V ^------訂------- p B^—· -24- 448524 A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明(22 ) 部分(連接部)· 又,在第9實施形態即使省略第1應力緩和層76· 藉由第2應力緩和層7 7也可吸收應力之效果,係在第 1 0實施形態也同樣。 (第1 1實施形態) 第1 1A圖及第1 1 B圖係表示第1 1實施形態)的 半導體裝置的圖式,第1 1 B圖係表示在第1 1A圖之 X I _ X I位置觀看的平面圖。 在這些圖中,半導體裝置1 0 7係藉由與電氣式之連 接部1 1 0處在非接觸位置的應力傳動部1 1 2,支持有 焊接球114· 更具體而言,在形成於半導體晶片1 0 2之氧化膜 1 0 4上面,形成有配線1 0 6。配線1 〇 6係電氣式地 連接從位於焊接球1 1 4之中央之墊片1 0 6 a至電極 1 08爲止。而且,配線1 〇6係從墊片1 06 a延伸至 與依實裝基板與半導體裝置1 0 0之熱脹係數之相差的應 力之方向(在第1 1 B以箭號所示)呈直角方向。因此, 即使應力施加於配線106,在墊片106a附近,因應 力不會施加於延設方向,因此不容易斷線。 在配線106上面*形成有應力緩和層1 18。但是 ,墊片1 0 6 a上面係在應力緩和層1 18形成有孔,而 連接部1 1 0形成電氣式地連接墊片1 0 6 a與焊接球 1 1 4。連接部1 1 0係成爲電氣式地連接焊接球(外部 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS } A4*l格(210x297公釐) -25- 經濟部中央標準局貝工消费合作社印製 448524 A7 ___B7____ 五、發明説明(23 ) 電極)1 1 4與配線1 06的構件之一部分》 又,位於連接部1 1 0之外周位置且在非接觸位置, 應力傳動部1 1 2設於氧化膜1 0 4與焊接球1 1 4之間 。因此•在應力緩和層118 ·又,連接部1 10與應力 傳動部112係作爲從承受焊接球114之台座116向 下方突出的突起而連績地形成· 本實施形態係如上述地所構成•以下說明其作用。在 本實施形態中,焊接球1 1 4係藉由連接部1 1 〇與配線 1 0 6電氣式地連接在中央位置。在連接部1 1 〇之外周 位置且非接觸位置處設有應力傅動部1 1 2。因此,由於 非接觸狀態,且應力傳動部1 1 2所傳動之應力的影響不 容易傳至連接部1 1 0,因此,不容易將應力傳至配線 106而可防止斷線· 又,台座1 1 6係局部地接觸於應力緩和層1 1 8上 面,特別是•位於應力傅動部1 1 0之外周的連接部 1 1 6 a *係成爲可將應力傳動至應力緩和層1 1 8而被 吸收之狀態。 (第1 2實施形態) 第1 2A圖及第1 2 B圖係表示第1 2實施形態之半 導體裝置的圖式*第12B圇係表示在第12A圜之ΧΠ - X Π位置所觀看的平面圖。該第1 2實施形態係上述之 第1 1實施形態的變形例。以下,說明與第1 1實施形態 之不同處" 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁)
-26- 448524 A7 B7 經濟部中央榡準局男工消費合作社印製 五、發明説明(24 ) 在第1 2A圖及第1 2B圖,半導體裝置1 20係具 有第1及第2應力緩和層1 2 2,1 24 *在第1應力緩 和層1 2 2上面形成有配線1 2 6,而在第2應力緩和層 1 2 4上面形成有應力傳動部1 2 8 «因此,來自焊接球 1 3 0之應力係從應力傳動部1 2 8被傳至第1應力緩和 層1 2 2並被吸收。又’對於形成在墊片1 26 a上面的 連接部1 3 2係形成與表示於第1 1 A圖之連接部1 1 〇 同樣之構成,故省略說明。亦即,連接部1 3 2係成爲電 氣式地連接焊接球(外部電極)1 3 0與配線1 2 6的構 件之一部分。 又,依照本實施形態,經由應力傳動部1 2 8藉由應 力緩和層1 2 2來緩和應力•因此,台座1 3 4係省略與 領環狀地形成於應力傳動部1 2 8之外周位置的第2應力 緩和層1 2 4之接觸部·尤其是,與第1實施形態同樣地 設置接觸部也可以* (第1 3實施形態) 第1 3圖係表示第1 3實施形態之半導體裝置的圖式 。該第1 3實施形態係上述之第1 1實施形態或第1 2賁 施形態的變形例。亦即,代替表示於第1 1 A圖及第 1 1 B圖的柱狀的複數傳動部1 1 2,表示於第1 3圓之 半導體裝置1 4 0係具有圓筒狀之應力傳動部1 4 2。該 應力傳動部1 4 2係爲了將配線1 4 4導入至內側而切除 —部分,形成不會與配線1 4 4接觸之狀態。在此等應力 {請先聞讀背面之注意事項再填寫本I)
本紙張尺度適用中國國家梂準(CNS } A4規格(210X297公釐) -27· 448524 經濟部中央橾準局負工消費合作社印製 A7 _B7五、發明説明(25 ) 傳動部1 4 2,也可達成與第1實施形態同樣之作用效果 〇 又,對於《氣式地連接焊接球(外部電極)與配線之 連接部,係與第1 2實施形態同樣。 (第1 4實施形態) 第1 4圖係表示第1 4實施形態之半導體裝置的圖式 。表示於同圖之半導體裝置1 5 0,也是在半導體晶片 1 5 2上形成有第1應力緩和層1 54。但是,在該應力 緩和層1 5 4係形成有大約環狀之溝1 5 6。形成有在溝 1 56所區劃的島部1 58。又,形成有配線1 59成爲 能連到島部158。更具體而言,爲了形成配線159, 溝1 5 6係形成C形狀。 在第1應力緩和層1 5 4上面形成有第2應力緩和層 160。在第2應力緩和層160,除了溝156之外還 形成有向外側擴展之孔1 6 0 a · 在孔1 6 0 a之內周面及開口端部*及來自第1應力 緩和層154之孔160a的霣出面154a,及形成於 島部1 5 8上面的配線1 5 9上面,經由依濺射所產生之 金屬薄膜,設有台座1 6 2。在台座1 6 2設有焊接球 16 4° 依照本實施形態,藉由溝156 ·島部158係從承 受來自焊接球1 6 4之應力的領域被分離。因此應力不容 易被傳至配線1 5 9,也可防止斷線之發生。 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐)^9« <请先閲讀背面之注意事項再填寫本S )
4485^ 經濟部中央標準局貝工消费合作社印装 A 7 B7 五、發明説明(26 ) 又,對於成爲電氣式地連接焊接球(外部電極)與配 線的構件之一部分的連接部’係與第1 2實施形態同樣。 (第1 5實施形態) 第1 5圖係表示第1 5實施形態之半導體裝置的圖式 。表示於同圖之半導體裝置1 7 0係在應力緩和層1 7 2 上面設置突起電極1 7 4來吸收應力之點,與上述實施形 態同樣》 本實施形態之特徵係在於配線1 7 6係在與半導體晶 片1 7 8之間具有形成中空空間的折曲部1 8 0,而在中 空空間注入凝膠材料1 8 2之點。又,凝膠材料1 8 2係 爲了注入增強者故也可省略。又,配線1 7 6係由延展性 上考量,使用金所構成較理想。如此,形成折曲部1 8 0 時,則即使應力施加於配線1 7 6,也會被折曲部1 8 0 吸收。因此,從突起電極1 7 4所傳動之應力,並不會傳 至電極184。如此·可防止斷線。 欲形成折曲部1 8 0,則如描繪折曲部1 8 0之輪廓 地堆積光阻劑,而在其上面形成配線1 7 6,然後藉由乾 蝕刻或濕蝕刻除去光阻劑即可以。又,若能蝕劑,則可使 用光阻劑以外之材料。 又雖省略圇式,惟爲了防止配線之腐蝕等|將焊接光 阻劑等之配線保護層設置作爲最外層者較理想。 本實施形態係可適用於其他之實施形態,此時,對於 成爲電氣式地連接焊接球(外部電極)與配線的構件之一 <請先閲讀背面之注意事項再填寫本頁)
本紙故尺度適用中國S家梂準(CNS ) A4規格(210X297公釐) -29- 448524 經濟部中央標準局員工消费合作社印製 A7 ____B7_五、發明説明(27 ) 部分的連接部,係與第1 2實施形態同樣· (第1 6實施形態) 第16圇係表示第16實施形態之半導體裝置的圖式 。表示於同圖之半導體裝置1 9 0係具有:形成於半導體 晶片192上的第1配線194 ·及形成在該配線194 上面的第1應力緩和層1 9 6,及形成在該應力緩和層 196上面的第2配線198。 更具體而言,在第1配線1 9 4上面,孔形成在第1 應力緩和層1 9 6,而第2配線9 8形成在自第1配線 1 9 4直到第1應力緩和層1 9 6之上面》 在第2配線1 9 8上面,設有依電鍍之銅(Cu)層 2 0 0,而在該銅層2 0 0上面*形成有第2應力緩和層 202 ·又,在第2應力緩和層202,位於銅層200 上面形成有孔202a «又,在銅層200上面設有突起 電極2 0 4。又•突起電極2 0 4之一部分係接觸於第2 應力緩和層2 0 2,成爲能傳動應力之狀態。 依照本實施形態,第1及第2配線194,198之 連接部2 0 6,及第2配線1 9 8與突起電極2 0 4之連 接部2 0 8係平面上配設在偏位處。在此,連接部2 0 6 係指第1及第2配線194,198之接觸部分’而連接 部2 0 8係指第2配線1 9 8及突起電極2 0 4之接觸部 分。連接部2 0 6,2 0 8係形成電氣式地連接配線 1 9 4與突起電極(外部電極)2 0 4的構件之一部分* 本紙張尺度適用中國國家標準(CNi)A4規格(2Ι0Χ297公釐) .30-~~' {請先M讀背面之ίΐ意事項再填寫本頁) -------- 448524 A7 B7 _ 五、發明说明(28 ) 因此,即使應力從突起電極2 0 4經由連接部2 0 8 傳動至第2配線1 9 8,該應力係也不容易被傳至其他之 連接部206 〇如此,由於應力不容易被傳至第1配線 194,因此可防止該配線194之斷線。 (製造過程) 第1 7A圖至第1 8 C圖係表示本實施形態的半導體 裝置之製造方法的HI式。 首先,藉由周知技術,通常在實行切片前之狀態,將 電極302其他元件形成於晶圓300(參照第17A圖 )。又,在本實施形態,電極302係以鋁所形成,惟使 用鋁合金系之材料(例如鋁矽或鋁矽銅等)或是銅系之材 料也可以· 經濟部中央橾準局員工消费合作杜印策 又,在晶圖3 0 0之表面,爲了防止化學上變化而形 成有氧化膜等所構成之鈍化膜(未予圇示)。鈍化膜係不 僅避開電極3 0 2,而且也避開實行切片之劃痕線所形成 。在劃痕線未形成鈍化膜;而在切片時,可避免發生固鈍 化膜所發生之灰塵,又•也可防止發生鈍化膜之裂痕。 然後,將晶圓3 0 0作爲目標而實行濺射,俾濺散晶 圓300表面之異物(亦即,逆濺射)。 之後,如第1 7 Α圖所示,藉由濺射在晶圓3 0 0全 面重叠形成鈦鎢(TiW)層304及銅層306。在本 製程係說明將鈦鎢及銅使用作爲配線之例子,惟本發明係 並不被限定在此者。 -31 - <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準(CNS > A4規格(2丨0X 297公廣) r‘ 44852 4 經濟部中央揉率局負工消费合作社印製 A7 B7五、發明説明(29 ) 又,降低配線電阻時,尤其是’在銅層3 0 6上面, 藉由電鍍法形成鍍銅層3 0 8。各層之厚度’係例如 鈦鎢層:10 0 0A (l〇-ltlm) 銅層:1000A(l〇_ll)m) 鍍銅層:0 * 5〜 也可以。 然後•如第17B圖所示,鈦鎢層304,銅層 3 0 6及鍍銅層3 0 8係適用光石刻技術,實行乾蝕刻俾 形成配線3 1 0。 更具體而言,在鍍銅層3 0 8上面,塗佈光阻劑(未 予圖示),實行預焙烤,曝光及顯像,經洗淨後實行乾燥 及主焙烤。之後,對於鍍銅層3 0 8及銅層3 0 6實行乾 蝕刻經水洗,而對於鈦鎢餍3 0 4實行乾蝕刻。然後,剝 離光阻劑並洗淨*如此*如第1 7B圖所示形成有配線 3 10。 然後•對於配線3 1 0實行依〇2電漿之拋光,實行圓 3 0 0之脫水之後*如第1 7C圖所示,在晶圓3 0 0全 面塗佈聚醯亞胺樹脂3 1 2 »聚醢亞胺樹脂3 1 2係如第 2圖所示之與應力緩和層3 6等同樣地成爲應力緩和層。 在此•實行拋光•可提高配線3 1 0及晶圓3 0 0與聚醯 亞胺樹脂3 1 2之間的密接性。 作爲聚醯亞胺樹脂3 1 2,使用晶圓3 0 0與鈍化膜 之間密接性較高*低楊氏模數且低吸水率,而可成爲火膜 厚者較理想。 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297^# ) ~ (請先閱讀背面之注意事項再填寫本頁) ·,« Λ48524 經濟部中央梂準局負工消費合作社印製 A7 B7 五、發明説明(30 ) 之後,對於聚醯亞胺樹脂3 1 2 *實行預焙烤,曝光 ,乾燥•顯像*洗淨,乾燥及硬化之過程。如此,如第 1 7 D圖所示,在聚醯亞胺樹脂3 1 2形成有孔3 1 4。 聚醯亞胺樹脂3 1 2係在密接於配線3 1 0及晶圓3 0 0 之狀態下,由於依乾燥及硬化之過程而收縮,因此,孔 3 14係在內面附於約60〜70°之推拔。因此,作爲 聚醯亞胺樹脂3 1 2,可選擇在孔3 1 4之內面附有推拔 者較理想》 然後,對於聚醣亞胺樹脂3 1 2之表面實行依〇2電漿 之抛光,將該聚醣亞胺樹脂3 1 2作爲目標實行濺射俾測 散異物。聚醯亞胺樹脂3 1 2之表面*係藉由拋光可提高 與金屬膜之密接性》 之後*如第1 7 E圖所示,藉由獮射將鈦鎢層3 1 6 及銅層3 1 8重叠地形成在聚醯亞胺樹脂3 1 2全面。然 後·藉由電鍍法將鍍銅層3 2 0形成在銅層3 1 8上面* 又,代替鈦鎢層3 1 6,形成鈦層也可以·各層之厚度係 例如 鈦鎢層:1000A(101(1m) 銅層·1000Α(10_10πι) 鍍銅層:0 · 5〜lOOjtim 也可以。 之後•在鍍銅層3 2 0上面,塗佈光阻劑,實行預焙 烤|曝光,顯像,洗淨,乾燥及主焙烤之後,蝕刻鍍銅層 318。之後,經洗淨後,蝕刻鈦鎢層316,剝離光阻 <請先閏请背面之注意事項再填窍本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(2I0X297公釐) • 33- 448524 經濟部中央標準局員工消费合作社印製 A7 _____B7五、發明説明(31 ) 劑後實行洗淨* 如此,如第18A圖所示,在配線3 1 0上形成有應 力傳動部3 2 2 ·之後,對於應力傳動部3 2 2實行依 0 2電漿之拋光8 然後,如第1 8 B圇所示,將焊接糊3 24設在應力 傅動部3 2 2。焊接糊3 2 4係例如藉由絲網印刷可設置 。又,將焊接糊3 24之粒度作爲約25〜1 5#m,則 使來自印刷罩之脫落優異•或是,藉由焊接法設置焊接糊 3 2 4也可以。 然後,經回流焊接過程,熔融焊接糊3 2 4而藉由表 面張力,如第1 8 C圖所示,成爲焊接球3 2 6之形狀, 之後實行焊劑洗淨。 依照如上所述的半導體裝置之製造方法.在晶圓處理 完成大約所有之過程,更具體而言,形成與實裝基板連接 之外部端子之過程成爲可在晶圓處理內可實行,而不必實 行以往之封裝過程,亦即不必實行處理個之半導體晶片, 對於個個之半導體晶片實行各該內引線接合過程或外部端 子形成過程等也可以。又|形成應力緩和層時,成爲不需 要經圖形之薄膜等之基板。由此等理由,可得到低成本且 高品質之半導體裝置* (其他之實施形態) 本發明係可適用於C S P型之半導體裝置。在第1 9 圖,表示有代表性C S P型之半導體裝置•在同圖中,從 本^_張尺度適用中國固家榡率(CNS ) A4说格(210X297公釐) <請先Μ讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局员工消费合作社印製 448524 A7 B7 五、發明説明(32 ) 半導體晶片1之電極2向可動面1 a之中央方向形成有S6 線3,在各配線3設有外部電極5。由於所有外部電極5 係設在應力緩和層7上面,因此,可提高緩和實裝於電路 基板(未予圖示)時的應力。又,在除了外部電極5之領 域:作爲保護層形成有焊接光阻層8 » 應力緩和層7係至少形成在以電極12所面繞之領域 。又,電極2係指與配線3連接之部位。又,考量確保形 成外部電極5之領域時,雖未表示在第1 9翮,惟在比電 極2之外周位置存在應力緩和層7,而在其上面引拉配線 同樣地設置外部電極5也可以* 電極2係位於半導體晶片1周邊部之所謂周邊電極型 之例,惟使用位於比半導體晶片之周邊領域的內側領域形 成有電極的區域陣列配置型之半導體晶片也可以。此時* 應力緩和層7係形成在避開電極2之至少一部分也可以》 又,如同圖所示,外部電極5係不是半導體晶片1的 電極2上,而是設於半導體晶片1之可動領域(形成有可 動元件之領域)。將應力緩和層7設於可動領域,又將配 線3配設於可動領域*即可將外部電極5設在可動領域內 。亦即,可變換節距•因此,在配置外部電極5時成爲可 提供一可動領域內,亦即,成爲可提供作爲一定面之領域 •外部電極5之設定位置的自由度成爲可大增之狀態。 又,因配線3在需要位置使之彎曲,外部電極5係設 成格子狀地排列之狀態。又因此構成並不是本發明之必需 構成,因此,外部電極5係並不一定設成格子狀地排列也 (請先閲讀背面之注意事項再填寫本頁) ---:—·--i ou--y --%------訂-------,' --- 本紙張尺度適用中國國家榡率< CNS ) A4规格(210X297公瘦) -35- 經濟部中央標準局貝工消費合作社印褽 ______B7_ 五、發明説明(33 ) 可以。 又,在第1 9圇係在電極2與配線3之間的接合部, 電極2之寬度與配線3之寬度爲,成爲 配線3 <電線2 惟作成 電極2 S配線3 較理想。尤其是,在成爲 電極2 <配線3 時,不但配線3之電阻値變小,還可增加強度而防止斷線 在上述之所有實施形態中,在施加於焊接球部之外部 應力集中在配線時,將配線設計成向平面方向彎曲(或折 曲),或是除此以外,或是與此另外地,如第15實施形 態將折曲(弯曲)構造分別採用在各該實施形態,即可將 對於配線之應力集中予以分散。 此等半導體裝置係可使用晶圓處理實行大部分過程而 加以製造,更具雠而言,在晶圓形成複數之電極2,避開 此等電極2而將應力緩和層7設於晶圖,同時經從電極2 形成配線3之過程,然後,將晶圓切斷成個個之個片而得 到半導體裝置。 在電極2及配線3之形成,可適用例如濺射或蝕刻等 之金屬薄膜之形成加工技術《又,在外部電極5之形成, 可適用焊劑之電鍍過程。又,在應力緩和層7之形成加工 ,可適用曝光及顯像感光性樹脂的光石刻術。此等過程係 (請先Μ讀背面之注意^項再填寫本頁)
•1T 本紙诔尺度適用中國國家榡準(CNS >Α4规格(2丨0X297公釐) • 36 - 448524 經濟部中央標準局負工消費合作社印製 A7 B7五、發明説明(34 ) 可在所有晶圓處理實行。 如此,由於在晶圖處理賁行大部分過程之後切斷成個 個半導體裝置,即可同時地實行形成多數之半導體裝置的 應力緩和層7,配線3及外部電極5 ·因此可簡化製程。 第2 0圖係表示實裝藉由上述之實施形態的方法所製 造之半導體裝置1 1 00的電路基板1 00 0。在電路基 板一般使用例如玻璃環氧基板等之有機系基板。在電路基 板形成例如銅所構成之配線圓形成爲所期望之電路,而機 械式地連接此等之配線圖形與半導體裝置之外部電極即可 得到此等之電氣式導通。此時,由於在上述半導體裝置設 置吸收因與外部之熱脹差所產生之變形的構造作爲應力緩 和部|因此,即使將本半導體裝置實裝在電路基板也可提 高連接時及其以後的可靠性。又,由於對於半導體裝置之 配線也施以工夫,因此•可提高連接時及連接後之可靠性 »又,實裝面積也可縮小至以裸晶片所實裝之面積。所以 ,將該電路基板使用於電子機器,則可得到電子機器本體 之小型化》又,在相同面積內可確保更優異之實裝空間, 也可得到高功能化。 作爲具備該電路基板1 0 0 0之電子機器,在第2 1 圖,表示筆記型個人電腦1 200 · 又,上述實施形態係將本發明適用於半導體裝置的例 子,惟不管可動零件或受動零件,可將本發明適用於各種 面實裝用之電子零件。作爲電子零件,有例如電阻器,線 圈,振盪器,濾波器,感溫器,熱變電阻器,變阻器,容 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國S家楼準(CNS ) A4規格(210X297公釐) -37- 448524 A 7 B7 五、發明説明(35 ) 量計或保險絲等β代替上述之實施形態的半導體元件而使 用所定之電子元件,形成與上述實施形態同樣之應力傳動 部,即可在應力緩和部緩和應力而可防止配線之斷線等。 又|該製造方法,也圖與上述實施形態同樣,因此省略說 明。 (圖式之簡單說明) 第1圖係表示第1實施形態之半導體裝置的圖式。 式 圖 的 置 裝 體 導 半 之 態 形 施 實 2 第 示 表 係 圖 2 第 第3圖係表示第3實施形態之半導體裝置的圖式》 第4A圖及第4 B圖係表示第4實施形態之半導體裝 置的圖式。 (讀先閱讀背面之注意ί項再填寫本頁} 經濟部中央榡準局貝工消f合作社印裝 第5圖係表示第5實施形態之半導體裝置的圖式。 第6圖係表示第6實施形態之半導體裝置的圖式。 第7圖係表示第7實施形態之半導體裝置的圖式·> 第8圖係表示第8實施形態之半導體裝置的圖式。 第9圖係表示第9實施形態之半導體裝置的圖式。 第1 0圖係表示第1 〇實施形態之半導體裝置的圖式 〇 第1 1Α圇及第1 1 Β圖係表示第1 1實施形態之半 導體裝置的圖式。 第1 2Affl及第1 2Β圖係表示第1 2實施形態之半 導體裝匱的圖式》 第13圖係表示第13實施形態之半導體裝置的圖式 本紙張尺度適用中國国家標準(CNS ) A4規格(210X29?公釐) -38 - ί 448524 1
五、發明說明(3ό ) 0 第14圖係表示第14實施形態之半導體裝置的圖式 {請先閲讀背面之注意事項再填寫本頁) 〇 第15圖係表示第15實施形態之半導體裝置的圖式 〇 第16圖係表示第16實施形態之半導體裝置的圖式 第17A圖至第17E圖係表示第17實施形態之半 導體裝匱的圖式。 第18A圖至第18C圖係表示第18實施形態之半 導體裝置的圖式。 第1 9圖係表示C SP型之半導體裝置的圖式。 第2 0圖係表示實裝適用本發明之方法所製造的半導 體裝置之電路基板的圖式。 第21圖係表示實裝適用本發明之方法所製造的半導 體裝置之電路基板之電子機器的圖式。 (記號之說明) 經濟部智慧財產局員工消费合作杜印製 1,12,32,52,72,1 02,152,178,192 半導體晶片 '2,14,34,54 電極 3.18,38,58,78,9 1,106,1 26, 配線 144,159,176,310 本紙張尺度適用中a國家標準(CNS)A4规格(210 * 297公釐)
10,30,31,37,39,45,50,5 1,70,90, 半導體裝置 100,120,140,150,170,190,1100 7.1 6,36,41,56,68,1 1 8,172 應力緩和層 56,76,122,154,196 第1應力緩和層 57.77.1 24,1 60,202 第2應力緩和層 40,60,80,95,1 14,120,130,164,焊接球(外部電極) 174,326 22,48,68,87,1 1 2,1 28,142,322 應力傳動部 -------------裝.! (锖先閱讀背面之注$項再填寫本頁) 線
經濟部智慧时產局貝工消费合作注印R 24,46,88,1 16,1 34,162 台座 33,47 輔肋傳動部 35,156 溝 42,62 鉻層 43 空間 本紙張尺度適用中國a家標準(CNS>A4規格(210X297公« ) -40- ^ 4485 2 α A7 B7 五、發明説明(38 ) 44,64,82,84,86,92,93,200, 銅層 306,318 銅層 104 氧化膜 110,132,206 連接部 (請先閱讀背面之注意事項再填寫本頁) 158 島部 910 晶片 -J\ %------訂 304,318 鈦鎢層 308,320 鍍銅層 經濟部中央標準局員工消费合作社印製 312 314 324 1000 聚醯亞胺樹脂 孔 焊接糊 電路基板 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公釐) • 41 · Λ48α2/Ι α? Β7 五、發明説明(39 ) 1200 筆記型個人電腦 經濟部中央榡準局貝工消費合作社印製 (請先Μ讀背面之注意事項再填寫本頁) -42- 本紙張尺度適用中國國家樣率(CNS >六4说格(210Χ297公釐>
Claims (1)
- P 4485 2 4 年二月曰修正/更正/補免 墨 六、申請專利範圍 第87 1 0043 1號專利申請案 中文申請專利範圍修正本 • 民國90年2月修正 1 . 一種半導體裝置,其特徵爲具有:半導體元件, 及在上述半導體元件之領域內用於與外部之連接所設置的 外部電極,及經由連接部連接於上述外部電極而電氣式地 連接上述半導體元件與上述外部電極的配線,及設於上述 半導體元件之上面的應力緩和部,及將應力從上述外部電 極傳動至上述應力緩和部的應力傳動部。 2 .如申請專利範圍第1項所述之半導體裝置,其中 上述配線係設在上述應力緩和部之上面* 上述應力傳動部設於上述連接部。 3·如申請專利範圍第1項所述之半導體裝置,其中 > 上述配線係設於上述應力緩和部之下面, 上述連接部係貫穿上述應力緩和部所設置, 上述應力傳動部係在上述應力緩和部之上面一體地形 成於上述連接部。 4 .如申請專利範圍第3項所述之半導體裝置,其中 ,上述應力緩和部係以自上述配線至上述應力傳動部爲止 之厚度所形成。 5 .如申請專利範圍第4項所述之半導體裝置,其中 本紙張尺度適用中固國家標準(CNS)A4規格(210x297公« ) · 1 _ I — — — — — I — — — — — — - 1 I I — I I I «— — i— — — — — <請先閲讀背面之注意事項再填寫本頁) A8B8C8D8 44852 4 颂年 > 月 修正/更正/補克 六、申請專利範圍 ’在上述應力緩和部,於上述應力傳動部之外側形成有溝 α 6.如申請專利範圍第3項所述之半導體裝置,其中 1在上述應力緩和部,於以上述配線上接觸之部位,及以 上述應力傳動部下接觸之部位之間形成有空間。 7·如申請專利範圍第6項所述之半導體裝置,其中 ’上述應力緩和部係以自上述配線至上述應力傳動部之厚 度所形成’然後自上述應力傳動部之外側至下方施以蝕刻 所形成。 8 ·如申請專利範圍第3項所述之半導體裝置,其中 ’具有介裝於上述外部電極之至少基根外周與上述應力緩 和部之間’並將來自上述外部電極之應力傳動至上述應力 緩和部的輔助傳動部。 9 .如申請專利範圍第8項所述之半導體裝置,其中 ’上述輔助傳動部係作爲上述應力緩和部可利用之材料所 形成。 1 0 .如申請專利範圍第1項所述之半導體裝置,其 中, 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層; 上述配線係設於上述第1及第2應力緩和層之間; 上述連接部係貫穿上述第2緩和層所設置; 上述應力傳動部係在上述第2應力緩和層上面一體地 形戎於上述連接部。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公t ) · 2 · i I----------------!| 訂--------- (請先閲讀背面之注§項再填寫本頁) 經濟部智慧財產局WK工消費合作钍印¾ 448524 ^ B8 如_ ;α D8 六、申請專利範圍 2 1 —種電子零件,其特徵爲具有:電子元件,及 用於與外部之連接的外部電極.及電氣式地連接上述電子 元件與上述外部電極的配線,及設於上述電子元件上面的 應力緩和部,及在上述外部電極與上述配線之電氣式連接 部之外周位置將應力從上述外部電極傳動至上述應力緩和 部的應力傳動部。 2 2 .—種電子零件之製造方法,其特徵爲具有: 基板狀地一體形成複數之電子零件的製程,及 在上述基板狀之電子元件形成電極的製程,及 避開上述電極而在上述基板狀之電子元件設置應力緩 和部的製程,及 從上述電極形成配線的製程,及 在上述配線與外部電極之電氣式連接部的外周位置形 成將應力從上述外部電極傳動至上述應力緩和部之應力傳 動部的製程,及 將上述基板狀之電子元件分別切斷成個片的製程。 2 3 . —種半導體裝置之製造方法,其特徵爲具有: 在晶圓形成電極的製程,及 避開上述電極而在上述晶圓設置應力緩和部的製程, 及 從上述電極形成配線的製程,及 在上述配線與外部電極之電氣式連接部的外周位置形 成將®力從上述外部電極傳動至上述應力緩和部之應力傳 動部的製程,及 • 5 - <請先W讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 « 297公釐) 4 2 5 8 4 4 qo Λ >! A8B8C8D8 六、申請專利範圍 將上述晶圓分別切斷成個片的製程。 2 4 .如申請專利範圍第2 3項所述之半導體裝置之 製造方法,其中, - 上述應力緩和部之形成製程,係實行在上述配線之形 成製程之後; 包括在上述晶圓之切斷製程之前,在上述應力緩和部 的上述應力傳動部之外側,藉由蝕刻形成溝的製程。 2 5 .如申請專利範圍第2 3項所述之半導體裝置之 製造方法,其中, 上述應力緩和部之形成製程,係實行在上述配線之形 成製程之後; 包括在上述晶圓之切斷製程之前,至上述應力傳動部 之下方爲止蝕刻上述應力緩和部的製程。 2 6 .如申請專利範圍第2 3項所述之半導體裝置之 製造方法,其中,包括在上述晶圓之切斷製程之前,從上 述應力緩和部上面至上述外部電極之至少基根外周爲止, 設置可利用作爲上述應力緩和部之材料,形成輔助傳動部 的製程。 2 7 . —種電路基板,其特徵爲具有:具有半導體元 件,及在上述半導體元件之領域內用於與外部之連接所設 置的外部電極,及經由連接部連接於上述外部電極而電氣 式地連接上述半導體元件與上述外部電極的配線,及設於 上述半導體元件之上面的應力緩和部,及將應力從上述外 部電極傳動至上述應力緩和部的應力傳動部的半導體裝 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公爱) -6 - - I I I I I I I I I I I * — — — — — — — allllllll <锖先聞讀背面之注意事項再填寫木頁) A8B8C8D8 ¢48524 氓年二月>f日修正/更正/補充 六、申請專利範圍 ,及形成有所期望之配線圖形的基板: <請先閲讀背面之注意事項再填寫本頁> 上述半導體裝置之外部電極連接於上述配線圖形。 28. —種電子機器,其特徵爲.具有:具有半導體元 件,及在上述半導體元件之領域內用於與外部之連接所設 置的外部電極,及經由連接部連接於上述外部電極而電氣 式地連接上述半導體元件與上述外部電極的配線,及設於 上述半導體元件之上面的應力緩和部,及將應力從上述外 部電極傳動至上述應力緩和部的應力傳動部的半導體裝置 〇 2 9 種半導體裝置,其特徵爲具有:半導體元件 ,及在上述半導體元件之領域內用於與外部之連接所設置 的外部電極,及電氣式地連接上述半導體元件之電極與上 述外部電極的配線,及設於上述半導體元件之上面的應力 緩和部,及介裝於上述外部電極之至少基根外周與上述應 力緩和部之間,並將來自上述外部電極之應力傳動至上述 應力緩和部的輔助傳動部。 3 0 .如申請專利範圍第2 9項所述之半導體裝置, 其中,又具有:設於上述外部電極之下面,並將來自上述 外部電極之應力傳動至上述應力緩和部的應力傳動部,及 介裝在上述配線與上述外部電極之間的電氣式連接部 3 1 .如申請專利範圍第3 0項所述之半導體裝置, 其中, 上述配線係設在上述應力緩和部之上面, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公a ) A8B8C8D8 448524 渺年〉月日修正/更正/補充 六、申請專利範圍 上述應力傳動部設於上述連接部》 3 2 .如申請專利範圍第3 0項所述之半導體裝置, 其中, _ 上述配線係設於上述應力緩和部之下面, 上述連接部係貫穿上述應力緩和部所設置, 上述應力傳動部係在上述應力緩和部之上面一體地形 成於上述連接部。 3 3 .如申請專利範圍第3 2項所述之半導體裝置, 其中,上述應力緩和部係以自上述配線至上述應力傳動部 爲止之厚度所形成。 3 4 .如申請專利範圍第3 3項所述之半導體裝置, 其中,在上述應力緩和部,於上述應力傳動部之外側形成 有溝。 3 5 .如申請專利範圍第3 2項所述之半導體裝置, 其中,在上述應力緩和部•於以上述配線上接觸之部位, 及以上述應力傳動部下接觸之部位之間形成有空間。 3 6 .如申請專利範圍第3 5項所述之半導體裝置, 其中,上述應力緩和部係以自上述配線至上述應力傳動部 之厚度所形成,然後自上述應力傳動部之外側至下方施以 蝕刻所形成。 3 7 .如申請專利範圍第2 9項所述之半導體裝置, 其中,上述輔助傳動部係作爲上述應力緩和部可利用之材 料所形成。 3 8 .如申請專利範圍第3 0項所述之半導體裝置, 本纸張又度適用中國國家標準(CNS)A4規格(210 * 297公釐) n I I ^ 1· ^ ^ *1 n n I n I ^ ϋ^PJ> n E* I n I I (請先閱讀背面之注意i項再填窝本頁) -8 - 4 β', Φ 六、申請專利範圍 其中, 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層: 上述配線係設於上述第1及第2應力緩和層之間; 上述連接部係貫穿上述第2緩和層所設置; 上述應力傳動部係在上述第2應力緩和層上面一體地 形成於上述連接部。 3 9 .如申請專利範圍第3 0項所述之半導體裝置, 其中, 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層; 上述配線係設於上述第1及第2應力緩和層之間; 上述連接部係貫穿上述第2緩和層所設置; 上述應力傳動部係具有在上述第1及第2應力緩和層 之間一體地形成於上述連接部的第1傳動部,及在上述第 2應力緩和層上面一體地形成於上述連接部的第2傳動 部。 4 0 .如申請專利範圍第3 9項所述之半導體裝置, 其中,上述第2傳動部係以比上述第1傳動部大之面積將 上述應力傳動至上述第2應力緩和層。 4 1 .如申請專利範圍第3 0項所述之半導體裝置, 其中,上述應力傳動部係對於上述連接部以非接觸狀態下 听設置= 4 2 .如申請專利範圍第4 1項所述之半導體裝置, 本纸張尺度適用中囷國家標準(CNS)A4規格(210 X 297公釐) -9- — ill —---- ----in--— It----11 1!^ {請先閱讀背面之注意事項再填窝本頁) A8B8C8D8 充補 /正 /正 修 曰 κ 月 4 > 2年 L0邪 α) 4 4 夂、申請專利範圍 #中’上述應力緩和部係在支持上述應力傳動部之支持領 域’及形成有上述連接部之連接領域之間具有阻止應力之 (請先閱讀背面之注意事項再填寫本頁) 傳動的分離部。 - 4 3 .如申請專利範圍第4 2項所述之半導體裝置, 其中’上述分離部係溝。 4 4 ·如申請專利範圍第3 0項所述之半導體裝置, 其中’上述配線係具有在與半導體元件之間形成中空空間 的彎曲部。 4 5 ·如申請專利範圍第4 4項所述之半導體裝置, 其中,凝膠材料注入於上述中空空間所成者β , 4 6 ’如申請專利範圍第3 0項所述之半導體裝置, 其中, 上述應力緩和部係具有第1應力緩和層,及形成於該 第1應力緩和層上面的第2應力緩和層: 上述配線係具有形成於上述第1應力緩和層下面的第 1配線部,及形成在上述第1及第2應力緩和層之間的第 2配線部; 上述連接部係具有貫穿上述第1應力緩和層而連接上 述第1及第2配線部的第1配線連接部,及貫穿上述第2 應力緩和層而連接上述外部電極與上述第2配線部的第2 配線連接部: 上述第1及第2配線連接部係平面上設在偏位處: 上述應力傳動部係具有在上述第1及第2應力緩和層 >問一體形成於上述第1配線連接部的第1傳動部,及在 本紙張尺度適用中國國家標準(CNS〉A4規格(210 * 297公釐) -10- 448524 A8 DO 你1年 > 月叫F]修正/更王/補充 g_ 六、申請專利範圍 上述第2應力緩和層上面一體形成於上述第2配線連接部 的第2傳動部。 (請先閲讀背面之注意事項再填寫本頁) 47 .如申請專利範圍第3 0項所述之半導體裝置, 其中,上述配線係從上述外部電極以對於上述應力之發生 方向大約直角方向拉出。 4 8 ·如申請專利範圍第3 0項所述之半導體裝置, 其中,上述應力傳動部係形成在上述連接部之外周位置。 49·一種電子零件,其特徵爲具有:電子元件,及 用於與外部之連接的外部電極,及電氣式地連接上述電子 元件與上述外部電極的配線,及設於上述電子元件上面的 應力緩和部,及介裝於上述外部電極之至少基根外周與上 述應力緩和部之間,並將來自上述外部電極之應力傳動至 上述應力緩和部的輔助傳動部。 5 0 .如申請專利範圍第4 9項所述之電子零件, 其中,又具有··設於上述外部電極之下面,並將來自上述 外部電極之應力傳動至上述應力緩和部的應力傳動部,及 介裝在上述配線與上述外部電極之間的電氣式連接部 0 5 1 . —種電子零件之製造方法,其特徵爲具有: 基板狀地一體形成複數之電子零件的製程,及 在上述基板狀之電子元件形成電極的製程,及 避開上述電極而在上述基板狀之電子元件設置應力緩 和部的製程,及 從上述電極形成配線的製程,及 本紙張尺度適用中國國家標準(CNS)A4 %格(210 * 297公釐〉 -11 - ^Ms08 448524 QO h » 六、申請專利範圍 <請先閲讀背面之注意事項再填寫本頁) 在上述配線與外部電極之電氣式連接部的外周位置形 成將應力從上述外部電極傳動至上述應力緩和部之應力傳 動部的製程,及 將上述基扳狀之電子元件分別切斷成個片的製程。 5 2 種半導體裝置之製造方法,其特徵爲具有: 在晶圓形成電極的製程|及 避開上述電極而在上述晶圓設置應力緩和部的製程, 及 從上述電極形成配線的製程,及 在上述配線與外部電極之電氣式連接部的外周位置形 成將應力從上述外部電極傳動至上述應力緩和部之應力傳 動部的製程,及 將上述晶圓分別切斷成個片的製程。 5 3 .如申請專利範圍第5 2項所述之半導體裝置之 製造方法,其中, 上述應力緩和部之形成製程,係實行在上述配線之形 成製程之後: 埵濟邨智慧W產局貝Η消费合作钍印製 包括在上述晶圓之切斷製程之前,在上述應力緩和部 的上述應力傳動部之外側,藉由蝕刻形成溝的製程。 5 4 .如申請專利範圍第5 2項所述之半導體裝置之 製造方法1其中, 上述應力緩和部之形成製程’係實行在上述配線之形 戎製程之後: 包括在上述晶圓之切斷製程之前,至上述應力傳動部 -12- 本紙張尺度適用t國國家標準(CNS)A4規格(210 X 297公釐〉 4485^4 A8 __ D8 六、申請專利範圍 之下方爲止蝕刻上述應力緩和部的製程。 5 5 .如申請專利範圍第5 2項所述之半導體裝置之 製造方法,其中,包括在上述晶圓之_切斷製程之前,從上 述應力緩和部上面至上述外部電極之至少基根外周爲止, 設置可利用作爲上述應力緩和部之材料,形成輔助傳動部 的製程= 5 6 , —種電路基板,其特徵爲具有:具有半導體元 件,及在上述半導體元件之領域內用於與外部之連接所設 置的外部電極,及電氣式地連接上述半導體元件之電極與 上述外部電極的配線,及設於上述半導體元件之上面的應 力緩和部,及將介裝於上述外部電極之至少基根外周與上 述應力緩和部之間,並將來自上述外部電極之應力傳動至 上述應力緩和部的輔助傳動部半導體裝置,及形成有所期 望之配線圖形的基板: 上述半導體裝置之外部電極連接於上述配線圖形。 5 7 . —種電子機器,其特徵爲具有:具有半導體元 件,及在上述半導體元件之領域內用於與外部之連接所設 置的外部電極,及電氣式地連接上述半導體元件之電極與 上述外部電極的配線,及設於上述半導體元件之上面的應 力緩和部,及將介裝於上述外部電極之至少基根外周與上 述應力緩和部之間,並將來自上述外部電極之應力傳動至 上述應力緩和部的輔助傳動部半導體裝置。 II — ---1 . ! ! I I 訂 i 1 --- <請先«讀背面之注意事項再瑱寫本Ϊ 本紙張尺度適用中國S家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991597 | 1997-01-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW448524B true TW448524B (en) | 2001-08-01 |
Family
ID=12012522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087100431A TW448524B (en) | 1997-01-17 | 1998-01-14 | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
Country Status (8)
Country | Link |
---|---|
US (8) | US6323542B1 (zh) |
EP (1) | EP0917195A4 (zh) |
JP (2) | JP3811957B2 (zh) |
KR (3) | KR100540303B1 (zh) |
CN (4) | CN100378978C (zh) |
AU (1) | AU5495998A (zh) |
TW (1) | TW448524B (zh) |
WO (1) | WO1998032170A1 (zh) |
Families Citing this family (106)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
DE69811296D1 (de) * | 1997-07-11 | 2003-03-20 | Bosch Gmbh Robert | Erhöhte Haftung der Unterseitenbeschichtung von Flip-Chips |
US6441473B1 (en) * | 1997-09-12 | 2002-08-27 | Agere Systems Guardian Corp. | Flip chip semiconductor device |
US7936728B2 (en) * | 1997-12-17 | 2011-05-03 | Tantivy Communications, Inc. | System and method for maintaining timing of synchronization messages over a reverse link of a CDMA wireless communication system |
JP3753218B2 (ja) * | 1998-03-23 | 2006-03-08 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US6642136B1 (en) * | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
JP2000277568A (ja) * | 1999-01-19 | 2000-10-06 | Murata Mfg Co Ltd | 電子部品の実装方法及び実装構造 |
JP4024958B2 (ja) | 1999-03-15 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置および半導体実装構造体 |
US6387734B1 (en) * | 1999-06-11 | 2002-05-14 | Fujikura Ltd. | Semiconductor package, semiconductor device, electronic device and production method for semiconductor package |
JP4526651B2 (ja) * | 1999-08-12 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100440507B1 (ko) * | 2000-03-23 | 2004-07-15 | 세이코 엡슨 가부시키가이샤 | 반도체장치 및 그 제조방법, 회로기판 및 전자기기 |
JP4750926B2 (ja) * | 2000-06-06 | 2011-08-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP2002026198A (ja) * | 2000-07-04 | 2002-01-25 | Nec Corp | 半導体装置及びその製造方法 |
JP3440070B2 (ja) * | 2000-07-13 | 2003-08-25 | 沖電気工業株式会社 | ウェハー及びウェハーの製造方法 |
US6696765B2 (en) | 2001-11-19 | 2004-02-24 | Hitachi, Ltd. | Multi-chip module |
TW517334B (en) * | 2000-12-08 | 2003-01-11 | Nec Corp | Method of forming barrier layers for solder bumps |
US6518675B2 (en) * | 2000-12-29 | 2003-02-11 | Samsung Electronics Co., Ltd. | Wafer level package and method for manufacturing the same |
US6815324B2 (en) * | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
US7902679B2 (en) * | 2001-03-05 | 2011-03-08 | Megica Corporation | Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump |
US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
TWI313507B (en) * | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
US7099293B2 (en) | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
US20030116845A1 (en) * | 2001-12-21 | 2003-06-26 | Bojkov Christo P. | Waferlevel method for direct bumping on copper pads in integrated circuits |
TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
US6930032B2 (en) * | 2002-05-14 | 2005-08-16 | Freescale Semiconductor, Inc. | Under bump metallurgy structural design for high reliability bumped packages |
JP3542350B2 (ja) * | 2002-05-31 | 2004-07-14 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
US6897566B2 (en) * | 2002-06-24 | 2005-05-24 | Ultra Tera Corporation | Encapsulated semiconductor package free of chip carrier |
US20040007779A1 (en) * | 2002-07-15 | 2004-01-15 | Diane Arbuthnot | Wafer-level method for fine-pitch, high aspect ratio chip interconnect |
TWI281718B (en) * | 2002-09-10 | 2007-05-21 | Advanced Semiconductor Eng | Bump and process thereof |
JP3707481B2 (ja) * | 2002-10-15 | 2005-10-19 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2004288816A (ja) * | 2003-03-20 | 2004-10-14 | Seiko Epson Corp | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2004304152A (ja) * | 2003-03-20 | 2004-10-28 | Seiko Epson Corp | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3918941B2 (ja) * | 2003-03-20 | 2007-05-23 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2004304151A (ja) | 2003-03-20 | 2004-10-28 | Seiko Epson Corp | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3664167B2 (ja) * | 2003-03-20 | 2005-06-22 | セイコーエプソン株式会社 | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
DE10318074B4 (de) * | 2003-04-17 | 2009-05-20 | Qimonda Ag | Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften |
JP3693056B2 (ja) * | 2003-04-21 | 2005-09-07 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器 |
JP2004327527A (ja) * | 2003-04-22 | 2004-11-18 | Seiko Epson Corp | 電子装置及びその製造方法並びに電子機器 |
US7358608B2 (en) | 2003-06-13 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Semiconductor device having chip size package with improved strength |
US7470997B2 (en) * | 2003-07-23 | 2008-12-30 | Megica Corporation | Wirebond pad for semiconductor chip or wafer |
JP4010298B2 (ja) | 2003-12-17 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP3855992B2 (ja) | 2003-12-17 | 2006-12-13 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
DE102004009296B4 (de) * | 2004-02-26 | 2011-01-27 | Siemens Ag | Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements |
JP2005259848A (ja) * | 2004-03-10 | 2005-09-22 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005311118A (ja) * | 2004-04-22 | 2005-11-04 | Seiko Epson Corp | 半導体装置及びその製造方法、電気光学装置、並びに電子機器 |
DE102004028572B4 (de) * | 2004-06-15 | 2008-08-14 | Qimonda Ag | Umverdrahtungseinrichtung für elektronische Bauelemente |
US8067837B2 (en) | 2004-09-20 | 2011-11-29 | Megica Corporation | Metallization structure over passivation layer for IC chip |
US20060022339A1 (en) * | 2004-07-30 | 2006-02-02 | Texas Instruments Incorporated | Solder ball opening protrusion for semiconductor assembly |
JP3972211B2 (ja) * | 2004-09-03 | 2007-09-05 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
JP2006086219A (ja) * | 2004-09-14 | 2006-03-30 | Nitto Denko Corp | 配線回路基板 |
US8294279B2 (en) * | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
JP2006270009A (ja) * | 2005-02-25 | 2006-10-05 | Seiko Epson Corp | 電子装置の製造方法 |
US7999379B2 (en) * | 2005-02-25 | 2011-08-16 | Tessera, Inc. | Microelectronic assemblies having compliancy |
JP4379360B2 (ja) * | 2005-03-22 | 2009-12-09 | 株式会社日立製作所 | 力学量測定装置 |
JP2006303036A (ja) * | 2005-04-18 | 2006-11-02 | Fujikura Ltd | 半導体装置 |
JP4238843B2 (ja) | 2005-06-21 | 2009-03-18 | セイコーエプソン株式会社 | 半導体チップ、半導体チップの製造方法および電子機器 |
JP4265575B2 (ja) | 2005-06-21 | 2009-05-20 | セイコーエプソン株式会社 | 半導体チップおよび電子機器 |
JP4235835B2 (ja) * | 2005-08-08 | 2009-03-11 | セイコーエプソン株式会社 | 半導体装置 |
US7492044B2 (en) * | 2005-10-06 | 2009-02-17 | Lenovo (Singapore) Pte. Ltd. | System and method for decreasing stress on solder holding BGA module to computer motherboard |
WO2007058096A1 (ja) * | 2005-11-18 | 2007-05-24 | Nec Corporation | 実装基板および電子機器 |
EP1979942B1 (en) * | 2006-01-24 | 2011-03-16 | Nxp B.V. | Stress buffering package for a semiconductor component |
JP2008082952A (ja) * | 2006-09-28 | 2008-04-10 | Mitsubishi Electric Corp | 半導体感歪センサ |
JP4995551B2 (ja) * | 2006-12-01 | 2012-08-08 | ローム株式会社 | 半導体装置及び半導体装置の製造方法 |
GB2444775B (en) * | 2006-12-13 | 2011-06-08 | Cambridge Silicon Radio Ltd | Chip mounting |
US7749886B2 (en) | 2006-12-20 | 2010-07-06 | Tessera, Inc. | Microelectronic assemblies having compliancy and methods therefor |
JP4980709B2 (ja) * | 2006-12-25 | 2012-07-18 | ローム株式会社 | 半導体装置 |
TWI353644B (en) * | 2007-04-25 | 2011-12-01 | Ind Tech Res Inst | Wafer level packaging structure |
JP4708399B2 (ja) * | 2007-06-21 | 2011-06-22 | 新光電気工業株式会社 | 電子装置の製造方法及び電子装置 |
JP4213191B1 (ja) * | 2007-09-06 | 2009-01-21 | 新光電気工業株式会社 | 配線基板の製造方法 |
JP2009117699A (ja) * | 2007-11-08 | 2009-05-28 | Shinko Electric Ind Co Ltd | 半導体パッケージ用部品及び半導体パッケージ用部品の製造方法 |
JP5627835B2 (ja) * | 2007-11-16 | 2014-11-19 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US8373275B2 (en) * | 2008-01-29 | 2013-02-12 | International Business Machines Corporation | Fine pitch solder bump structure with built-in stress buffer |
JP5361264B2 (ja) * | 2008-07-04 | 2013-12-04 | ローム株式会社 | 半導体装置 |
KR101534682B1 (ko) * | 2009-03-13 | 2015-07-08 | 삼성전자주식회사 | 범프에 스틱을 구비하는 반도체 장치 |
US8895358B2 (en) * | 2009-09-11 | 2014-11-25 | Stats Chippac, Ltd. | Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP |
JP5357784B2 (ja) * | 2010-01-05 | 2013-12-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8264089B2 (en) * | 2010-03-17 | 2012-09-11 | Maxim Integrated Products, Inc. | Enhanced WLP for superior temp cycling, drop test and high current applications |
US8294265B1 (en) * | 2010-03-31 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor |
JP2012015398A (ja) * | 2010-07-02 | 2012-01-19 | Toshiba Corp | 半導体装置 |
GB2482894B (en) | 2010-08-18 | 2014-11-12 | Cambridge Silicon Radio Ltd | Interconnection structure |
TWI463621B (zh) * | 2011-11-04 | 2014-12-01 | 矽品精密工業股份有限公司 | 封裝基板結構及其製法 |
US9978656B2 (en) * | 2011-11-22 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming fine-pitch copper bump structures |
US9401308B2 (en) | 2013-03-12 | 2016-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices, methods of manufacture thereof, and packaging methods |
US9607921B2 (en) | 2012-01-12 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package interconnect structure |
US9437564B2 (en) | 2013-07-09 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US10015888B2 (en) | 2013-02-15 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect joint protective layer apparatus and method |
US9589862B2 (en) | 2013-03-11 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US9263839B2 (en) | 2012-12-28 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved fine pitch joint |
US9257333B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US9368398B2 (en) | 2012-01-12 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US8791008B2 (en) * | 2012-03-21 | 2014-07-29 | Stats Chippac, Ltd. | Semiconductor device and method of forming micro-vias partially through insulating material over bump interconnect conductive layer for stress relief |
US9082776B2 (en) | 2012-08-24 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package having protective layer with curved surface and method of manufacturing same |
CN102915986B (zh) | 2012-11-08 | 2015-04-01 | 南通富士通微电子股份有限公司 | 芯片封装结构 |
WO2014071815A1 (zh) | 2012-11-08 | 2014-05-15 | 南通富士通微电子股份有限公司 | 半导体器件及其形成方法 |
US9379077B2 (en) | 2012-11-08 | 2016-06-28 | Nantong Fujitsu Microelectronics Co., Ltd. | Metal contact for semiconductor device |
US9035461B2 (en) | 2013-01-30 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices and packaging methods |
US9484291B1 (en) * | 2013-05-28 | 2016-11-01 | Amkor Technology Inc. | Robust pillar structure for semicondcutor device contacts |
JP2015095482A (ja) | 2013-11-08 | 2015-05-18 | アイメックImec | 半導体部品上へのマイクロバンプの作製方法 |
CN106133896B (zh) * | 2014-04-04 | 2018-12-04 | 三菱电机株式会社 | 半导体模块 |
US20150364430A1 (en) * | 2014-06-16 | 2015-12-17 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming a Dampening Structure to Improve Board Level Reliability |
US10804153B2 (en) | 2014-06-16 | 2020-10-13 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method to minimize stress on stack via |
US9892962B2 (en) | 2015-11-30 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package interconnects and methods of manufacture thereof |
JP7407498B2 (ja) * | 2017-09-15 | 2024-01-04 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
US10361122B1 (en) * | 2018-04-20 | 2019-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Processes for reducing leakage and improving adhesion |
US11069622B2 (en) | 2019-03-22 | 2021-07-20 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Interposer-type component carrier and method of manufacturing the same |
KR20220109753A (ko) | 2021-01-29 | 2022-08-05 | 삼성전자주식회사 | 포스트를 포함하는 반도체 패키지 |
Family Cites Families (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3495324A (en) * | 1967-11-13 | 1970-02-17 | Sperry Rand Corp | Ohmic contact for planar devices |
US4087314A (en) * | 1976-09-13 | 1978-05-02 | Motorola, Inc. | Bonding pedestals for semiconductor devices |
JPS5955037A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置 |
US5126820A (en) * | 1985-02-01 | 1992-06-30 | Advanced Micro Devices, Inc. | Thermal expansion compensated metal lead frame for integrated circuit package |
JPS61218145A (ja) | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体装置 |
JPH0818473B2 (ja) * | 1985-07-31 | 1996-02-28 | トッパン・ムーア株式会社 | 機密水準を設定できるicカード |
US4723197A (en) * | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
DE3788119T2 (de) | 1986-12-19 | 1994-05-11 | Philips Nv | Verfahren zum Herstellen einer Halbleitervorrichtung mit vermindertem Verpackungsdruck. |
JPS63221629A (ja) * | 1987-03-11 | 1988-09-14 | Hitachi Ltd | 電子装置 |
US5017510A (en) * | 1987-06-01 | 1991-05-21 | Texas Instruments Incorporated | Method of making a scalable fuse link element |
US4743568A (en) * | 1987-07-24 | 1988-05-10 | Motorola Inc. | Multilevel interconnect transfer process |
JPH01209746A (ja) | 1988-02-17 | 1989-08-23 | Nec Corp | 半導体装置 |
JPH01214141A (ja) * | 1988-02-23 | 1989-08-28 | Nec Corp | フリップチップ型半導体装置 |
EP0393220B1 (en) * | 1989-04-20 | 1994-07-13 | International Business Machines Corporation | Integrated circuit package |
JPH0348435A (ja) * | 1989-07-17 | 1991-03-01 | Oki Electric Ind Co Ltd | フリップチップ素子の実装構造 |
US5148266A (en) | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies having interposer and flexible lead |
JP2958136B2 (ja) * | 1991-03-08 | 1999-10-06 | 株式会社日立製作所 | 半導体集積回路装置、その製造方法および実装構造 |
JP3285919B2 (ja) * | 1992-02-05 | 2002-05-27 | 株式会社東芝 | 半導体装置 |
JPH05251496A (ja) * | 1992-03-09 | 1993-09-28 | Nec Yamagata Ltd | 半導体素子 |
JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
TW347149U (en) | 1993-02-26 | 1998-12-01 | Dow Corning | Integrated circuits protected from the environment by ceramic and barrier metal layers |
JPH0745665A (ja) | 1993-08-02 | 1995-02-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPH07115096A (ja) * | 1993-10-18 | 1995-05-02 | Fujitsu Ltd | バンプ電極 |
JPH07212045A (ja) | 1994-01-21 | 1995-08-11 | Hitachi Ltd | 電子部品及びその製造方法 |
US5435482A (en) * | 1994-02-04 | 1995-07-25 | Lsi Logic Corporation | Integrated circuit having a coplanar solder ball contact array |
JPH0817860A (ja) | 1994-06-30 | 1996-01-19 | Oki Electric Ind Co Ltd | 電子部品の製造方法 |
JPH0837190A (ja) | 1994-07-22 | 1996-02-06 | Nec Corp | 半導体装置 |
JPH0878484A (ja) * | 1994-09-05 | 1996-03-22 | Hitachi Cable Ltd | Tabテープキャリア及び半導体装置 |
JP2616565B2 (ja) | 1994-09-12 | 1997-06-04 | 日本電気株式会社 | 電子部品組立体 |
JP3142723B2 (ja) * | 1994-09-21 | 2001-03-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
JPH08111473A (ja) | 1994-10-07 | 1996-04-30 | Hitachi Ltd | ボールグリッドアレイ型パッケージ及びそれを用いた実装構造 |
JP2730492B2 (ja) * | 1994-10-25 | 1998-03-25 | 日本電気株式会社 | 半導体装置 |
JP3400877B2 (ja) * | 1994-12-14 | 2003-04-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JPH08172112A (ja) | 1994-12-19 | 1996-07-02 | Sony Corp | Icチップの配置方法 |
JPH08181423A (ja) * | 1994-12-27 | 1996-07-12 | Nippon Telegr & Teleph Corp <Ntt> | はんだバンプ実装用端子電極構造 |
JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
JP3356921B2 (ja) | 1995-03-24 | 2002-12-16 | 新光電気工業株式会社 | 半導体装置およびその製造方法 |
DE69635397T2 (de) | 1995-03-24 | 2006-05-24 | Shinko Electric Industries Co., Ltd. | Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren |
JP3301894B2 (ja) | 1995-04-10 | 2002-07-15 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP3569585B2 (ja) | 1995-03-24 | 2004-09-22 | 新光電気工業株式会社 | 半導体装置 |
US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
KR100386061B1 (ko) * | 1995-10-24 | 2003-08-21 | 오끼 덴끼 고오교 가부시끼가이샤 | 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임 |
US5757079A (en) * | 1995-12-21 | 1998-05-26 | International Business Machines Corporation | Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages and the resulting MLTF structure |
US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
JPH09321168A (ja) * | 1996-03-22 | 1997-12-12 | Shinko Electric Ind Co Ltd | 半導体パッケージ及び半導体装置 |
JP4258660B2 (ja) * | 1997-01-17 | 2009-04-30 | セイコーエプソン株式会社 | 半導体装置 |
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
DE69830883T2 (de) | 1997-03-10 | 2006-04-20 | Seiko Epson Corp. | Halbleiterbauelement und mit diesem Bauelement bestückte Leiterplatte |
US6172874B1 (en) * | 1998-04-06 | 2001-01-09 | Silicon Graphics, Inc. | System for stacking of integrated circuit packages |
TW434756B (en) * | 1998-06-01 | 2001-05-16 | Hitachi Ltd | Semiconductor device and its manufacturing method |
JP3606769B2 (ja) * | 1999-07-13 | 2005-01-05 | 新光電気工業株式会社 | 半導体装置 |
US6511858B2 (en) * | 2000-09-27 | 2003-01-28 | Fujitsu Quantum Devices Limited | Method for fabricating semiconductor device |
-
1998
- 1998-01-14 TW TW087100431A patent/TW448524B/zh not_active IP Right Cessation
- 1998-01-16 CN CNB2004100384050A patent/CN100378978C/zh not_active Expired - Lifetime
- 1998-01-16 US US09/142,856 patent/US6323542B1/en not_active Expired - Lifetime
- 1998-01-16 KR KR1019980707333A patent/KR100540303B1/ko not_active IP Right Cessation
- 1998-01-16 KR KR10-2005-7011116A patent/KR100531976B1/ko not_active IP Right Cessation
- 1998-01-16 KR KR10-2004-7004846A patent/KR20040037234A/ko active Search and Examination
- 1998-01-16 EP EP98900382A patent/EP0917195A4/en not_active Withdrawn
- 1998-01-16 WO PCT/JP1998/000130 patent/WO1998032170A1/ja not_active Application Discontinuation
- 1998-01-16 CN CNB988000377A patent/CN1154176C/zh not_active Expired - Lifetime
- 1998-01-16 AU AU54959/98A patent/AU5495998A/en not_active Abandoned
- 1998-01-16 CN CNB2007101612965A patent/CN100521175C/zh not_active Expired - Lifetime
- 1998-01-16 JP JP53270398A patent/JP3811957B2/ja not_active Expired - Lifetime
- 1998-01-16 CN CNB2007100854647A patent/CN100517625C/zh not_active Expired - Lifetime
-
2001
- 2001-09-18 US US09/953,858 patent/US6518651B2/en not_active Expired - Lifetime
-
2002
- 2002-12-31 US US10/331,510 patent/US7235881B2/en not_active Expired - Fee Related
-
2007
- 2007-04-20 US US11/785,880 patent/US7307351B2/en not_active Expired - Fee Related
- 2007-10-29 US US11/976,835 patent/US7485973B2/en not_active Expired - Fee Related
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2008
- 2008-09-26 JP JP2008247471A patent/JP2009027185A/ja active Pending
- 2008-12-23 US US12/343,166 patent/US7755205B2/en not_active Expired - Fee Related
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2010
- 2010-06-04 US US12/794,401 patent/US7888177B2/en not_active Expired - Fee Related
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2011
- 2011-01-03 US US12/983,733 patent/US8399999B2/en not_active Expired - Fee Related
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