TW322577B - - Google Patents
Download PDFInfo
- Publication number
- TW322577B TW322577B TW086106350A TW86106350A TW322577B TW 322577 B TW322577 B TW 322577B TW 086106350 A TW086106350 A TW 086106350A TW 86106350 A TW86106350 A TW 86106350A TW 322577 B TW322577 B TW 322577B
- Authority
- TW
- Taiwan
- Prior art keywords
- decoder
- selection signal
- signal
- memory cell
- generate
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
經濟部中央橾隼局員工消費合作社印製 322577 A7 B7 五、發明説明(1 ) 链明昔吾 發 明 領 域 本 發 明 有 翡 一 種 半 導 髖 記 億 裝 置 , 且 較 特 別 地 t 有 闞 一 種 半 導 體 記 憶 裝 置 之 驅 動 器 電 路 之 改 良 〇 祖 Μ 技 術 說 明 大 致 地 9 於 習 用 技 術 半 導 體 記 憶 裝 置 中 > 一 記 憶 胞 陣 列 被 劃 分 為 複 數 之 區 塊 » 同 時 * 各 區 塊 被 劃 分 為 複 數 之 記 億 胞 列 f 進 一 步 地 賣 各 記 憶 胞 列 被 劃 分 為 一 m 列 開 闞 電 晶 體 及 複 數 之 記 憶 胞 〇 因 此 * 一 個 區 塊 解 碼 器 係 配 置 用 以 選 取 該 諸 區 塊 之 一 f 一 個 列 解 碼 器 則 配 置 用 e 各 區 塊 選 取 該 諸 記 憶 胞 列 之 一 » 以 及 一 字 元 解 碼 器 係 配 置 用以自各記億胞列選取 一 記 憶 胞 〇 同 時 » 一 個 列 驅 動 器 電 路 連 接 於 區 塊 解 碼 器 與 列 解 碼 器 因 而 產 生 諸 列 驅 動 信 號 用 於 諸 記 憶 胞 列 而 一 字 元 驅 動 器 電 路 連 接 於 區 塊 解 碼 器 與 字 元 解 碼 器 * 因 而 產 生 諸 字 元 驅 動 信 號 〇 然 而 t 於 習 用 技 術 之 驅 動 器 電 路 » 元 件 ( 電 晶 體 ) 之 數 百 或 各 元 件 之 尺 寸 皆 大 , 使 得 驅 動 器 電 路 之 諸 電 晶 體 之 總 閛 極 寬 度 呈 較 大 f 此 將 於 稍 後 詳 述 9 因 而 $ 積 體 性 無 法 予 Μ 強 化 Ο 發 明 槪 沭 本 發 明 之 百 的 在 於 減 少 一 半 導 體 記 憶 裝 置 中 之 諸 驅 動 器 電 路 之 尺 寸 〇 根 據 本 發 明 % 於 一 半 導 體 記 憶 裝 置 > 包 含 : 諸 記 憶 胞 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 2 ) 1 « 第 一 與 第 二 解 碼 器 » 產 生 第 一 與 第 二 選 取 信 號 > kk 及 一 驅 動 器 電 路 » 產 生 一 驅 動 信 號 用 Μ 驅 動 諸 記 憶 胞 0 該 1 驅 動 器 電 路 包 含 一 轉 移 閘 9 由 第 一 選 取 信 號 控 制 » 因 而 η ] 先 1 通 過 第 二 選 取 信 號 來 產 生 該 驅 動 信 號 〇 閲 讀 Π5Π 网 式 簡 單 說 明 背 1 I 之 1 當 參 照 附 圖 與 習 用 技 術 比 較 時 將 從 下 述 說 明 更 清 楚 注 意 1 | 地 理 解 本 發 明 其 中 事 項 I 再 L 第 1 圖 係 方 塊 電 路 m * 描 繪 —* 第 —* 習 用 技 術 ROM 型 填 寫 本 裝 半 導 體 記 憶 裝 置 5 頁 '—^ 1 I 第 2 圖 係 第 1 圖 之 記 憶 胞 區 塊 之 詳 细 電 路 圖 9 1 1 第 3 圖 係 第 1 圖 之 塊 解 碼 器 9 列 解 碼 器 及 字 元 解 碼 1 I 器 之 詳 细 電 路 圖 * 1 訂 第 4 圖 係 第 1 圖 之 列 驅 動 器 電 路 及 字 元 顆 動 器 電 路 之 1 詳 细 電 路 圖 • 1 | 第 5 Qgt 圈 係 一 方 塊 電 路 圖 9 描 繪 一 第 二 習 用 技 術 ROM 型 1 I 半 導 體 記 億 裝 置 1 1 第 6 圖 係 第 5 圖 之 區 塊 解 碼 器 9 列 解 碼 器 與 字 元 解 碼 1 器 之 詳 细 電 路 圖 1 1 I 第 7 圖 係 第 5 圖 之 列 驅 動 器 電 路 及 字 元 驅 動 器 電 路 之 1 1 詳 细 電 路 圖 t I 第 8 圖 係 一 方 塊 電 路 圖 > 描 繪 一 根 據 本 發 明 之 ROM 型 1 半 導 體 記 憶 裝 置 之 實 施 例 ( 1 第 9 圖 係 第 8 圖 之 區 塊 解 碼 器 » 列 解 碼 器 及 字 元 解 碼 1 器 之 詳 细 電 路 圖 1 1 -4 1 1 1 1 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐〉 S22577 A7 B7 五、發明説明(5 ) 第10圖係第8匾之列驅動器電路及字元驅動器電路之 詳细電路圈;Μ及 (請先閲讀背面之注意事項再填寫本頁) 第11圖係第10匾之修飾之電路圖。 住g掄例說明 於說明較佳實施例之前,將參照第1至7圖說明習用 技術ROM (唯謓記憶體)型半導體記憶裝置。 於第1圖中,描述一第一習用技術ROM型裝置,參考 符號1-1, 1-2, 1-8表示諸NAND(反及)型記憶胞區 塊,此記億胞區塊1-1 , 1-2.....1-8係由一個區塊解 碼器2所選取,同時,各記憶胞區塊1-1, 1-2..... 1-8之一記憶胞係由一個列解碼器3 , —個列驅動器電 路4 , 一字元解碼器5及一字元驅動器電路6所選取。 於此例中,區塊解碼器2 ,列解碼器3及字元解碼器5 接收一位址信號ADD 。
諸記億胞區塊1-1, 1-2, .... 1-8係經由一數字線DL 建接至一感知放大器7 ,此感知放大器7根據所選取記
億胞之狀態來感知-感知電流I ,而產生一感知電JB VH S 〇 且傳輸其至一比較器8 ,此比較器8比較此感知電壓从3 經濟部中央標準局員工消費合作社印製 與一參考電壓VR,及產生一輸出電壓。 於第2圖中,係第1圖之記憶胞區塊1-1之詳细電路 該記憶胞區塊係由非揮性記憶胞M1:L, Μ 12..... 所形成。於此例中,諸記憶胞M1:L, Μ 21.....Mml 係連接於一位元線BL;l與一接地端GND之間;諸記憶胞 H12, M22, ..., Mm2係連接於一位元線BL2與該接地端 -5- 本纸張尺度遢肩中國*家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(4 ) GND 之間;...;K 及諸記憶胞 Mln, M2n, »111111係 連接於一位元線Bk與該接地端GND之間。同時,諸記 η 憶胞M1;L,Μ12.....Μ1η之閘極係連接於一字元線VI^ ; 諸記億胞H21, M22.....M2n之閘極係連接於一字元線 WLg ;..以及諸記億胞、1 , Mm2.....Mmn係連接於一字元 ㈣m〇 諸位元線BLp BL2.....BLn係經由列選取電晶體Q·^
,Qϊ2.....QYn與典型導通狀態之電晶體(空乏型MOS 電晶體)而連接於數字媒DL ,諸位元線BL;l , BL2..... BLn之一則由產生自列驅動器電路4之列驅動信號Di , D2 ,...,D.予Μ選取。 η 另一方面,諸字元線, WI^.....WLm之一則由產 生自字元驅動器電路6之字元線驅動信號\..... 予K選取。 於第3圖中,係第1圖之區塊解碼器2 ,列解碼器3 及字元解碼器5之詳细電路圖,區塊解碼器2接收位址 信號ADD之位址位元a^, , 及"^,區塊解 碼器2係由NAND電路2-1, 2-2, 2-8所形成用Μ分 別地產生區塊選取信號41, Α2.....Α8,例如,若至 少位址位元a:L, 32及85之一係高時,區塊選取信號Ai* 高(非活化),相反地,若所有位址位元a:L, 32及35為低 時,則區塊選取信號纟1為低(活化)。同時,列解碼器3 接收位址信號ADD之位址位元1^,1, b2,1^..... b.及I ,列解碼器3係由NAND電路3-1, 3-2, ..., 3-n X 1 -6- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 A7 322577 B7 五、發明説明(5 ) 所形成用Μ分別地產生列選取信號,Bp B2.....Bn , 例如,若至少位址位元b2.....4之一係高時, (請先閲讀背面之注意事項再填寫本頁) 則列選取信號\為高(非活化),相反地,若所有位址位 元\ , b2 , . . . , 4為低時,則列選取信號\為低(活化) 。同時,字元解碼器5接收位址信號ADD之位址位元ci
,"c~ , c , c.....Cq及Cq,字元解碼器5係由NAND 1 2 2 3 d 電路5-1, 5-2.....5-b所形成用W分別地產生字元選 取信號Cq , C .....,例如,若至少位址位元Cq, * 12 m 1 C〇.....c.之一係高時,則字元選取信號C為高(非活 2 Z 1 化),相反地,若所有位址位元c2.....為低時 ,則字元選取信號為低(活化)。 第4圖係第1圖所列驅動器電路4與字元驅動器電路 6之詳佃電路圖,於此例中,只有一用以產生一列驅動 信號Dy之驅動器4-Y及一用Μ產生一字元驅動信號Εχ2 驅動器6-Χ被描繪出,而其他驅動器被省略以用於簡化 說明。 經濟部中央樣準局員工消費合作社印製 驅動器4-Υ係由一個雙輪入之HOR (反或)電路所形成 其接收區塊選取信號Ai及列選擇信號Βγ,另一方面,驅 動器6-Χ亦由含有兩涸串聯之Ρ通道MOS電晶體Qpi及 Qp2與兩個N通道MOS電晶體Qnl及Qn2之一個雙輸入之 NOR電路所形成,須注意的是,驅動器4-Y之NOR電路 具有相同於驅動器6-X之H0R電路之組態除了它們的尺 寸之外,亦即,各列驅動信號Di , D 2.....Dn只使用 於驅動兩個電晶體,故驅動器4-Y之NOR電路可降低大 -7- 本紙張尺度適用中國國家標準(CNS ) 格(210X297公嫠) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(& ) 小,另一方面,因為各字元驅動信號£1 , E2.....Em^ 使用於驅動許多數之記憶胞(電晶體 >,故驅動器6-X之 NOR電路無法降低大小,也躭是說,驅動器6-X之各電 晶體Q,,Q^Q 及之閘極寛度必須增加。 pl p.2 nl n2 於第5圖中,描繪一第二習用技術之ROM型半専體記 憶裝置,第1圖之字元解碼器5與字元驅動器電路6分 別地被修飾為一字元解碼器5’與一字元驅動器電路6’。 如第6圖中所描繪,係第5圈之字元解碼器5’之詳细 電路圖,除了 HAND電路5-1 , 5-2.....5-b之外,此字 元解碼器5 ’含有反相器5’-1 , 5’-2...... 5·-·,使得 除了字元選取信號\ , c2.....cm之外,字元選取信 號C , C , ..., C之反相信號----Y被產生。 12 m 12 m 同時,如第7圓中所示,係第5圖之字元驅動器電路 6’之詳细電路國,相對應於第4圖之驅動器6-X之一驅 動器6’-X,第4圔之P通道電晶體Q 被去除,而字元 _ P2 選取信號C之反相信號C被施加於P通道M0S電晶體 X. 又 Q ,之源極。 pi 因而,於第二習用技術之ROM裝置中,雖然需要字元
選取信號C之反相信號1 ,但字元驅動器電路6’中之電 X X 晶體數目較小於第一習用技術之ROM裝置之字元驅動器 電路6中之電晶體数目,所K,強化了積體性。 第5及7圖之列驅動器電路4與字元驅動器電路6’之 佈局將研討於下文。 大致地,一 M0S電晶體之汲極電流Id滿足於下式: 一 8 — (請先閲讀背面之注意事項再填寫本頁) 裝. 訂- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 ^22577 五、發明説明(7 ) I d 〇〇 u W/L ⑴ 其中w係諸如電子或電洞之載子之遷移率; (請先閲讀背面之注意事項再填寫本頁) W係一閛極寬度;Μ及 L係一閘極長度。 同時, u : u = 1 ·* 2 (2) ρ η 其中w 係電洞之遢移率而係電子之遷移率。 P n 進一步地,於一由一 P通道MOS電晶體與一 N通道 HOS電晶體所形成之反相器中,若P通道MOS電晶體之 閘極長度L係大約相等於H通道電晶體之閘極長度L時 P n ,為了滿足一輸入電壓與一輪出電壓同時地等於Vpp / 2 之條件,其中係一電源電壓,則 W : W„ = 2:l (¾ P n 其中wp係P通道MOS電晶體之閛極寬度而\係忖通道 M0S電晶體之閛極寬度。 當關係式(Φ被應用於如第7圖中所描繪之雙輪入H0R 電路時,則關係式③由下式取代: W : W = 4 : 1 ⑷ P 11 經濟部中央揉準局貝工消費合作社印製
於第7圖中,驅動器4-Y之諸電晶體之閛極寬度為: HWp =W+W+4W =6W © 其中Wn=W而Wp=4W (參照關俗式⑷)。
另一方面,於第7圖中,因為用以傳輸電源電壓V cc -9- 本紙張尺度適用中國國家橾準(CNS ) A4規格(210· 公釐) A7 B7 五、發明説明(8 )
至宇元驅動信號Εγ之P通道電晶SiQd相對應於兩HOR X pi 電路系列之P通道HOS電晶體,故第7圖之P通道電晶 體0 n之閘極寬度為: pi 4 · W „
P =1 6 W (6) 同時,於第7圖中,因為N通道電晶體Q,相對應於 nl 兩NOR電路系列之N通道MOS電晶體,故第7圖之N通 道電晶體Qnl之閛極寬度為:
4 · V η =4w ⑺ 進一步地,於第7圖中,因為N通道電晶體Qn2只用 於造成字元驅動信號\接地,故第7圖之Η通道電晶體 Qm之閘極寬度為: 1/2 Wn =0.5« ⑻ 所M,由方程式⑺及⑻,若n = 8而b = 16時, 則第5圖之列驅動器電路4及字元驅動器電路6’之諸電 晶體之總閘極寬度為: 經濟部中央揉準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 6W X 8+ (16W + 4W + 0.5W) X 16 =3 7 6 W 0) 因此,僅管減少了電晶體之數目,但因為第7圖之P 通道電晶體Q Ί係相當地大,故列驅動器電路4與字元 驅動器6’之積體性在尺寸上無法降低。 於第8圔中,描繪本發明一實施例,第1圖之區塊解 -10- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(分) A7 B7 碼器2被修飾為區塊解碼器2’其亦產生區塊選取信號,A, ,Ag之反相信號Ai,A 2.....A8,此反相信 2..... 了8與區塊選取信號六^ a2, .,., a8 係供應至一字元驅動器電路6"。
2 ,號X , A 如第9園中所描繪,除了第1圆之諸NAND電路2-1, 2-2.....2-8之外,區塊解碼器2 ’包含反相器21, '-2......2'-8,使得反相信號 A_, A_, ..., Ag被 產生。 如第10圖中所描繪,字元驅動器電路6”之驅動器6”-Χ 含有·♦由反相信號\所控制之Η通道M0S電晶通(^^及 Qn4,由區塊選取信號Ai*控制之Ρ通道M0S電晶SiQp5 ,K及由一 P通道M0S電晶體與一 H通道M0S電晶髖串 聯形成之反相器INV 。 電晶體Q π及Q v^形成一轉移閘用Μ通過字元驅動信號 p3 rt-3 Cv於其間,亦即.當區塊選取信係低(活化)時,轉 JL 丄 移閘専通(0N),使得字元選取信號C穿過此轉移閛,使 得字元選取信號Cx*反相器INV來反相以取得字元驅動 信號Εχ,另一方面,當區塊選取信號Ai係高(非活化)時 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央樣準局員工消費合作社印製 且同時,電晶體Qn4導通,结果, ,轉移閛翡閉(OFF) 反相器IHV處之輪入電壓被提升到Vp。,且因此,反相 器INV之输出電壓被拉下至GND (接地),使得相對應之 諸記憶胞係碓實地於一非選取之狀態中。 列驅動器電路6"之佈局將解說於下文。 因為第ίο圖之p通道電晶體〇1)5與^通道電晶體〇115係 -11 - 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) A7 B7 322577 五、發明説明(l〇 ) 只使用於傳_字元選取信號\至反相器INV之諸閛極, 所Μ第10_之電晶«8(10之閘極寬度為: 1/2 Vn =0.5W ⑽ 同時,第10画之電晶體Q x之閛極寬度為·· p3
1/2 V
P =W (11) 同時,因為第10圖之N通道M0S電晶體Qn4係只使用 於提升反相器INV之閛極電壓,所Μ電晶體Qn4之閘掻 寬度為: 1/4 Wp =0 . 5W (12) 進一步,反相器INV之P通道與N通道電晶鱧之總閛 槿寬度為: (W +W ) X 4 η ρ =12W (13) 於此實施例,雖然與第二習用技術相比較,第9圖之 反相器2’-1, 2’-2......2’-8係實質地在數目上增加 ,但與第二習用技術相比較,反相器5’-1, 5'-2,---- ,5’-b係實質地在數目上減少。因此,若· = 16時,則與 第二習用技術相比較,總閘極寬度3tfx(16-8)=24W係實 質地減少。 所 M,由方程式(5), (10), (11), (12>及(13),若 n = 8而《 = 16時,則第8圖之列驅動器電路4與字元驅動 -12- 本紙》疋度適用中國國家標準(CNS ) A4規格(210'〆297公釐) J---------^I-裝------訂------< (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 經濟部中央樣準局貝工消費合作社印製 A7 B7 五、發明説明(11 ) 器鼋路6"之諸電晶體之總閛極寬度為: 6WX 8
+ (0.5W + 1W + 0.5W + 12W) X 16 -24W =248W (14) 所K,於此實豳例中,諸電晶體之縴閘棰長度與第二 習用技術相比較時可降低,因而強化了積體性。 於第11圖中,係第10圖之修飾,一驅動器4’-Y被提供 Κ取代第10圖之顆動器4-Υ ,亦即,騮動器4'-Υ具有一 由H通道M0S電晶體Qn5t , Ρ通道M0S電晶體Qp5,,及 N通道M0S電晶體Qn4»所形成之轉移閘用W拉下列驅動 信號處之電壓,也就是說,當區塊選取信號Ai係低 (活化)時,轉移閘導通(0H),使得列選取信號Βγ穿過轉 移閛,使得列選取信號\成為列< 驅動信號\,另一方面 ,當區塊選取信號Α係高(非活化)時,轉移閛闞閉(OFF) 1 ,且同時地,電晶體Qn4»導通(ON)。结果,反相器IHV 處之输入電壓被拉下至GHD ,使得相對應之諸列選取電 晶體確實地於一非選取狀態中。 於第11圈中,須注意的是,當列選取信號Βγ係高時, 列選取信號Βγ係活化,因此,諸反相器被提供於第9圖 之NAND電路3-1 , 3-2.....31之_出處。 同時,於此利用第11圖之修飾之實施例中,雖然與第 二習用技術相比較,第9圖之反相器2’-1, 2'-2..... ,2 ’ - 8及列解碼器3之諸反相器係實質地在數目上增加, -13- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 裝· 322577 at __B7 _ 五、發明説明(12 ) 但與第二習用技術相比較,反相器5’-1 , 5'-2...... 5 -係實質地在數目上減少,因此,補償了反相器在數 (請先閲讀背面之注意事項再填寫本頁) 目上之增加。 於此利用第11圈之修飾之實施例中,相對應於方程式 (14)之諸電晶體之總閘極寬度係表示以: (1V+2W+1W)X 8 + (0.5W + 1W + 0.5W + 12W) X 16 =258W (15) 所Μ,諸電晶體之總閛極寬度可進一步地降低,因而 強化了積體性。 本發明可應用於EPROM (可消除之程式化唯請記憶體) 裝置或EEPR0M(可電氣消除之程式化唯講記億體)裝置, 其中二進位資料”〇”或”1”係由導入載子於一浮動閘内而 確定。同時,本發明可應用於其他遮罩式ROM裝置,其 中二進位資料"0"或"1”相對應於: -強化型電晶體或一空乏型電晶體之存在;K及 -電晶體之低或高之臨限電壓。 如上文中所述,根據本發明,因為驅動器電路之佈局 在尺寸上減少,故可強化積體性。 經濟部中央標率局員工消費合作社印製 -14- 本紙張尺度遒用中國·家鏢率(CNS ) A4規格(210X297公釐)
Claims (1)
- 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 々、申請專利範圍 1. 一種具有記憶胞之半導趙記憧裝置,包括: 用Μ產生第一與第二選取信號(Α^ A 2)之裝置;Μ 及 一驅動器電路(6”-Χ, 4’-Υ),連接於該選取信號產 生裝置,用以產生一驅動信號(Εγ, Dv)M用於轚動該 記憶胞---- Μ ),該驅動器電路含有一 11 12 mn 轉移閛(Qp5, 0^, Qp5«, Qn5«),由該第一選取信號 控制,用Μ通過該第二選取信號來產生該驅動信號。 2. 如申請專利範圍第1項之裝置,其中電壓驅動器電路 尚包括: 一反相器(INV),連接於該轉移閘與該記憶胞之間 ,用Κ反相該通過該轉移閘來產生該驅動信號之第二 選取信號;以及 一開88元件(Qn4 ),連接於一電源供應端(V %)與該 反相器之一輪入之間,而由該第一堪取信號來控制。 3. 如申請專利範圍第1項之裝置,其中該驅動器電路尚 包括一開鼷元件(Qn^ > ,埋接於一接地端GHD與該轉 移閘之一输出之間。 4. 如申請專利範圍第1項之裝置,其中該記億胞係唯讀 記憶胞。 5. —種具有記億胞之半導體記憶裝置,包括: —第一解碼器(2’),用Μ產生一第一選取信號(A/ 與一互補於該第一埋取信號之第二選取信號(Ai); 一第二解碼器(3, 5),用K產生一第三選取信號 -15- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝· 訂_ 經濟部中央標準局負工消費合作社印袈 A8 B8 C8 D8 々、申請專利範圍 (A&) ; Μ 及 一驅動器電路(6”-Χ, 4-Υ),連接於該第一與第二 解碼器,用Μ產生一驅動信號(Εχ, >Μ用於驅動該 記憶胞, 該驅動器電路含有: 一第一 Ρ通道MOS電晶鱧(Q 7 · Q 一,),具有一汲 ρ5 ρ5 極連接於該第二解碼器,一《極連接於該第一解碼器 用Κ接收該第一選取信號,及一源極用以產生該驅動 信號; 一第一 Ν通道MOS電晶體(Qn5, Qn5,>,具有一汲 極連接於該第二解碼器,一閘極連接於該第一解碼器 用Μ接收該第二選取信號,及一源極連接於該第一 P 型MOS電晶體之源極。 6. 如申請專利範圃第5項之裝置.其中該驅動器甯路尚 包含: 一反相器(IHV),連接於該第一 Ρ通道MOS電晶體 之源極與該記憶胞之間,用Κ反相該驅動信號;Μ及 一開瞄元件(Qn4 ),連接於一電源供應端(Vee )與該 反相器之一输入之間,且由該第二選取信號來控制。 7. 如申請專利範圍第5項之裝置,其中該驅動器電路尚 包含一開闞元件(Q » ),連接於一接地端GND與該第 一 P通道MOS電晶賭之源極之間,且由該第一選取信 號來控制。 8. 如申請専利範圍第5項之裝置,其中該記憶胞係唯謓 -16- 本紙張尺度適用中國國家標準(CNS > A4*i络(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 A8 B8 C8 D8 々、申請專利範圍 記憶胞。 9. 一種具有記憶胞之半導體記憶裝置,包括: 一第一解碼器(2’),用K產生一第一選取信號(Α^ 與一互補於該第一選取信號之第二選取信號(Ai); 一第二解碼器(3> ,用Μ產生一第三選取信號(Βχ); 一第三解碼器(5),用以產生一第四選取信號(Cx); 一第一驅動器電路(4’-Y),連接於該第一與第二解 碼器,用Μ產生一第一驅動信號(Dx) Μ用於該記憶胞 ;Μ及 一第二驅動器電路(6”-Χ),連接於該第一與第二解 碼器,用Μ產生一第二驅動信號(Εχ), 該第一驅動器電路含有: 一第一轉移閘,由分別藉該第一與第二選取信號所 控制之一第一 Ρ通道MOS電晶體(Qp3r)與一第一 Ν通 道MOS電晶體(Qny )所形成,K通過該第二選取信號 為該第一驅動信號;及 一第二N通道MOS電晶體(QmI ),連接於該第一轉 移閘與一接地端(GND)之間,且由該第一選取信號控 制, 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 該第二驅動器電路含有: 一第二轉移閘,由分別藉該第一與第二選取信號所 控制之一第二P通道MOS電晶體(Qp5 )與一第三N通 道MOS電晶體(Q π )所形成,Μ通過該第四選取信號 η3 為該第二驅動信號; -17- 本紙張尺度適用中國國家標準(CNS ) Α4说格(210Χ297公釐) 322577 A8 B8 C8 D8 々、申請專利範圍 一反相器(INV),連接於該第二轉移閛,用以反相 該第二驅動信號;及 (請先閱讀背面之注意事項再填寫本頁) —第四N通道MOS電晶體(Qn4>,連接於該第二轉 移閘之一输出與一電源供應端(vee)之間,且由該第 二遘取信諕來控制。 10. —種具有記億胞之半導體記憶裝置,包括: 複數之記億胞區塊(1-1, 1-2, ...,1-8),各含有 複數之記億胞列,各該記憶胞列含有一個列開闞電晶 體(QY1, ...)與一列記億胞(M11, M21, ...); 一涸區塊解碼器(2’),用以產生複數配對之互補之 區塊選取信號Μ用於選取該記憶胞區塊之一; 一涸列解碼器(3),用Μ產生列選取信號(Bp Β2, ...,Β )Μ用於自各該記憶胞g塊選取一記憶胞列; η 複數之列驅動器(4’-Υ),連接於該區塊解碼器與該 列解碼器,用Μ接收一配對之互補之區塊選取信號與 該選取信號之一,來產生一個列驅動信號(Dv)以用於 X 該記憶胞列之一之該列開鼷電晶體; 一字元解碼器(5),用K產生字元選取信號(Cp 經濟部中央揉準局員工消費合作社印製 C0.....C )M用於自各該記憶胞列選取之一記憶胞 2 m ;Μ及 複數之字元驅動器(6”-Χ),連接於該區塊解碼器與 該字元解碼器,用Μ接收一配鲟之互補之區塊選取信 號與該字元選取信號之一,來產生一字元驅動信號 (Εχ)Μ用於各該記憶胞之一記憶胞, _ 1 8 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210x2^'公鏺} 322577 A8 B8 C8 D8 々、申請專利範圍 各該列驅動器含有: 一第一轉移閘(Qy, Qy),連接於該區塊解碼器 p3 n3 (請先閲讀背面之注意事項再填寫本頁) 與該列解碼器,用K根據該配對互補之區塊信號之一 配對來接收與通過該列選取信號之一作為該列驅動信 號之一;及 一第一開瞄電晶體(Qn4r),連接於該第一轉移閘之 一輪出與一接地端(GND)之間且由該配對互補之區塊 信號之該一配對來控制,連接於該第二轉移閘之一輸 出與一電源供應端(vee)之間且由該配對互補之區塊 信號之該一配對來控制; 一反相器(INV),連接於該第二轉移閘之輸出,用 Μ反相該字元選取信號之一,來產生該驅動信號之一, 各該字元驅動器含有: 一第二轉移閘(Qp5, Qn5),連接於該區塊解碼器與 該字元解碼器,用K根據該配對互補之區塊信號之一 配對來接收與通過該字元選取信號之一; 一第二開闞電晶體(Qn4 ),連接於該第二轉移閘之 一輸出與一電源供應端(vee )之間,且由該配對之互 補之區塊信號之其他一配對來控制;及 經濟部中央標準局員工消費合作社印製 一反相器(INV),連接於該第二轉移間之輸出,用Μ反相 通過該第二轉移閛之該字元選取信號之一。 -19- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14224096A JP2888194B2 (ja) | 1996-05-13 | 1996-05-13 | Xメインデコーダ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW322577B true TW322577B (zh) | 1997-12-11 |
Family
ID=15310701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086106350A TW322577B (zh) | 1996-05-13 | 1997-05-13 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6125074A (zh) |
JP (1) | JP2888194B2 (zh) |
KR (1) | KR100267199B1 (zh) |
TW (1) | TW322577B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127602A (ja) * | 1999-10-28 | 2001-05-11 | Oki Electric Ind Co Ltd | 信号伝達回路 |
WO2015071965A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5311467A (en) * | 1992-04-07 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Selective bulk write operation |
JP3764184B2 (ja) * | 1995-03-15 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5699315A (en) * | 1995-03-24 | 1997-12-16 | Texas Instruments Incorporated | Data processing with energy-efficient, multi-divided module memory architectures |
US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
KR100228424B1 (ko) * | 1996-06-29 | 1999-11-01 | 김영환 | 반도체 메모리 장치의 엑스 디코더 회로 |
US5896340A (en) * | 1997-07-07 | 1999-04-20 | Invox Technology | Multiple array architecture for analog or multi-bit-cell memory |
-
1996
- 1996-05-13 JP JP14224096A patent/JP2888194B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-12 US US08/855,889 patent/US6125074A/en not_active Expired - Lifetime
- 1997-05-13 TW TW086106350A patent/TW322577B/zh not_active IP Right Cessation
- 1997-05-13 KR KR1019970018480A patent/KR100267199B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970076895A (ko) | 1997-12-12 |
JPH09306176A (ja) | 1997-11-28 |
KR100267199B1 (ko) | 2000-10-16 |
US6125074A (en) | 2000-09-26 |
JP2888194B2 (ja) | 1999-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4761764A (en) | Programmable read only memory operable with reduced programming power consumption | |
US5717640A (en) | ROM type semiconductor memory device with large operating margin | |
JP3417630B2 (ja) | 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置 | |
EP0052566A2 (en) | Electrically erasable programmable read-only memory | |
KR960019702A (ko) | 강전계용의 mos 회로를 갖춘 반도체 회로 | |
TW200400517A (en) | Row decoder circuit for use in programming a memory device | |
KR970008622A (ko) | 반도체 집직접회로장치 | |
US4943945A (en) | Reference voltage generator for precharging bit lines of a transistor memory | |
TW322577B (zh) | ||
DE59706533D1 (de) | Einzelelektron-Speicherzellenanordnung | |
WO1983002861A1 (en) | A circuit for applying a high voltage signal to a fusible link | |
KR970051299A (ko) | 워드 드라이버 회로와 그를 이용한 메모리 회로 | |
US8988104B2 (en) | Multiple-time configurable non-volatile look-up-table | |
US6487139B1 (en) | Memory row line driver circuit | |
EP1057186A1 (en) | A memory decoder with zero static power | |
US6538955B2 (en) | Semiconductor integrated circuit for which high voltage countermeasure was taken | |
US7317643B2 (en) | Semiconductor memory device | |
EP2538560B1 (en) | A voltage level shift circuit | |
US6442069B1 (en) | Differential signal path for high speed data transmission in flash memory | |
US5909403A (en) | Memory driving apparatus | |
KR100342978B1 (ko) | 플래쉬메모리셀의소오스드라이버회로 | |
KR20010092074A (ko) | 고전압 워드 라인 드라이버 회로를 구비한 반도체 메모리장치 | |
EP0723269B1 (en) | Semiconductor memory device having positive feedback sense amplifier | |
KR910016006A (ko) | Rom 회로 | |
JPH01307097A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |