TW201939713A - 半導體裝置及其製造方法 - Google Patents

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福崎勇三
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Abstract

本發明之半導體裝置具備：第1場效電晶體10，其具有至少2個通道構造部11，該通道構造部11具有奈米線構造40'或奈米片構造；及第2場效電晶體20，其具有Fin(鰭片)構造；通道構造部11於第1場效電晶體之厚度方向相互隔開配置。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，具體而言係關於包括具有奈米線構造或奈米片構造之場效電晶體及具有Fin(鰭片)構造之場效電晶體之半導體裝置及其製造方法。
關於2012年以後之尖端MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體之定標動向，於20 nm世代之前，塊/平面構造之MOSFET(Metal-Oxide -Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)為主流，於14 nm世代以後，成為全面採用具有Fin構造之FET(為方便起見，稱為『Fin・FET』)或者具有FD-SOI(Fully Depleted-Silicon On Insulator，全空乏型絕緣層上覆矽)構造之FET(為方便起見，稱為『FD-SOI・FET』)之動向。此外，與閘極長度之定標具有密接關係之矽層之厚度，即，Fin・FET中之Fin構造之厚度、FD-SOI・FET中之矽層之厚度於FET之縮小化方面為重要因素，但認為矽層厚度之極限為5 nm。
作為用以打破構成此種FET之通道形成區域之矽層之厚度的極限之技術，可列舉具有奈米線構造之FET(為方便起見，稱為『奈米線・FET』)(例如，參照日本專利特表2014-505995號公報)。又，於奈米線・FET中由於施加至通道形成區域之電場較強，故而於具有由奈米線構造構成之通道形成區域之奈米線・FET中，可使閘極長度較Fin・FET等之閘極長度短，該奈米線構造具有與Fin・FET或FD-SOI・FET(以下，將該等FET統稱為『Fin・FET等』)中之矽層之厚度相同之直徑。一般來說於Fin・FET等中，閘極長度之下限為矽層之厚度之3倍，於奈米線・FET中，閘極長度之下限為奈米線構造之直徑之2倍。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特表2014-505995號公報
[發明所欲解決之問題]
如此，認為隨著定標發展而自Fin・FET等向奈米線・FET過渡，但此時，必須將連接於外部電源之電路、輸入輸出外部信號之電路(I/O(Input/Output，輸入/輸出)電路)中所使用之動作電壓較高之FET形成於同一晶片上。最近之FET之驅動電壓通常例如為1.5伏特或1.8伏特、3.3伏特，主要自可靠性之觀點考慮將閘極絕緣膜設定得較厚。然而，難以由奈米線・FET構成滿足此種要求之FET。
因此，本發明之目的在於提供一種可容許相對較低之驅動電壓之FET與相對較高之驅動電壓之FET之混存的半導體裝置、及其製造方法。
[解決問題之技術手段]
用以達成上述目的之本發明之半導體裝置具備：
第1場效電晶體，其具有至少2個通道構造部，該等通道構造部具有奈米線構造或奈米片構造；及
第2場效電晶體，其具有Fin構造；
通道構造部於第1場效電晶體之厚度方向相互隔開配置。
用以達成上述目的之本發明之第1態樣之半導體裝置之製造方法包括如下之各步驟：
(A)於基體之第1區域及第2區域中，於第1區域之上形成第1犧牲層，繼而，於第1犧牲層之上、及第2區域之上形成第1半導體層之後，
(B)於第1區域中之第1半導體層上形成第2犧牲層，繼而，於第2犧牲層之上及第2區域之第1半導體層之上形成第2半導體層，其後，
(C)於第1區域上形成包括第1半導體層、第1犧牲層、第2半導體層及第2犧牲層之積層構造體，繼而，將積層構造體中之第2犧牲層及第1犧牲層之一部分去除，而且獲得：
(C-1)第1構造體，其於第1區域中具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及
(C-2)第2構造體，其於第2區域中具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
用以達成上述目的之本發明之第2態樣之半導體裝置之製造方法包括如下之各步驟：
(A)於基體之第1區域及第2區域之上形成第1半導體層之後，
(B)於第1半導體層上形成犧牲層，繼而，於第2區域中將犧牲層去除，於第1區域中，於犧牲層之上形成第2半導體層，於第2區域中，於第1半導體層之上形成第2半導體層，其後，
(C)於第1區域中形成包括第2半導體層、犧牲層及第1半導體層之積層構造體，繼而將積層構造體中之犧牲層之一部分去除，而且獲得：
(C-1)第1構造體，其於第1區域中具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及
(C-2)第2構造體，其於第2區域中具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
用以達成上述目的之本發明之第3態樣之半導體裝置之製造方法包括如下之各步驟：
(A)於基體之第1a區域、第1b區域、第2a區域及第2b區域中，於第1a區域、第1b區域及第2a區域之上形成第1A半導體層，繼而，於第1a區域及第1b區域中之第1A半導體層之上及第2b區域之上形成第1B半導體層之後，
(B)於第1a區域及第1b區域中之第1B半導體層之上及第2a區域中之第1A半導體層之上形成第2A半導體層，繼而，於第1a區域及第1b區域中之第2A半導體層之上及第2b區域中之第1B半導體層之上形成第2B半導體層之後，
(C)於第1a區域中形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第1積層構造體，於第1b區域中形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第2積層構造體，
(D)於第1a區域中將第1積層構造體中之第2B半導體層及第1B半導體層之一部分去除，於第1b區域中將第2積層構造體中之第2A半導體層及第1A半導體層之一部分去除，而且獲得：
(D-1)第1A構造體，其於第1a區域中具有包括第1積層構造體之源極/汲極區域、以及包括第1A半導體層及與第1A半導體層隔開之第2A半導體層之通道構造部；
(D-2)第1B構造體，其於第1b區域中，具有包括第2積層構造體之源極/汲極區域、以及包括第1B半導體層及與第1B半導體層隔開之第2B半導體層之通道構造部；
(D-3)第2A構造體，其於第2a區域中具有包括第1A半導體層及第2A半導體層之積層構造之源極/汲極區域與通道形成區域；以及
(D-4)第2B構造體，其於第2b區域中，具有包括第1B半導體層及第2B半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(E)於第1A構造體及第1B構造體中之通道構造部、以及第2A構造體及第2B構造體中之通道形成區域，形成閘極絕緣膜及閘極電極，而且，於基體之第1a區域、第1b區域、第2a區域及第2b區域之各者，獲得第1A場效電晶體、第1B場效電晶體、第2A場效電晶體及第2B場效電晶體。
[發明之效果]
於本發明之半導體裝置，或者又於藉由本發明之第1態樣~第3態樣之半導體裝置之製造方法所獲得之半導體裝置中，由於具備具有奈米線構造或奈米片構造之第1場效電晶體及具有Fin構造之第2場效電晶體，故而可提供可容許相對較低之驅動電壓之FET與相對較高之驅動電壓之FET之混存的半導體裝置。再者，本說明書中所記載之效果只不過為例示，並非為限定性者，又，亦可有附加性之效果。
以下，參照圖式，基於實施例對本發明進行說明，但本發明並不限定於實施例，實施例中之各種數值或材料為例示。再者，說明按照以下之順序進行。
1.關於本發明之半導體裝置、以及本發明之第1態樣~第3態樣之半導體裝置之製造方法整體之說明
2.實施例1(本發明之半導體裝置、及本發明之第1態樣之半導體裝置之製造方法)
3.實施例2(本發明之半導體裝置之變化、及本發明之第2態樣之半導體裝置之製造方法)
4.實施例3(本發明之半導體裝置之變化、及本發明之第3態樣之半導體裝置之製造方法)
5.實施例4(本發明之半導體裝置之變化、及實施例1及實施例2之半導體裝置之製造方法之變化)
6.其他
〈關於本發明之半導體裝置、以及本發明之第1態樣~第3態樣之半導體裝置之製造方法整體之說明〉
於本發明之半導體裝置，或者於藉由本發明之第1態樣~第2態樣之半導體裝置之製造方法所獲得之半導體裝置中，於將通道構造部之高度之合計設為HL ，將第2場效電晶體之通道形成區域之高度設為HH 時，較佳為滿足：
0.90≦HL /HH ≦1.04。
又，於藉由本發明之第3態樣之半導體裝置之製造方法所獲得之半導體裝置中，
於將第1A場效電晶體之通道構造部之高度之合計設為HL-1A ，
將第1B場效電晶體之通道構造部之高度之合計設為HL-1B ，
將第2A場效電晶體之通道形成區域之高度設為HH-2A ，
將第2B場效電晶體之通道形成區域之高度設為HH-2B 時，較佳為滿足：
0.91≦HL-1A /HH-2A ≦1.04
0.90≦HL-1B /HH-2B ≦1.03。
於包含上述較佳形態之本發明之半導體裝置，或者於藉由包含上述較佳形態之本發明之第1態樣~第2態樣之半導體裝置之製造方法所獲得之半導體裝置中，可設為如下形態，即，於第1場效電晶體中，於通道構造部形成有第1場效電晶體用之閘極絕緣膜及閘極電極，於第2場效電晶體中，於通道形成區域形成有第2場效電晶體用之閘極絕緣膜及閘極電極。即，於第1場效電晶體中，通道構造部係於第1場效電晶體之厚度方向相互隔開配置，通道構造部之外周係沿著圓周方向至少局部地藉由閘極絕緣膜覆蓋，於閘極絕緣膜上形成有閘極電極。即，於通道構造部與通道構造部之間形成有閘極絕緣膜及閘極電極，通道構造部與通道構造部之間由閘極絕緣膜及閘極電極填埋。所謂上述通道構造部之高度之合計HL ，係指構成形成除閘極絕緣膜及閘極電極以外時之通道構造部之奈米線構造之材料(例如，Si或SiGe)之直徑的合計，或者又係構成除閘極絕緣膜及閘極電極以外時之奈米片構造之材料(例如，Si或SiGe)之厚度的合計。上述通道形成區域之高度HL 係構成通道形成區域之半導體層之厚度的合計。
又，於藉由包含上述較佳形態之本發明之第3態樣之半導體裝置之製造方法所獲得之半導體裝置中，如上所述，
於第1A場效電晶體中，於通道構造部形成有第1A場效電晶體用之閘極絕緣膜及閘極電極，
於第1B場效電晶體中，於通道構造部形成有第1B場效電晶體用之閘極絕緣膜及閘極電極，
於第2A場效電晶體中，於通道形成區域形成有第2A場效電晶體用之閘極絕緣膜及閘極電極，
於第2B場效電晶體中，於通道形成區域形成有第2B場效電晶體用之閘極絕緣膜及閘極電極。
進而，於包含以上所說明之各種較佳形態之本發明之半導體裝置中，第1場效電晶體可設為由n通道型之第1場效電晶體及p通道型之第1場效電晶體之組合構成的形態。而且，可設為如下形態，即，n通道型之第1場效電晶體及p通道型之第1場效電晶體中之一第1場效電晶體之通道構造部形成於奇數級之階層(第1層、第3層・・・)，另一第1場效電晶體之通道構造部形成於偶數級之階層(第2層、第4層・・・)。進而，於該等情形時，可設為n通道型之第1場效電晶體之通道構造部包括Si，p通道型之第1場效電晶體之通道構造部包括SiGe之形態。第1場效電晶體為n通道型還是p通道型專門由構成閘極電極之材料之功函數決定。
進而，於包含以上所說明之各種較佳形態之本發明之半導體裝置中，可設為第2場效電晶體由n通道型之第2場效電晶體及p通道型之第2場效電晶體之組合構成之構成。而且，於該情形時，可設為n通道型之第2場效電晶體中之通道形成區域包括Si，p通道型之第2場效電晶體中之通道形成區域包括SiGe之構成。第2場效電晶體為n通道型還是p通道型專門由構成閘極電極之材料之功函數決定。
或者，又，於包含以上所說明之各種較佳形態之本發明之半導體裝置中，可設為第2場效電晶體包括n通道型之第2場效電晶體之構成。
進而，於包含以上所說明之各種較佳形態、構成之本發明之半導體裝置，或者於藉由包含以上所說明之各種較佳形態之本發明之第1態樣~第2態樣之半導體裝置之製造方法所獲得之半導體裝置中，可設為第1場效電晶體為低耐電壓・場效電晶體，第2場效電晶體為高耐電壓・場效電晶體之構成。而且，於該情形時，可設為施加至第1場效電晶體之閘極電極之電壓為0.5伏特至0.8伏特，施加至第2場效電晶體之閘極電極之電壓為1.5伏特至3伏特之構成。此處，適合作為低耐電壓・場效電晶體，還是適合作為高耐電壓・場效電晶體係較大地依賴於構成場效電晶體之閘極絕緣膜之厚度。
又，於藉由包含以上所說明之各種較佳形態之本發明之第3態樣之半導體裝置之製造方法所獲得之半導體裝置(以下，稱為本發明之第3態樣之半導體裝置等)中，可設為如下構成：
第1A場效電晶體為n通道型及p通道型中之任一者，
第1B場效電晶體為n通道型及p通道型中之任一另一者，
第2A場效電晶體為n通道型及p通道型中之任一者，
第2B場效電晶體為n通道型及p通道型中之任一另一者。
或者，又，於本發明之第3態樣之半導體裝置等中，可設為如下構成：
第1A場效電晶體為n通道型及p通道型中之任一者，
第1B場效電晶體為n通道型及p通道型中之任一另一者，
第2A場效電晶體及第2B場效電晶體為n通道型及p通道型中之任一者。
而且，可設為第1A場效電晶體中之通道構造部形成於奇數級之階層(第1層、第3層・・・)，第1B場效電晶體中之通道構造部形成於偶數級之階層(第2層、第4層・・・)之構成。
進而，於該等情形時，可設為如下構成：
n通道型之各種場效電晶體中之通道構造部包括Si，
p通道型之各種場效電晶體中之通道構造部包括SiGe，
n通道型之各種場效電晶體中之通道形成區域包括Si，
p通道型之各種場效電晶體中之通道形成區域包括SiGe。
進而，於包含以上所說明之各種較佳形態、構成之本發明之第3態樣之半導體裝置等中，可設為如下構成：
第1A場效電晶體及第1B場效電晶體為低耐電壓・場效電晶體，
第2A場效電晶體及第2B場效電晶體為高耐電壓・場效電晶體。而且，於該情形時，可設為如下構成：
施加至第1A場效電晶體及第1B場效電晶體之閘極電極之電壓為0.5伏特至0.8伏特，
施加至第2A場效電晶體及第2B場效電晶體之閘極電極之電壓為1.5伏特至3伏特。
於包含以上所說明之各種較佳形態、構成之本發明之半導體裝置，藉由包含以上所說明之各種較佳形態、構成之本發明之第1態樣~第2態樣之半導體裝置之製造方法所獲得之半導體裝置，及包含以上所說明之各種較佳形態、構成之本發明之第3態樣之半導體裝置等(以下，存在將該等半導體裝置統稱為『本發明之半導體裝置等』之情形)中，於使通道構造部或者通道形成區域包括Si之情形時，為了使各種場效電晶體為n通道型，作為構成閘極電極之材料可列舉TiN、TaN、Al、TiAl、W。另一方面，於使通道構造部或者通道形成區域包括SiGe之情形時，為了使各種場效電晶體為p通道型，作為構成閘極電極之材料可列舉TiN、W。又，作為構成閘極絕緣膜之材料，可列舉SiON、SiO2 ，還可列舉高介電常數材料(所謂High-k材料)，例如HfO2 、HfAlON、Y2 O3 。
於本發明之半導體裝置等中，作為基體可列舉矽半導體基板或SOI(Silicon On Insulator，絕緣矽片)基板。半導體層較佳為具有結晶性，但可包括多晶，亦可根據情形包括非晶質。犧牲層亦較佳為具有結晶性，可包括多晶，亦可根據情形包括非晶質。於半導體層包括Si之情形時，例如，可使犧牲層包括SiGe，於半導體層包括SiGe之情形時，例如可使犧牲層包括Si。但是，犧牲層並不限定於該等材料，總之，只要係去除犧牲層時之與半導體層之間之蝕刻選擇比較大之材料即可，例如，於半導體層包括Si之情形時，作為構成犧牲層之材料，另外可列舉Ge。作為半導體層或犧牲層之形成方法，可列舉磊晶CVD(chemical vapor deposition，化學氣相沈積)法、電漿CVD法、原子層沈積法(atomic layer deposition法，ALD法)。
於本發明之半導體裝置等中，第1場效電晶體之厚度方向上之通道構造部之數量只要為2個以上即可，與第1場效電晶體之厚度方向正交之方向上之通道構造部之數量只要為1個或者2個以上即可。於構成本發明之半導體裝置等之奈米線構造中，直徑例如為5 nm至10 nm之例如包括Si或SiGe之線之兩端藉由構成源極/汲極區域之積層構造體、第1積層構造體或者第2積層構造體支持。又，於構成本發明之半導體裝置等之奈米片構造中，寬度×厚度例如為(10 nm至50 nm)×(5 nm至10 nm)之例如包括Si或SiGe之剖面形狀為大致矩形之材料的兩端，藉由構成源極/汲極區域之積層構造體、第1積層構造體或者第2積層構造體支持。再者，成為奈米線構造還是成為奈米片構造將依賴於構成該等之材料之厚度、寬度。
具有Fin構造之場效電晶體包括：通道形成區域，其係於基體上積層第1半導體層及第2半導體層而成之通道形成區域，或者又係於基體上積層第1A半導體層及第2A半導體層而成之通道形成區域，或者又係於基體上積層第1B半導體層及第2B半導體層而成之通道形成區域，且剖面形狀為矩形；源極/汲極區域，其形成於通道形成區域之兩端，且自通道形成區域延伸；閘極絕緣膜，其自通道形成區域之頂面遍及至側面而形成；及閘極電極，其形成於閘極絕緣膜上。
於半導體裝置中，將第1場效電晶體及第2場效電晶體如何配置係依賴於所要求之半導體裝置之規格，故而無法一概規定。例如，可例示由第1場效電晶體構成邏輯電路，由第2場效電晶體構成進行與外部之信號等之授受之電晶體的形態；由第2場效電晶體進行攝像裝置中之受光元件之控制，由第1場效電晶體構成進行攝像裝置之控制之邏輯電路之形態；由第1場效電晶體構成CPU(Central Processing Unit，中央處理單元)或GPU(graphics processing unit，圖形處理單元)等，由第2場效電晶體構成進行與外部之信號等之授受之電晶體的形態；但並不限定於該等。
[實施例1]
實施例1係關於本發明之半導體裝置、及本發明之第1態樣之半導體裝置之製造方法。圖1A表示實施例1之半導體裝置之模式性的局部端視圖，圖1B表示實施例1之半導體裝置之通道構造部及通道形成區域以及源極/汲極區域之模式性的配置圖。再者，圖1A係沿著圖1B之箭頭A-A之模式性的局部端視圖。
實施例1之半導體裝置具備：
第1場效電晶體10，其具有至少2個(於圖示之例中，於厚度方向為2個)通道構造部11，該等通道構造部11具有奈米線構造或奈米片構造(於圖示之例中，為奈米線構造40')；及
第2場效電晶體20，其具有Fin構造；
通道構造部11於第1場效電晶體10之厚度方向相互隔開配置。於圖示之例中，1個通道構造部11於寬度方向包括3個奈米線構造40'。
於實施例1中，第1半導體層41及第2半導體層42包括Si，第1犧牲層61及第2犧牲層62包括SiGe，基體30包括矽半導體基板。
而且，於實施例1之半導體裝置中，通道構造部11之高度之合計HL 及第2場效電晶體20之通道形成區域21之高度HH 之關係滿足：
0.90≦HL /HH ≦1.04。
具體而言，例如為：
奈米線構造40'之直徑=9 nm
HL =18.5 nm
HH =18.5 nm。
又，於實施例1之半導體裝置中，於第1場效電晶體10中，於通道構造部11形成有第1場效電晶體用之閘極絕緣膜12及閘極電極16，於第2場效電晶體20中，於通道形成區域21形成有第2場效電晶體用之閘極絕緣膜22及閘極電極26。即，於第1場效電晶體10中，於通道構造部11與通道構造部11之間形成有閘極絕緣膜12及閘極電極16，通道構造部11與通道構造部11之間由閘極絕緣膜12及閘極電極16填埋。第1場效電晶體10及第2場效電晶體20為n通道型。作為構成閘極電極16、26之材料可列舉TiN、TaN、Al、TiAl、W。又，構成閘極絕緣膜12、22之一部分之閘極絕緣膜13、23包括SiON，閘極絕緣膜24包括SiO2 ，構成閘極絕緣膜12、22之其餘部分之閘極絕緣膜15、25包括高介電常數材料，具體而言包括HfO2 。
而且，於實施例1之半導體裝置中，第1場效電晶體10為低耐電壓・場效電晶體，第2場效電晶體20為高耐電壓・場效電晶體，施加至第1場效電晶體10之閘極電極16之電壓為0.5伏特至0.8伏特，施加至第2場效電晶體20之閘極電極26之電壓為1.5伏特至3伏特。
以下，參照圖2A、圖2B、圖2C、圖3A、圖3B、圖3C、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B及圖12，對實施例1之半導體裝置之製造方法進行說明，但該等圖式係與沿著圖1B之箭頭A-A相同之模式性的局部端視圖。
[步驟-100]
首先，於基體30之第1區域31及第2區域32中，於第1區域31之上形成第1犧牲層61，繼而，於第1犧牲層61之上、及第2區域32之上形成第1半導體層41。
[步驟-100A]
具體而言，首先，於基體30之整個表面基於磊晶CVD法形成第1犧牲層61之後(參照圖2A)，於第1犧牲層61上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑71A(參照圖2B)。其後，於將第1區域31上之第1犧牲層61圖案化，而且將第2區域32上之第1犧牲層61去除之後，將蝕刻用抗蝕劑71A去除，藉此，可於第1區域31之上形成第1犧牲層61(參照圖2C)。
[步驟-100B]
繼而，基於磊晶CVD法於整個表面形成第1半導體層41之後(參照圖3A)，於第1半導體層41上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑71B)(參照圖3B)。其後，於將第1半導體層41圖案化之後，將蝕刻用抗蝕劑71B去除，藉此，可於第1犧牲層61之上、及第2區域32之上形成第1半導體層41(參照圖3C)。
[步驟-110]
其次，於第1區域31中之第1半導體層41上形成第2犧牲層62，繼而，於第2犧牲層62之上及第2區域32之第1半導體層41之上形成第2半導體層42。
[步驟-110A]
具體而言，基於磊晶CVD法於整個表面形成第2犧牲層62之後(參照圖4A)，於第2犧牲層62上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑71C。其後，於將第1區域31上之第2犧牲層62圖案化，而且將第2區域32上之第2犧牲層62去除之後，將蝕刻用抗蝕劑71C去除，藉此，可於第1區域31中之第1半導體層41上形成第2犧牲層62(參照圖4C)。
[步驟-110B]
繼而，基於磊晶CVD法於整個表面形成第2半導體層42之後(參照圖5A)，於第2半導體層42上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑71D(參照圖5B)。其後，於將第2半導體層42圖案化之後，將蝕刻用抗蝕劑71D去除，藉此，可於第2犧牲層62之上、及第2區域32之上之第1半導體層41之上形成第2半導體層42(參照圖5C)。
[步驟-120]
其後，於第1區域31上，形成包括第1犧牲層61、第1半導體層41、第2犧牲層62及第2半導體層42之積層構造體10”，繼而，將積層構造體10”中之第2犧牲層62及第1犧牲層61之一部分去除。
[步驟-120A]
具體而言，於整個表面形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑71E(參照圖6A)。其後，將第1區域31中之第2半導體層42、第2犧牲層62、第1半導體層41及第1犧牲層61圖案化，而且將第2區域32中之第2半導體層42及第1半導體層41圖案化，進而，對基體30之一部分進行蝕刻，藉此，可獲得圖6B所示之構造。依賴於蝕刻用抗蝕劑71E之寬度，會獲得奈米線構造，或者又獲得奈米片構造。
而且，形成包括第2場效電晶體20中之第1半導體層41及第2半導體層42之源極/汲極區域27。又，形成包括第1場效電晶體10中之第1半導體層41、第1犧牲層61、第2半導體層42及第2犧牲層62之源極/汲極區域17。
[步驟-120B]
繼而，於整個表面基於CVD法形成包括SiO2 之絕緣層91之後，進行平坦化處理，藉此可獲得圖7A所示之構造。繼而，於第1區域31形成蝕刻用抗蝕劑71F之後(參照圖7B)，對第2區域32中之絕緣層91進行蝕刻，藉此獲得圖8A所示之構造。藉由基體30之頂部被絕緣層91填埋而形成元件分離區域82。其後，將蝕刻用抗蝕劑71F去除，於第2區域32形成蝕刻用抗蝕劑71G之後(參照圖8B)，對第1區域31中之絕緣層91進行蝕刻(參照圖9A)，將蝕刻用抗蝕劑71G去除(參照圖9B)。其後，進而藉由將蝕刻用抗蝕劑71E去除，可於第1區域31中形成包括第2半導體層42、第2犧牲層62、第1半導體層41及第1犧牲層61之積層構造體10”(參照圖10A)。藉由基體30之頂部被絕緣層91填埋而形成元件分離區域81。
[步驟-120C]
其後，藉由使用相對於構成第1半導體層41及第2半導體層42之材料(Si)具有蝕刻選擇比之蝕刻劑，將包括SiGe之第1犧牲層61及第2犧牲層62去除，可獲得圖10B所示之構造。包括奈米線構造40'之第1場效電晶體10之通道構造部11之兩端由第1場效電晶體10之源極/汲極區域17支持。
如此，可獲得：
(C-1)第1構造體10'，其於第1區域31中，具有包括積層構造體10”之源極/汲極區域17、以及包括第1半導體層41及與第1半導體層41隔開之第2半導體層42之通道構造部11；以及
(C-2)第2構造體20'，其於第2區域32中，具有包括第1半導體層41及第2半導體層42之積層構造之源極/汲極區域27與通道形成區域21。
[步驟-130]
其後，於第1構造體10'中之通道構造部11及第2構造體20'中之通道形成區域21形成閘極絕緣膜12、22及閘極電極16、26，而且，於第1區域31及第2區域32之各者，獲得第1場效電晶體10及第2場效電晶體20。
[步驟-130A]
具體而言，首先形成具有所期望之抗蝕圖案之抗蝕劑層(未圖示)，對第1構造體10'之通道構造部11及第2構造體20'之通道形成區域21進行熱氧化處理，藉此形成包括SiON之閘極絕緣膜之一部分13、23(參照圖11A)。藉由進行熱氧化處理，包括奈米線構造之第1場效電晶體之通道構造部之剖面形狀成為圓形。於以下之實施例中亦相同。
[步驟-130B]
繼而，於將抗蝕劑層去除之後，於整個表面形成包括SiN之遮罩層(未圖示)，將通道形成區域21之遮罩層去除，使形成於通道形成區域21之上之閘極絕緣膜之一部分23露出。然後，藉由進行熱氧化處理，而於第2構造體20'之通道形成區域21形成包括熱氧化膜之閘極絕緣膜之一部分24(參照圖11B)。其後，將遮罩層去除。
[步驟-130C]
繼而，於閘極絕緣膜之一部分13、24之上，基於ALD(Atomic Layer Deposition)法形成包括HfO2 之閘極絕緣膜之其餘部分15、25(參照圖12)。形成於第2構造體20'之通道形成區域21之閘極絕緣膜23、24、25之合計厚度，較形成於第1構造體10'之通道構造部11之閘極絕緣膜13、15的厚度厚。
[步驟-130D]
其後，基於CVD法於整個表面形成構成閘極電極之材料層，並將該材料層圖案化，藉此於閘極絕緣膜12、22之上形成閘極電極16、26。如此，可獲得圖1A及圖1B所示之構造。
[步驟-140]
其次，於整個表面形成絕緣層(未圖示)，且於位於閘極電極16、26、源極/汲極區域17、27之上方之絕緣層形成開口部，只要自開口部內遍及至絕緣層上形成連接孔及配線即可。
於實施例1之半導體裝置，或者又於藉由實施例1之半導體裝置之製造方法所獲得之半導體裝置，進而於下述實施例2~實施例4之半導體裝置，及於藉由實施例2~實施例4之半導體裝置之製造方法所獲得之半導體裝置中，由於具備具有奈米線構造或奈米片構造之第1場效電晶體及具有Fin構造之第2場效電晶體，故而能提供可容許相對較低之驅動電壓之FET與相對較高之驅動電壓之FET之混存的半導體裝置。
且說，為了同時實現具有具備較薄之閘極絕緣膜之奈米線構造之第1場效電晶體與具有具備較厚之閘極絕緣膜之Fin構造之第2場效電晶體，必須使絕緣膜沈積，或將通道構造部及通道形成區域熱氧化。然而，於前者之情形時，場效電晶體之雜訊特性惡化，又，閘極電極之形成(填埋)變得困難。另一方面，於後者之情形時，奈米線構造變細，場效電晶體之性能降低。為了解決該等問題點，於實施例1之半導體裝置或者藉由本發明之第1態樣~第3態樣之半導體裝置之製造方法所獲得之半導體裝置中，第1場效電晶體之通道構造部具有與第2場效電晶體之通道形成區域不同之構造，可使第2場效電晶體之通道形成區域之剖面大於第1場效電晶體之通道構造部之剖面。因此，於將通道構造部及通道形成區域熱氧化而形成閘極絕緣膜時，可防止奈米線構造變細，並且可於第2場效電晶體之通道形成區域形成較厚之閘極絕緣膜，結果，可提供既防止第1場效電晶體及第2場效電晶體之性能降低，又可容許相對較低之驅動電壓之FET與相對較高之驅動電壓之FET之混存的半導體裝置。又，第2場效電晶體之通道形成區域包括一體化之半導體層，於構成通道形成區域之半導體層之間不存在狹窄間隙，無須以閘極電極填埋構成通道形成區域之半導體層之間。又，由於可形成熱氧化膜，故而可形成界面阱密度較低且品質優良之絕緣膜，可將1/f雜訊性能改善1位至2位。
[實施例2]
實施例2係實施例1之變化，且係關於本發明之第2態樣之半導體裝置之製造方法。
如圖13中模式性的剖視圖所示，實施例2之半導體裝置具備：
第1場效電晶體10，其具有至少2個(於圖示之例中，於厚度方向為2個)通道構造部11，該等通道構造部11具有奈米線構造或奈米片構造(於圖示之例中，為奈米線構造50')；及
第2場效電晶體20，其具有Fin構造；
通道構造部11係於第1場效電晶體10之厚度方向相互隔開配置。於圖示之例中，1個通道構造部11於寬度方向包括3個奈米線構造50'。實施例2之半導體裝置之各要素之模式性的配置圖與圖1B所示相同。
於實施例2中，第1半導體層51及第2半導體層52包括SiGe，犧牲層63包括Si，基體30包括矽半導體基板。
而且，於實施例2之半導體裝置中，通道構造部11之高度之合計HL 及第2場效電晶體20之通道形成區域21之高度HH 之關係亦滿足：
0.90≦HL /HH ≦1.04。
具體而言，例如：
奈米線構造50'之直徑=9 nm
HL =18.0 nm
HH =18.5 nm。
又，即便於實施例2之半導體裝置中，亦於第1場效電晶體10中，於通道構造部11形成有第1場效電晶體用之閘極絕緣膜12及閘極電極16，於第2場效電晶體20中，於通道形成區域21形成有第2場效電晶體用之閘極絕緣膜22及閘極電極26。即，於第1場效電晶體10中，於通道構造部11與通道構造部11之間形成有閘極絕緣膜12及閘極電極16，通道構造部11與通道構造部11之間由閘極絕緣膜12及閘極電極16填埋。第1場效電晶體10及第2場效電晶體20為p通道型。閘極電極16、26包括TiN，構成閘極絕緣膜12、22之一部分之閘極絕緣膜13、23包括SiO2 ，構成閘極絕緣膜12、22之其餘部分之閘極絕緣膜15、25包括HfO2 。
而且，即便於實施例2之半導體裝置中，第1場效電晶體10亦為低耐電壓・場效電晶體，第2場效電晶體20亦為高耐電壓・場效電晶體，施加至第1場效電晶體10之閘極電極16之電壓為0.5伏特至0.8伏特，施加至第2場效電晶體20之閘極電極26之電壓為1.5伏特至3伏特。
以下，參照圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖16A、圖16B、圖16C、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖21C、圖22A及圖22B，對實施例2之半導體裝置之製造方法進行說明，但該等圖式為與沿著圖1A之箭頭A-A相同之模式性的局部端視圖。
[步驟-200]
首先，於基體30之第1區域31及第2區域32之上形成第1半導體層51。
具體而言，首先於基體30之整個表面基於磊晶CVD法形成第1半導體層51之後(參照圖14A)，於第1半導體層51上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑72A(參照圖14B)。其後，將第1區域31及第2區域32之上之第1半導體層51圖案化之後，將蝕刻用抗蝕劑72A去除，藉此可於第1區域31之上及第2區域32之上形成第1半導體層51(參照圖14C)。
[步驟-210]
其次，於第1半導體層51上形成犧牲層63，繼而，於第2區域32將犧牲層63去除，於第1區域31中，於犧牲層63之上形成第2半導體層52，於第2區域32中，於第1半導體層51之上形成第2半導體層52。
[步驟-210A]
具體而言，基於磊晶CVD法於整個表面形成犧牲層63之後(參照圖15A)，於犧牲層63上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑72B(參照圖15B)。其後，於將第1區域31上之犧牲層63圖案化，而且將第2區域32上之犧牲層63去除之後，將蝕刻用抗蝕劑72B去除，藉此，可於第1區域31中之第1半導體層51上形成犧牲層63(參照圖15C)。
[步驟-210B]
繼而，基於磊晶CVD法於整個表面形成第2半導體層52之後(參照圖16A)，於第2半導體層52上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑72C(參照圖13B)。其後，將第2半導體層52圖案化之後，將蝕刻用抗蝕劑72C去除，藉此可於犧牲層63之上、及第2區域32之上之第1半導體層51之上形成第2半導體層52(參照圖16C)。如此，可於第2區域32形成第2場效電晶體中之通道形成區域21。
[步驟-220]
其後，於第1區域31上形成包括第2半導體層52、犧牲層63及第1半導體層51之積層構造體10”，繼而，將積層構造體10”中之犧牲層63之一部分去除。
[步驟-220A]
具體而言，於整個表面形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑72D(參照圖17A)。其後，將第1區域31中之第2半導體層52、犧牲層63及第1半導體層51圖案化，而且，將第2區域32中之第2半導體層52及第1半導體層51圖案化，進而，對基體30之一部分進行蝕刻，藉此可獲得圖17B所示之構造。
而且，形成包括第2場效電晶體20中之第1半導體層51及第2半導體層52之源極/汲極區域27。又，形成包括第1場效電晶體10中之第1半導體層51、犧牲層63及第2半導體層52之源極/汲極區域17。
[步驟-220B]
繼而，於整個表面基於CVD法形成包括SiO2 之絕緣層92之後，進行平坦化處理，藉此可獲得圖18A所示之構造。繼而，於第1區域31形成蝕刻用抗蝕劑72E之後(參照圖18B)，對第2區域32中之絕緣層92進行蝕刻，藉此可獲得圖19A所示之構造。藉由基體30之頂部由絕緣層92填埋而形成元件分離區域84。其後，將蝕刻用抗蝕劑72E去除，於第2區域32形成蝕刻用抗蝕劑72F之後(參照圖19B)，對第1區域31中之絕緣層92進行蝕刻(參照圖20A)，將蝕刻用抗蝕劑72F去除(參照圖20B)。其後，進而藉由將蝕刻用抗蝕劑72D去除，可於第1區域31中形成包括第2半導體層52、犧牲層63及第1半導體層51之積層構造體10”(參照圖21A)。藉由基體30之頂部由絕緣層92填埋而形成元件分離區域83。
[步驟-220C]
繼而，藉由使用相對於構成第1半導體層51及第2半導體層52之材料(SiGe)具有蝕刻選擇比之蝕刻劑，將包括Si之犧牲層63去除，可獲得圖21B所示之構造。包括奈米線構造50'之第1場效電晶體10之通道構造部11之兩端由第1場效電晶體10之源極/汲極區域17支持。
如此，可獲得：
(C-1)第1構造體10'，其於第1區域31中，具有包括積層構造體10”之源極/汲極區域17、以及包括第1半導體層51及與第1半導體層51隔開之第2半導體層52之通道構造部11；以及
(C-2)第2構造體20'，其於第2區域32中，具有包括第1半導體層51及第2半導體層52之積層構造之源極/汲極區域27與通道形成區域21。
[步驟-230]
其後，於第1構造體10'中之通道構造部11及第2構造體20'中之通道形成區域21形成閘極絕緣膜12、22及閘極電極16、26，而且，於第1區域31及第2區域32之各者，獲得第1場效電晶體10及第2場效電晶體20。
[步驟-230A]
具體而言，首先形成具有所期望之抗蝕圖案之抗蝕劑層(未圖示)，對第1構造體10'之通道構造部11及第2構造體20'之通道形成區域21進行熱氧化處理，藉此形成包括SiON之閘極絕緣膜之一部分13、23(參照圖21C)。
[步驟-230B]
繼而，於將抗蝕劑層去除之後，於整個表面形成包括SiN之遮罩層(未圖示)，且將通道形成區域21之遮罩層去除，使形成於通道形成區域21之上之閘極絕緣膜之一部分23露出。其後，藉由進行熱氧化處理，而於第2構造體20'之通道形成區域21形成包括熱氧化膜之閘極絕緣膜之一部分24(參照圖22A)。其後將遮罩層去除。
[步驟-230C]
繼而，於閘極絕緣膜之一部分13、24之上，基於ALD法形成包括HfO2 之閘極絕緣膜之其餘部分15、25(參照圖22B)。形成於第2構造體20'之通道形成區域21之閘極絕緣膜23、24、25之合計厚度，較形成於第1構造體10'之通道構造部11之閘極絕緣膜13、15的厚度厚。
[步驟-230D]
其後，基於CVD法於整個表面形成構成閘極電極之包括TiN之材料層，並將該材料層圖案化，藉此於閘極絕緣膜12、22之上形成閘極電極16、26。如此，可獲得圖13所示之構造。
[步驟-240]
其次，於整個表面形成絕緣層(未圖示)，且於位於閘極電極16、26、源極/汲極區域17、27之上方之絕緣層形成開口部，只要自開口部內遍及至絕緣層上形成連接孔及配線即可。
[實施例3]
實施例3係實施例1~實施例2之變化，且係關於本發明之第3態樣之半導體裝置之製造方法。
如圖23中模式性的剖視圖所示，於實施例3之半導體裝置中，第1場效電晶體由p通道型之第1場效電晶體(第1A場效電晶體10p)及n通道型之第1場效電晶體(第1B場效電晶體10n)之組合構成。於第1a區域31p形成有第1A場效電晶體10p，於第1b區域31n形成有第1B場效電晶體10n。p通道型之第1場效電晶體(第1A場效電晶體10p)及n通道型之第1場效電晶體(第1B場效電晶體10n)中之一第1場效電晶體(具體而言，於實施例3中為第1A場效電晶體10p)之通道構造部11p形成於奇數級之階層(第1層及第3層)，另一第1場效電晶體(具體而言，於實施例3中為第1B場效電晶體10n)之通道構造部11n形成於偶數級之階層(第2層及第4層)。p通道型之第1場效電晶體(第1A場效電晶體10p)中之通道構造部11p包括SiGe，n通道型之第1場效電晶體(第1B場效電晶體10n)中之通道構造部11n包括Si。
進而，於第1A場效電晶體10p中，於通道構造部11p形成有第1A場效電晶體用之閘極絕緣膜12及閘極電極16p，
於第1B場效電晶體10n中，於通道構造部11n形成有第1B場效電晶體用之閘極絕緣膜12及閘極電極16n，
於第2A場效電晶體20p中，於通道形成區域21p形成有第2A場效電晶體用之閘極絕緣膜22及閘極電極26p，
於第2B場效電晶體20n中，於通道形成區域21n形成有第2B場效電晶體用之閘極絕緣膜22及閘極電極26n。
此處，於實施例3之半導體裝置中，於將第1A場效電晶體10p之通道構造部11p之高度之合計設為HL-1A ，將第1B場效電晶體10n之通道構造部11n之高度之合計設為HL-1B ，將第2A場效電晶體20p之通道形成區域21p之高度設為HH-2A ，將第2B場效電晶體20n之通道形成區域21n之高度設為HH-2B 時，滿足：
0.91≦HL-1A /HH-2A ≦1.04
0.90≦HL-1B /HH-2B ≦1.03。
又，於實施例3之半導體裝置中，第2場效電晶體20由p通道型之第2場效電晶體(第2A場效電晶體20p)及n通道型之第2場效電晶體(第2B場效電晶體20n)之組合構成。於第2a區域32p形成有第2A場效電晶體20p，於第2b區域32n形成有第2B場效電晶體20n。p通道型之第2A場效電晶體20p中之通道形成區域21p包括SiGe，p通道型之第2B場效電晶體20n中之通道形成區域21n包括Si。第1A場效電晶體10p中之通道構造部11p形成於奇數級之階層(第1層及第3層)，第1B場效電晶體10n中之通道構造部11n形成於偶數級之階層(第2層及第4層)。
進而，於實施例3之半導體裝置等中，第1A場效電晶體10p及第1B場效電晶體10n為低耐電壓・場效電晶體，第2A場效電晶體20p及第2B場效電晶體20n為高耐電壓・場效電晶體。施加至第1A場效電晶體10p及第1B場效電晶體10n之閘極電極16p、16n之電壓為0.5伏特至0.8伏特，施加至第2A場效電晶體20p及第2B場效電晶體20n之閘極電極26p、26n之電壓為1.5伏特至3伏特。
以下，參照圖24A、圖24B、圖25A、圖25B、圖26A、圖26B、圖27A、圖27B、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A、圖32B、圖33A、圖33B、圖34A、圖34B、圖35A及圖35B，對實施例3之半導體裝置之製造方法進行說明，但該等圖式係與沿著圖1A之箭頭A-A相同之模式性的局部端視圖。
[步驟-300]
首先，於基體30之第1a區域31p、第1b區域31n、第2a區域32p及第2b區域32n中，於第1a區域31p、第1b區域31n及第2a區域32p之上形成第1A半導體層51，繼而，於第1a區域31p及第1b區域31n中之第1A半導體層51之上及第2b區域32n之上形成第1B半導體層41。
[步驟-300A]
具體而言，首先於基體30之整個表面基於磊晶CVD法形成第1A半導體層51之後(參照圖24A)，於基體30之第1a區域31p、第1b區域31n及第2a區域32p中，於第1A半導體層51上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑73A(參照圖24B)。其後，於將第1a區域31p、第1b區域31n及第2a區域32p上之第1A半導體層51圖案化，且將第2b區域32p上之第1A半導體層51去除之後，將蝕刻用抗蝕劑73A去除，藉此，可於第1a區域31p、第1b區域31n及第2a區域32p之上形成第1A半導體層51(參照圖25A)。
[步驟-300B]
繼而，於整個表面基於磊晶CVD法形成第1B半導體層41之後，於第1B半導體層41上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑(未圖示)。其後，於將第2a區域32p上之第1B半導體層41去除之後，將蝕刻用抗蝕劑去除。如此，可獲得圖25B所示之構造。
[步驟-300C]
其後，於基體30之第1a區域31p、第1b區域31n及第2b區域32n之上之第1B半導體層41之上、以及第2a區域32p之上之第1A半導體層51之上，形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑73B(參照圖26A)。其後，將基體30之第1a區域31p、第1b區域31n及第2b區域32n之上之第1B半導體層41圖案化之後，將蝕刻用抗蝕劑73B去除，藉此，可於第1a區域31p及第1b區域31n中之第1A半導體層51之上及第2b區域32n之上形成第1B半導體層41(參照圖26B)。
[步驟-310]
其次，於第1a區域31p、第1b區域31n中之第1B半導體層41之上及第2a區域32p中之第1A半導體層51之上形成第2A半導體層52，繼而，於第1a區域31p及第1b區域31n中之第2A半導體層52之上及第2b區域32n中之第1B半導體層41之上形成第2B半導體層42。
[步驟-310A]
具體而言，於整個表面基於磊晶CVD法形成第2A半導體層52之後(參照圖27A)，於基體30之第1a區域31p、第1b區域31n及第2a區域32p中，於第2A半導體層52上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑73C(參照圖27B)。其後，於將第1a區域31p、第1b區域31n及第2a區域32p上之第2A半導體層52圖案化，且將第2b區域32p上之第2A半導體層52去除之後，將蝕刻用抗蝕劑73C去除，藉此，可於第1a區域31p、第1b區域31n中之第1B半導體層41之上及第2a區域32p中之第1A半導體層51之上形成第2A半導體層52(參照圖28A)。
[步驟-310B]
繼而，於整個表面基於磊晶CVD法形成第2B半導體層42之後(參照圖28B)，於第2B半導體層42上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑73D(參照圖29A)。其後，於將第1a區域31p、第1b區域31n及第2b區域32n之上之第2B半導體層42圖案化，而且將第2a區域32p上之第2B半導體層42去除之後，將蝕刻用抗蝕劑73D去除。如此，可於第1a區域31p及第1b區域31n中之第2A半導體層52之上及第2b區域32n中之第1B半導體層41之上形成第2B半導體層42(參照圖29B)。
[步驟-320]
其次，於第1a區域31p中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第1積層構造體10p”，於第1b區域31n中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第2積層構造體10n”。
[步驟-320A]
具體而言，於整個表面形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑73E之後(參照圖30A)，將第1a區域31p、第1b區域31n、第2a區域32p及第2a區域31n中之第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51圖案化，進而，對基體30之一部分進行蝕刻，藉此可獲得圖30B所示之構造。
而且，形成包括第2A場效電晶體20p中之第1A半導體層51及第2A半導體層52之源極/汲極區域27、包括第2B場效電晶體20n中之第1B半導體層41及第2B半導體層42之源極/汲極區域27。又，形成包括第1A場效電晶體10p及第1B場效電晶體10n中之第1A半導體層51、第1B半導體層41、第2A半導體層52及第2B半導體層42之源極/汲極區域17。
[步驟-320B]
繼而，於整個表面基於CVD法形成包括SiO2 之絕緣層93之後，進行平坦化處理，藉此可獲得圖31A所示之構造。繼而，於第1a區域31p及第1b區域31n形成蝕刻用抗蝕劑73F之後(參照圖31B)，對第2a區域32p及第2b區域32n中之絕緣層93進行蝕刻，藉此可獲得圖32A所示之構造。藉由基體30之頂部由絕緣層93填埋而形成元件分離區域86。其後，將蝕刻用抗蝕劑73F去除，於第2a區域32p及第2b區域32n形成蝕刻用抗蝕劑73G之後(參照圖32B)，對第1a區域31p及第1b區域31n中之絕緣層93進行蝕刻(參照圖33A)，且將蝕刻用抗蝕劑73G去除，藉此，可獲得圖33B所示之構造。其後，藉由將蝕刻用抗蝕劑73E去除，可於第1a區域31p及第1b區域31n中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第2積層構造體10p”、10n”(參照圖34A)。藉由基體30之頂部由絕緣層93填埋而形成元件分離區域85。
[步驟-330]
其次，於第1a區域31p中，將第1積層構造體10p”中之第2B半導體層42及第1B半導體層41之一部分去除，於第1b區域31n中，將第2積層構造體10n”中之第2A半導體層52及第1A半導體層51之一部分去除。
具體而言，藉由使用相對於構成第1A半導體層51及第2A半導體層52之材料(SiGe)具有蝕刻選擇比之蝕刻劑，將包括Si之第1B半導體層41及第2B半導體層42去除，使用相對於構成第1B半導體層41及第2B半導體層42之材料(Si)具有蝕刻選擇比之蝕刻劑，將包括SiGe之第1A半導體層51及第2A半導體層52去除，可獲得圖34B所示之構造。包括奈米線構造40'、50'之第1A場效電晶體10p及第1B場效電晶體10n之通道構造部11p、11n之兩端由第1A場效電晶體10p及第1B場效電晶體10n之源極/汲極區域17支持。
如此，可獲得：
(D-1)第1A構造體10p'，其於第1a區域31p中，具有包括第1積層構造體10p”之源極/汲極區域17、以及包括第1A半導體層51及與第1A半導體層51隔開之第2A半導體層52之通道構造部11p；
(D-2)第1B構造體10n'，其於第1b區域31n中，具有包括第2積層構造體10n”之源極/汲極區域17、以及包括第1B半導體層41及與第1B半導體層41隔開之第2B半導體層42之通道構造部11n；
(D-3)第2A構造體20p'，其於第2a區域32p中，具有包括第1A半導體層51及第2A半導體層52之積層構造之源極/汲極區域27與通道形成區域21p；以及
(D-4)第2B構造體20n'，其於第2b區域32n中，具有包括第1B半導體層41及第2B半導體層42之積層構造之源極/汲極區域27與通道形成區域21n。
[步驟-340]
其後，於第1A構造體10p'及第1B構造體10n'中之通道構造部11p、11n、以及第2A構造體20p'及第2B構造體20n'中之通道形成區域21p、21n，形成閘極絕緣膜12、22及閘極電極16p、16n、26p、26n，而且，於基體30之第1a區域31p、第1b區域31n、第2a區域32p及第2b區域32n之各者，獲得第1A場效電晶體10p、第1B場效電晶體10n、第2A場效電晶體20p及第2B場效電晶體20n。
[步驟-340A]
具體而言，首先形成具有所期望之抗蝕圖案之抗蝕劑層(未圖示)，對第1A構造體10p'及第1B構造體10n'之通道構造部11p、11n及第2A構造體20p'及第2B構造體20n'之通道形成區域21p、21n進行熱氧化處理，藉此形成包括SiON之閘極絕緣膜之一部分13、23(參照圖35A)。
[步驟-340B]
繼而，於將抗蝕劑層去除之後，於整個表面形成包括SiN之遮罩層(未圖示)，且將第2A場效電晶體20p及第2B場效電晶體20n中之通道形成區域21p、21n之遮罩層去除，使形成於通道形成區域21p、21n之上之閘極絕緣膜之一部分23露出。其後，藉由進行熱氧化處理，於第2A構造體20p'及第2B構造體20n'之通道形成區域21p、21n形成包括熱氧化膜之閘極絕緣膜之一部分24。其後將遮罩層去除。
[步驟-340C]
繼而，於整個表面形成包括SiN之遮罩層(未圖示)，將第1A場效電晶體10p中之通道構造部11p及第2A場效電晶體20p中之通道形成區域21p之遮罩層去除，使形成於通道構造部11p及通道形成區域21p之上之閘極絕緣膜之一部分13、24露出。其後，形成包括高介電常數材料，具體而言包括HfO2 之閘極絕緣膜15、25。其後將遮罩層去除。
[步驟-340D]
繼而，於整個表面形成包括SiN之遮罩層(未圖示)，且將第1B場效電晶體10n中之通道構造部11n及第2B場效電晶體20n中之通道形成區域21n之遮罩層去除，使形成於通道構造部11n及通道形成區域21n之上之閘極絕緣膜之一部分13、24露出。其後，形成包括高介電常數材料，具體而言包括HfO2 之閘極絕緣膜15、25。其後，將遮罩層去除。如此可獲得圖35B所示之構造。
[步驟-340E]
其後，於第1A場效電晶體10p及第2A場效電晶體20p形成閘極電極16p、26p，於第1B場效電晶體10n及第2B場效電晶體20n形成閘極電極16n、26n。如此可獲得圖23所示之構造。
[步驟-350]
其次，於整個表面形成絕緣層(未圖示)，且於位於閘極電極16p、16n、26p、26n、源極/汲極區域17、27之上方之絕緣層形成開口部，只要自開口部內遍及至絕緣層上形成連接孔及配線即可。
[實施例4]
實施例4亦係實施例1~實施例2之變化。
如圖36中模式性的剖視圖所示，於實施例4之半導體裝置中，第1場效電晶體與實施例3相同，由p通道型之第1場效電晶體(第1A場效電晶體10p)及n通道型之第1場效電晶體(第1B場效電晶體10n)之組合構成。於第1a區域31p形成有第1A場效電晶體10p，於第1b區域31n形成有第1B場效電晶體10n。p通道型之第1場效電晶體(第1A場效電晶體10p)及n通道型之第1場效電晶體(第1B場效電晶體10n)中之一第1場效電晶體(具體而言，於實施例4中為第1A場效電晶體10p)之通道構造部11p形成於奇數級之階層(第1層及第3層)，另一第1場效電晶體(具體而言，於實施例4中為第1B場效電晶體10n)之通道構造部11n形成於偶數級之階層(第2層及第4層)。p通道型之第1場效電晶體(第1A場效電晶體10p)中之通道構造部11p包括SiGe，n通道型之第1場效電晶體(第1B場效電晶體10n)中之通道構造部11n包括Si。其後，於第1A場效電晶體10p中，於通道構造部11p形成有第1A場效電晶體用之閘極絕緣膜12及閘極電極16p，於第1B場效電晶體10n中，於通道構造部11n形成有第1B場效電晶體用之閘極絕緣膜12及閘極電極16n。
另一方面，第2場效電晶體20與實施例3不同，包括n通道型之第2場效電晶體。於第2場效電晶體20中，於通道形成區域21形成有第2場效電晶體用之閘極絕緣膜22及閘極電極26。
進而，於實施例4之半導體裝置等中，第1A場效電晶體10p及第1B場效電晶體10n亦為低耐電壓・場效電晶體，第2場效電晶體20為高耐電壓・場效電晶體。施加至第1A場效電晶體10p及第1B場效電晶體10n之閘極電極16p、16n之電壓為0.5伏特至0.8伏特，施加至第2場效電晶體20之閘極電極26之電壓為1.5伏特至3伏特。
以下，參照圖36A、圖36B、圖37A、圖37B、圖38A、圖38B、圖39A、圖39B、圖40A、圖40B、圖41A、圖41B、圖42A、圖42B、圖43A、圖43B、圖44A及圖44B，對實施例4之半導體裝置之製造方法進行說明，但該等圖式係與沿著圖1A之箭頭A-A相同之模式性的局部端視圖。
[步驟-400]
首先，於基體30之第1a區域31p、第1b區域31n、第2區域32中，於第1a區域31p、第1b區域31n及第2區域32之上形成第1A半導體層51，繼而，於第1a區域31p及第1b區域31n中之第1A半導體層51之上形成第1B半導體層41，於第2區域32中於基體30之上形成第1B半導體層41。
[步驟-400A]
具體而言，首先於基體30之第1a區域31p、第1b區域31n及第2區域32之上，基於磊晶CVD法形成第1A半導體層51之後，於基體30之第1a區域31p、第1b區域31n及第2區域32中，於第1A半導體層51上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑(未圖示)。其後，於將第1a區域31p及第1b區域31n上之第1A半導體層51圖案化，且將第2區域32上之第1A半導體層51去除之後，將蝕刻用抗蝕劑去除，藉此，可於第1a區域31p及第1b區域31n之上形成第1A半導體層51(參照圖37A)。
[步驟-400B]
繼而，於整個表面基於磊晶CVD法形成第1B半導體層41之後，於第1B半導體層41上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑(未圖示)。其後，於將第1B半導體層41圖案化之後，將蝕刻用抗蝕劑去除。如此，可獲得圖37B所示之構造。
[步驟-410]
其次，於第1a區域31p及第1b區域31n中之第1B半導體層41之上形成第2A半導體層52，繼而於第1a區域31p及第1b區域31n中之第2A半導體層52之上及第2區域32中之第1B半導體層41之上形成第2B半導體層42。
[步驟-410A]
具體而言，於整個表面基於磊晶CVD法形成第2A半導體層52之後，於基體30之第1a區域31p、第1b區域31n及第2區域32中，於第2A半導體層52上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑(未圖示)。其後，於將第1a區域31p及第1b區域31n之上之第2A半導體層52圖案化，且將第2區域32上之第2A半導體層52去除之後，將蝕刻用抗蝕劑去除，藉此，可於第1a區域31p及第1b區域31n中之第1B半導體層41之上形成第2A半導體層52。
[步驟-410B]
繼而，於整個表面基於磊晶CVD法形成第2B半導體層42之後，於第2B半導體層42上形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑(未圖示)。其後，將第1a區域31p及第1b區域31n之上之第2B半導體層42圖案化，而且，將第2區域32上之第2B半導體層42圖案化之後，將蝕刻用抗蝕劑去除。如此，可於第1a區域31p及第1b區域31n中之第2A半導體層52之上及第2區域32中之第1B半導體層41之上形成第2B半導體層42(參照圖38B)。
[步驟-420]
其次，於第1a區域31p中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第1積層構造體10p”，於第1b區域31n中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第2積層構造體10n”。
[步驟-420A]
具體而言，於整個表面形成具有所期望之抗蝕圖案之蝕刻用抗蝕劑74E之後(參照圖39A)，將第1a區域31p、第1b區域31n、及第2區域31中之第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51圖案化，進而，對基體30之一部分進行蝕刻，藉此，可獲得圖39B所示之構造。
而且，形成包括第2場效電晶體20中之第1B半導體層41及第2B半導體層42之源極/汲極區域27。又，形成包括第1A場效電晶體10p及第1B場效電晶體10n中之第1A半導體層51、第1B半導體層41、第2A半導體層52及第2B半導體層42之源極/汲極區域17。
[步驟-420B]
繼而，於整個表面基於CVD法形成包括SiO2 之絕緣層94之後，進行平坦化處理，藉此，可獲得圖40A所示之構造。繼而，於第1a區域31p及第1b區域31n形成蝕刻用抗蝕劑74F之後(參照圖40B)，對第2區域32中之絕緣層94進行蝕刻，藉此可獲得圖41A所示之構造。藉由基體30之頂部由絕緣層94填埋而形成元件分離區域88。其後，將蝕刻用抗蝕劑74F去除，於第2區域32形成蝕刻用抗蝕劑74G之後(參照圖41B)，對第1a區域31p及第1b區域31n中之絕緣層94進行蝕刻(參照圖42A)，將蝕刻用抗蝕劑74G去除，藉此可獲得圖42B所示之構造。其後，藉由將蝕刻用抗蝕劑74E去除，可於第1a區域31p及第1b區域31n中，形成包括第2B半導體層42、第2A半導體層52、第1B半導體層41及第1A半導體層51之第2積層構造體10p”、10n”(參照圖43A)。藉由基體30之頂部由絕緣層94填埋而形成元件分離區域87。
[步驟-430]
其次，於第1a區域31p中，將第1積層構造體10p”中之第2B半導體層42及第1B半導體層41之一部分去除，於第1b區域31n中，將第2積層構造體10n”中之第2A半導體層52及第1A半導體層51之一部分去除。
具體而言，藉由使用相對於構成第1A半導體層51及第2A半導體層52之材料(SiGe)具有蝕刻選擇比之蝕刻劑，將包括Si之第1B半導體層41及第2B半導體層42去除，使用相對於構成第1B半導體層41及第2B半導體層42之材料(Si)具有蝕刻選擇比之蝕刻劑，將包括SiGe之第1A半導體層51及第2A半導體層52去除，可獲得圖43B所示之構造。包括奈米線構造40’、50’之第1A場效電晶體10p及第1B場效電晶體10n之通道構造部11p、11n之兩端由第1A場效電晶體10p及第1B場效電晶體10n之源極/汲極區域17支持。
如此，可獲得：
(D-1)第1A構造體10p'，其於第1a區域31p中，具有包括第1積層構造體10p”之源極/汲極區域17、以及包括第1A半導體層51及與第1A半導體層51隔開之第2A半導體層52之通道構造部11p；
(D-2)第1B構造體10n'，其於第1b區域31n中，具有包括第2積層構造體10n”之源極/汲極區域17、以及包括第1B半導體層41及與第1B半導體層41隔開之第2B半導體層42之通道構造部11n；及
(D-3)第2構造體20'，其於第2區域32中，具有包括第1B半導體層41及第2B半導體層42之積層構造之源極/汲極區域27與通道形成區域21。
[步驟-440]
其後，於第1A構造體10p'及第1B構造體10n'中之通道構造部11p、11n、以及第2構造體20中之通道形成區域21，形成閘極絕緣膜12、22及閘極電極16p、16n、26，而且，於基體30之第1a區域31p、第1b區域31n、第2區域32之各者，獲得第1A場效電晶體10p、第1B場效電晶體10n、第2場效電晶體20。
[步驟-440A]
具體而言，首先形成具有所期望之抗蝕圖案之抗蝕劑層(未圖示)，對第1A構造體10p'及第1B構造體10n'之通道構造部11p、11n及第2構造體20之通道形成區域21進行熱氧化處理，藉此，形成包括SiON之閘極絕緣膜之一部分13、23(參照圖44A)。
[步驟-440B]
繼而，於將抗蝕劑層去除之後，於整個表面形成包括SiN之遮罩層(未圖示)，且將第2場效電晶體20中之通道形成區域21之遮罩層去除，使形成於通道形成區域21之上之閘極絕緣膜之一部分23露出。其後，藉由進行熱氧化處理，於第2構造體20'之通道形成區域21形成包括熱氧化膜之閘極絕緣膜之一部分24。其後，將遮罩層去除。
[步驟-440C]
繼而，於整個表面形成包括SiN之遮罩層(未圖示)，將第1A場效電晶體10p中之通道構造部11p之遮罩層去除，使形成於通道構造部11p之上之閘極絕緣膜之一部分13露出。其後，形成包括高介電常數材料，具體而言包括HfO2 之閘極絕緣膜15。其後，將遮罩層去除。
[步驟-440D]
繼而，於整個表面形成包括SiN之遮罩層(未圖示)，且將第1B場效電晶體10n中之通道構造部11n及第2場效電晶體20中之通道形成區域21之遮罩層去除，使形成於通道構造部11n及通道形成區域21之上之閘極絕緣膜之一部分13、24露出。其後，形成包括高介電常數材料，具體而言包括HfO2 之閘極絕緣膜15、25。其後，將遮罩層去除。如此，可獲得圖44B所示之構造。
[步驟-440E]
其後，於第1A場效電晶體10p形成閘極電極16p，於第1B場效電晶體10n及第2場效電晶體20形成閘極電極16n、26。如此，可獲得圖36所示之構造。
[步驟-450]
其次，於整個表面形成絕緣層(未圖示)，且於位於閘極電極16p、16n、26、源極/汲極區域17、27之上方之絕緣層形成開口部，只要自開口部內遍及至絕緣層上形成連接孔及配線即可。
以上，基於較佳實施例對本發明進行了說明，但於實施例中所說明之半導體裝置之構成、構造、構成半導體裝置之材料、半導體裝置之製造方法為例示，可適當變更。又，各實施例之半導體裝置之製造方法中之步驟順序可根據所期望而適當變更。於實施例中，專門基於奈米線構造對通道構造部進行了說明，但亦可設為奈米片構造。又，於實施例1中，將第1場效電晶體及第2場效電晶體設為n通道型，於實施例2中，將第1場效電晶體及第2場效電晶體設為p通道型，但亦可使該等場效電晶體之通道型反過來，於實施例3或實施例4中，將第1A場效電晶體及第2A場效電晶體設為p通道型，將第1B場效電晶體及第2B場效電晶體設為n通道型，但亦可將第1A場效電晶體及第2A場效電晶體設為n通道型，將第1B場效電晶體及第2B場效電晶體設為p通道型，於該等情形時，只要將構成各場效電晶體之材料適當變更即可。作為基體，亦可使用SOI基板代替矽半導體基板，藉此，例如，可進行實施例1之[步驟-120B]中之絕緣層91之蝕刻中的基體頂部之蝕刻量之準確控制。亦可根據情形，於半導體裝置之製造方法之最初步驟中形成元件分離區域。
再者，本發明亦可採取如以下般之構成。
[A01]《半導體裝置》
一種半導體裝置，其具備：
第1場效電晶體，其具有至少2個通道構造部，該等通道構造部具有奈米線構造或奈米片構造；及
第2場效電晶體，其具有Fin構造；
通道構造部於第1場效電晶體之厚度方向相互隔開配置。
[A02]如[A01]半導體裝置，其中於將通道構造部之高度之合計設為HL ，將第2場效電晶體之通道形成區域之高度設為HH 時，滿足：
0.90≦HL /HH ≦1.04。
[A03]如[A01]或[A02]之半導體裝置，其中於第1場效電晶體中，於通道構造部形成有第1場效電晶體用之閘極絕緣膜及閘極電極，
於第2場效電晶體中，於通道形成區域形成有第2場效電晶體用之閘極絕緣膜及閘極電極。
[A04]如[A01]至[A03]中任一項之半導體裝置，其中第1場效電晶體由n通道型之第1場效電晶體及p通道型之第1場效電晶體之組合構成。
[A05]如[A04]之半導體裝置，其中n通道型之第1場效電晶體及p通道型之第1場效電晶體中之一第1場效電晶體之通道構造部形成於奇數級之階層，另一第1場效電晶體之通道構造部形成於偶數級之階層。
[A06]如[A04]或[A05]之半導體裝置，其中n通道型之第1場效電晶體中之通道構造部包括Si，
p通道型之第1場效電晶體中之通道構造部包括SiGe。
[A07]如[A01]至[A06]中任一項之半導體裝置，其中第2場效電晶體由n通道型之第2場效電晶體及p通道型之第2場效電晶體之組合構成。
[A08]如[A07]之半導體裝置，其中n通道型之第2場效電晶體中之通道形成區域包括Si，
p通道型之第2場效電晶體中之通道形成區域包括SiGe。
[A09]如[A01]至[A06]中任一項之半導體裝置，其中第2場效電晶體包括n通道型之第2場效電晶體。
[A10]如[A01]至[A09]中任一項之半導體裝置，其中第1場效電晶體為低耐電壓・場效電晶體，
第2場效電晶體為高耐電壓・場效電晶體。
[A11]如[A10]之半導體裝置，其中施加至第1場效電晶體之閘極電極之電壓為0.5伏特至0.8伏特，
施加至第2場效電晶體之閘極電極之電壓為1.5伏特至3伏特。
[B01]《半導體裝置之製造方法：第1態樣》
一種半導體裝置之製造方法，其包括如下之各步驟：
(A)於基體之第1區域及第2區域中，於第1區域之上形成第1犧牲層，繼而於第1犧牲層之上、及第2區域之上形成第1半導體層之後，
(B)於第1區域中之第1半導體層上形成第2犧牲層，繼而於第2犧牲層之上及第2區域之第1半導體層之上形成第2半導體層，其後，
(C)於第1區域上形成包括第1半導體層、第1犧牲層、第2半導體層及第2犧牲層之積層構造體，繼而將積層構造體中之第2犧牲層及第1犧牲層之一部分去除，而且獲得：
(C-1)第1構造體，其於第1區域中，具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及
(C-2)第2構造體，其於第2區域中，具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
[B02]《半導體裝置之製造方法：第2態樣》
一種半導體裝置之製造方法，其包括如下之各步驟：
(A)於基體之第1區域及第2區域之上形成第1半導體層之後，
(B)於第1半導體層上形成犧牲層，繼而於第2區域中將犧牲層去除，於第1區域中，於犧牲層之上形成第2半導體層，於第2區域中，於第1半導體層之上形成第2半導體層，其後，
(C)於第1區域中，形成包括第2半導體層、犧牲層及第1半導體層之積層構造體，繼而將積層構造體中之犧牲層之一部分去除，而且獲得：
(C-1)第1構造體，其於第1區域中，具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及
(C-2)第2構造體，其於第2區域中，具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
[B03]《半導體裝置之製造方法：第3態樣》
一種半導體裝置之製造方法，其包括如下之各步驟：
(A)於基體之第1a區域、第1b區域、第2a區域及第2b區域中，於第1a區域、第1b區域及第2a區域之上形成第1A半導體層，繼而，於第1a區域及第1b區域中之第1A半導體層之上及第2b區域之上形成第1B半導體層之後，
(B)於第1a區域及第1b區域中之第1B半導體層之上及第2a區域中之第1A半導體層之上形成第2A半導體層，繼而，於第1a區域及第1b區域中之第2A半導體層之上及第2b區域中之第1B半導體層之上形成第2B半導體層之後，
(C)於第1a區域中形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第1積層構造體，於第1b區域中形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第2積層構造體，
(D)於第1a區域中將第1積層構造體中之第2B半導體層及第1B半導體層之一部分去除，於第1b區域中將第2積層構造體中之第2A半導體層及第1A半導體層之一部分去除，而且獲得：
(D-1)第1A構造體，其於第1a區域中，具有包括第1積層構造體之源極/汲極區域、以及包括第1A半導體層及與第1A半導體層隔開之第2A半導體層之通道構造部；
(D-2)第1B構造體，其於第1b區域中，具有包括第2積層構造體之源極/汲極區域、以及包括第1B半導體層及與第1B半導體層隔開之第2B半導體層之通道構造部；
(D-3)第2A構造體，其於第2a區域中，具有包括第1A半導體層及第2A半導體層之積層構造之源極/汲極區域與通道形成區域；以及
(D-4)第2B構造體，其於第2b區域中，具有包括第1B半導體層及第2B半導體層之積層構造之源極/汲極區域與通道形成區域；其後，
(E)於第1A構造體及第1B構造體中之通道構造部、以及第2A構造體及第2B構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於基體之第1a區域、第1b區域、第2a區域及第2b區域之各者，獲得第1A場效電晶體、第1B場效電晶體、第2A場效電晶體及第2B場效電晶體。
10‧‧‧第1場效電晶體
10n‧‧‧第1B場效電晶體
10p‧‧‧第1A場效電晶體
10'‧‧‧第1構造體
10”‧‧‧積層構造體
10n'‧‧‧第1構造體
10n”‧‧‧積層構造體
10p'‧‧‧第1構造體
10p”‧‧‧積層構造體
11‧‧‧通道構造部
11n‧‧‧通道構造部
11p‧‧‧通道構造部
12‧‧‧閘極絕緣膜
13‧‧‧閘極絕緣膜
15‧‧‧閘極絕緣膜
16‧‧‧閘極電極
16n‧‧‧閘極電極
16p‧‧‧閘極電極
17‧‧‧源極/汲極區域
20‧‧‧第2場效電晶體
20'‧‧‧第2構造體
20n‧‧‧第2B場效電晶體
20n'‧‧‧第2構造體
20p‧‧‧第2A場效電晶體
20p'‧‧‧第2構造體
21‧‧‧通道形成區域
21n‧‧‧通道形成區域
21p‧‧‧通道形成區域
22‧‧‧閘極絕緣膜
23‧‧‧閘極絕緣膜
24‧‧‧閘極絕緣膜
25‧‧‧閘極絕緣膜
26‧‧‧閘極電極
26n‧‧‧閘極電極
26p‧‧‧閘極電極
27‧‧‧源極/汲極區域
30‧‧‧基體
31‧‧‧第1區域
31n‧‧‧第1b區域
31p‧‧‧第1a區域
32‧‧‧第2區域
32n‧‧‧第2b區域
32p‧‧‧第2a區域
40'‧‧‧奈米線構造
41‧‧‧半導體層
42‧‧‧半導體層
50'‧‧‧奈米線構造
51‧‧‧半導體層
52‧‧‧半導體層
61‧‧‧犧牲層
62‧‧‧犧牲層
63‧‧‧犧牲層
71A‧‧‧蝕刻用抗蝕劑
71B‧‧‧蝕刻用抗蝕劑
71C‧‧‧蝕刻用抗蝕劑
71D‧‧‧蝕刻用抗蝕劑
71E‧‧‧蝕刻用抗蝕劑
71F‧‧‧蝕刻用抗蝕劑
71G‧‧‧蝕刻用抗蝕劑
72A‧‧‧蝕刻用抗蝕劑
72B‧‧‧蝕刻用抗蝕劑
72C‧‧‧蝕刻用抗蝕劑
72D‧‧‧蝕刻用抗蝕劑
72E‧‧‧蝕刻用抗蝕劑
72F‧‧‧蝕刻用抗蝕劑
72G‧‧‧蝕刻用抗蝕劑
73A‧‧‧蝕刻用抗蝕劑
73B‧‧‧蝕刻用抗蝕劑
73C‧‧‧蝕刻用抗蝕劑
73D‧‧‧蝕刻用抗蝕劑
73E‧‧‧蝕刻用抗蝕劑
73F‧‧‧蝕刻用抗蝕劑
73G‧‧‧蝕刻用抗蝕劑
74A‧‧‧蝕刻用抗蝕劑
74B‧‧‧蝕刻用抗蝕劑
74C‧‧‧蝕刻用抗蝕劑
74D‧‧‧蝕刻用抗蝕劑
74E‧‧‧蝕刻用抗蝕劑
74F‧‧‧蝕刻用抗蝕劑
74G‧‧‧蝕刻用抗蝕劑
81‧‧‧元件分離區域
82‧‧‧元件分離區域
83‧‧‧元件分離區域
84‧‧‧元件分離區域
85‧‧‧元件分離區域
86‧‧‧元件分離區域
87‧‧‧元件分離區域
88‧‧‧元件分離區域
91‧‧‧絕緣層
92‧‧‧絕緣層
93‧‧‧絕緣層
94‧‧‧絕緣層
圖1A及圖1B分別係實施例1之半導體裝置之模式性的局部端視圖、及實施例1之半導體裝置之通道構造部及通道形成區域、以及源極/汲極區域之模式性的配置圖。
圖2A、圖2B及圖2C係用以說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖3A、圖3B及圖3C係用以接著圖2C說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖4A、圖4B及圖4C係用以接著圖3C說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖5A、圖5B及圖5C係用以接著圖4C說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖6A及圖6B係用以接著圖5C說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖7A及圖7B係用以接著圖6B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖8A及圖8B係用以接著圖7B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖9A及圖9B係用以接著圖8B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖10A及圖10B係用以接著圖9B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖11A及圖11B係用以接著圖10B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖12係用以接著圖11B說明實施例1之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖13係實施例2之半導體裝置之模式性的局部剖視圖。
圖14A、圖14B及圖14C係用以說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖15A、圖15B及圖15C係用以接著圖14C說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖16A、圖16B及圖16C係用以接著圖15C說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖17A及圖17B係用以接著圖16C說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖18A及圖18B係用以接著圖17B說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖19A及圖19B係用以接著圖18B說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖20A及圖20B係用以接著圖19B說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖21A、圖21B及圖21C係用以接著圖20B說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖22A及圖22B係用以接著圖21C說明實施例2之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖23係實施例3之半導體裝置之模式性的局部剖視圖。
圖24A及圖24B係用以說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖25A及圖25B係用以接著圖24B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖26A及圖26B係用以接著圖25B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖27A及圖27B係用以接著圖26B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖28A及圖28B係用以接著圖27B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖29A及圖29B係用以接著圖28B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖30A及圖30B係用以接著圖29B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖31A及圖31B係用以接著圖30B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖32A及圖32B係用以接著圖31B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖33A及圖33B係用以接著圖32B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖34A及圖34B係用以接著圖33B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖35A及圖35B係用以接著圖34B說明實施例3之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖36係實施例4之半導體裝置之模式性的局部剖視圖。
圖37A及圖37B係用以說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖38A及圖38B係用以接著圖37B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖39A及圖39B係用以接著圖38B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖40A及圖40B係用以接著圖39B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖41A及圖41B係用以接著圖40B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖42A及圖42B係用以接著圖41B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖43A及圖43B係用以接著圖42B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。
圖44A及圖44B係用以接著圖43B說明實施例4之半導體裝置之製造方法之基體等之模式性的局部端視圖。

Claims (14)

  1. 一種半導體裝置，其具備： 第1場效電晶體，其具有至少2個通道構造部，該等通道構造部具有奈米線構造或奈米片構造；及 第2場效電晶體，其具有Fin(鰭片)構造； 通道構造部於第1場效電晶體之厚度方向相互隔開配置。
  2. 如請求項1之半導體裝置，其中於將通道構造部之高度之合計設為HL ，將第2場效電晶體之通道形成區域之高度設為HH 時，滿足： 0.90≦HL /HH ≦1.04。
  3. 如請求項1之半導體裝置，其中於第1場效電晶體中，於通道構造部形成有第1場效電晶體用之閘極絕緣膜及閘極電極， 於第2場效電晶體中，於通道形成區域形成有第2場效電晶體用之閘極絕緣膜及閘極電極。
  4. 如請求項1之半導體裝置，其中第1場效電晶體由n通道型之第1場效電晶體及p通道型之第1場效電晶體之組合構成。
  5. 如請求項4之半導體裝置，其中n通道型之第1場效電晶體及p通道型之第1場效電晶體中之一第1場效電晶體之通道構造部形成於奇數級之階層，另一第1場效電晶體中之通道構造部形成於偶數級之階層。
  6. 如請求項4之半導體裝置，其中n通道型之第1場效電晶體中之通道構造部包括Si， p通道型之第1場效電晶體中之通道構造部包括SiGe。
  7. 如請求項1之半導體裝置，其中第2場效電晶體由n通道型之第2場效電晶體及p通道型之第2場效電晶體之組合構成。
  8. 如請求項7之半導體裝置，其中n通道型之第2場效電晶體中之通道形成區域包括Si， p通道型之第2場效電晶體中之通道形成區域包括SiGe。
  9. 如請求項1之半導體裝置，其中第2場效電晶體包括n通道型之第2場效電晶體。
  10. 如請求項1之半導體裝置，其中第1場效電晶體為低耐電壓・場效電晶體， 第2場效電晶體為高耐電壓・場效電晶體。
  11. 如請求項10之半導體裝置，其中施加至第1場效電晶體之閘極電極之電壓為0.5伏特至0.8伏特， 施加至第2場效電晶體之閘極電極之電壓為1.5伏特至3伏特。
  12. 一種半導體裝置之製造方法，其包括如下之各步驟： (A)於基體之第1區域及第2區域中，於第1區域之上形成第1犧牲層，繼而於第1犧牲層之上、及第2區域之上形成第1半導體層之後， (B)於第1區域中之第1半導體層上形成第2犧牲層，繼而於第2犧牲層之上及第2區域之第1半導體層之上形成第2半導體層，其後， (C)於第1區域上形成包括第1半導體層、第1犧牲層、第2半導體層及第2犧牲層之積層構造體，繼而將積層構造體中之第2犧牲層及第1犧牲層之一部分去除，而且獲得： (C-1)第1構造體，其於第1區域中具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及 (C-2)第2構造體，其於第2區域中具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後， (D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
  13. 一種半導體裝置之製造方法，其包括如下之各步驟： (A)於基體之第1區域及第2區域之上形成第1半導體層之後， (B)於第1半導體層上形成犧牲層，繼而於第2區域中將犧牲層去除，於第1區域中，於犧牲層之上形成第2半導體層，於第2區域中，於第1半導體層之上形成第2半導體層，其後， (C)於第1區域中形成包括第2半導體層、犧牲層及第1半導體層之積層構造體，繼而將積層構造體中之犧牲層之一部分去除，而且獲得： (C-1)第1構造體，其於第1區域中具有包括積層構造體之源極/汲極區域、以及包括第1半導體層及與第1半導體層隔開之第2半導體層之通道構造部；以及 (C-2)第2構造體，其於第2區域中具有包括第1半導體層及第2半導體層之積層構造之源極/汲極區域與通道形成區域；其後， (D)於第1構造體中之通道構造部及第2構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於第1區域及第2區域之各者獲得第1場效電晶體及第2場效電晶體。
  14. 一種半導體裝置之製造方法，其包括如下之各步驟： (A)於基體之第1a區域、第1b區域、第2a區域及第2b區域中，於第1a區域、第1b區域及第2a區域之上形成第1A半導體層，繼而，於第1a區域及第1b區域中之第1A半導體層之上及第2b區域之上形成第1B半導體層之後， (B)於第1a區域及第1b區域中之第1B半導體層之上及第2a區域中之第1A半導體層之上形成第2A半導體層，繼而，於第1a區域及第1b區域中之第2A半導體層之上及第2b區域中之第1B半導體層之上形成第2B半導體層之後， (C)於第1a區域中，形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第1積層構造體，於第1b區域中，形成包括第2B半導體層、第2A半導體層、第1B半導體層及第1A半導體層之第2積層構造體， (D)於第1a區域中將第1積層構造體中之第2B半導體層及第1B半導體層之一部分去除，於第1b區域中將第2積層構造體中之第2A半導體層及第1A半導體層之一部分去除，而且獲得： (D-1)第1A構造體，其於第1a區域中具有包括第1積層構造體之源極/汲極區域、以及包括第1A半導體層及與第1A半導體層隔開之第2A半導體層之通道構造部； (D-2)第1B構造體，其於第1b區域中具有包括第2積層構造體之源極/汲極區域、以及包括第1B半導體層及與第1B半導體層隔開之第2B半導體層之通道構造部； (D-3)第2A構造體，其於第2a區域中具有包括第1A半導體層及第2A半導體層之積層構造之源極/汲極區域與通道形成區域；以及 (D-4)第2B構造體，其於第2b區域中具有包括第1B半導體層及第2B半導體層之積層構造之源極/汲極區域與通道形成區域；其後， (E)於第1A構造體及第1B構造體中之通道構造部、以及第2A構造體及第2B構造體中之通道形成區域形成閘極絕緣膜及閘極電極，而且，於基體之第1a區域、第1b區域、第2a區域及第2b區域之各者，獲得第1A場效電晶體、第1B場效電晶體、第2A場效電晶體及第2B場效電晶體。
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