TW201112004A - Data space arbiter - Google Patents

Description

201112004 六、發明說明： 【發明所屬之技術領域】 本發明係關於數位處理器，且更特定而言，係關於一數 位處理器中之資料仲裁器控制系統。 本申請案主張在2009年7月21日申請，名為「MUTABLE DATA ARBITER PRIORITY CONTROL」之美國臨時申請 案第61/227,147號的權利，該案之全文併入本文中。 【先前技術】 在使用具有複數個周邊裝置及一中央處理單元（CPU)之 數位處理器（舉例來說，微處理器）的嵌入式系統中，在 CPU與至少一些周邊設備（諸如一直接記憶體存取（DMA)控 制器或一内建除錯（in-circuit debug ; ICD)控制器）之間共 用某些功能單元。因此，使用一資料空間仲裁器以決定對 共用之記憶體或特殊功能暫存器的存取權限。在多主控器 系統之一資料空間仲裁器中，CPU通常為最高優先權匯流 排主控器。一典型資料空間仲裁器係由優先權編碼器及一 組資料匯流排多工器組成。一習知可程設計資料空間仲裁 器實施優先權編碼器内之可程式設計性，但使用其中CPU 通常具有最高優先權的預定優先權。因此，無論CPU在何 時存取記憶體，通常遲緩所有其他周邊設備。但是，在嵌 入式系統中，有時僅暫時性更關鍵的是回應於藉由（例如） 一周邊設備之一外部事件，接著確保高CPU處理能力。 因此，存在對一經改良之更靈活資料空間仲裁器的需 要0 149670.doc 201112004 【發明内容】 根據—實施例，一種數位處理器可包括：一預設匯流排 主控器，其在一預設模式中具有一最高優先權；複數個次 級匯流排主控器，其具有相關聯優先權’其中該複數個次 級匯流排主控器相對於彼此具有一預定優先權關係；及一 i料二間仲裁器，其中該資料空間仲裁器在一非預設模式 中係*τ程式认έ十以提南s玄等次級匯流排主控器之任一者的 一優先權以具有高於該預設匯流排主控器之該優先權的一 優先權而對優先權等級亦已提高至高於該預設匯流排主 控器之該優先權的僅此等次級匯流排主控器維持該預定優 先權關係。 根據一進一步實施例，該資料空間仲裁器可授予對資料 記憶體之存取，且該資料記憶體可包括隨機存取記憶體、 雙埠6己憶體及特殊功能暫存器之至少一者。根據一進一步 實施例，該數位處理器可進一步包括具有優先權更動位元 之匯/瓜排主控器優先權暫存器，該等次級匯流排主控器 之至少一者係被指派至該等優先權更動位元之一者，其中 δ亥匯流排主控器優先權暫存器可程式設計地指定該複數個 次級匯流排主控器之哪些具有高於或低於該預設匯流排主 控器優先權之優先權。根據一進一步實施例，設定一優先 權更動位7L可使得一相關聯次級匯流排主控器之一優先權 等級被提高至高於該預設匯流排主控器之優先權等級。根 據-進-步實施例’該資料空間仲裁器可包括用於讀取及 寫入存取之一分離仲裁器單元。根據一進一步實施例，該 149670.doc 201112004 資料工間仲裁器包括用於記憶體及特殊功能暫存器存取之 、刀離件裁器單7C。根據—進—步實施例，該資料空間仲 裁^可包括用於記憶體及特殊功能暫存器存取之一分離仲 裁器單元。根據-進-步實施例，該數位處理器可進一步 匕括耦口於δ亥資料空間仲裁器與該資料記憶體之間的一位 止解碼器。根據一進-步實施例，該數位處理器可進一步 包括輕合於該資料空間仲裁器與該預設匿流排主控器或次 級匯流排主控器之間的_粗略位址解碼器。根據一進一步 實施例，5亥數位處理器可為一數位信號處理器且該隨機存 取記憶體可分為一 Χ記憶體及一 γ記憶體。根據一進一步 實施例，該預設匯流排主控器可係一中央處理單元 (CPU)。 根據另一實施例，一種仲裁一數位處理器中之資料空間 存取的方法可包&:將優先權指I至一預設匯流排主控器 及複數個次級匯流排主控器，其中該預設匯流排主控器在 一預设模式中具有最高優先權，且其中該複數個次級匯流 排主控器相對於彼此具有一預定優先權關係；及在一非預 設模式中程式設計一資料空間仲裁器以提高該等次級匯流 排主控器之任一者的一優先權以具有高於該預設匯流排主 控器之該優先權的一優先權，而對優先權等級亦已提高至 高於該預設匯流排主控器之該優先權的僅此等次級匯流排 主控器維持該預定優先權關係β 根據该方法之一進一步實施例，該方法可進一步包括： 當該預設匯流排主控器可存取該資料空間時由一次級匯流 149670.doc • 6 · 201112004 排主控器請求對一資料空間之存取，且若該次級匯流排主 控器之該優先權高於該預設匯流排主控器之該優先權，則 授予對該資料空間之存取’否則遲緩該次級匯流排主控 器。根據該方法之一進一步實施例，該資料空間可為包括 隨機存取記憶體、雙埠記憶體及特殊功能暫存器之至少一 者的Η料S己憶體。根據該方法之一進一步實施例，程式設 計一資料空間仲裁器以提高該等次級匯流排主控器之一優 先權的步驟包括設定一匯流排主控器優先權暫存器中之一 位元的步驟。根據該方法之一進一步實施例，該次級匯流 排主控器之至少一者可具有該匯流排主控器優先權暫存器 中之一相關聯位元。根據該方法之一進一步實施例，該資 料空間仲裁器可包括用於讀取及寫入存取之一分離仲裁器 單元。根據該方法之一進一步實施例，該資料空間仲裁器 可包括用於S己憶體及特殊功能暫存器存取之一分離仲裁器 單兀。根據該方法之一進一步實施例，該資料空間仲裁器 可包括用於記憶體及特殊功能暫存器存取之一分離仲裁器 ofi 一 單兀。 根據又一實施例，一種仲裁一數位處理器中之資料空間 存取的方法可包括：在一預設模式中將一最高優先權指派 至一中央處理單元（CPU)且將進一步優先權指派至複數個 非CPU匯流排主控器，其中該複數個非CPU匯流排主控器 相對於彼此具有一預定固定優先權關係；藉由設定一匯流 排主控器優先權暫存器中之一位元程式設計一資料空間以 提高該等非CPU匯流排主控器之一者的一優先權以具有高 149670.doc 201112004 於該CPU之該優先權的一優先權，而對優先權等級亦已提 局至高於該CPU之該優先權的僅此等非CPU匯流排主控器 維持該預定優先權關係；及當該CPU可存取該資料空間時 由一匯流排主控器請求對一資料空間之存取且若該匯流排 主控器之該優先權高於該CPU之該優先權，則授予其對資 料空間之存取，否則遲緩該匯流排主控器，其中該資料空 間係包括隨機存取記憶體、雙埠記憶體及特殊功能暫存器 之至少一者的資料記憶體。 【實施方式】 可藉由參考連同附圖呈現之以下描述獲得本發明之一更 完整理解及本發明之優點。 雖然已藉由參考本發明之實例實施例描繪、描述及定義 本發明之實施例，但此等參考並不意謂著對本發明的一限 制，且不可推斷此限制。如熟悉相關技術且獲益於本發明 之一般技術者將明白，所揭示之標的可在形式及功能上具 有大量U改、變更及等效例。本發明所描繪及描述之實施 例僅為實例，且並不詳盡敘述本發明之範疇。 根據多種實施例，設計一資料空間仲裁器以容許相對於 在呈預設模式（後文「預設主控器」）中具有最高優先權的 匯/1排主控器之優先權提高任何匯流排主控器之優先權， 藉此增加-數位處理料、統中之即時回應靈活性。此可以 =單方式藉由維持提高之匯流排主控器與優先權等級亦 已提高至高於預S主控$之優先權_此等匯流排主控器 之門的預定優先權關係來完成。因此，無需每一匯流排主 149670.doc 201112004 控器之優先權等級的複雜再指派。根據本發明之教示，每 一匯流排主控器（惟預設主控器除外）可選擇更動此優先 權。若預設主控器係CPU，則因此可經由使用者定義之可 耘式设計優先權更動位元將任何（非CPU)匯流排主控器優 先權定義為高於或低於CPU之優先權。但是，高於預設主 控器之優先權群組内之所有匯流排主控器之相對優先權並 不"X什為可改變。類似地，低於預設主控器之優先權群組 内之所有匯流排主控器的相對優先權不可改變。基於優先 權更動位70之狀態（例如）藉由使用多工器簡單地重新排序 傳入匯流排主控器請求。接著將請求發送至一簡單固定的 優先權編碼器及照常排定優先權。接著（例如）再次使用優 先權更動位元之狀態將所得匯流排授予信號再映射回其等 原始順序，且授予獲勝匯流排主控器進行匯流排存取。遲 緩所有其他匯流排主控器。 圖1繪示具有三個不同匯流排主控器：一cpu 11〇、一内 建除錯（ICD)單元1〇5及直接記憶體存取（DMA)控制器115 的—數位信號處理器1〇〇之一主要方塊圖。然而，如熟悉 此項技術者將瞭解’可應用具有一通用處理器及不同匯流 排主控器之其他組態。一粗略位址解碼器120與此等匯流 排主控器耦合以決定一請求是命中隨機存取記憶體（RAM) 還是特殊功能暫存器（SFR)。此粗略位址解碼器產生與各 自專屬讀取仲裁器U0及140及專屬寫入仲裁器135及145耦 合的複數個輸出信號。RAM仲裁器13〇、135與一面板級位 解馬器耗合以存取兩個分離的靜態隨機存取記憶體 149670.doc 201112004 (SRAM) 170 及 175。此外，提供一雙埠（Dp) SRAM i8〇, 該雙崞（DP) SRAM 180-方面與位址解碼器16〇之輸出耗合 且另-方面與特殊粗略位址解碼器19〇福合，該殊粗粗略 位址解碼H 19G可為粗略位址解碼器12()之部分或與粗略位 址解碼器120相關聯。所有記憶體裝置17〇、⑺及⑽之輸 出經由多種多工器125、15()、155及185而與不同匯流排」 控器110、105、115輕合。—周邊裝置介面165可直接經由 夕器185與ICD單元1〇5麵合。然而，如上文所提及，可 根據多種實施例使用其他記憶體組態，例如一單一記 可與一通用處理器一起使用。 心 同樣’在-數位信號處理器或微處理器之此特定實施例 中’為RAM及SFR提供分離仲裁器。此外，在每一仲裁器 内，提供分離仲裁器或讀取存取(13〇; 14〇)及寫入存取 (135; 145)'然而，可使用其他設計且實際仲裁器之數量 可改變。例如’可使用一單個仲裁器以提供相同功能性。 根據多種實施例’仲裁器可藉由不同匯流排主控器予以 組態。此可「即時」完成，換言之，一使用者程式可根據 其中：入裝置之系統的各自需要改變組態。圖2繪示具有 Μ㈣方案的-表’在該實施方案中’一數位處理器係 與（例如）五個匯流排主控器（諸如一 cpu，其在一預設模式 中為最高優先權匯流排主控器）及複數個次級匯流排主控 :(諸如-乙太網路單元、一 USB單元、一遍控制器及 - ICD單元)相關聯。此簡單方案可經簡易延伸以添加更多 匿流排主控器或使用較少匯流排主控器，且並不依賴於一 i49670.doc 201112004 較大、可能較慢的可程式設計優先權編碼器。根據一實施 例，系統可能不為一完全可程式化解決方案，因為每一群 組内之匯流排主控器相對優先權可保持固定。此可（例如） 藉由設定與圖1中所示之仲裁器130、135、140及145耦合 的特殊功能暫存器MSTRPR 195中之各自位元來完成。 可如下組態MSTRPR暫存器195 : 上半部分： U U U U U U U U 0 0 0 0 0 0 0 0 位元15 位元8 下半部分： U U R/W U R/W U R/W U 0 0 DMAC (M3) 0 USB (M2) 0 ΕΤΗ (Ml) 0 位元7 位元0 其中未使用位元15-6且保留位元6、4、2及0。使用位元 5 DMAC(M3)以修改相對於CPU優先權之DMAC匯流排主 控器優先權。當設定為1 : DMAC匯流排主控器優先權提 高至高於CPU優先權，而對優先權等級亦已提高至高於 CPU之優先權的僅此等次級匯流排主控器，維持預定優先 權關係。當設定為0 :不改變DMAC匯流排主控器優先 權。DMAC匯流排主控器之優先權保持低於CPU之優先權 且與並不提高至高於CPU之所有其他次級匯流排主控器處 於預定關係。使用位元3 USB(M2)以修改相對於CPU優先 權之USB匯流排主控器優先權。當設定為1 : USB匯流排主 149670.doc 201112004 控器優先權提高至高於CPU優先權，而對優先權等級亦已 提问至南於CPU之優先權的僅此等次級匯流排主控器，維 持預定優先權關係。當設定為0 ··不改變USB匯流排主控 器優先權。USB匯流排主控器之優先權保持低於cpu之優 先權且與並不提高至高於CPU之所有其他次級匯流排主控 器處於預定關係。使用位元1 ETH(M2)以修改相對於CPU 優先權之乙太網路匯流排主控器優先權。當設定為1 :乙 太網路匯流排主控器優先權提高至高於CPU優先權，而對 優先權等級亦已提高至高於CPU之優先權的僅此等次級匯 流排主控器，維持預定優先權關係。當設定為〇 :不改變 乙太網路匯流排主控器優先權。乙太網路匯流排主控器之 優先權保持低於CPU之優先權且與並不提高至高於CPU之 所有其他次級匯流排主控器處於預定關係。 根據一實施例，重設時之預設優先權係經設定，使得 CPU具有最高優先權且ICD具有最低優先權。在上文所示 之實施例中’並不對ICD匯流排主控器之優先權指派 MSTRPR暫存器195中之一位元。因此，ICD匯流排主控器 優先權保持於最低等級。然而，在其他實施例中，亦可提 高此裝置之優先權且對其指派暫存器195中之一位元。根 據一實施例，所有提高之優先權匯流排主控器相對於彼此 維持相同優先權關係。根據一實施例，優先權保持於CPU 之優先權之下的所有主控器相對彼此維持相同優先權關 係。因此’次級匯流排主控器可分成兩個群組。第一群組 含有具有一提高之優先權的.次級匯流排主控器，且第二群 149670.doc •12· 201112004 組含有優先權並未提高之次級匯流排主控器。 圖中所不，僅使用某些位元且導致八個不同組態， 該等組態之每_老且古久6 者具有各自匯流排主控器之一不同優先權 頃序。此相對簡單之方案容許其中解碼保持為—最小值的 簡單實施方案。但是’在其他實施例中，可應用容許更 多優先權指派之其他解碼方案。 資料空間仲裁5| 13〇、IV , 现 〇 135、14〇、145使用一預定優先權 排定來自s流排主控胃（啟動器）11〇、ι〇5、ιΐ5的對資料空 間匯流排資源（目標）17〇、175及刚的同時存在之請求的優 先權。S流排矩陣連接獲勝匯流排主控器與所請求之資 源。並不授予未獲勝匯流排主控器對所請求之資源的存取 且可遲緩未獲勝匯流排主控器直至仲裁決定資源可由其等 來使用（一結構性危險）。控制對資料空間（排除sfr空間）之 存取的仲裁器係指讀取RAM仲氣器13〇及寫入RAM仲裁器 135。控制對SFR空間之存取的仲裁器係指讀取SFR仲裁器 140及寫入SFR仲裁器145。每一仲裁器13〇、135、14〇、 145係經參數化以支援，以個匯流排主控器（其中n=NuM_ BUS-MASTERS)以容許對所有例項可使用相同葉資料格 (leaf cell)。CPU 110、DMAC 115 及 iCD 1〇5 匯流排主控器 可存在於許多實施例中，因此對於RAM仲裁器，通常 NUM-BUS-MASTERS>=3。根據一特定實施例，僅Cpu 11〇 及ICD 105可存取SFR位址空間’因此對於SFR仲裁器14〇 及 145，NUM-BUS-MASTERS=2(始終）。 資料空間（DS)(不包含SFR位址空間）資源及仲裁器目標 149670.doc •13· 201112004 可根據一實施例如下。每一資源要求一仲裁器。 1. DS RAM(SRAM+前端 DPSRAM)讀取 2. DS RAM(SRAM+前端 DPSRAM)寫入 根據圖1中所示之一特定實施例，如此可參見一特殊案 例’ DMA控制器115經由後端埠存取DPSRAM 180。SFR位 址空間資源及仲裁器目標可根據一實施例如下。每一資源 要求一仲裁器。 1. SFR讀取 2. SFR寫入 根據一實施例’最低優先權匯流排主控器係M[n_丨]，其 中 n=NUM-BUS-MASTERS。對於RAM及SFR仲裁器二者， 此可始終為ICD巨集。剩餘匯流排主控器優先權經由匯流 排主控器優先權控制暫存器（如上文解釋之MS TRPR)為某 種程度的使用者可程式設計。 一匯流排主控器110、105、115讀取將為自RAM(對RAM 仲裁器）170、175或SFR空間（對SFR仲裁器）之資料讀取。 一匯流排主控器寫入將為至RAM(對RAM仲裁器）1 70、175 或SFR空間（對SFR仲裁器）之資料寫入。可使用一匯流排請 求/授予交握實現匯流排主控器11()、1〇5、115與仲裁器 130、135、140、145之間的控制。所有匯流排主控器 11〇 ' 105、115可藉由確證其等讀取或寫入匯流排請求信 號請求一匯流排資源170、175、180。僅當相關聯仲裁器 130、135、140、145已藉由確證相對應匯流排授予信號授 予凊求時，允許所有匯流排主控器11〇、1〇5、115使用所 149670.doc -14- 201112004 請求之資源。 CPU匯流排主控器仲裁器介面可相同於所有其他主控 器。但是，因為CPU匯流排主控器仲裁器介面可在一匯流 排循環内完成讀取及寫入二者（其中對於每一匯流排異 動’所有其他匯流排主控器可讀取或寫入），所以該介面 時序稍微不同。 此外’在一低電力模式（諸如例如，打目屯模式）中，C p u 110可在明顯低於周邊裝置的時脈速率下操作。為了防止 CPU 110鎖住來自周邊設備之隨後資源請求（其中一 cpu請 求循環可包含許多周邊設備循環），CPU 110請求並不基於 Q-clk，而是在呈現給仲裁器之前與p_cik同步。 可存在根據如圖1中所示之一實施例實施的3個位址解碼 器。第一位址解碼器120(SFR粗略空間解碼器）決定cpu 110及ICD 105讀取及寫入位址是否以SFR或ram仲裁器 130、135、140、145作為目標。第二位址解碼器19〇(DpSRAM 粗略空間解碼器）決定DMA位址（讀取或寫入）是否正以 DPSRAM(後端）18〇作為目標。第三位址解碼器16〇(冒丫面 板解碼器）自RAM讀取及寫入仲裁器獲取所得位址且將該 等位址導向至X位址空間或γ位址空間。 一匯流排仲裁器可為連續排定所有傳入匯流排請求的優 先權、產生一獲勝授予信號及將獲勝主控器位址匯流排導 向至經仲裁之資源的一組合邏輯區塊。該匯流排仲裁器可 由一優先權編碼器及一組多工器組成。優先權編碼器檢查 所有傳入匯流排請求且基於如上文解釋之一可程式設計優 149670.doc 15 201112004 先權編碼將排定傳人匯流排請求之優先權。此編碼結果傳 遞至位址及資❹工n，且傳遞至授予獲勝匯流排主控器 進®机排異動的-位有效（Gne_hQt)編碼授予匯流排。選 擇相對應㈣及資料㈣排且祕匯流排主㈣得到對所 f求資源之存取。推遲（遲緩）所有其他請求之匯流排主控 器，直至已完成獲勝匯流排主控器異動之時。 資料寫入仲裁器135、145亦將獲勝主控器資料匯流排導 向至經仲裁之資源。傳人請求信號之時序指示所得授予信 號、資源位址匯流排及（適當之）資源資料匯流排的時序。 圖3繪示_线器13〇、135之實例異動的一各自時序 圖，其中CPU 110具有|高優先權。圖4繪示一類似時序 圖，其中CPU 110並不具有最高優先權。位址多工器輸出 保持於P2觸發器（P2 flop)中以在Q3之後使獲勝位址有效 (CPU位址可在Q3之後改變）。 SFR仲裁器之實例異動的一時序圖繪示於圖5中，其中 根據一實施例CPU始終具有最高優先權。圖6及圖7繪示 分別在讀取及寫入存取中由仲裁器接收及產生之控制信 號。 若要求存取（讀取或寫入），DMA控制器115、icd 105及 所有周邊設備匯流排主控器確證p3時的匯流排請求 (XXX一bmx.mst一rd一req=l 或 xxx_bmx mst_wr_req=l，其中 • X X X，表示匯流排主控器縮寫）。以下討論假設裝置並不處 於低電力模式，其中Q-clk及pcik頻率可不同。例如，在一 低電力打盹模式中，cpu使匯流排仲裁器請求與p_dk同步 149670.doc • 16、 201112004 以對於任何較低優先權周邊設備匯流排主控器維持仲裁器 處理能力。根據一實施例，對於CPU讀取請求，CPU 110 必須在Q3對載入至ROMLATCH之指令組合地預解碼以決 定是否要求一讀取請求。因此，在Q3之後的某一時間確證 一 CPU讀取請求（xcpu_bmx.mst_rd_req=l)。組合地完成讀 取及寫入請求二者的仲裁且接著確證獲勝匯流排授予 (xcpu_bmx_mst_rd—gnt=l)。一 CPU Q1鎖存器（若授予時序 將使得Q1建立，則轉變）保存授予結果，若 xcpu_bmx.mst_rd_gnt=0，貝1J 確證 cpu_pfu_stall=l 且遲緩 CPU。 根據一實施例，對於CPU寫入請求，CPU 110將在作用 中指令循環之Q3確證寫入請求（xcpu_bmx.mst_wr_req=l)。 對於周邊設備匯流排主控器，在P3之前檢查仲裁器授予且 若確證，則將使得相關聯匯流排主控器請求信號在P3時被 否定。若並不確證一請求周邊設備匯流排主控器之匯流排 授予，則周邊設備匯流排主控器請求將保持確證直至發現 已確證授予之時。周邊設備匯流排主控器將在下一循環之 P3之前檢查授予信號之狀態。 根據一實施例，對於CPU讀取，在Q1期間檢查讀取仲裁 器授予且若xcpu_bmx.mst_rd_gnt=l，則容許進行中之指令 繼續執行。請求父〇卩1!_1)111乂.11151；_^_^9將在下一（^3時被否 定。若CPU 110正請求一讀取存取且並不確證匯流排主控 器請求（xcpu—bmx.mst_rd—gnt=0)，貝1J CPU 110 將遲缓 PFU(cpu—pfu—stall = 0)及進行中之CPU指令（藉由抑制所有 149670.doc -17- 201112004 暫存器更新）。請求將保持確證直至授予CPU進行資源存取 以完成遲緩之循環之時。 根據一實施例，對於CPU寫入，在Q3之前檢查寫入仲裁 器授予。若xcpu_bmx.mst_wr_gnt=l，則進行中之指令完 成執行且並不遲緩下一指令^若並不確證匯流排主控器授 予（xcpu—bmx.mst_wr-gnt=0)，則進行中之指令引退（完成 執行）而緩衝資料寫入。遲緩後續指令直至發現已確證授 予之時。寫入請求保持確證’而遲緩Cpu 11 〇。在兩個案 例中，CPU 11 〇將在下一循環之q3之前檢查授予信號之狀 態。CPU 11 〇將引退（完成）進行中之指令而緩衝資料寫入 以在稍後一段時間（即，在確證授予之後）完成。為了容許 每一指令在其開始之後完成，CPU可為可緩衝一資料寫入 的唯-匯流排主控器。對於讀取存取及寫入存取兩者，遲 緩所有其他匯流排主控器請求。將藉由請求之後的循環Q3 完成“獲勝匯流排主控器讀取。將在Q3請求之後的㈣ 生獲勝匯流排主控器寫入。 根據一實施例，對於τ Λ 、▲ 1 CPU 110 ’匯流排主控器讀取及寫 入可在母匯流排循環一次之一速率下完成ecpull0# 可完成請求之相同循環中發出請 ，、 對於讀取及寫入，周邊 q透。又備匾流排主控器（ CPU之外的所有其他 " 稱。在-猶環中發生之周邊設備匯)::::理能力為非對 (若授予資源存取）在下1 ❹工㈣取請求將 備匯流排主控器寫人請但是，周邊設 將（右杈予資源存取）在相同於請 J49670.doc 201112004 求之循環中完成異動。 根據-實施例，匯流排仲裁器可未經管線化，所以一周 邊=備匿流排主控器必須在請求另—匯流排存取之前完成 所請求之異動n ’對於讀取，最大周邊設備匯流排主 控器資料處理能力為每2個循環一次異動（且對於寫入，每 一循環一次異動）。 周邊設備匯流排主控器之每一者可在該等主控器已贏得 的一經仲裁之異動期間執行一讀取或寫入（而非二者）。但 是，根據一實施例，可分離地仲裁讀取及寫入請求。結 果，可在一循環内服務來自兩個匯流排主控器之一讀取及 一寫入請求。CPU 110可在一匯流排循環内完成一讀取及/ 或寫入二者。可仲裁此等存取之一者或二者。 可使用位於CPU 110内的經延伸之資料空間（EDS)匯流排 主-控-器優-先權控制.暫存器MSTRP—R<15 :Q>以-相—對於CPU. .11.0 之優先權修改周邊設備匯流排主控器之每一者的優先權。 根據一實施例’可對每一周邊設備匯流排主控器指派 MSTRPR暫存器内之一位元。特定匯流排主控器之位元位 置固定’但與每一匯流排主控器相關聯之，M，個數字可取 決於所存在之匯流排主控器而在變化例之間變化。在開發 匯流排主控器時’其等可添加至MSTRPR暫存器（在固定位 置中）。根據一實施例，在所有變化例中，仲裁器匯流排 主控器輸入始終為循序（即，MO、Ml、M2、M3等） 當設定經指派之位元時’相對應周邊設備匯流排主控器 提高至高於CPU 110之優先權。CPU優先權將保持於高於 149670.doc -19- 201112004 未提高優先權之周邊設備匯流排主控器的優先權。根據一 實施例，提高至高於CPU優先權的周邊設備匯流排主控器 的相對優先權將保持與其在提高至高於CPU 110之前相 同。類似地，未提高至高於CPU優先權的周邊設備匯流排 主控器的相對優先權將保持與其在提高至高於CPU 110之 前相同。MSTRPR暫存器之效果繪示於圖2中所示之表 中，其中正仲裁5個匯流排主控器。 根據一實施例，非所有裝置可支援乙太網路及/或USB周 邊設備，且此等匯流排主控器的經指派之相對優先權可不 同於實例中所示之優先權。 參數NUM-BUS-MASTERS定義由DS/EDS RAM仲裁器之 每一者支援的匯流排主控器數量。根據一實施例，可要求 一分離之讀取仲裁器及一寫入仲裁器。對於NUM-BUS_MASTERS=4，RAM仲裁器真值表繪示於圖9及圖10 中描繪的表中且應用於讀取及寫入仲裁器二者。該RAM仲 裁器真值表仲裁對除了 SFR位址空間之外的DS/EDS位址空 間之所有者的匯流排主控器存取。 根據一實施例，始終存在CPU及ICD匯流排主控器。存 在於圖9及圖10中所示之表中的剩餘匯流排主控器係分別 被指派至匯流排主控器優先權暫存器位元MSTRPR<3>& MSTRPR<5>的USB及DMAC。所有其他MSTRPR位元經保 留或未被使用且因此係「任意值」位元。 具有各自信號互連之RAM仲裁器及位址解碼區塊的一方 塊圖繪示於圖8中。根據一實施例，CPU 110始終被指派至 149670.doc -20· 201112004 仲裁器130及135之MO輸入。以由裝置說明書定義之優先 權的遞減順序對所有其他主控器指派其他仲裁器輸入 (Ml、M2等，無間隙）。結果，在不同變化例中，相同匯 流排主控器可被指派至不同仲裁器輸入埠（Mx)。 所有匯流排主控器必須經由RAM仲裁器130、135存取 DS/EDS RAM(根據一實施例，DMAC之後端DPSRAM被考 慮為一例外狀況）。根據一實施例，當無其他主控器正請 求存取時，ICC匯流排主控器可僅得到對DS/EDS之存取。 ICD匯流排主控器優先權可從未提高至高於任何其他主控 器之優先權。 根據一實施例，假設所有周邊設備匯流排主控器在任何 時候僅自DS SRAM或DPSRAM内之位址傳送資料或將資料 傳送至DS SRAM或DPSRAM内之位址（任何其他位址將指 示錯誤操作）。因此，對任何！流排主控器位址容許匯流 排請求。DS SRAM及DPSRAM區塊解碼常駐於仲裁器位址 多工器之後，所以此範圍之外的位址將導致仲裁，但對DS 記憶體不具影響。但是，對未實施之DS/EDS之存取將導 致CPU 11 0非法位址設陷（若請求之匯流排主控器係CPU 110)或一泛用軟性設陷（generic soft trap)(若請求之位址主 控器係除了 ICD 1 05之外的任何周邊設備匯流排主控器）。 若ICD 105匯流排主控器試圖存取未實施之DS/EDS，則不 發生設陷。照常發出授予，但一讀取將返回所有0，且寫 入不具有影響。CPU 110必須將一信號發送至中斷控制器 以指示哪個匯流排主控器作出請求。 149670.doc -21 - 201112004 根據一實施例，在一數位信號處理器中，CPU X及Υ RAM讀取請求（cpu_xram_rd and cpu_yram_rd)可邏輯上 「或（OR)」在一起以建立單個CPU RAM讀取請求 (cpu_bmx.mst_rd_req)信號。 SFR粗略位址解碼器120基於由參數SFR_BYTE_SIZE定 義之SFR空間的一預定位址邊界將CPU位址導向至RAM仲 裁器130、135或SFR匯流排仲裁器140、145。與小於SFR 界限之CPU位址相關聯的匯流排請求將被投送至SFR仲裁 器140、145。與大於或等於SFR限制之CPU位址相關聯的 匯流排請求將被投送至RAM仲裁器130、135。 仲裁器130、135、140、145之輸出饋送RAM位址解碼器 160，其中獲勝位址基於X及Y位址邊界參數 XRAM_START_ADDR 、 XRAM_ADDR_WIDTH 及 YRAM_ADDR_WIDTH被投送至正確DS/EDS位址空間（X或 Y)。X/Y位址解碼器160含有Q2觸發器以取樣及保持選擇 RAM資料源170、175的RAM控制信號。根據一實施例，X 及Y RAM 170、175可始終定位為在DS内鄰接。例如，如 圖1中所示，Y RAM 175放置於緊跟X RAM 170之末端之 後。 如上文所提及，一數位信號處理器或微控制器可非必要 包含DPSRAM。對於除了 DMAC 115之外的所有匯流排主 控器，SRAM及（前端）DPSRAM位址空間可組合成一單個 DS/EDS RAM X位址空間。因為根據一實施例，DMAC 11 5具有對DPSRAM後端匯流排之獨佔存取，所以僅對在 149670.doc •22· 201112004 DPSRAM位址範圍（即，僅對SRAM)之外的位址要求此匯 流排主控器之仲裁。允許其他匯流排主控器對DPSRAM前 端匯流排之存取，.而DMAC 115正存取後端匯流排。 DPSRAM 180可包含邏輯以偵測及標記從兩個埠至相同 DPSRAM位址的非有意同時寫入。 對於前端存取及後端存取二者，DPSRAM 180可位於相 同位址處。DPSRAM粗略位址解碼器190檢查來自DMAC 115之讀取及寫入資料請求二者且決定其等是否以 DPSRAM位址空間作為目標。若偵測到DPSRAM存取，貝 相對應讀取或寫入請求被直接投送至DPSRAM 1 80且不投 送至RAM仲裁器130、135、140、145。DPSRAM粗略位址 解碼器190必須亦將一匯流排授予直接發出至DMAC 11 5以 容許完成對後端DPSRAM埠之存取。事實上，仲裁器可視 為忽略此請求且可授予另.一匯流排主控器對DS/EDS之存 取（包含經由前端匯流排對DPSRAM 180之存取）。 根據一實施例，SFR仲裁器140、145可僅支援2個匯流 排主控器：CPU 110 及 ICD 105，所以 NUM-BUS-MASTER=2 (固定）。CPU 110將始終赢得任何仲裁而不管 cpu_arb_master_priority<7:0>之狀態，因為ICD 105始終處 於最低優先權（且仍不能循環） SFR仲裁器140、145之所得輸出將為獲勝匯流排主控器 位址、資料及讀取（或寫入）信號。為了符合某些周邊設備 之時序，獲勝讀取位址保存於P2觸發器中。在每一周邊設 備内完成周邊設備位址解碼。 149670.doc -23- 201112004 根據一實施例，為了符合裝置速度目標，回應於SFR讀 取請求（如將在下文更詳細地解釋，惟記憶體映射之CPU暫 存器SFR位址除外）之所有SFR匯流排授予係經管線化以將 該等請求延遲一個循環。SFR讀取存取將導致CPU遲緩且 因此為2個循環操作。 記憶體映射之CPU暫存器可常駐於SFR位址空間内。但 是，此等暫存器實體上常駐於CPU 110内。立即授予所有 SFR寫入請求（受到成功仲裁）以容許在1個循環内完成SFR 寫入。 SFR仲裁器及位址解碼區塊之一方塊圖繪示於圖11中。 SFR仲裁器之實例異動的一時序圖繪示於圖5中（CPU始終 具有最高優先權）。 根據一實施例，ICD 105可讀取或寫入任何SFR，但是經 由ICD韌體抑制至CPU SFR之寫入。此外，若啟用任何編 碼保護，則藉由ICD巨集抑制所有ICD SFR存取。根據一 實施例，停用至SFR空間之CPU寫入（cpu_disable_memwrite=l) 的CPU設陷不干擾任何同時發生的ICD SFR寫入請求。 在低電力睡眠模式中，無系統時脈係在作用中，所以所 有仲裁器130、135、140、145係在非作用中。在一閒置模 式中，停用CPU Q-clk，而周邊設備P-clk保持作用中。結 果，根據一實施例，在閒置模式中時，CPU 110不能作出 任何仲裁器匯流排請求。因為所有周邊設備匯流排主控器 (包含ICD巨集）使用P-clk操作，所以對於閒置模式中之 RAM匯流排仲裁器130、135及SFR匯流排仲裁器140、 149670.doc -24- 201112004 145，RAM匯流排仲裁器13〇、135及SFR匯流排仲裁器 14〇、I45兩者繼續正常操作。 根據一實施例’在另一低電力打盹模式中，CPU Q<lk 在周邊設備P-clk之一（可程式設計）二進位分數下運行。如 上文提及，所有周邊設備匯流排主控器使用p_clk運行。結 果，CPU 110必須推遲所有仲裁器匯流排請求直至每一 elk循環之最後（P-clk)循環。未能完成此將導致在要求匯流 排存取之每一cpu循環的持續時間内CPU 11〇壟斷匯流排 仲裁器而阻止所有較低優先權匯流排主控器 雖然已描繪、描述本發明之實施例，且藉由參考本發明 之實例實施例定義本發明之實施例，但此等參考並不^謂 著對本發明之限制，且不可推斷此限制。如熟悉相關技術 且獲益於本發明之一般技術者將明白，所揭示之標的可在 形式及功能上具有大量修改、變更及等效例。本發明所描 績及描述之實施例㈣實例，且並不詳盡㈣本發明之範 疇。 【圖式簡單說明】 夕^繪示-微處理器系統中之資料空間仲裁器、匯流排 多工器及位址解碼器的一方塊圖； 圖2繪示根據一實施例之若干匯流排主控器的一匯流排 仲裁器優先權表； 圖3繪不根據-實施例之一仲裁器讀取方塊圖 圖4繪示根據-實施例之一仲裁器寫入方塊圖 圖5繪不根據—實施例之一仲裁器互連方塊圖 149670.doc •25- 201112004 圖6及圖7繪示根據一實施例之四個匯流排主控器的一 RAM仲裁器實例真值表； 圖8繪示RAM仲裁器時序實例，其中CPU具有最高優先 權； 圖9繪示RAM仲裁器時序實例，其中CPU並不具有最高 優先權； 圖1 0繪示根據一實施例之一 SFR仲裁器互連方塊圖；及 圖11繪示SFR仲裁器時序實例，其中CPU具有最高優先 權。 【主要元件符號說明】

100 數位信號處理器 105 内建除錯（ICD)單元 110 CPU 115 直接記憶體存取（DMA)控制器 120 粗略位址解碼器 125 、 150 、 155 、 185 多工器 130 RAM讀取仲裁器 135 RAM寫入仲裁器 140 SFR讀取仲裁器 145 SFR寫入仲裁器 160 位址解碼器 165 周邊裝置介面 170 X RAM 175 Y RAM 149670.doc -26- 201112004

180 雙埠（DP) SRAM 190 特殊粗略位址解碼器 195 特殊功能暫存器MSTRPR 149670.doc - 27 -

Claims (1)

1. 201112004 七、申請專利範圍： 1. 一種數位處理器，其包括： 一預設匯流排主控器，其在一預設模式中具有一最高 優先權； 複數個次級匯流排主控器，其具有相關聯優先權，其 中該複數個次級匯流排主控器相對減此具有—預定優 先權關係；及 一資料空間仲裁器，其中該資料空間仲裁器在-非預 又模式中係可程式设計以提高該等次級匯流排主控器之 任一者的一優先權，以具有高於該預設匯流排主控器之 一優先權的該優先權，而對優先權等級亦已提高至高於 該預設匯流排主控器之該優先權的僅此等次級匯流排主 控器維持該預定優先權關係。 2.如請求項1之數位處理器，其中該資料空間仲裁器授予 對資料記憶體之存取，且其中該資料記憶體包括隨機存 取記憶體、雙埠記憶體及特殊功能暫存器之至少一者。 3_如請求項1之數位處理器，其進一步包括具有優先權更 動位元之一匯流排主控器優先權暫存器，該等次級匯流 排主控之至少一者係被指派至該等優先權更動位元之 一者，其中該匯流排主控器優先權暫存器可程式設計地 指定該複數個次級匯流排主控器之哪些具有高於或低於 該預設匯流排主控器優先權之優先權。 4.如晴求項3之數位處理器’其中設定一優先權更動位元 使得一相關聯次級匯流排主控器之一優先權等級被提高 149670.doc 201112004 至高於該預設匯流排主控器之優先權等級。 5. 如請求項1之數位處理器’其中該資料处閔从 T次貝竹卫間仲裁器包括 用於讀取及寫入存取之一分離仲裁器單元。 6. 如請求項1之數位處理器，其中該資料空間仲裁器包括 用於s己憶體及特殊功此暫存器存取之一八絲仏 刀離仲裁器單 7·如請求項5之數位處理器，其中該資料空間仲裁器包括 用於記憶體及特殊功能暫存器存取之一分離仲裁=單 元。 8·如請求項2之數位處理器，其進一步包括耦合於該資料 空間仲裁器與該資料記憶體之間的一位址解碼器/ ' 9.如請求項1之數位處理器，其進一步包括耦合於該資料 空間仲裁器與該預設匯流排主控器或次級匯流排主控器 之間的一粗略位址解碼器。 1〇_如請求項2之數位處理器，其中該數位處理器係一數位 信號處理器，且該隨機存取記憶體分為一χ記憶體及一γ 記憶體。 11. 如請求項1之數位處理器，其中該預設匯流排主控器係 一中央處理單元（CPU)。 12. —種仲裁一數位處理器中之資料空間存取的方法，該方 法包括： 將優先權指派至一預設匯流排主控器及複數個次級匯 流排主控器，其中該預設匯流排主控器在一預設模式中 具有最高優先權，且其中該複數個次級匯流排主控器相 149670.doc -2 - 201112004 對於彼此具有一預定優先權關係；及 在一非預設模式中程式設計一資料空間仲裁器以提高 該等次級匯流排主控器之任一者的一優先權，以具有高 於該預設匯流排主控器之該優先權的一優先權，而對優 先權等級亦已提高至高於該預設匯流排主控器之該優先 權的僅此等次級匯流排主控器維持該預定優先權關係。 13. 如請求項12之方法，其進一步包括：當該預設匯流排主 控器可存取該資料空間時，由一次級匯流排主控器請求 對一資料空間之存取，且若該次級匯流排主控器之該優 先權高於該預設匯流排主控器之該優先權，則授予對該 資料空間之存取，否則遲緩該次級匯流排主控器。 14. 如請求項12之方法，其中該資料空間係包括隨機存取記 憶體、雙琿記憶體及特殊功能暫存器之至少—者的資料 .如請求項12之方法，其中程式設計—資料空間仲裁器以 提局㈣顿匯流排主控m先權的師驟包括. 設定-匯流排主控器優先權暫存器中之 16.如請求項15之方法，位几的步驟。 ，、中β玄-人級匯流排主控器之至，丨、— 者具有該匯流排主控器優先權暫 元。 τ < 相關聯位 17.如請求項】2之方法，其中該資料空間相器 取及寫入存取之—分離仲裁器單元。 匕括用於讀 18.如請求们2之方法，其中該㈣空 憶體及特殊功能暫存裁咨包括用於記 刀離仲裁器單元。 I49670.doc 201112004 19.如明求項丨7之方法，其中該資料空間仲裁器包括用於記 憶體及特殊功能暫存器存取之一分離仲裁器單元。 2〇. —種仲裁一數位處理器中之資料空間存取的方法，該方 法包括： 在一預設模式t將一最高優先權指派至一中央處理單 元（CPU)且將進一步優先權指派至複數個非CPU匯流排 主控器，其令該複數個非CPU匯流排主控器相對於彼此 具有一預定固定優先權關係； 藉由設定一匯流排主控器優先權暫存器中之一位元來 程式設計一資料空間仲裁器以提高該等非CPU匯流排主 控器之一者的一優先權以具有高於該CPU之該優先權的 一優先權’而對優先權等級亦已提高至高於該CPU之該 優先權的僅此等非CPU匯流排主控器維持該預定優先權 關係；及 當該CPU可存取該資料空間時由一匯流排主控器請求 對一資料空間之存取，且若該匯流排主控器之該優先權 高於該CPU之該優先權，則授予其對該資料空間之存 取，否則遲緩該匯流排主控器，其中該資料空間係包括 隨機存取記憶體、雙埠記憶體及特殊功能暫存器之至少 一者的資料記憶體。 149670.doc