TW200935606A - Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells - Google Patents

Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells Download PDF

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Description

200935606 九、發明說明： 【發明所屬之技術領域】 本發明係關於記龍單元、電子系統、形成記憶體單元 之方法，及程式化記憶體單元之方法。 【先前技術】 ‘ 記憶體裝置提供用於電子系統之資料儲存。一類型之記 ^ 憶'體為被稱為快閃記憶體之非揮發性記憶體。快閃記憶體 為EEPROM(電可抹除可程式化唯讀記憶體）類型，其可以 © &塊進行抹除及重新程式化。許多現代個人電腦具有儲存 於快間記憶體晶片上之BI〇s。此m〇s有時被稱為快閃 BIOS。快閃記憶體亦風行於無線電子裝置中因為其使製 造商能夠在新通信協定變得標準化時支援新通信協定，且 提供遠端地升級裝置以用於增強特徵之能力。 典型快閃記憶體包含包括以列及行形式而配置之大量非 揮發性記憶體單元的記憶體陣列。通常將單元分群成區 塊。可藉由對浮動閘極充電而電程式化區塊内之單元中之 I纟T藉由區塊抹除操作而將電荷自浮動閘極移除。 將資料作為浮動閘極中之電荷而儲存於單元中。 .反及（NAND)為快閃記憶體之基本架構。反及單元單位 . &含串聯地耦接至記憶體單元之串聯組合(串聯組合通常 被稱作反及串）之至少一選擇閉極。反及串之閑極傳統上 為單層單元（SLC)，<巨製造商正轉向多層單元（MLC)對於 反及串之閘極之利用。SLC僅儲存一個資料位元，而說 儲存多個資料位元。因此，藉由自SLC轉變至mlc，可至 134880.doc 200935606 少將記憶體陣列密度加倍。 在裝置之程式化中，MLC不同於SLC。具體言之，若裝 置經程式化以僅具有兩個記憶體狀態（〇或〇，則可將裝置 程式化為SLC ’記憶體狀態中之一者對應於浮動問極處之 -儲存電荷位準（例如，對應於完全充電之裝置）且另一者 . 冑應於浮動閘極處之另—儲存電荷位準（例如，對應於完 ' 纟放電之裝置）。或者’若裝置經程式化以具有四個記憶 ^狀態’則可將裝置程式化為具有兩個記憶體位元之 O MLC。可以自最低儲存電荷(例如，完全放電)至最高儲存 電荷（例如凡全充電）之次序而將記憶體狀態指定為丨i、 00及m己憶體狀態。因此，⑽態對應於最低儲存電 荷狀態1 〇狀態對應於最高儲存電荷狀態，且〇^及⑽狀態 對應於（例如）第一及第二中間儲存電荷位準。 不管是將裝置用作MLC還是用作SLC，皆存在避免寄生 電容柄合效應及應力誘發閘極漏泄且具有大記憶體窗（記 • 憶、體窗為使非揮發性單元能夠被充電之電荷窗，且藉由在 給定時間内置放於單元上之電荷量來界定）之持續目標。 大記憶體窗可使能夠明顯地將MLC裳置之多個記憶體狀態 彼此分開。 諸如金屬電荷陷阱（MCT)之電荷捕獲材料有希望在非揮 發性記憶體單元中利用，但在獲得大記憶體窗、由非揮發 性裝置對電荷之良好保留及跨越反及陣列之眾多裝置的均 一性（換言之，避免單元間西格瑪變化）方面呈現困難。 需要開發藉以減輕或克服上文所論述之困難中之一或多 134880.doc 200935606 者及/或達成上文所論述之目標中之一或多者的結構及製 造製程。 【實施方式】 圖1為根據一實施例之記憶體系統500的簡化方塊圖。記 憶體系統500包括積體電路快閃記憶體裝置5〇2(例如，反 及》己隐體裝置）’其包括浮動閘極記憶體單元陣列$ 〇 4、位 址解碼器506、列存取電路5〇8、行存取電路51〇、控制電 路512、輸入/輸出（I/O)電路514及位址緩衝器516。記憶體 系統500包括電連接至用於記憶體存取之記憶體裝置5〇2以 作為電子系統之部分的外部微處理器52〇或其他記憶體控 制器。記憶體裝置502在控制鏈路522上接收來自處理器 520之控制信號。記憶體單元用以儲存經由資料（Dq)鍵路 524而存取之資料。經由位址鏈路526而接收位址信號，且 在位址解碼器506處解碼位址信號以存取記憶體陣列504。 位址緩衝器電路516鎖存位址信號。可回應於控制信號及 位址信號而存取記憶體單元。 圖2為反及記憶體陣列200之示意圖。該反及記憶體陣列 可為圖1之記憶體陣列504之一部分。記憶體陣列200包括 字線2021至2021^’及交又區域位元線20七至204M。字線202 之數目與位元線204之數目可各自為二之某次幂（例如， 256個字線及4,096個位元線）。區域位元線204可以多對一 之關係而耦接至全域位元線（未圖示）。 記憶體陣列200包括反及串206〗至206M。每一反及串包 括浮動閘極電晶體208〗至208N。浮動閘極電晶體位於字線 134880.doc 200935606 202與區域位元線204之交又處。浮動閘極電晶體2〇8表示 用於資料儲存之非揮發性記憶體單元。每一反及串2〇6之 洋動閘極電晶體208以串聯源極至汲極之形式連接於源極 選擇閘極21 〇與汲極選擇閘極212之間。每一源極選擇閘極 210位於區域位元線204與源極選擇線214之交叉處，而每 一汲極選擇閘極212位於區域位元線204與汲極選擇線215 - 之交又處。 ❹ 母一源極選擇閘極210之源極連接至共同源極線216。每 一源極選擇閘極21〇之汲極連接至對應反及串2〇6之第一浮 動閘極電晶體208之源極。舉例而言，源極選擇閘極2 j 〇 I 之沒極連接至對應反及串206!之浮動閘極電晶體208,之源 極。源極選擇閘極21 〇連接至源極選擇線214。 ❿ 每一沒極選擇閘極212之汲極在汲極接點228處連接至用 於對應反及串之區域位元線204。舉例而言，汲極選擇閘 極212丨之汲極在汲極接點228!處連接至用於對應反及串 206ι之區域位元線20^。每一汲極選擇閘極212之源極連接 至對應反及串206之最後浮動閘極電晶體2〇8之;及極。舉例 而言’汲極選擇閘極212!之源極連接至對應反及串2〇61之 浮動閘極電晶體208N2汲極。 浮動閘極電晶體208包括源極230及汲極232、浮動閘極 234及控制閘極236。浮動閘極電晶體208使其控制閘極236 耦接至字線202。浮動閘極電晶體208之行為耦接至給定區 域位元線204之彼等反及串206。浮動閘極電晶體2〇8之列 為通常耦接至給定字線202之彼等電晶體。 134880.doc 200935606 在-些實施财，非料性記„單元包含電荷捕獲區 之垂直堆疊，個別區彼此以介電材料分開。 ❹ ❹ 個別電荷捕獲區可包含一或多個電荷捕獲材料層，且在 -些實施例中可包含金屬材料。金屬材料可形成為鄰接 層，或可形成為離散隔離島狀物。在一些實施例中，島狀 物中之至少-些可為奈来粒子，奈米粒子被理解為沿著最 大橫截面小於或等於約1000奈米（且沿著橫截面常常小於 10奈米’或甚至小於3奈米）之結構。在一些實施例中奈 米粒子可具有自約丨奈米至約100奈米之最大橫截面尺寸。 奈米粒子可經組態以捕獲小於或等於約20個電荷，且可 (例如）經組態以捕獲約1個電荷至約20個電荷。奈米粒子可 大體上為球形，且在該等實施例中可被稱作奈米點。 使電荷捕獲區彼此分開之介電材料中之至少一些可為高 k介電材料（"高k"介電材料為具有大於二氧化矽之介電常數 之介電常數的材料）。在一些實施例中，高k介電材料中之 一些為.電荷捕獲材料（諸如，氮化矽），而在其他實施例 中，高k介電材料中之全體不為電荷捕獲材料。高k介電材 料可（例如）由各種氧化物及/或氮氧化物組成（"氧化物„包 括鋁酸鹽及矽酸鹽）。舉例而言，高k材料可包含一或多種 氧化物或氮氧化物，其包含銘、鍅及铪中之一或多者。作 為另一實例，高k材料可包含一或多種鑭系元素之一或多 種氧化物或氮氧化物（術語”鑭系元素"指代具有原子序數 57-71之元素中之任一者；且具體言之，、Ce、Pr、
Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及 Lu 134880.doc •10· 200935606 中之任一者）。 在一些實施例中，使電荷捕獲區彼此分開之介電材料中 之僅一些為高k介電材料，且剩餘介電材料可包括任何合 適組合物（諸如’二氧化矽）。 . 圖3中將包含垂直堆#式電荷捕獲區之記憶鱧翠元的實 例實施例說明為半導體構造10之部分的非揮發性記憶體單 - 元 15。 半導體構造包含基底12。基底12可（例如）包含輕微播雜 有责景P型摻雜劑之單晶矽、基本上由輕微摻雜有背景p型 播雜劑之單晶矽組成或由輕微摻雜有背景P型摻雜劑之單 晶矽組成，且可被稱作半導體基板或半導體基板之一部 71 ·術 '半導電基板"及"半導體基板"經界定以意謂包含 半導電材料（例如，矽及/或鍺）之任何構造，半導電材料包 括（但不限於）諸如半導電晶圓（單獨的或以包含有其他材料 之總成的形式）之塊體半導電材料，及半導電材料層（單獨 _ 的或以包含其他材料之總成的形式術語"基板"指代包括 (但不限於）上文所描述之半導電基板的任何支撐結構。 閘極堆疊14由基底12支#。閘極堆疊包括穿隧介電質 16、第一電荷捕獲區18、第一電荷捕獲區上之第一本體介 電材料20、第二電荷捕獲區22、第二電荷捕獲區上之第二 本體介電材料24、第三電荷捕獲區26、第三電荷捕獲區上 之阻斷介電材料28，及阻斷介電材料上之控制閘極3〇。 所展示之實施例包含三個垂直堆疊式電荷捕獲區（丨8、 22及26)。其他實施例可具有三個以上或三個以下垂直堆
134880.doc II 200935606 疊式電荷捕獲區。在用於反及記憶體陣列之非揮發性記憶 體單元之實例實施例中，可存在兩個垂直堆疊式電荷捕獲 區至五個垂直堆疊式電荷捕獲區。 所展不之電荷捕獲區中之每一者包含電荷捕獲材料之複 數個離散島狀物（島狀物在區丨8、22及26中分別經標記為 B、23及27)。島狀物經說明成包含諸如金屬之導電材 料，但在其他實施例中，島狀物中之至少一些可包含電荷 捕獲介電材料。在一些實施例中，島狀物可對應於奈米粒 子（諸如，奈米點）。電荷捕獲材料可包含金屬、導電摻雜 半導體材料（例如，導電播雜妙或錯）、介電質中之金屬捧 雜區域及/或氮化矽。利用金屬及/或半導體材料之優點在 於.該4金屬及/或半導體材料主要藉由電子來程式化及 抹除；與藉由電子來程式化但藉由電洞來抹除之氮化矽形 成對比。藉由電洞之抹除可損害氮化矽，且損害電洞所通 過之其他材料。 若電荷捕獲島狀物包含含金屬材料’則該材料可為任何 合適形式，且可（例如）對應於金屬簇、金屬奈米晶體、含 捧雜金屬組合物，及/或金屬摻雜組合物。在一些實施例 中’電荷捕獲島狀物可包含以下各項中之一或多者、基本 上由以下各項中之一或多者組成或由以下各項中之一或多 者組成：Au、Ag、Co、Ge、Ir、Ni、Pd、Pt、Re、ru、 Si、Ta、Te、Ti及 W。 區18、22及26之電荷捕獲材料可彼此相同或不同。在一 些實施例中，一區内之電荷捕獲材料在以下各項中之一或 134880.doc -12- 200935606 多者方面不同於另一區内之電荷捕獲材料：大小分布、 組合物、密度（密度指代奈米粒子之群體密度，且具體言 之，指代每單位面積之奈米粒子之數目）及捕獲能量（捕獲 能量指代陷阱之位能深度）❶在一些實施例中，各種電荷 捕獲區内之電荷捕獲材料之間的差異連同各種區距穿隧介 電質之距離之差異可使區能夠在非揮發性記憶體裝置之程 式化期間彼此大體上不同地表現。在其他實施例中，各種 電荷捕獲區内之電荷捕獲材料之間的差異可使區能夠在非 揮發性記憶體裝置之程式化期間彼此類似地表現，而不管 區距穿隧介電質16之不同距離。 在一些實施例中，最接近於穿隧介電質16之區内的電荷 陷阱（在所展示之實施例中為區18内之電荷陷阱）與其他區 中之電荷陷阱相比可相對較深；最遠離於穿隧介電質之區 内的電荷陷阱（在所展示之實施例中為區26内之電荷陷阱） 與其他區中之電荷陷阱相比可相對較淺；且距穿隧介電質 中間距離之區中的電荷陷阱（在所展示之實施例中為區22 内之電荷陷阱）與其他區相比可具有中間深度。該等陷阱 可致使區在非揮發性記憶體單元之程式化期間彼此粗略地 等效；且具體言之，可使電荷至各種區之注入及/或電荷 自各種區之移位彼此可粗略地相當，而不管區距穿随介電 質之不同距離。 本體介電材料20及24可包含任何合適組合物或組合物之 組合，且可彼此相同或不同。在一些實施例中，介電材料 20及24中之至少一者將包含高让介電材料。高让介電材料之 134880.doc •13· 200935606 至>一部分可為諸如氮化矽之電荷捕獲材料丨且高k介電 材料因此可補充電荷捕獲區之電荷捕獲特性。電荷捕獲介 電質可進-步辅助在程式化及抹除期間於不同電荷捕獲區 之間的载流子輸送以用於藉由電子及電洞來存取全部 體堆疊。 “
在其他實施例中，介電材料20及24中之至少一者將由不 為電荷捕獲之高k介電材料組成。在一些實施例中，直接 在最接近於穿隧介電質之電荷捕獲區上之本體介電材料 (在所展示之實施例中為本體介電材料2〇)將由不為電荷捕 獲之高k介電材料組成。舉例而t，該介電材料可由選自 由以下各項組成之群之-或多種氧化物組成：㈣元素氧 化物、Hf〇2、Al2〇3、說叫、⑽队、Zr〇2及其混合 物；其中X、y、Wq大於零。或者，或另外，介電材料20 及24中之至少—者可由諸如PrC)N(根據組成元素來展示， 而非根據化學計量來展不)之鑭系元素氮氧化物組成。 PrON可包含約4〇個原子百分比之pr、約ι〇個原子百分比至 約20個原子百分比之〇 ’及約3〇個原子百分比至約5〇個原 百刀比之N。舉例而言，pr〇N可包含約4〇個原子百分比 之r約20個原子百分比之〇，及約4〇個原子百分比之 或者或另外，該南k介電材料亦可包含鑭系元素矽酸 鹽（亦即，可包含鑭系元素、矽及氧）或鑭系元素鋁酸鹽（亦 即’可包含鑭系元素、鋁及氧）。 本體介電材料可另外或或者包含不為高k之介電材料， 可（例如）包含二氧化矽、基本上由二氧化矽組成或由二 134880.doc 200935606 氧化石夕組成。然而，高k介電材料之利用可使能夠將介電 材料調諧至特定所要效能特性。 可將本體介電材料形成為約〇.5奈米至約3〇奈米之厚 度。在一些實施例中，可將本體介電材料形成為約丨奈米 至約10奈米之有效二氧化矽厚度的厚度（術語"有效二氧化 矽厚度"意謂具有與二氧化矽之規定厚度等效之介電常數 的厚度）；且在一些實施例中，可將本體介電材料形成為 約1奈米至約3奈米之有效二氧化矽厚度。 在一些實施例中，可將材料20及24視為間隔材料，此在 於其使垂直移位之電荷捕獲區彼此隔開。間隔材料中之 至少一者可包括以下各項中之一或多者：氮化矽、鑭系元 素氧化物、鑭系元素氮氧化物、氧化鈐、氧化鋁、氧化鋁 給、石夕酸給、給碎氮氧化物、二氧切、㈣氮氧化物、 紹酸鍅、料錯、氧化锆、鋼系元切酸鹽及系元素銘
、,氧化矽及各種鑭系元素氧化物。可將穿隧介電材料 形成為約1奈米至約7奈米之等效二氧化矽厚度。 阻斷介電材料28可包含上文對於本體介^料⑽斯 。因此’阻斷介電材料可包含各
論述之組合物_的任一者。因 種面k介 氧化鋁 134880.doc -15· 200935606 示，而非根據化學計量來展示）、氧化給、綱系元素石夕酸 鹽及鋼系元素銘酸鹽中之一或多者。阻斷介電材料通常具 有比穿随介電材料高之介電常數。可將阻斷介電材料形成 為約0.5奈米至約1〇奈米之有效二氧化矽厚度。 控制閘極30可包含任何合適組合物或組合物之組合。舉 例而言，控制閘極可包含各種金屬（例如，鎢、鈦，等 等）、含金屬組合物（例如，金屬矽化物、金屬氮化物，等 等）及導電摻雜半導體材料（例如，導電摻雜矽，等等）中之 一或多者。在一些實施例中，控制閘極可包含直接相抵於 阻斷介電材料之金屬氮化物鈍化層，且可包含金屬氮化物 鈍化層上之摻雜半導體材料。金屬氮化物鈍化可阻斷摻雜 劑自摻雜半導體材料傳遞至阻斷介電質。金屬氮化物鈍化 層可包含（例如）氮化鈦或氮化鈕。 一對源極/汲極區域32形成於閘極堆疊14之相對側面 上。在所展示之實施例中，源極/汲極區域為基底12之半 導體材料之導電摻雜區域。區域32可為n型或p型多數摻 雜。 圖3之非揮發性記憶體單元15可用作SLC裝置或MLC裝 置。 在—些實施例中，將各種電荷捕獲區18、22及26作為單 一電荷捕獲單元—起進行程式化及抹除 。具體言之，可修 整本體介電材料與電荷捕獲材料之組合，使得將區皆充電 。適w所要電位。舉例而言，修整之部分可包括利用各種 區内之電何捕獲材料，使得跨越各種區18、22及26之電荷 134880.doc -16- 200935606 捕獲深度補償區距穿隧介電材料之不同距離。在記憶體單 元15之程式化期間將電子注入至垂直堆疊式電荷捕獲區 中。可藉由區22及26内之電荷捕獲材料來聚集通過區18之 島狀物19之間的電子。相對於含有單一電荷捕獲層之單元 而言’此可増加記憶體單元15之記憶體窗，此在於：可藉 由記憶體單元15之各種垂直堆疊式電荷捕獲層來聚集比藉 由單一電荷捕獲層將聚集之電子多的電子。相對於僅具有 單一電荷捕獲層之記憶體單元而言，記憶體單元15之額外 電荷捕獲層亦可改良電荷保留。該改良可至少部分地歸因 於較局電何保留容量。 在其他實施例中，各種電荷捕獲區18、22及26可經受相 對於彼此不同之程式化電壓，且可經獨立地程式化，使得 實體地分開之電荷捕獲區對應於MLC裝置之不同記憶體狀 態。最初提供在第一記憶體狀態中之MLC裝置。第一記憶 體狀態可對應於區18、22及26不充電之狀態，或可對應於 一或多個區載運某一電荷但區不完全充電之狀態。施加在 第一位準下之程式化電壓，在第一位準下，主要僅將電荷 庄入至二個電荷捕獲區中之一者（例如，最低程式化位準 可對應於實體地較低之電荷捕獲區丨8)，且該層變得充電 以將單元之程式化狀態自第一記憶體狀態升高至第二記憶 體狀態。接著可將程式化電壓增加至足以僅對三個電荷捕 獲區中之兩者充電之位準（例如，較低之兩個程式化位準 可對應於實體地較低之兩個電荷捕獲區丨8及22)以將記憶 體單元之程式化狀態自第二記憶體狀態升高至第三記憶體 134880.doc •17- 200935606 狀態。最後，可將程式化電壓增加至足以對所有三個電荷 捕獲區充電之位準’且藉此將記憶體單元之程式化狀態自 第三記憶體狀態升高至第四記憶體狀態。 在一些實施例中，可利用上文所描述之MLC程式化以將 5己憶體陣列之各種記憶體單元程式化至相對於彼此不同之 記憶體狀態。可如上文所描述經由較低記憶體狀態而順序 地進行記憶體單元至較高記憶體狀態之程式化，或或者， 最初可提供在足以在單一程式化步驟中獲得較高記憶體狀 態之電壓下的程式化電壓。在記憶體陣列之複數個記憶體 單元經程式化之實施例中，可將非揮發性記憶體單元15視 為併入記憶體陣列之大量相同單元中之一者的實例。陣列 之程式化可包含將單元之-集合留置於第—記憶體狀態 中、將單元之另一集合程式化至第二記憶體狀態、將單元 之另一集合程式化至第三記憶體狀態，及將單元之又一集 合程式化至第四記憶體狀態。 圖3展示具有垂直堆疊式電荷捕獲區（其另外可能被稱作 層）之非揮發性記憶體單元的一實施例。圖4中展示另一實 施例。在參看圖4時，適當時’將使用與上文在描述圖辦 所利用之編號類似的編號。 圖4展示包含非揮發性記憶體單元4〇之半導體構造1〇。 記憶體單元40包含基底12上之閘極堆疊42。 閘極堆疊42包含㈣介電材料16、第—電荷捕獲區18、 本體介電材料20、第二電荷捕獲區22、第二本體介電材料 24、第三電荷捕獲區26、阻斷介電材料以，及控制閘極 134880.doc 200935606 30 ° 電何捕獲區1 8、22及26分別包含層44、46及48。該等層 可包含任何合適組合物或組合物之組合，且因此可包含以 下各項中之一或多者、基本上由以下各項中之一或多者組 成或由以下各項中之一或多者組成：氮化矽及各種金屬 (例如’選自由鉑、釕、鈦及鎳組成之群之金屬）。在圖4之 所示橫截面中’圖4之電荷捕獲層跨越閘極而鄰接（與圖3 之不連續電荷捕獲層形成對比）。 可與上文參看圖3所論述之程式化相同地程式化圖4之電 荷捕獲層。 在一些實施例中’可形成具有垂直堆疊式電荷捕獲層之 非揮發性記憶體單元，電荷捕獲層中之一或多者對應於圖 3所示之類型之不連續層，且電荷捕獲層中之一或多者對 應於圖4所示之類型之鄰接層。 可藉由任何合適處理來形成圖3及圖4之非揮發性記憶體 單元。參看圖5至圖11來描述用於形成具有垂直堆疊式電 荷捕獲層之非揮發性記憶體單元的實例製程。在參看圖5 至圖11時’適當時，將使用與上文在描述圖3時所利用之 編號類似的編號。 參看圖5,展示在處理階段之構造10，其中跨越基底12 而形成穿隧介電材料16,且在穿隧介電材料上形成含金屬 層50 〇 參看圖6,使含金屬層經受退火，退火將層***成複數 個離散島狀物19。島狀物19對應於第一電荷捕獲層（或 134880.doc -19· 200935606 區）18。 參看圖7’在島狀物19上且在島狀物19之間形成介電材 料20 ’且在介電材料2〇上形成含金屬層52。 參看圖8’使含金屬層52經受退火，退火將層***成離 散島狀物23。島狀物23對應於第二電荷捕獲層（或區）22。 參看圖9 ’在島狀物23上且在島狀物23之間形成阻斷介 電材料28 ’且在介電材料上形成控制閘極3〇。介電材料 16、20、28及30連同控制閘極及區18及22之電荷捕獲材料
形成閘極堆疊54。閘極堆疊54類似於圖3之閘極堆疊14， 但僅包含兩個電荷捕獲區（而非圖3所示之三個電荷捕獲 區）〇 參看圖10,將閘極堆疊54圖案化成閘極。該圖案化可藉 由以下操作來完成：在閘極堆疊上提供經圖案化光罩（未 圖示）、將圖案自光罩轉印至閘極堆疊，且接著移除光 罩。光罩可包含（例如）經光微影圖案化光阻。 參看圖11，藉由將導電率增強摻雜劑植入至基底12中而 在閘極之相對側面上形成源極/沒極區域3 2。 圖5至圖11之奈米粒子形成方法為實例方法且可在其 他實施例中使用其他方法。舉例而言，可藉由以下操作來 形成奈米粒子：沈積薄膜(具體言之，約!奈米至則2奈米 之厚度之膜）、接著進行電子束蒸鑛、共同料金屬:嵌 入絕緣體、脈衝式凝核及/或模板式自組裝（下文參看圖η 更詳細地論述）。 相 對於習知非揮發性記憶體單元 而言，上文所論述之非 134880.doc -20· 200935606 揮發ι± δ己憶體單元可提供眾多優點。舉例而言，可能存在 由垂直堆疊式電荷捕獲區所提供之電荷捕獲的增強機率。 具體^之’多個陷阱層之存在可增加載流子捕獲事件之機 率’且因此減小通過記憶體堆疊之彈道電子喷出之機率。 另一優點可為：多個陷阱層可使大記憶體窗能夠與非揮發 14»己It體單元相關聯。此可藉由用於給定臨限電壓之阻斷 介電質中之減小的電場來増強（歸因於垂直分布之電荷）。 另-優點可為增強的電荷保留。具體言之，所捕獲電荷之 垂直分布性質可使能夠在資料保留模式（零閘極偏壓）期間 減小跨越穿隧及阻斷介電質之電場下降此可導致增強的 資料保留。相對於習知非揮發性記憶體單元而言，另一優 點可為臨限電壓之減小的單元間西格瑪變化。具體言之， 臨限電壓可具有對捕獲中心之數目的相依性，且增加個別 裝置内捕獲中心之總數目可降低每裝置之捕獲中心之總量 的較小變化之統計相關性。捕獲中心之垂直堆疊可增加可 用於個別δ己憶體單元之陷阱之總數目，且因此與陷阱之總 數目成比例地減小統計西格瑪。垂直堆疊式捕獲層之各種 優點可致能超過5 〇奈米節點之反及快閃定標。 可修整δ己憶體單元之垂直堆疊式捕獲層以用於特定應 用。舉例而言，可堆疊多個金屬電荷陷阱層，各種層之陷 阱能量經調諧以滿足各種所要效能特性（諸如，所要資料 保留性能’等等）》最接近於穿随介電質之捕獲層可具有 最深陷阱能量，且垂直堆疊内之其他捕獲層可具有較淺陷 阱能量（陷阱能量藉由選擇各種層之不同功函數來調整）。 134880.doc 21 200935606 在-些實施例中，本體介電材料中之一或多者亦可包含 電荷捕獲材料(例如，氮化矽)。該電荷捕獲介電材料可辅 助在··己隐體單元之程式化期間捕捉電子。該電荷捕獲介電 材料亦可藉由減小捕獲區之間的電場J·減小各種捕獲區之 間的電流來輔助資料保留。 在一些實施例中，可實現穿隧介電質與阻斷介電質之間 的不對稱介電常數。
圖12展示具有垂直堆疊式電荷捕獲區之非揮發性記憶體 單元的另一實施例。具體言之，圖12展示包含非揮發性記 憶體單元102之半導體構造1〇〇。記憶體單元1〇2包含基底 12上之閘極堆疊104。 閘極堆疊104包含穿隧介電材料1〇6、第一電荷捕獲區 108、本體介電材料110、第二電荷捕獲區ιΐ2、阻斷介電 材料114,及控制閘極116。記憶體單元亦包含源極/汲極 區域32。 第一電荷捕獲區108包含奈米粒子1〇9，且第二電荷捕獲 區112包含奈米粒子⑴。奈米粒子1{)9與lu可為奈米點， 且可在組合物、大小（具體言之，平均橫截面尺寸）及群體 密度方面彼此相同，或可在組合物、平均橫截面尺寸或群 體密度中之一或多者方面不同。奈米粒子1〇9及ιη可包含 上文對於圖3之奈米粒子所論述之組合物中的任一者，且 因此可包含以下纟項中之-或多纟、基本上由以下各項中 之一或多者組成或由以下各項中之一或多者組成：Au、 Ag、Co、導電換雜 Ge、lr、Ni、Pd、pt、〜、&、導電 134880.doc -22- 200935606 換雜 Si、Ta、Te、Ti及 W。 穿隧介電質106可包含以下各項中之一或多者、基本上 由以下各項中之一或多者組成或由以下各項中之—或多者 組成.鑭系元素氧化物、鑭系元素矽酸鹽及/或鑭系元素 鋁酸鹽’且在特定實施例中可由氧化镨組成。在―些實施 . 財’可認為鑭系元素氧化物基本上由-或多種鑭“素 • $同氧組成5戈由一或多種鋼系元素連同氧組成。在特定實 ❹]中，穿时電質可包含以下各項、基本上由以下各項 組成或由以下各項組成：岐〇; Pr' Si及0;或Pr、μ及 〇。可將穿隧介電質形成為約2奈米至約5奈米之等化 物厚度。 鑭系元素氧化物、鑭系元素矽酸鹽及鑭系元素鋁酸鹽可 將程式化電壓相對於習知穿随介電質（具體言之，二氧化 石夕)而有利地減小至少兩倍。另外，鑭系元素氧化物、鋼 2元素石夕酸鹽及鑭系元素銘酸鹽之大能帶隙可幫助儲存於 φ 冑米粒子上之電荷的保留’特別當多個電荷儲存於個別奈 米粒子上時。 〃 若穿隧介電質由鑭系元素及氧組成，則可利用臭氧、含 元素前驅體（例如，含扑之有機前驅體，諸如 (mp))及水蒸氣之脈衝而藉由原子層沈積（ald)來形成穿 隧介電質。可利用臭氧之初始脈衝來抑制存在於下伏表面 上之任何懸空鍵。可在鑛系元素氧化物之逐層積聚期間維 持氧之高分麗以維持所要化學計量。可在ald期間進行間 歇快速熱退火至氮/氧混合物中約8〇〇£>c至約〖〇〇〇艺之溫 134880.doc -23- 200935606 度’以避免O-H鍵與Si-H鍵之合併，且使鑭系元素氧化物 (例如，Pr203)穩定。 本體介電質110可包含一或多種鑭系元素氮氧化物、基 本上由一或多種鑭系元素氮氧化物組成或由一或多種鋼系 元素氮氧化物組成，且在特定實施例中可由氮氧化镨組 成。可將鑭系元素氮氧化物視為含有鑭系元素、氧及氣之 材料；且因此’本體介電質可或者被稱作包含一或多種鋼 系元素連同氧及氮、基本上由一或多種鑭系元素連同氧及 氮組成或由一或多種鑭系元素連同氧及氮組成。在特定實 施例中’本體介電質可包含Pr、〇及N、基本上由pr、〇及 N組成或由pr、〇及N組成。本體介電質可具有在第一電荷 捕獲區108與第二電荷捕獲區112之間約2奈米至約5奈米之 等效氧化物厚度的厚度。 鑭系元素氮氧化物可具有合適能帶隙以幫助儲存於奈米 粒子上之電荷的電荷保留，特別當多個電荷儲存於個別奈 米粒子上時。另外，鑭系元素氮氧化物可藉由阻斷污染物 在後續處理期間遷移而提供用於下伏介電材料之組成穩定 性。 阻斷介電質114可包含上文對於圖3及圖4之阻斷介電質 28所論述之組合物中的任一者。在一些實施例中，阻斷介 電質114可包含以下各項中之一或多者：氧化姶（Hf〇)、姶 矽氮氧化物（HfSiON)、氧化锆（Zr0)、矽鋁氮氧化物 (SiAlON)、鋁铪氮氧化物（A1Hf〇N)、矽鈕氮氧化物 (SiTaON)、鋁鈕氮氧化物（A1Ta〇N)、锆矽氮氧化物 134880.doc •24- 200935606 (ZrSiON)、鑭系元素矽氮氧化物（例如，[以⑴…，及鑭系 几素鋁氮氧化物（例如，LaSi〇N)。展示化學式以說明由化 合物所包含之元素，而非用以說明元素之化學計量關係。 可將阻斷介電質形成為約3〇埃等效氧化物厚度至約8〇埃等 效氧化物厚度之厚度。 在阻斷介電質中利用含氮氧化物化合物之優點可為：該 - 等化β物可防止可能存在於控制閘極11 ό中之摻雜劑或污 染物遷移。該等化合物可防止摻雜劑或污染物到達下伏於 Ο ρ且斷"電質之材料。在-些實施例中，若在阻斷介電質中 利用含氮氧化物化合物，則可自控制閘極〗16省略金屬氮 化物鈍化層（上文參考圖3之控制閘極30所論述）。 雖然電荷捕獲區108與112皆經展示成包含奈米粒子，但 在其他實施例中，電荷捕獲區中之一者或兩者可包含連續 層（諸如，上文參看圖4所描述之連蟥層）。 在電荷捕獲區108及112包含奈米粒子之實施例中，該等 _ 奈米粒子可藉由任何合適處理來形成。在一些實施例中， Τ制奈米粒子之自組裝方法，讀獲得奈米粒子之均一 分布、大小及分開。自組裝可包含形成聚苯乙烯（ps)與聚 (甲基丙烯酸甲酯）(PMMA)之雙嵌段共聚物，接著進行退 火以在PS基質中產生PMMA圓柱體。可移除PMMA，此在 下伏材料上留置PS。可蝕刻下伏材料以形成硬式光罩且 隨後，可在硬式光罩上且在開口内形成奈米粒子材料（例 如，鉑）薄膜。若硬式光罩包含本體介電質之所要材料， 則可自帛口之間移除過量奈米粒子材料以將奈米粒子留置 134880.doc -25· 200935606 於本體介電材料中之開口内。若硬式光罩包含不同於所要 本體；I電材料之材料，則可併有另一步驟以相對於奈米粒 子而選擇性地移除該其他材料，且接著利用所要本體介電 材料來替換該其他材料。 除了 PMMA/PS方法以外或作為PMMA/Ps方法之替代， ‘ ：利用用於形成自組裝週期性開口之其他方法。舉例而 & ’首先可藉由笨基三乙氧基石夕院（pTS)來處理表面以形 成自組裝單層，且接著，可施加伴護蛋白質（ehaperonin © P她in)溶液以在PTS之頂部上形成有序蛋自質圓柱體集 合。環形形狀之自組裝蛋白質接著可充當用於選擇性韻刻 至下伏材料中以在下伏材料内形成週期性開口圖案之模 板。該等開口接著可用於奈米粒子之後續製造。 另一方法為直接在鑭系元素氧化物穿隧介電質上形成自 組裝聚合模板、藉由氬來離子植入絕緣體之經曝露模板式 表面以增強及產生凝核中心、移除自組裝聚合物，且接著 0 #由㈣來共同沈積奈米點材料（例#，翻）與本體介電材 料（例如，氮氧化镨）。可進行後續退火以使結構穩定。 圖13展示圖12之記憶體單元之特定實施例的能帶隙圖。 圖13之實施例利用Pr〇(根據元素組份來展示，而非根據特 定化學計*來展示）穿隧介電質106、ρΓΟΝ(根據元素組份 來展示，而非根據特定化學計量來展示）本體介電質110, 及HfSi〇N(根據元素組份來展示，而非根據特定化學計量 來展示）阻斷介電質114。各種實例能級及轉變以電子伏特 (eV)展示於圖13中。Pr〇作為穿隧介電質之併入可提供極 134880.doc -26- 200935606 低漏泄，此可將電荷保留改良許多數量級。 圖14展示具有垂直堆疊式電荷捕獲區之非揮發性記憶體 單元的另一實施例。具體言之，圖14展示包含非揮發性記 憶體單元152之半導體構造150。記憶體單元152包含基底 12上之閘極堆疊154。 閘極堆疊154包含穿隧介電材料156、嵌入於保留材料 160内之第一電荷捕獲區158、間隔材料162、嵌入於保留 材料166内之第二電荷捕獲區164、間隔材料168、嵌入於 保留材料172内之第三電荷捕獲區170、阻斷介電材料ι74 及控制閘極3 0。記憶體單元亦包含源極/汲極區域32。 第一電荷捕獲區158包含奈米點159，第二電荷捕獲區 M4包含奈米點161，且第三電荷捕獲區17〇包含奈米點 163 *奈米點159、161及163可在組合物方面彼此相同，或 可在組合物方面不同。在一些實施例中，奈米點159、161 及163可包含以下各項中之一或多者、基本上由以下各項 中之一或多者組成或由以下各項中之一或多者組成：Au、
Ag、Co、導電摻雜 Ge、Ir、Ni、Pd、Pt、Re、ru、導電 摻雜 Si、Ta、Te、Ti及 W。 愈遠離於穿隧介電質之電荷捕獲區内之奈米點小於愈接 近於穿隧介電質之電荷捕獲區内之奈米點。具體言之，奈 米點159之群體之平均橫截面尺寸大於奈米點ΐ6ι之群體之 平均橫截面尺寸’奈米點161之群體之平均橫截面尺寸又 大於奈米點163之群體之平均橫截面尺寸。在-些實施例 中’在自-電荷捕獲區至其上方之電荷捕獲區之前進中， 134880.doc -27· 200935606 奈米點之平均橫截面尺寸可降低至少約丄〇%。因此，奈米 點163之群體可具有比奈米點161之群體小至少約⑽的平 均橫截面尺寸，奈米點161之群體又可具有比奈米點159之 群體小至少約1〇%的平均橫截面尺寸。在-些實_中， 奈求點159、161及163之群體密度可相對於彼此相差至少 • 10%。 ' 肖個別奈米點相關聯之捕獲能量、#留於個別奈米點上 <電荷量及奈米點平面之電荷儲存密度可與奈米點之大小 及組合物有關。具體言之，較小奈米點具有比較大奈米點 淺之電荷陷啡’且保留較少電荷；且較小奈米點在以與較 大奈米點相同之距離隔開時仍然提供較高平面電荷密度。 至少在奈米點具有約丨奈米至約1〇奈米之直徑時，陷阱深 度及保留電荷#之改變可由量子限制及庫命阻斷引起。 量子限制描述電子性能-電子可爬升或降落至之能級之 組織-在奈米粒子之大小足夠小時如何改變。此大小通常 ⑩ A 1G奈米（nm)或更小。具體言之，該現象由電子及電洞被 擠壓至接近被稱為”激子玻爾半徑"之臨界量子量測的尺寸 引起。粒子大小愈大，基態愈低，且因此，電荷可被保留 得愈長。粒子大小愈小，電子停留在淺能級中愈容易，使 得電子可更容易出來。 庫侖阻斷為電流在低偏壓下歸因於由於基本電荷之存在 而產生之相對靜電場的抑制。奈米粒子在其吸引電荷時變 成電荷中心。奈米粒子可捕獲多個電子。然而，每當捕獲 電子時，奈米粒子周圍之靜電場積聚至其排斥其他電子之 134880.doc -28· 200935606 點，藉此抑制電子之輸送及儲存。因此，額外傳入電子伴 隨有較高能量狀態’且因此可漏出。因此，由奈米點所捕 獲之電子愈多，一些電子之電荷保留時間愈低。 電荷捕獲區158、164及170中之個別奈米點可彼此以至 少約3.5奈米隔開以避免鄰近奈米點之間的串擾。若鄰近 奈米點之間的間隔在各種電荷捕獲區内大約相同，則具有 較小奈米點之區將具有比具有較大奈米點之區高的奈米點 群體密度。 ‘ 藉由隨著電荷捕獲區愈遠離於穿隧介電質時在電荷捕獲 區内置放愈來愈小之奈米點，可使各種電荷捕獲區之捕獲 特性彼此匹配。具體言之，若愈遠離於穿隧介電質之區具 有與愈接近於穿隧介電質之區相同的捕獲能量，則愈遠離 於穿隧介電質之區比愈接近於穿隧介電質之區愈難以放電 (歸因於電子或電洞必須行進以到達愈遠區之額外距離）。 然而’藉由降低愈遠離於穿隧介電質之區之捕獲能量，現 在可藉由與用以自愈接近於穿隧介電質之區放電之能量相 當的能量來使該等區放電。因此，接著可藉由類似能量來 程式化及抹除愈近電荷捕獲區及愈遠電荷捕獲區。愈近電 荷捕獲區與愈遠電荷捕獲區因此可一起在程式化及抹除操 作期間操作以捕獲電荷。此可藉由在每一記憶體單元内提 供大量陷阱，以使得少數電荷陷阱之單元間變化對於個別 單元之總效能較不重要而改良跨越多個記憶體單元之程式 化電壓之均一性。跨越多個記憶體單元裝置之均一性之改 良可被稱作跨越裝置之電荷儲存狀態之散布減小。愈近電 134880.doc •29· 200935606 荷捕獲區及愈遠電荷捕獲區在程式化及抹除期間作為單一 實體之利用亦可增加個別記憶體單元之記憶體窗。 相對於用於愈靠近於穿隧介電質之電荷捕獲區之奈米點 的材料而言’愈遠電荷捕獲區相對於愈靠近於穿隧介電質 之電荷捕獲區的捕獲能量.改變可藉由對於愈遠電荷捕獲區 之奈米點利用愈低功函數材料來增強。 愈遠離於穿隧介電質之區與愈接近於穿隧介電質之區的 捕獲能量之匹配可藉由嵌有奈米點之材料且藉由提供於捕 獲區之間的間隔材料來增強。舉例而言，可將愈遠離於穿 隧介電質之間隔材料形成為比愈接近於穿隧介電質之間隔 材料愈能滲透電子及/或電洞。當材料愈遠離於穿隧介電 質時，可藉由改變材料之組合物及厚度中之一者或兩者來 完成滲透性改變。 可在圖14之閘極堆疊154中利用之實例材料及厚度如 下。穿隧介電質156可由經形成為約3奈米至約7奈米之厚 度的一氧化矽組成，且可自約3奈米至約35奈米。奈米點 159可由鉑或釕組成，且可為具有使得捕獲能量為約5 eV 之直徑的球體。嵌有奈米點159之材料160及材料162皆可 由二氧化矽組成，且可經形成為在奈米點159之最上部表 面上約2奈米至約2.5奈米之總厚度。奈米點161可由鎢組 成，且可為具有使得捕獲能量為約45 eV之直徑的球體。 嵌有奈米點161之材料166及材料168皆可由氮氧化矽組 成，且可經形成為在奈米點161之最上部表面上約2奈米之 總厚度。奈米點163可由Au、導電摻雜&或導電摻雜以組 134880.doc -30- 200935606 成，且可為具有使得捕獲能量為約4 eV之直徑的球體。嵌 有奈米點163之材料172及電荷阻斷材料174可由氧化銘組 成，且可具有在奈米點163上18奈米之厚度（換言之，約8 奈米之等效氧化物厚度 捕獲能量可受奈米粒子大小影響；及/或受介電障壁與 奈米粒子材料功函數之關係影響。因此，可藉由修整奈米 粒子大小而調諧陷阱深度；及/或藉由調諧奈米粒子材料/ 介電材料組合而調諸陷阱深度。 氮氧化矽對於材料166及168之利用可增強電荷捕獲，此 在於：氮氧化矽本身為電荷捕獲材料。 上文所論述之特定材料為用於圖丨4之實施例之奈米點及 層的實例材料。在其他實施例中，除了所描述之特定材料 以外，或作為所描述之特定材料之替代，可使用其他材 料。舉例而言，上文關於圖丨至圖13所論述之間隔材料中 之任一者可用於材料160、162、166、168及172中之一或 多者’上文關於圖1至圖13所論述之穿随介電材料中之任 一者可用於穿隧介電質156，上文關於圖丨至圖13所論述之 電荷阻斷材料中之任一者可用於電荷阻斷材料174，且上 文關於圖1至圖13所論述之奈米點材料中之任一者可用於 奈米點159、161及163。 圖15展示圖14之記憶體單元實施例之實例的能帶隙圖。 可將上文在圖1至圖15中所論述之記憶體單元併入記憶 體降列’且可將該等陣列用作諸如電腦系統、相機、電話 機、汽車、時鐘等等之各種電子系統中之快閃記憶體。 134880.doc -31 - 200935606 。。圖16說明電腦系統4⑽之實施例。電腦系統彻包括監視 器1或其他通仏輸出裝置、鍵盤402或其他通信輸入裝 置及主機板404。主機板404可載運微處理器4〇6或其他 資料處理單元’及至少—記憶體裝置彻。記憶體裝置4〇8 可包含記憶體單轉列’且該陣列可與定址電路耗接以用 於存取陣列中之個別記憶體單元。另夕卜，記憶體單元陣列 可麵接至讀$電路以用於讀#來自t己憶體單元之資料。可
利用定址電路及讀取電路以用於在記憶體裝置彻與處理 器406之間傳送資訊。此說明於圖17所示之主機板4〇4之方 塊圖中。在該方塊圖中，以41〇來說明定址電路且以412來 說明讀取電路。 處理器裝置406可對應於處理器模組，且與模組一起利 用之關聯記憶體可包含快閃結構。 記憶體裝置408可對應於記憶體模組，且可包含快閃記 憶體。 圖18說明電子系統700之高區組織的簡化方塊圖。系統 700可對應於（例如）電腦系統、過程控制系統，或使用處理 器及關聯s己憶體之任何其他系統。電子系統7〇〇具有功能 元件，包括處理器702、控制單元7〇4、記憶體裝置單元 706及輸入/輸出（I/O)裝置708(應理解，在各種實施例中， 系統可具有複數個處理器、控制單元、記憶體裝置單元及/ 或I/O裝置）。通常，電子系統7〇〇將具有本機指令集合，其 指定待由處理器702對資料執行之操作及處理器7〇2、記憶 體裝置單元706與I/O裝置708之間的其他互動。控制單元 134880.doc 32· 200935606 704藉由貫穿使自記憶體裝置7〇6提取指令且執行指令之操 作集合而連續地循環來協調處理器7G2、記憶體裝置雇及 I/O裝置708之所有操作。記憶體裝置7〇6可包括諸如快閃 卡之快閃記憶體。 圖19為電子系統800之簡化方塊圖。系統8〇〇包括記憶體 裝置802，其具有圮憶體單元陣列8〇4、位址解碼器⑽6、 列存取電路808、行存取電路810、用於控制操作之讀取/ 寫入控制電路812，及輸入/輸出電路814。記憶體裝置8〇2 進一步包括功率電路816及感測器820(諸如，用於確定記 憶體單元是在低臨限傳導狀態中還是在高臨限非傳導狀態 中之電流感測器）。所說明之功率電路8丨6包括電源電路 880、用於提供參考電壓之電路882、用於向第一字線提供 脈衝之電路884、用於向第二字線提供脈衝之電路886 ’及 用於向位元線提供脈衝之電路888。系統8〇0亦包括處理器 822 ’或用於記憶體存取之記憶體控制器。 δ己憶體裝置802在佈線或金屬化線上接收來自處理器822 之控制信號。記憶體裝置802用以儲存經由〗/〇線而存取之 資料。處理器822或記憶體裝置802中之至少一者可包括快 閃記憶體。 各種電子系統可在單一封裝處理單元中製造或甚至在單 一半導體晶片上製造，以便減小處理器與記憶體裝置之間 的通信時間。 電子系統可用於記憶體模組、裝置驅動器、功率模組、 通信數據機、處理器模組及特殊應用模組中，且可包括多 134880.doc •33· 200935606 層多晶片模組。 電子系統可為諸如時鐘、電視機、蜂巢式電話機、個人 π車、工業控制系統、飛機等等之廣泛系統範圍中 之任一者。 【圖式簡單說明】 圖1為根據一實施例之記憶體系統的簡化方塊圖。 圖2為根據一實施例之反及記憶體陣列的示意圖。 圖3為說明記憶體單元之一實施例的半導體晶圓之一部 分的圖示橫戴面圖。 圖4為說明記憶體單元之另一實施例的半導體晶圓之一 部分的圖示橫截面圖。 圖5至圖11說明根據一實施例之用於製造記憶體單元之 製程的各種階段。 圖12為說明記憶體單元之另一實施例的半導體晶圓之一 部分的圖示橫截面圖。 圖13為圖12之實施例之實例的能帶圖。 圖14為說明記憶體單元之另一實施例的半導體晶圓之一 部分的圖示橫截面圖。 圖15為圖14之實施例之實例的能帶圖。 圖16為電腦實施例之圖示。 圖17為展示圖16之電腦實施例之主機板之特定特徵的方 塊圖。 圖18為電子系統實施例之高區方塊圖。 圖19為記憶體裝置實施例之簡化方塊圖。 134880.doc -34· 200935606 ❹ 【主要元件符號說明】 10 半導體構造 12 基底 14 閘極堆疊 15 非揮發性記憶體單元 16 穿隧介電質/穿隧介電材料 18 第一電荷捕獲區 19 島狀物 20 第一本體介電材料 22 第二電荷捕獲區 23 島狀物 24 第二本體介電材料 26 第三電荷捕獲區 27 島狀物 28 阻斷介電材料/阻斷介電質 30 控制閘極 32 源極/汲極區域 40 非揮發性記憶體單元 42 閘極堆疊 44 層 46 層 48 層 50 含金屬層 52 含金屬層 134880.doc ,35. 200935606 ❹ 54 閘極堆疊 100 半導體構造 102 非揮發性記憶體單元 104 閘極堆疊 106 穿隧介電材料/穿隧介電質 108 第一電荷捕獲區 109 奈米粒子 110 本體介電材料/本體介電質 111 奈米粒子 112 第二電荷捕獲區 114 阻斷介電材料/阻斷介電質 116 控制閘極 150 半導體構造 152 非揮發性記憶體單元 154 閘極堆疊 156 穿隧介電材料/穿隧介電質 158 第一電荷捕獲區 159 奈米點 160 保留材料 161 奈米點 162 間隔材料 163 奈米點 164 第二電荷捕獲區 166 保留材料 134880.doc -36- 200935606
168 間隔材料 170 第三電荷捕獲區 172 保留材料 174 阻斷介電材料/電荷阻斷材料 200 反及記憶體陣列 202j、202·ν 字線 204] 、 204m 交叉區域位元線 206i 、 206m 反及串 208! 、 208n 浮動閘極電晶體 210 源極選擇閘極 21〇i 、 21〇m 源極選擇閘極 212 汲極選擇閘極 212i 、 212m 汲極選擇閘極 214 源極選擇線 215 汲極選擇線 216 共同源極線 228 汲極接點 228] ' 228m 汲極接點 230 源極 232 汲極 234 浮動閘極 236 控制閘極 400 電腦系統 401 監視器 -37- 134880.doc 200935606 ❹ 402 鍵盤 404 主機板 406 微處理器/處理器/處理器裝置 408 記憶體裝置 410 定址電路 412 讀取電路 500 記憶體系統 502 積體電路快閃記憶體裝置 504 浮動閘極記憶體單元陣列/記憶體陣列 506 位址解碼器 508 列存取電路 510 行存取電路 512 控制電路 514 輸入/輸出（I/O)電路 516 位址緩衝器/位址緩衝器電路 520 外部微處理器 522 控制鏈路 524 資料（DQ)鏈路 526 位址鏈路 700 電子系統 702 處理器 704 控制單元 706 記憶體裝置單元/記憶體裝置 708 輸入/輸出（I/O)裝置 134880.doc ,38. 200935606 800 802 804 806 808 810 . 812 814 ❹ 816 820 822 880 882 884 886 888 ❿ 電子系統 記憶體裝置 記憶體單元陣列 位址解碼器 列存取電路 行存取電路 讀取/寫入控制電路 輸入/輸出電路 功率電路 感測器 處理器 電源電路 用於提供參考電壓之電路 用於向第一字線提供脈衝之電路 用於向第二字線提供脈衝之電路 用於向位元線提供脈衝之電路 134880.doc -39-

Claims (1)

  1. 200935606 十、申請專利範圍·· :種:己憶體單元1包含彼此以一包含含有一鑭系元 獲區氧及氮之至少一介電材料之區域隔開的一對電荷捕 2· ^求们之記憶體單I其進—步包含該等電荷捕獲 中之—者與—下伏半導體基板之間的-Μ介電質， 且其中該穿隨介電質包含含有一鑭系元素及氧一 介電材料。 ❹
    3·如請求们之記憶體單其中該對之該等電荷捕獲區 中之至少一者包含複數個離散島狀物。 4.如請求们之記憶體單元，其中該對之該等電荷捕獲區 中之兩者包含複數個奈米粒子。 5·如請求们之記憶體單元’其中該對之該等電荷捕獲區 中之兩者包含複數個奈米點。 6. 如請求項5之記憶體單元’該等電荷捕獲區中之一者之 ^等奈米點具有-第-群體密度，且其中該等電荷捕獲 區中之另一者之該等奈米點具有一第二群體密度，該第 二群體密度與該第一群體密度相差至少1〇%。 7. 如請求項5之記憶體單元’其中該等電荷捕獲區中之一 者之所有該等奈米點形成一具有一第一平均橫截面尺寸 ^第一群體；其中該等電荷捕獲區中之另一者之所有該 、米點形成一具有一第一平均橫截面尺寸之第二群 體，且其中該第一平均橫截面尺寸與該第二平均橫截面 尺寸相差至少1 。 134880.doc 200935606 8.如請求項7之§己憶艘平凡’其中* 該等電荷捕獲區相對於彼此垂直地堆疊，該等電荷捕 獲區中之一者為一下部電荷捕獲區且另一者為一上部電 荷捕獲區； 該記憶體單元進一步包含該下部電荷捕獲區與一下伏 半導體基板之間的穿隧介電質；且 . 該上部電荷捕獲區之該奈米點群體具有一比該下部電 荷捕獲區之該奈米點群體小的平均橫戴面尺寸。 在捕獲能量方面彼此不同。 © 9.如請求項1之記憶體單元’其中該對之該等電荷捕獲區
    10.如請求項1之記憶體單元， 在組合物方面彼此相同。 11. 一種記憶體單元，其包含： 一穿隧介電質； 該第一 奈米點區 該穿隧介電質上之一第一奈米點區， 之奈米點具有一第一群體密度； 該第一奈米點區上之一第二奈米點區 區之奈米點具有一第二群體密度，該第 該第二 第一群體密度相差至少約1 〇% ; 該第一奈米點區與該第二奈米點區之 ，該第二奈米點 二群體密度與該 材料，及 該第二奈米點區上之一控制閘極。 之間的至少 —間隔 12. —種記憶體單元，其包含： 一穿隧介電質； 134880.doc -2 - ❹ 13. 14. 15. ❹ 16. 17. 18. 二平均横截面尺寸 該穿隨介電質上之 之奈米點具有1:奈米點區，該第-奈米點區 該第-奈米點區上？橫截面尺寸； =奈米點具有1二平點區，該第二奈米點 該第-奈米點區與:第，寸相差至少約H 材料；及 人一奈米點區之間的至少一間隔 奈米點區上之一控制閑極 如“項12之記憶體單元，其中該 小於該第-平均橫截面尺寸β =求項12之記憶體單元’其中該至少-間隔材料包括 虱化矽、鑭系元素鋁酸鹽、鑭系元素氧化物、鑭系元素 氮氧化物、鑭系元素矽酸鹽、氧化铪、氧化鋁、氧化給 鋁、矽酸铪、給矽氮氧化物、二氧化石夕、錯矽氮氧化 物、鋁酸锆、矽酸锆及氧化錯中之一或多者。 如請求項12之記憶體單元，其進一步包含該第二奈米點 區上之一或多個額外奈米點區。 如請求項15之記憶體單元，其中該一或多個額外奈米點 區中之一者為一第三奈米點區，且其中該第一奈米點 區、該第二奈米點區及該第三奈米點區在陷阱深度方面 彼此不同。 如請求項15之記憶體單元’其包含3至5個總數目之奈米 點區。 一種電子系統’其包含： 134880.doc 200935606 一處理器；及 記憶體包含複 之至少一些包 與該處理器進行資料通信之記憶體，該 數個記憶體單元；該等個別記憶體單元中 含： 穿隧介電質； 該穿隧介電質上之一第一電荷捕獲區； 該第一電荷捕獲區上之一間隔介電材料； 該間隔介電材料上之一第二電荷捕獲區； 該第二電荷捕獲區上之一阻斷介電質； 該阻斷介電質上之一控制閘極； 其中該第一電荷捕獲區及該第二電荷捕獲區分别包含 第一奈米粒子及第二奈米粒子；且 其中該等第一奈米粒子及該等第二奈米粒子分別形成 第一群體及第二群體，該第一群體與該第二群體在群體 密度方面彼此不同。 19. 如請求項18之電子系統，其中該阻斷介電質包含氧化給 及氧化錯中之一者或兩者。 20. 如請求項18之電子系統，其中該阻斷介電質包含铪矽氮 氧化物、锆矽氮氧化物、鋁酸锆、二氧化矽、矽鋁氮氧 化物、鋁铪氮氧化物、矽鈕氮氧化物及鋁钽氮氧化物中 之一或多者。 21. 如請求項18之電子系統，其中該等個別記憶體單元中之 該至少一些除了該第一區及該第二區以外還包含至少一 其他電荷捕獲區。 134880.doc 200935606 22. 如凊求項丨8之電子系統，其中該等個別記憶體單元中之 該至夕一些除了該第一區及該第二區以外還包含至少一 其他電荷捕獲區；且其中所有該等電荷捕獲區彼此以含 有一或多種鑭系元素氮氧化物之間隔介電材料***層隔 開。 23. 如請求項22之電子系統，其中該等個別記憶體單元中之 該至少一些包含3至5個總數目之電荷捕獲區。 24. 如請求項18之電子系統，其中： 該等個別記憶體單元中之該至少一些除了該第一區及 該第二區以外還包含一第三電荷捕獲區； 該第三電荷捕獲區在該第二電荷捕獲區上丨且 該第-電荷捕獲區、該第二電荷捕獲區及該第三電荷 捕獲區在㈣深度方面彼此不同；該第—電荷捕獲區具 有最深陷啡深度，該第三電荷捕獲區具有最淺陷拼深 度，且該第_^電荷捕獲區具有一在該第一電荷捕獲區之 該陷钟深度與該第三電荷捕獲區之該陷牌深度中間的陷 阱深度。 25. -種程式化各自具有三個垂直堆疊式電荷捕獲區之複數 個記憶體單元的方法，其包含： 在該等記憶體單元中之至少一者中，主要僅將電子注 入至該等電荷捕獲區中之最低者中以達成—記憶體狀 態； 在該等記憶體單元中之至少一料，通過該等電荷捕 獲區中之該最低者而注入電子且將電子注入至該等電荷 134880.doc 200935606 捕獲區中之該最低者上方之一電荷捕獲區中以達成另一 記憶體狀態；及 ㈣等記憶體單元中之至少—者中，通過該等電荷捕 獲區中之最低兩纟而注入該等電子且將該等電子注入至 該等電荷捕獲區中之該第三者中以達成—第三記憶體狀 態。 26. —種程式化一記憶體單元陣列之方法，其包含： 提供該陣列之該等個別記憶體單元以包含彼此以介電 材料分開之三個垂直堆疊式單獨電荷捕獲區； 藉由主要僅將電荷提供至該三個電荷捕獲區中之一者 而將該等記憶體單元中之至少一者程式化至—第一記憶 體狀態； ° ‘ 藉由主要僅將電荷提供至該三個電荷捕獲區中之兩者 而將該等記憶體單元中之至少一者程式化至—第二記憶 體狀態；及 ’ 藉由將電荷提供至該等電荷捕獲區中之所有三者而將 該等記憶體單元中之至少一者程式化至—第三記憶體狀 態。 27. 如請求項26之方法，其中該介電材料包含該等電荷捕獲 區中之至少兩者之間的高k介電材料。 28. 如請求項26之方法，其中該三個電荷捕獲區中之至少一 者包含金屬。 29. 如請求項26之方法，其中該三個電荷捕獲區中之至少一 者包含奈米粒子。 134880.doc -6 - 200935606 3 0.如請求項26之方法，其中該三個電荷捕獲區各自由奈米 粒子組成。 3 1 · —種程式化一記憶體單元陣列之方法，其包含： 提供該陣列之該等個別§己憶體單元以包含彼此以介電 材料分開之三個單獨電荷捕獲區；
    Ο 最初提供在一第一記憶體狀態中之該等記憶體單元； 藉由主要僅將電荷注入至該三個電荷捕獲區中之一者 而將該等記憶體單元中之至少一者之一程式化狀態自該 第一記憶體狀態升高至一第二記憶體狀態； 藉由主要僅將電荷注入至該三個電荷捕獲區中之兩者 而將該等記憶體單元中之至少一者之一程式化狀態自該 第二記憶體狀態升高至一第三記憶體狀態；及 藉由將電荷注入至該等電荷捕獲區中之所有三者而將 該等記憶體單元中之至少一者之一程式化狀態自該第三 §己憶體狀態升高至一第四記憶體狀態。 32_如凊求項31之方法，其中該介電材料包含該等電荷捕獲 區中之至少兩者之間的高k介電材料。 33. 如凊求項3 i之方法，其中該三個電荷捕獲區中之至少一 者包含金屬。 34. 如請求項^ 之方去，其中該三個電荷捕獲區中之至少一 者包含奈米粒子。 由奈米 35.如清求項31之方法， 粒子組成。 其中該三個電荷捕獲區各 134880.doc
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