TW200929217A - Semiconductor memory device - Google Patents

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TW200929217A TW097119935A TW97119935A TW200929217A TW 200929217 A TW200929217 A TW 200929217A TW 097119935 A TW097119935 A TW 097119935A TW 97119935 A TW97119935 A TW 97119935A TW 200929217 A TW200929217 A TW 200929217A
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Jin-Hee Cho
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Description

200929217 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，且更特定言之，係關於 一種使用一串列-並列機制之半導體記憶裝置。詳言之， 本發明係關於一種具有具相對較短長度之總輸入/輸出線 之半導體記憶裝置。 • 本發明主張2007年12月26日申請之韓國專利申請案第 1〇-2〇〇7-〇138〇2〇號的優先權，該案之全文以引用的方式併 人。 【先前技術】 諸如DDR/DDR2同步DRAM(SDRAM)之典型DRAM使用 串列-並列機制來輸入/輸出資料。 串列-並列機制為以串列型式輸入資料至半導體記憶裝 置内部的s己憶體單元/自半導體記憶裝置内部的記憶體單 凡輸出資料，但以並列型式輸入資料至半導體記憶裝置外 部/自半導體記憶裝置外部輸出資料。以並列型式一次輸 入/輸出資料之數目被稱為資料頻寬。可根據資料頻寬來 確定半導體記憶裝置之模式。 舉例而言，在Χ4模式下操作之半導體記憶裝置可一次輸 入/輸出四個位元之資料，且在又8模式下操作之半導體記 憶裝置可一次輸入/輸出八個位元之資料。又，在χΐ6模式 下操作之半導體記憶裝置可一次輸入/輸出十六個位元1 資料。 同時，由於SDRAM規範自DDR SDRAM改變為ddr2 131551.doc • 6 - 200929217 SDRAM，因此使用N位元預取機制來回應於每一資料（DQ) 輸入/輸出緩衝器中之一讀取或寫入命令而讀取或寫入對 應於最小叢發長度之資料，以應對高頻操作，其中N等於 最小叢發長度。 DDR SDRAM使用2位元預取機制來在每一時脈循環中存 取儲存於記憶體單元中的2位元資料並將所存取之2位元資 料輸出至資料墊。 又，DDR2 SDRAM使用4位元預取機制來在每一時脈循 環中存取儲存於記憶體單元中的4位元資料並將所存取之4 位元資料輸出至資料墊。 同樣，DDR3 SDRAM使用8位元預取機制來在每一時脈 循環中存取儲存於記憶體單元中的8位元資料並將所存取 之8位元資料輸出至資料墊° 在半導體記憶裝置中，可根據資料頻寬及預取之位元數 目來界定用以輸入/輸出資料之總輸入/輸出線的數目。 舉例而言，由於具有X8資料頻寬之DDR3 SDRAM使用8 位元預取機制，因此需要64(=8x8)條總輸入/輸出線來在一 時脈循環中輸入/輸出資料。亦即，在半導體記憶裝置中 同時輸入/輸出64個位元之資料。 又，由於具有X16資料頻寬之DDR4 SDRAM使用16位元 預取機制，因此需要256(=16xl6)條總輸入/輸出線來在一 時脈循環中輸入/輸出資料。亦即，在半導體記憶裝置中 同時輸入/輸出256個位元之資料。 然而，若如上所述同時使用大量總輸入/輸出線’則難 131551.doc 200929217 以應用於半導體記憶裝置。亦即，隨著半導體記憶裝置變 得愈來愈小，出現總輸入/輸出線佔據極大面積之問題。 具有複數個組之習知半導體記憶裝置藉由將每一組分成 複數個記憶塊，將該等記憶塊分群成預定數目之記憶塊群 組，並使各別記憶塊群組共用相應行選擇信號來減少總輸 入/輸出線之數目。 - 圖1為說明具有複數個組之習知半導體記憶裝置中的總 輸入/輸出線之連接組態的方塊圖。 ® 參看圖1，習知半導體記憶裝置包括四個組ΒΑΝΚ0、 BANK1、BANK2 及 BANK3。當在包括於組 ΒΑΝΚ0、 BANK1、BANK2及BANK3中之每一者中的複數個記憶塊 U0 、 Ul 、 U2 、 U3 、 U4 、 U5 、 U6 、 U7 、 DO 、 Dl 、 D2 、 D3、D4、D5、D6及D7當中選擇一記憶體時，一次輸出八 個位元之資料。亦即，八條總輸入/輸出線連接至每一記 憶塊。可見到，圖1中所說明之習知半導體記憶裝置為具 有8X資料頻寬（8位元預取）之DDR3 SDRAM。 更特定言之，將組ΒΑΝΚ0、BANK1、BANK2及BANK3 中之每一者分成上部組U0、Ul、U2、U3、U4、U5、U6 及 U7及下部組 DO、Dl、D2、D3、D4、D5、D6及 D7。 ' 在上部組 U0、Ul、U2、U3、U4、U5、U6及 U7 當中， ' 第零記憶塊U0與第四記憶組U4共用總輸入/輸出線 GIO_04 ;第一記憶塊U1與第五記憶組U5共用總輸入/輸出 線GIO_15 ;第二記憶塊U2與第六記憶組U6共用總輸入/輸 出線GIO_26 ;且第三記憶塊U3與第七記憶組U7共用總輸 131551.doc 200929217 入/輸出線GIO_37。 同樣，在下部組 DO、Dl、D2、D3、D4、D5、D6及 D7 當中，第零記憶塊DO與第四記憶組D4共用總輸入/輸出線 GIO_04 ;第一記憶塊D1與第五記憶組D5共用總輸入/輸出 線GIO_15 ;第二記憶塊D2與第六記憶組D6共用總輸入/輸 ' 出線GIO_26 ;且第三記憶塊D3與第七記憶組D7共用總輸 - 入/輸出線GIO_37。 總之，由八條線組成之總輸入/輸出線GIO_04連接至組 β ΒΑΝΚ0、ΒΑΝΚ1、ΒΑΝΚ2及ΒΑΝΚ3中之每一上部組之第 零及第四記憶塊U0及U4以及每一下部組之第零及第四記 憶塊D0及D4，且經由該總輸入/輸出線GIO_04來輸入/輸出 資料。 由八條線組成之總輸入/輸出線GIO_15連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之第 一及第五記憶塊U1及U5以及每一下部組之第一及第五記 憶塊D1及D5，且經由該總輸入/輸出線GIO—15來輸入/輸出 資料。 由八條線組成之總輸入/輸出線GIO_26連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之第 ' 二及第六記憶塊U2及U6以及每一下部組之第二及第六記 憶塊D2及D6，且經由該總輸入/輸出線GIO—26來輸入/輸出 資料。 由八條線組成之總輸入/輸出線GIO_37連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之第 131551.doc 200929217 三及第七記憶塊U3及U7以及每一下部組之第三及第七記 憶塊D3及D7，且經由該總輸入/輸出線GIO_37來輸入/輸出 資料。 圖2為說明具有複數個組的圖1之習知半導體記憶裝置之 操作的時序圖。 - 參看圖2，其中時脈信號為CLK，具有複數個組之習知 - 半導體記憶裝置按以下序列輸出資料。 首先，如由參考數字〇所指示，回應於一讀取命令 © READ以預設間隔兩次雙態觸發一行致能信號YAE。 如由參考數字②所指示，回應於行致能信號YAE之雙態 觸發而改變一行位址信號CA<2>之邏輯位準。亦即，應用 行位址來選擇自複數個組ΒΑΝΚ0、BANK1、BANK2及 BANK3中之哪一者輸出資料。 此處，將複數個組ΒΑΝΚ0、BANK1、BANK2及BANK3 分成上部組U0、Ul、U2、U3、U4、U5、U6及U7及下部 組 DO、Dl、D2、D3、D4、D5、D6及 D7。又，由於半導 體記憶裝置使用8位元預取，因此回應於行位址輸出之資 料為自組ΒΑΝΚ0、BANK1、BANK2及BANK3中之選定一 者中的上部組U0、Ul、U2、U3、U4、U5、U6及U7或下 - 部組DO、Dl、D2、D3、D4、D5、D6及D7中之一者輸出 • 的資料。本文中假設選擇上部組U0、Ul、U2、U3、U4、 U5、U6及 U7。 如由參考數字CD所指示，隨著行位址信號CA<2>之邏輯 位準改變，交替地雙態觸發一第一行選擇信號CY<i>與一 131551.doc -10- 200929217 第二行選擇信號CY<j>。回應於第一行選擇信號CY<i>之 雙態觸發經由總輸入/輸出線來輸出儲存於上部組之第零 至第三記憶塊U0、Ul、U2及U3中之資料DATA_0、 DATA—l、DATA_2及DATA_3，且回應於第二行選擇信號 CY<j>2雙態觸發經由總輸入/輸出線來輸出儲存於上部組 ' 之第四至第七記憶塊U4、U5 ' U6及U7中之資料DATA_4、 ' DATA—5、DATA一6及DATA—7。亦即’上部塊之第零至第 三記憶塊U0、Ul、U2及U3與上部塊之第四至第七記憶塊 ® U4、U5、U6及U7以分時方式共用總輸入/輸出線以輸出儲 存於其中之資料。 將經由總輸入/輸出線自上部組輸出之資料DATA_0、 DATA_1 、DATA_2 及 DATA_3，DATA_4、DATA_5、 DATA—ό及DATA—7儲存於預取鎖存器中，直至一資料選通 信號DQS被雙態觸發為止，且接著經由預定資料（DQ)墊順 次輸出該等資料。 在包括於組ΒΑΝΚ0、BANK1、BANK2及BANK3中之每 一者中之記憶塊 U0、Ul、U2、U3、U4、U5、U6、U7、 DO、Dl、D2、D3、D4、D5、D6及D7的組態中，共用行 選擇信號之記憶塊相對間隔開。舉例而言，上部組之第零 ’ 與第四記憶塊U0與U4比第一至第三記憶塊更遠地間隔 開。 亦即，連接共用行選擇信號之記憶塊的總輸入/輸出線 相對較長。 因此，連接不同組之總輸入/輸出線亦相對較長。舉例 131551.doc 11 200929217 而言，第零組ΒΑΝΚ0之第零記憶塊UO與第一組baNK12 第四記憶塊U4之間的距離相對長於第零組banko與第一 組BANK 1之間的距離。 由於共用行選擇信號之記憶塊更遠地間隔開，因此總輸 入/輸出線必須較長。此將增加半導體記憶裝置中之總輸 入/輸出線所佔據的面積。又，通過總輸入/輸出線之資料 之載入將增加。 ❹
結果，資料耦合嚴重發生於鄰近的總輸入/輸出線之 間，從而使得難以在高速下轉移資料。另外， 進一步小型化未來半導體記憶裝置，但在總輸入管/ = 於裏面佔據大面積時難以開發小型化半導體記憶裝置。 此外，儘管預期未來半導體記憶裝置將在較高速度下操 作，但在通過總輸入/輸出線之資料之載入增加時難以開 發高速半導體記憶裝置。 【發明内容】 本發明之實施例係針對提供—半導體記憶裝置，其令用 於資料轉移之總輸入/輸出線相對較短，藉此最小化總輸 入/輸出線所佔據之面積並最小化通過總輸人/輸出線之資 料之載入。 根據奉發明之 少丨回組蚤目包括排列於行方向及 列方向上之多個記憶塊。將料記㈣分成記憶塊群组， 每-群組之記憶塊鄰近地排列於行方向上。每一群組共用 相應订選擇L號。多條總輸入/輸出線獨立地連接至 等各別組之該等記憶塊群組以按—分時方式轉移屬於” 131551.doc 12 200929217 各別記憶塊群組之記憶塊的資料。 【實施方式】 在下文中，將參看隨附圖式詳細描述根據本發明之半導 體記憶裝置。然而，本發明可以許多不同形式來具體化且 不應解釋為限於本文所述之實施例；而是，提供此等實施 例使得此揭示内容將為詳盡且完整的，且將對熟習此項技 術者充分傳達本發明之概念。 圖3為說明根據本發明之一實施例的具有複數個組之半 導體記憶裝置中之總輸入/輸出線的組態之方塊圖。 參看圖3，半導體記憶裝置包括四個組ΒΑΝΚ0、 BANK1、BANK2 及 BANK3。當在包括於組 ΒΑΝΚ0、 BANK1、BANK2及BANK3中之每一者中的記憶塊U0、 Ul 、 U2 、 U3 、 U4 、 U5 、 U6 、 U7 、 DO 、 Dl 、 D2 、 D3 、 D4、D5、D6及D7當中選擇一記憶體時，一次輸出八個位 元之資料。亦即，八條總輸入/輸出線連接至每一記憶 塊。可見到，圖3中所說明之半導體記憶裝置為具有8X資 料頻寬（8位元預取）之DDR3 SDRAM。 更特定言之，將組ΒΑΝΚ0、BANK1、BANK2及BANK3 中之每一者分成上部組U0、Ul、U2、U3、U4、U5、U6 及 U7及下部組 DO、Dl、D2、D3、D4、D5、D6及 D7。在 上部組U0、Ul、U2、U3、U4、U5、U6及U7當中，第零 記憶塊U0與第四記憶組U4共用總輸入/輸出線GIO_04 ;第 一記憶塊U1與第五記憶組U5共用總輸入/輸出線GIO_15 ; 第二記憶塊U2與第六記憶組U6共用總輸入/輸出線 131551.doc -13- 200929217 GIO_26 ;且第三記憶塊U3與第七記憶組U7共用總輸入/輸 出線GIO_37 。 同樣，在下部組 DO、Dl、D2、D3、D4、D5、D6及 D7 當中，第零記憶塊D0與第四記憶組D4共用總輸入/輸出線 GIO_04 ;第一記憶塊D1與第五記憶組D5共用總輸入/輸出 線GIO_l 5 ;第二記憶塊D2與第六記憶組D6共用總輸入/輸 - 出線GIO_26 ;且第三記憶塊D3與第七記憶組D7共用總輸 入/輸出線GIO_37 » ❹ 然而，與圖1之習知半導體記憶裝置不同，上部組及下 部組之第零記憶塊U0及D0在行方向上鄰近於第四記憶塊 U4及D4 ;第一記憶塊U1及D1在行方向上鄰近於第五記憶 塊U5及D5 ;第二記憶塊U2及D2在行方向上鄰近於第六記 憶塊U6及D6 ;且第三記憶塊U3及D3在行方向上鄰近於第 七記憶塊U7及D7。 亦即，在組ΒΑΝΚ0、BANK1、BANK2及BANK3中之每 一者中共用行選擇信號之記憶塊在行方向上鄰近。因此， ® 可在組ΒΑΝΚ0、BANK1、BANK2及BANK3中最小化由共 用行選擇信號之記憶塊所共用之總輸入/輸出線的長度。 因此，由八條線組成之總輸入/輸出線GIO一04連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之$ 零及第四記憶塊U0及U4以及每一下部組之第零及第四記 憶塊D0及D4，且經由該總輸入/輸出線GIO—04來輸入/輸出 資料。由八條線組成之總輸入/輸出線GIO_l 5連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之$ 131551.doc •14· 200929217 一及第五記憶塊U1及U5以及每一下部組之第一及第五記 憶塊D1及D5，且經由該總輸入/輸出線GIO_15來輸入/輸出 資料。由八條線組成之總輸入/輸出線GIO_26連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部組之第 二及第六記憶塊U2及U6以及每一下部組之第二及第六記 ' 憶塊D2及D6，且經由該總輸入/輸出線GIO_26來輸入/輸出 資料。由八條線組成之總輸入/輸出線GIO_37連接至組 ΒΑΝΚ0、BANK1、BANK2及BANK3中之每一上部组之第 © 三及第七記憶塊U3及U7以及每一下部組之第三及第七記 憶塊D3及D7，且經由該總輸入/輸出線GIO_37來輸入/輸出 資料。此處，由於在各別組ΒΑΝΚ0、BANK1、BANK2及 BANK3中共用行選擇信號之記憶塊在行方向上彼此鄰近， 因此可最小化連接各別組ΒΑΝΚ0、BANK1、BANK2及 BANK3之總輸入/輸出線之長度。 圖4A至圖4E說明根據本發明之一實施例之各種半導體 記憶裝置的組組態。 圖4A說明執行4位元預取操作之DDR2 SDRAM之組組 態。 參看圖4A，將一組分成具有四個記憶塊U0、Ul、U2及 • U3之上部組，及具有四個下部組DO、D1、D2及D3之下部 - 組。共用相應行選擇信號之記憶組U0/U2、U1/U3、D0/D2 及D1/D3彼此鄰近。 圖4B說明執行8位元預取操作之DDR3 SDRAM之組組 態。由於上文已參看圖3描述了 DDR3 SDRAM之組組態， 131551.doc -15- 200929217 因此將省略其詳細描述。 圖4C說明執行16位元預取操作之DDR4 SDRAM之組組 態。 參看圖4C，將一組分成具有十六個記憶塊u〇、U1、 U2 、 U3 、 U4 、 U5 、 U6 、 U7 、 U8 、 U9 、 U10 、 U11 、 U12、U13、U14及U15之上部組，及具有十六個下部組 DO、Dl、D2、D3、D4、D5、D6、D7、D8、D9、D10、
Dll、D12、D13、D14及D15之下部組。共用相應行選擇 信號之記憶組 U0/U8、U1/U9、U2/U10、U3/U11、 U4/U12、U5/U13、U6/U14、U7/U15、D0/D8、D1/D9、 D2/D10、D3/D11、D4/D12、D5/D13、D6/D14及 D7/D15彼 此鄰近。 圖4D說明執行32位元預取操作之DDR5 SDRAM之組組 態。 參看圖4D，將一組分成具有三十二個記憶塊U0、U1、 U2、U3、U4、U5、U6、U7、U8、U9、U10、U11、 U12 、 U13 、 U14 、 U15 、 U16 、 U17 、 U18 、 U19 、 U20 、 U21 、 U22 、 U23 、 U24 、 U24 、 U25 、 U26 、 U27 、 U28 、 U29、U30及U3 1之上部組，及具有十六個下部組DO、 Dl、D2、D3、D4、D5、D6、D7、D8、D9、D10、Dll、 D12、D13、D14、D15、D16、D17、D18、D19、D20、 D21 、 D22 、 D23 、 D24 、 D24 、 D25 、 D26 、 D27 、 D28 、 D29、D30及D3 1之下部組。共用相應行選擇信號之記憶組 U0/U16、U1/U17、U2/U18、U3/U19、U4/U20、U5/U21、 131551.doc -16· 200929217 U6/U22 、U7/U23 、U8/U24、U9/U25 、U10/U26、 U11/U27、U12/U28、U13/U29、U14/U30、U15/U31、 D0/D16、D1/D17、D2/D18、D3/D19、D4/D20、D5/D21、 D6/D22 、D7/D23 、D8/D24、D9/D25 、D10/D26、 D11/D27、D12/D28、D13/D29、D14/D30 及 D15/D31 彼此 鄰近。
圖4E說明執行N位元預取操作之半導體記憶裝置之組組 態。如圖4E中所說明來排列該組之N個記憶塊，且預定數 目之鄰近記憶塊共用總輸入/輸出線，藉此最小化總輸入/ 輸出線之長度。 如上所述，在具有複數個組之半導體記憶裝置中，在行 方向上彼此鄰近而排列共用相應行選擇信號之預定數目之 記憶塊，藉此最小化用於按分時方式轉移自鄰近記憶塊輸 出之資料的總輸入/輸出線之長度。 因此，減小總輸入/輸出線之總長度。此意謂總輸入/輸 出線所佔據之面積的減小。因此，減小半導體記憶裝置之 總面積。 此外，總輸入/輸出線之長度的減小意謂輸入/輸出資料 之轉移路徑的減少。可最小化半導體記憶裝置中輸入/輸 出之資料的載入，從而使得有可能在較快速度下輸入/輸 出資料。 如上所述，由於減小總輸入/輸出線所佔據之面積，因 此可更容易地開發小型化半導體記憶裝置。 此外，由於最小化通過總輸入/輸出線之資料的載入， 131551.doc 17 200929217 因此可更容易地開發高速半導體記憶裝置。 儘管已關於具體實施例描述了本發明，但對於熟習此項 技術者將顯而易見，可在不脫離如以下申請專利範圍中所 界定之本發明之精神及範疇的情況下進行各種改變及修 改0
儘管已在上述實施例中描述了兩個記憶塊共用行選擇信 號，但顯然，兩個以上記憶塊可共用行選擇信號。【圖式簡單說明】 圖1為說明具有複數個組之習知半導體記憶裝置中之總 輸入/輸出線的連接組態之方塊圖。 圖2為說明圖1之習知半導體記憶裝置之操作的時序圖。 圖3為說明根據本發明之一實施例的具有複數個組之半 導體記憶裝置中之總輸入/輸出線的連接組態之方塊圖。 圖4A至圖4E說明根據本發明之一實施例之各種半導體 記憶裝置的組組態。【主要元件符號說明】
ΒΑΝΚ0、BANK1、BANK2、BANK3 CA<2> CLK CY<i> CY<j> DATA 0、DATA 1、DATA 2、 組 行位址信號 時脈信號 第一行選擇信號 第二行選擇信號 資料 DATA 3、DATA 4、DATA 5、 DATA 6、DATA 7 131551.doc -18- 200929217
DQ
DQS
GIO—04、GIO—15、GIO_26、GIO_37 READ U0、U1、U2、U3、U4、U5、 U6、U7、U8、U9、U10、Ull、 U12、U13、U14、U15、U16、U17、 U18、U19、U20、U21、U22、U23、
資料 資料選通信號 總輸入/輸出線 讀取命令 記憶塊 U24、U24、U25、U26、U27、U28、 U29、U30、U31、DO、D1、D2、 D3、D4、D5、D6、D7、D8、D9、 DIO、Dll、D12、D13、D14、D15、 D16、D17、D18、D19、D20、D21、 D22、D23、D24、D24、D25、D26、 D27、D28、D29、D30、D31 行致能信號
YAE 131551.doc -19-

Claims (1)

  1. 200929217 十、申請專利範圍： 1. 一種半導體記憶裝置，其包含： 複數個、组，在行方向及列方向上各包括複數個記憶 塊’該等記憶塊分成各共用—相應行選擇信號之複數個 記憶塊群組；及 複數個總輸入/輸出線，其獨立地連接至該等各別組之 該等記憶塊群組以按—分時方式轉移屬於該等各別記憶 塊群組之該等記憶塊的資料， • *中屬於該等各別記憶塊群組之該等記憶塊鄰近地排 列於該行方向上。 2. 如请求項1之半導體記憶裝置，其中該等各別記憶塊群 組包含兩個記憶塊。 3. 如明求項1之半導體記憶裝置其中屬於該等各別記憶 塊群組之該等記憶塊共用八個總輸入/輸出線並以一分時 方式一次轉移1位元資料，且該等各別記憶塊群組一次 轉移{8x(屬於該記憶塊群組之該等記憶塊之數目）}的位 隊元。 I31551.doc 1 5·如-月求項1之半導體記憶裝置，丨中該|導體記憶裝置 為一使用一 1位元預取機制之DDR3 SDRAM，該等各別 匕括排列於該行方向上之兩列八個記憶塊的十六個記 200929217 憶塊。 6.如請求項1之半導體記憶裝置，其中該半導體記憶裝置 為一使用一16位元預取機制之DDR4 SDRAM，該等各別 組包括排列於該行方向上之兩列十六個記憶塊的三十二 個記憶塊。 7·如請求項1之半導體記憶裝置，其中該半導體記憶裝置 為一使用一32位元預取機制iDDR5 SDRAM，該等各別
    組包括排列於該行方向上之兩列三十二個記憶塊的六十 四個記憶塊。 ❹ 13I551.doc
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