SU972590A1 - Запоминающее устройство - Google Patents
Запоминающее устройство Download PDFInfo
- Publication number
- SU972590A1 SU972590A1 SU813271168A SU3271168A SU972590A1 SU 972590 A1 SU972590 A1 SU 972590A1 SU 813271168 A SU813271168 A SU 813271168A SU 3271168 A SU3271168 A SU 3271168A SU 972590 A1 SU972590 A1 SU 972590A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- outputs
- register
- information
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
Изобретение относитс к запоминаю цим устройствам и может быть использовано при создании систем пам ти на базе интегральных запоминающих устрой ста.
Известно устройство, содержащее накопитель , схемы логики обрамлени и коррекции, в котором при неразрушающем считывании информации необходимо повторно инвертировать слово и производить его запись в накопи -ель J.
Недостатком этого устройства вл етс низкое быстродействие.
Наиболее близким техническим решением к изобретению вл етс запоминсцощее устройство, содержащее накопитель , одни входы которого соединены с выходами адресного блока, выходы накопител соединены с входами регистра кодового слова, входами блока коррекции информации и первыми входами сумматоров по модулю два, вторыми входами соединентах Q. первыми выходами Олока коррекции информации, вторые выходы которого соединены с входами блока определени допустимого числа ошибок,выходом соединенного с входом триггера, одни выходы сумматоров по модулю два соед}инены с nepBtwH входами выходного регистра, вторым
входом соединенного с соответствующим выходом сумматора по модулю два, входной регистр, первые входы которого соединены с шинами записи информации , шиной записи нул и входами блока кодировани , вторые входы входного регистра соединены с выходами блока кодировани 2J.
Недостатком этого устройства вfO л етс то, что в нем в режиме записи производитс контрольное считывание независимо от наличи и допустимого числа ошибок, что снижает его быстро-, действие.
15
Целью изобретени вл етс повышение быстродействи устройства.
Поставленна цель достигаетс теп, что в запоминающее устройство,
20 содержащее накс титель, одни из входов Которого соединены с выходами адресноно блока, а выходы подключены ко входам буферного регистра, входам блока коррекции информации и первым
25 входам сумматоров по модулю два, блок кодировани информации, счетчик ошибок , триггер, входной и выходной регистры , причем вторые входы сумматоров по модулю два соединены с одними
30 из выходов блока коррекции информации , другие выхоли которого подключены ко входам счетчика ошибок, вых которого соединен с входом триггера информационные входы выходного регистра подключены к выходам первого второго и третьего сумматоров по мо дулю два, а упЕ авл ющий вход выход ;Ного регистра соединен с выходом че вертого сумматора по .модулю два, одни из входов и выходы -блока кодировани информации подключены к одним из выходов и входов входного оегистра, другие входы которого соединены с другими входами блока к дировани информации и вл ютс вхо дами устройства, введен мультиплексор , одни из входов которого подклю чены соответственно к инверсным вых дам буферного регистра и к выходу триггера, а другие входы - к другим выходам входного регистра, выходы мультиплексора соединены с другими входами накопител . На чертеже представлена функциональна схема предложенного устройства . Устройство содержит накопитель 1 со входами 2, адресный блок 3, входы 4, мультиплексор 5 со входами 6-8, входной регистр 9, буферный регистр 10, триггер 11, входы 12 и вход 13, предназначенные ссответственно дл записи информации и нулевого сигнала, блок 14 кодирова ни . с выходами 15, блок 16 коррекции информации со входами 17, первый 18.1, второй 18.2, третий 18.3 и четвертый 18.4.сумматоры по модулю два, выходы 19 и 20 блока коррекции информации, счетчик 21 ошибок с выходом 22, выходной регистр 23 с информационными 24 и управл ющим 25 входами и выходами 26. Устройство работает следующим образом. В режигле записи информации устро ство работает обычным образом. Данные , поступающие по -входам 12, дополненные нулевым символом на входе 13, поступают на входы регистра и блока 14. Блок 14 вычисл ет значени проверочных разр дов, которые одновременно с информацией, поступак дей по входам 12 и 13, помещают с в регистр 9 и далее в накопитель по адресу, вычисленному блоком 3. П 3foM на выходе 7 триггера 11 - нуле вой сигнал. В режиме считывани информаци из. чейки накопител 1 перезаписыва етс в регистр 10 и одновременно по ступает в блок 16. При этом возмож ны следующие случаи: в слове нет ошибок, имеетс допустимое число ош бок или больше допустимого числа. Если в слове нет ошибок,т.е. вычис ленный блоком 16 и поступающий на в ходы 20 КОД равен нулю ()j в этсм случае в триггер 11 запишетс нулевой сигнал и на выходах 19 блока 16 также будут нулевые сигналы. Считываемое слово через сумматоры 18.1-18.4 и регистр 23 поступает без изменени на выходы 26 устройства . Если в слове имеетс допустимое число ошибок, тогда на выходах 20 код не равен нулю, но на выходе 22 блока 21 вновь нулевой сигнал, кото- . рый запишетс в триггер 11. На выходах 19 блока 16 по витс сигнал, кото рый исправит на cyMviaTopax 18 ошибочно считываемую информацию на правильную . При этом на выходе 25 четвертого сумматора 18.4 будет нулевой сигнал и слово без изменени поступит на выходы 26 устройства. Если в считываемом слове ошибок больше, чем их допустимое, но обнаруживаемое кодом число, тогда на выходах 20 код не равен нулю и на выходе 22 блока 21 по витс единичный сигнал, который запишетс в триггер 11 и разрешит повторную запись в накопитель 1 инвертированного кодового слова из регистра 10. При повторном считывании инверсного слова блок 16 вычислит значение на выходах 20. Если при этом и на выходе 22 блока 21 будет вновь единичный сигнал, то это означает, что произошла некорректируема ошибка, Если же и на выходе 22 блока 21 будет нулевой сигнал, то считываемое инверсное слово корректируетс сигналами с выходов 19 блока 16. При этсм на выходе 25 сумматора 18.4 по витс единичный сигнал.Этот сигнал произведет инвертирование счи- тываемого слова в регистре 23 и тем самым слово поступит на выходы 26 устройства правильным. На этсм цикл считывани окончен. При повторном обращении к данному слову через какой-то промежуток времени при считывании пр значению сигнала на выходе 25 сумматора 18.4 можно определить , каким хранитс словоs инвертированным или нет. (Дл . того, чтобы инверсное слово также было кодовым, необходимо, чтобы используемый код содержал слово, состо щее из одних единиц или в порождающей матрице кода в приведенно-ступенчатом виде все столбцы имели нечетное число единиц). По сним сказанное примером с использованием удлиненного кода Хемминга с кодовым рассто нием d, равным четырем, и проверочной матрицей HS 0000111111110000 0111000111101000 Н 10.11011001100100 1101101010100010 111011010010000 1
Применение данного кода в устройстве позвол ет исправить один отказ один сбой элементов пам ти или два отказа элементов пам ти. При по влении Jэднoй ошибки S/0 и имеет нечет ный вес, при по влении двойной ошибки и имеет четный вес, что определ етс блоком 21, который выдает на выход 22 в первом-случае нулевой сигнал, во втором случае единичный . При этом в считываемом слове либо нет ошибок, либо есть одна ошибка, либо по вилось две ошибки.
Рассмотрим случай, когда по вилось две ошибки.
Пусть они вызваны отказами элементов пам ти. Тогда в триггер 11 запишетсй единичный сигнал и инверсное слово с регистра 10 запишетс повторно в накопитель 1. При повторном считывании код инверсного слова равен нулю (5.0) , так как несогласованна с состо нием отказавших элементов пам ти информаци стала согласованной. Однако на выходе 25 сумматора 18.4 по витс единичный сигнал, который произведет инвертированиее инверсного считываемого слова в регистре 23, и исправленное слово поступит правильным на, выходе 26 устройства.
Пусть ошибки вызваны одним отказом и одним сбоем элементов пам ти. В этом случае в триггер 11 запишетс единичный сигнал и инверсное слово с выходов 6 регистра 10 запишетс в накопитель 1. При повторном счйты НИИ код инверсного слова не равен нулю () , но на выходе блока 21 будет нулевой сигнал, обозначающий наличие одной ошибки в слове,так как несогласованна с состо нием отказавшего элемента пам ти информаци стала согласованной, а инвертирование разр да с ошибкой из-за .сбо элемента пам ти, не позволило (сделать информацию согласованной, поскольку элемент пам ти исправен.. Тогда на сумматорах 18.1-18.4 произойдет исправление ошибки из-за сбо элемента пам ти сигналами с эыходов 19 блока 16. При этом на выходе 25 сумматора 18.4 будет единичный сигнал, который проинвертирует инверсное считываемое слово в регистре 23. С выходов 26 регистра 23 будет считыватьс исправленное слово.
Таким образом, в случа х, когда ошибок нет или число ошибок меньше или равно их допустимомучислу, не производитс контрольного считывани
в режиме записи, как в известием уст ройстве, а слово поступает на выход , скорректированным и врем записи считывани информации из устройства уменьшено на один цикл контрольного считывани информации,
Технико-экономический эффект предлс5женного устройства заключаетс в его более высоком быстродействш по сравнению с изресткы;.
0
Claims (2)
- Формула изобретениЗапоминающее устройство, содержа5 щее накопитель, одни из входов которого соединены с выходами адресного блока, а выходы подключены к входам буферного регистра, входам блока коррекции информации и первым входам сумг аторов по модулю два, Гт.гоч ко0 дировани информации, счетчик ошиСЗок, триггер, входной и выходной регистрм, причем вторые входы суммг торон по мо .дулю два соединены с одними из виходок блока коррекции информации, другие5 выходы которого )1 к входам счетчика ошибок, выход которого соединен с входом триггера, информационные входы выходного регистра подключены к выходаг первого, второго и0 третьего сут маторов по модулю два, а управл ющий вход выходного регист15а соединен с выходом четвертого су:иматора по модулю два, одни из входов и выходы блока кодировани информации5 подключены к юдним из выхоцов ь: входов входного регистра, другие вхо;и которого соединены с другими входами блока кодировани информации v: гл ютс входами устройства, о т л и0 чающеес тем, что г пе.пь;.) повышени быстродействи устройстж-, в него введен мультиплексор, опии из входов которого подключены с зответственно к инверсным выхо.пгл- бу5 ферного регистра и к выходу триггера , а другие входы - к друг:::,- выходам входного регистра, выходдм му.пт.типлексора соединен 1 с .цру1- г.1, входами накопител . 10Источники информации г прин тые во вни,мание при пксперти е1 . Самофалов К. Г. , Корнейчук П . И , .. Городний А.Б. Структурно-логические методы повышени на/дежносги запоми5 нающих устройств. М., Машиностроение ,. 1976, с.51-63.
- 2.Авторское свидетельсПО СССР по за вке № 2926461/18-24, кл. G 11- С 11/00, 03.03.81 протс0 тип) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813271168A SU972590A1 (ru) | 1981-04-13 | 1981-04-13 | Запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813271168A SU972590A1 (ru) | 1981-04-13 | 1981-04-13 | Запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU972590A1 true SU972590A1 (ru) | 1982-11-07 |
Family
ID=20951727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813271168A SU972590A1 (ru) | 1981-04-13 | 1981-04-13 | Запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU972590A1 (ru) |
-
1981
- 1981-04-13 SU SU813271168A patent/SU972590A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4712216A (en) | Method and device for correcting errors in memories | |
US3568153A (en) | Memory with error correction | |
EP0037705A1 (en) | Error correcting memory system | |
US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
US3766521A (en) | Multiple b-adjacent group error correction and detection codes and self-checking translators therefor | |
SU972590A1 (ru) | Запоминающее устройство | |
RU2211492C2 (ru) | Отказоустойчивое оперативное запоминающее устройство | |
SU1095241A1 (ru) | Устройство дл контрол записи и считывани информации | |
SU855730A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1547035A1 (ru) | Запоминающее устройство | |
SU1547080A1 (ru) | Устройство дл декодировани итеративного кода | |
SU1302327A1 (ru) | Запоминающее устройство с исправлением модульных ошибок | |
SU1096697A1 (ru) | Запоминающее устройство с автономным контролем | |
SU964736A1 (ru) | Запоминающее устройство с исправлением ошибок | |
RU175054U1 (ru) | Устройство хранения и передачи данных с обнаружением одиночных и двойных ошибок | |
SU788180A1 (ru) | Запоминающее устройство с обнаружением и исправлением ошибок | |
SU1137540A2 (ru) | Запоминающее устройство с коррекцией однократных ошибок | |
SU765886A1 (ru) | Устройство дл коррекции ошибок в блоке пам ти | |
SU940160A1 (ru) | Устройство дл контрол и коррекции информации | |
SU1336122A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU1381605A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU972589A1 (ru) | Логическое запоминающее устройство | |
SU926726A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1161994A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1149314A1 (ru) | Запоминающее устройство с обнаружением ошибок |