SU898509A1 - Запоминающее устройство с обнаружением и исправлением ошибок - Google Patents
Запоминающее устройство с обнаружением и исправлением ошибок Download PDFInfo
- Publication number
- SU898509A1 SU898509A1 SU802927470A SU2927470A SU898509A1 SU 898509 A1 SU898509 A1 SU 898509A1 SU 802927470 A SU802927470 A SU 802927470A SU 2927470 A SU2927470 A SU 2927470A SU 898509 A1 SU898509 A1 SU 898509A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- outputs
- groups
- inputs
- block
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
1
Изобретение относитс к запоминающим устройствам и может йайти применение в цифровых вычислительных машинах, выполненных на функциональных узлах с большой степенью интеграции .
Известно запоминеиощее устройство с обнаружением и исправлением ошибок , содержащее накопитель, регистр адреса, блоки коррекции и анализа ошибок, регистр слова 1.
Недостатком этого устройства вл етс низка надежность.
Наиболее близким техническим решением к изобретению вл етс запоминающее устройство с обнаружением и исправлением ошибок, содержащее накопитель, адресный блок, элементы ИЛИ, регистры информации, входной регистр, формирователь контрольных сигналов, схему сравнени и блок управлени ;. .
Недостатками этого устройства вл ютс низкие быстродействие и надежность вследствие большой аппаратурной избыточности.
Цель изобретени - повышение бы- ; стродействи и надежности устройств..
Поставленна цель достигаетс тем, что в запоминающее устройство с обнаружением и исправлением ошибок , содержащее регистр адреса, perгистры пр мого и обратного кодов, блок кодировани , блок обнаружени отказов, первый блок декодировани , блок управлени , первый блок коррекции, группы элементов ИЛИ и накопитель, адресный вход которого соединен с выходом регистра адреса, информационный вход подключен к выходу элементов ИЛИ первой группы, а выход - к входам регистров пр мого и обратного кодов, причем входы элементов ИЛИ первой группы соединены соответственно с выходом блока кодировани и с инверсным выходом регистра пр мого кода, пр мой выхоД которого подключен к первым входам ;
первого блока коррекции, элементов ИЛИ второй группы и блока обнаружени отказов, второй вход которого соединен с инверсным выходом, , регистра обратного кода, выход первого блока коррекции подключен ко вторым входам элементов ИЛИ второй группы, выходы которых соединены со входом первого блока декодировани , управл ющие входы регистра адреса и регистров пр мого и обратного кодов подключены к одним из выходов блока управлени , введены второй блок декодировани , второй блок коррекции, треть , четверта , п та и шеста группы элементов ШШ и группы элементов И, прчем первые входы элементов ШШ третьей группы соединены с инверсными выходами регистра обратного кода и первым входом второго блока коррекции , выход которого подключен ко вторым входам элементов ИЛИ третьей группы, выходы которых соединены со входом второго блока декодировани , входы элементов ИЛИ четвертой .и п той групп подключены к в.ыходам соответственно первого и второго блоков декодировани и одним из входов элементов И соответственно первой и второй групп, другие входы которых соединены с выхо- дами блока обнаружени отказов, а уравл ющие выходы элементов И первой и второй групп и выходы элементов ИЛИ четвертой и п той групп подключены соответственно ко входам блока управлени , информационные выходы , элементов И первой и второй групп соединены соответственно со вторымк входами первого и второго блоков коррекции, выходы которых подключен к первым входам элементов И третьей и четвертой групп соответственно, вторые входы которых соединены с дргими выходами блока управлени , а выходы - со входами элементов ИЛИ шестой группы, выходы которых вл ютс выходами устройства.
На фиг, 1 приведена структурна схема предложенного устройства; на фиг. 2 - структурна схема группы элементов И.
Устройство содержит (CMV фиг. 1) регистр адреса 1 со входами 2, накопитель 3, регистр пр мого кода 4, регистр обратного кода 5, первую группу элементов ИЖ 6, блок кодировани 7 со входом 8, блок об-.
наружени отказов 9, вторую 10 и третью II группы элементов ИЛИ, первый 12 и второй 13 блоки декодировани , четвертую 14 и п тую 15 группы элементов ИЛИ, блок управлени 16, первую 17 и вторую 18 группы элементов И, первый 19 и второй 20 блоки коррекции, третью 21 и четвертую 22 группы элементов И и шестую 23 группу элементов ИЛИ и выходами 24.
Первые входы элементов ИЛИ третьей группы 11 соединены с инверсными выходами регистра обратного
J кода 5 и первым входом второго блока коррекции, выход которого подключен ко вторым входам элементов ИЛИ тре-, тьей группы 11, выходы которых соединены со входом второго блока декодировани 13. Входы элементов ИЛИ четвертой 14 и п той 15 групп подключены к выходам соответственно первого 12 и второго 13 блоков декодировани и одним из входов элементов И соответственно первой 17 и второй 18 групп, другие входы которых соединены с выходами блока обнаружени отказов 9. Управл клдие выходы элементов И первой 17 и второй 18 групп и выходы элементов ИЛИ четвертой 4 и п той 15 групп подключены соответственно ко входам блока управлени 16. Информационные выходы элементов И первой 17 и второй 18 групп соединены соответственно со вторыми входами первого 19 и второго 20 блоков коррекции, выходы которых подключены к первым входам элементов И третьей 21 и четвертой 22 групп соответственно, вторые входы:которых соединены с другими выходами блока управлени 16, а выходы - со входами элементов ШШ шестой группы 23, выходы 24 которых вл ютс выходами устройства.
Перва 17 и втора 18 группы элементов И 25 (см. фиг. 2) представ-. л ют собой матрицы, причем одни из входов элементов И 25 подключены соответственно к пшнам строк и к шинам столбцов матрицы соответственно .
На фиг. 2 обозначены сигналы контрольных разр дов от А до А .. Устройство работает следующим
образом.
Claims (2)
- При записи число поступает на блок кодировани 7 (см. фиг. 1), где кодируетс по следующему алгоритму. Слово Х , X,, ...,Xj, подлежащее записи в накопитель, разбиваетс на m групп по 1 разр дов (п тх1), т,е. группа: X.XjXg 2 группа: Х X --Х , 3 группа: 5(iii..i)M h В каждой группе производитс контроль по четности. Значение контрольного разр да А( ) опре дел етс из уравнени ) ,, S. . . ,+Xit+ А; 1 . Контроль по нечетности производитс также по столбцам. Таким образом , после кодировани подлежащее записи число имеет структуру: , . . , jXfA, ., -4X4(«l-V m+ Afnf После кодировани число записываетс в чейку накопител 3, адрес которой указан в регистре адреса 1, При.чтении слова производитс определение значений контрольных разр дов А;,-А, по которым производитс обнаружение и исправление ошибок, Характерной особенностью предлагаемого кода вл етс независимость числа контрольных разр дов от количества исправл емых ошибок. По адресу, указанному в регистре адреса 1, число считываетс из нако пител 3 и поступает на регистр пр мого кода 4, с пр мого выхода которого по сигналу блока управлени 16 информаци поступает на первый блок декодировани 12, где вычисл ютс значени контрольных Разр дов которые .анализируютс элементами ШМ группы 14. Если в результате анализа оказываетс , что ошибки отсутствуют (А;,А2. .. ,) , то на выходах элементов И первой групп 17 устанавливаютс нулевые значени сигналов, в результате чего коррекци считанного слова не осуществл етс , а сигнал с блока управлени 16 разрешает выдачу считанного слова с выходов первого блока коррекции 19 через элементы И 21 на выходе устройства. Если анализ контрольных разр до показывает, что в слове присутствуют ошибки, причем на выходах элемен тов ИЛИ четвертой группы 14 по витс код 1, то по сигналу с блока уп равлени 16 считанное слово с инверсного выхода регистра пр мого кода записываетс в ту же чейку на 9 копител 3 и считьшаетс на регистр обратного кода 5. С целью повьшени быстродействи содержимое каждого из регистров 4 и 5 обрабатываетс параллельно. На входы блока обнаружени отказов 9 поступает пр мой код считанного слова и обратный код содержимого регистра 5. В блоке 9 производитс сложение двух пр мых кодов. Единицы в некоторых разр дах суммы означают, что одноименные разр ды чейки накопител имеют отказы. Коррекци ошибки происходит следующим образом. На од- ни из входов элементов И первой 17 и второй 18 групп поступают значени контрольных разр дов, а на другие входы - сигналы с выходов блока об-. наружени отказов 9. Сработают только те элементы И групп 17 и 18, на вход которых поступают три единичных сигнала, а это свидетельствует о том, что корректируютс только разр ды, принадлежащие множеству отказавших разр дов. Если хот бы на одном выходе элементов И Первой 7 и второй 18 групп по вл етс единичный сигнал, то это означает, что коррекци произведена правильно. Информаци об этом поступает с управл ющих выходов элементов И групп 17 . и 18 на блок управлени 16. В блока:4 коррекции 19 и 20 производитс сложение двух кодов, поступающих с регистров 4 и 5 и с информационных выходов элементов И первой 17 и второй 18 групп соответственно. После коррекции производитс повторный контроль. Если анализ контрольньпс разр дов показывает отсутствие ошибок, то по сигналу с блока управлени 16 скорректированное слово поступает на выходы 24 устройства .. Если на выходах элементов ИЛИ групп 4 или 15 по вл етс код 01 либо 10, то это означает, что слово содержит четное количество ошибок , принадлежащих одной строке либо одному столбцу накопител 3. В этом случае, а также если ни на одном из выходов элементов И первой 17 и второй 18 групп не по вл етс единичный сигнал (что свидетельствует о неправильном определении ошибочных разр дов), блок управлени 16 запрещает выдачу информации на выходы 24 устройства. Блок управлени 16 сигнализирует о неисправимой ошибке, когда на выходах элементов ИЛИ обоих групп 14 и 15 по вл етс код 01, 10 а также в том случае, если на выходах элементов ИЛИ одной из этих групп по вл етс код 10, и ни один из элементов И групп 17 и 18 не сработал, либо когда последн ситуаци имеет место в обо их каналах. Технико-экономические преимущества предложенного устройства за-. ключаютс в том, что в нем примен етс меньшее по сравнению с известным количеством контрольных разр дов и значительно уменьшено врем декодировани и коррекции,.за счет чего повышены быстродействие и надежность устройства. Формула изобретени Запоминающее устройство с обнаружением и исправлением ошибок, содержащее регистр адреса, регистры пр мого и обратного кодов блок ,кодировани , блок обнаружени отказов , первый блок декодировани , бло управлени , первый блок коррекции, группы элементов ИЛИ и накопитель, адресный вход которого соединен с выходом регистра адреса, информационный вход подключа к выходу элементов ШШ первой группы, а выход к входам регистров пр мого и обратного кодов, причем входыэлементов ШШ первой группы соединены соответ ствешю с выходом блока кодировани и с инверсным выходом регистра пр мого ксща, пр мой выход которого по ключен к первым входам первого блок . коррекции, элементов ИЛИ второй.гру , пы и блока обнаружени отказов, второй вход которого соединен с ин .версным выходрм регистра обратного кода, выход первого блока коррек (ции подключен ко вторым входам элементов ИЛИ второй группы выходы ко ;торых соединены со входом первого 9, 8 блока декодировани , управл ющие входы регистра адреса и регистров пр мого и обратного кодов подключены к одним из выходов блока управлени , отличающеес тем, что, с целью повышени быстродействи и надежности устройства, оно содержит второй блок декодировани , второй блок коррекции, третью , четвертую, п тую и шестую группы элементов ИЛИ и группы элементов И, причем первые входы элементов ИЛИ третьей группы соединены с инверсными выходами регистра обратного кода и первым входом,второго блока коррекции, выход которого подключен ко вторым входам элементов ШШ третьей группы, выходы которых соединены со входом второго блока декодировани , входы элементов ИЛИ четвертой и п той групп подключены к выходам соответственно, первого и второго блоков декодировани и одним из входов элементов И соответственно первой и второй групп, другие входы которьос соединены с выходами блока обнаружени отказов, а управл ннцие выходы элементов И первой и второй групп и выходы элементов ИЛИ четвертой и п той групп подключены соответственно ко входам блока уп- равлени , информационные выходы элементов И первой и второй групп .соединены соответственно со вторыми входами первого и второго блоков коррекции , выходы которых подключены к. перньо входам элементов И третьей и четвертой групп соответственно, вторые.входы которых соединены с Другими выходами блока, управлени , а выходы - со входами элементов ИЛИ шестой группы выходы которых вл ютс выходами устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 555443, кл. G II С 29/00, 1975.
- 2.Авторское свидетельство СССР по за вке № 2707122/18-24, кл. G П С 29/00, 1979 (прототип).iОт 16ГГТ.15
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802927470A SU898509A1 (ru) | 1980-05-20 | 1980-05-20 | Запоминающее устройство с обнаружением и исправлением ошибок |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802927470A SU898509A1 (ru) | 1980-05-20 | 1980-05-20 | Запоминающее устройство с обнаружением и исправлением ошибок |
Publications (1)
Publication Number | Publication Date |
---|---|
SU898509A1 true SU898509A1 (ru) | 1982-01-15 |
Family
ID=20896850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802927470A SU898509A1 (ru) | 1980-05-20 | 1980-05-20 | Запоминающее устройство с обнаружением и исправлением ошибок |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU898509A1 (ru) |
-
1980
- 1980-05-20 SU SU802927470A patent/SU898509A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0042966B1 (en) | Digital data storage error detecting and correcting system and method | |
US4631725A (en) | Error correcting and detecting system | |
US5691996A (en) | Memory implemented error detection and correction code with address parity bits | |
US5757823A (en) | Error detection and correction for four-bit-per-chip memory system | |
US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
US4888774A (en) | Error detection system | |
SU898509A1 (ru) | Запоминающее устройство с обнаружением и исправлением ошибок | |
JP2732862B2 (ja) | データ伝送試験装置 | |
SU1022223A1 (ru) | Запоминающее устройство с автономным контролем | |
SU881877A1 (ru) | Запоминающее устройство с автономным контролем | |
SU972590A1 (ru) | Запоминающее устройство | |
SU1115107A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1725261A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1195393A1 (ru) | Запоминающее устройство | |
SU1096697A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1059629A2 (ru) | Запоминающее устройство с самоконтролем | |
SU1149314A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU443413A1 (ru) | Запоминающее устройство с автономным контролем | |
SU855730A1 (ru) | Запоминающее устройство с самоконтролем | |
SU765886A1 (ru) | Устройство дл коррекции ошибок в блоке пам ти | |
SU875456A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1302326A1 (ru) | Запоминающее устройство с самоконтролем | |
SU763975A1 (ru) | Запоминающее устройство с обнаружением и исправлением ошибок | |
SU1161990A1 (ru) | Запоминающее устройство с коррекцией ошибок |