SU428455A1 - Устройство для контроля запоминающихмодулей - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств, в частности к устройствам дл  проверки запоминающих модулей.

Известно устройство дл  контрол  запоминающих модулей, содержащее регистр сдвига , одни входы которого подключены к выходам регистра начального состо ни , сумматор по модулю два, информационный регистр, выходы которого подсоединены к схеме контрол , регистр адреса и схемы «И. Регистр информации выполнен на триггерах со счетным входом, что позвол ет осуществл ть проверку запоминающих модулей в режиме эталона дл  этого режима, а схема сравнени  производит сравнение эталонных кодов с кодами, считанными из запоминающего устройства на информационный регистр.

Недостаток известного устройства состоит в том, что оно позвол ет создать ограниченное число проверочных режимов запоминающих модулей.

Целью предложени   вл етс  расщирение функциональных возможностей устройства.

С этой целью устройство содержит регистры маски, выходы которых подключены к управл ющим входам схем «И первой и второй групп соответственно, информационные входы которых соединены с соответствующими выходами регистра сдвига, дополнительные сумматора по модулю два по количеству разр дов

регистра сдвига, одни входы которых подключены к выходам соответствующих схем «И второй группы, другие входы всех дополнительных сумматоров, кроме первого, подсоединены к выходам предыдущего разр да регистра сдвига, а выходы - к другим входам регистра сдвига. Выходы схем «И первой группы подключены ко входам сумматора, выход которого соединен со входом первого дополнительного сумматора, а выходы произвольных , групп разр дов регистра сдвига соединены со входами регистра адреса и информационного регистра.

Применение предложенного устройства позвол ет создать разнообразные режимы проверки запоминающих модулей. Следует отметить, что это устройство универсально, так как заложенные в него принципы позвол ют контролировать запоминающие модули с любым количеством адресных и разр дных линий , в пределах, определ емых числом триггеров регистра сдвига.

Блок-схема устройства приведена на чертеже .

Устройство состоит из регистра сдвига /, одни входы которого подключены к выходам 2 регистра начального состо ни  3, сумматора 4 по модулю два, информационного регистра 5, выходы 6 которого подсоединены к схеме 7 контрол , регистра адреса 8, схем «И первой группы 9 и второй группы 10 и регистров маски 11 и 12, выходы 13 которых соединены с управл ющими входами схем «И первой группы 9 и второй группы 10 соответственно. Информационные входы схем «И первой группы 9 и второй группы 10 соединены с соответствующими выходами 14 регистра сдвига I. Кроме того, устройство содержит дополнительные сумматоры 15, количество которых равно числу разр дов регистра сдвига /. Одни входы дополнительных сумматоров /5 подключены к выходам 16 соответствующих схем «И второй группы 10, другие входы дополнительных сумматоров 15, кроме первого, подсоединены к выходам 14 предыдущего разр да регистра сдвига 1, а выходы 17 соединены со вторым входом регистра сдвига 1. Выходы 18 схем «И первой группы 9 подключены ко входам сумматора 4, а выход 19 сумматора 4 подключен к входу первого дополнительного сумматора 15. Выходы произвольных разр дов регистра сдвига / соединены со входами регистра адреса 8 и информационного регистра 5, Все коды, реализуемые предлагаемым устройством , раздел ютс  на два класса - ли-нейные коды и нелинейные коды. Работа устройства в режиме получени  линейных кодов осуществл етс  следующим образом . Код начального состо ни  с регистра начального состо ни  3 поступает на одни входы регистра сдвига / и, пройд  через схемы «И первой группы 9, суммируютс  сумматором 4. Результат суммы с выхода 19 сумматора 4 передаетс  через дополнительный сумматор 15 на второй вход первого разр да регистра сдвига 1. При этом конкретный вид преобразовани  определ етс  кодом, занесенным на регистр маски 11, выходы 13 которого соединены с управл ющим входом схем «И первой группы 9. На регистр маски 12 заноситс  нулевой код, отличающий схемы «И второй группы 10 от дополнительных сумматоров 15. Выходы произвольных разр дов регистра сдвига 1 подключены ко входам регистра адреса 8 и информационного регистра 5 и задают псевдослучайную последовательность записываемой в запоминающий модуль информации . Правильность считанной из запоминающего модул  информации, поступающей на вход информационного регистра 5 (на чертеже эта св зь не показана), контролируетс  схемой 7. Преобразование, осуществл емое устройством проверки запоминающих модулей, описываетс  линейной возвратной последовательностью: А, . X, где;:, (Х1,Х2,...,Х„ 0000 . Коэффициенты а, задаютс  регистром маски У7 и могут принимать значени  О или 1, общее число преобразований - 2 . В режиме получени  нелинейных кодов на регистр маски 12, выходы 13 которого соединены с управл ющими входами схемы «И второй группы 10, заноситс  код нелинейного преобразовани . Нелинейное преобразование может быть описано нелинейной возвратной последовательностью где У / (У 0000 . а 1 Коэффициенты b J задаютс  регистром маски 12 и могут принимать значени  О или 1. При этом, если коэффициент йу 1, то соответствующий разр д регистра сдвига 1 работает в режиме со счетным входом, а в противном случае - в режиме сдвига. Общее число нелинейных преобразований- 22 . Предложенное устройство дл  проверки запоминающих модулей позвол ет существенно увеличить число проверочных текстов и, соответственно , повысить достоверность контрол  запоминающих модулей. Тесты, генерируемые устройством, включают в себ  все известные тесты проверки запоминающих модулей. Пред м е т и з о б р е т е н и   Устройство дл  контрол  запоминающих модулей, содержащее регистр сдвига, одни входы которого подключены к выходам регистра начального состо ни , сумматор по модулю ва, информационный регистр, выходы которого подсоединены к схеме контрол , регистр адреса и схемы «И, отличающеес  тем, что, с елью расщирени  функциональных возможостей устройства, оно содержит регистры аски, выходы которых подключены к управ ющим входам схем «И первой и второй рупп соответственно, информационные входы оторых соединены с соответствующими выодами регистра сдвига, дополнительные сумматоры по модулю два по количеству разр дов регистра сдвига, одни входы которых подключены к выходам соответствующих схем «И второй группы, другие входы всех дополнительных сумматоров, кроме первого, подсоединены к выходам предыдущего разр да регистра сдвига, а выходы - к другим входам регистра сдвига, выходы схем «И первой группы подключены ко входам сумматора, выход которого соединен со входом первого дополнительного сумматора, а выходы произвольных групп разр дов регистра сдвига соединены со входом регистра адреса и информационного регистра.

18

18

HjJ Hj4 Г