SU374663A1 - Всесоюзная - Google Patents
ВсесоюзнаяInfo
- Publication number
- SU374663A1 SU374663A1 SU1652533A SU1652533A SU374663A1 SU 374663 A1 SU374663 A1 SU 374663A1 SU 1652533 A SU1652533 A SU 1652533A SU 1652533 A SU1652533 A SU 1652533A SU 374663 A1 SU374663 A1 SU 374663A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- information
- bit
- logical
- elements
- state
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
Изобретение относитс к Ёычисли1ельной технике и может быть использовано дл построени вычислительных машин. Известны асинхронные регистры сдвига, выполненные на двоичных потенциальных элементах «И - «НЕ, сложны по конструкции.
Дл упрощени и повышени быстродействи в каждый разр д предлагаемого регистра сдвига включен троичный триггер с трем установочными входами и трем потенциальными выходами, состо щий из трех элементов , причем два выхода троичного триггера данного разр да использованы дл информационной св зи с двум входами троичного триггера последу ощего разр да, а третий выход - дл управл ющей св зи с третьим входом троичного триггера предыдущего разр да.
На фиг. 1 показана структурна схема четырех разр дов асинхронного регистра сдвига; на фиг. 2 - функциональна схема четырех разр дов предлагаемого асинхронного регистра сдвига; на фиг. 3 - минимальный вариант схемы асинхронного регистра сдвига, построенного на троичных триггерах с установочными входами. Асинхронный регистр сдвига содержит разр ды асинхронного регистра сдвига /-4, потенциальные логические элементы 5-12; информационные входы 13 и 14 триггера, управл ющий вход 15
триггера информационные вЫхОдЫ 16 и 17 триггера, управл ющий выход 18 триггера.
Дл по снени принципа работы асинхронного регистра сдвига по его структурной схеме по фиг. 1 принимают следующую кодировку сигналов на выходах 16 и 17 каждого разр да 1-4:
ЛогическиеИнформационное комбинациизначение
10«единица 01«нуль
11«нет информации
Каждый разр д вл етс элементом пам ти , обеспечивающим сохранение одного из этих состо ний. Нри наличии информации в разр де на его выходе 18 имеетс потенциальный сигнал, который, поступа на вход 15 предыдущего разр да, удерживает его в состо нии «нет информации. Если разр д установлен в это состо ние, то на его выходе 18 имеетс потенциальный сигнал, разрешающий запись «нул или «единицы в предыдущий разр д в соответствии с ситуацией на входах 13 и 14 последнего.
Пусть теперь разр д 1 находитс в состо нии «О, а остальные - в состо нии «нет информации , тогда оказываетс разрешенной запись информации в разр д 2. Как только информаци перепищетс в него, сигналом с
выхода 18 разр д / устанавливаетс в состо ние «нет информации. Одновременно информаци переписываетс в разр д 3 и, как только это произойдет, сигнал с выхода 18 разр да 3 установит разр д 2 в состо ние «нет информации, и так единица информации будет продвигатьс по регистру до тех пор, пока не встретитс разр д, а вход 15 которого подан сигнал, удерживающий его в состо нии «нет информации, тогда запись в этот разр д запрещена и продвижение информации прекратитс . Таким образом, при полном заполнении регистра информаци может располагатьс в нем только через разр д, т. е. разр ды , хран щие информацию, чередуютс с разр дами, наход щимис в состо нии «нет информации.
В предлагаемом устройстве (см. фиг. 2) каждый разр д включает в себ четыре потенциальных логических элемента , причем три из них, например 5, 6 и 7, образуют троичный триггер, а 8 - вспомогательный. Пусть в исходном состо нии все разр ды наход тс в состо нии «нет информации и на входы 13 и 14 подана логическа комбинаци «11. Тогда на входах элемента 5 только логические «единицы, а, следовательно, на выходе логический «нуль, который, поступа на входы элементов 6 к 7, вызывает на нх выходах 16 и 17, логическую комбинацию «11.
То же относитс к остальным разр дам.
Пусть теперь второй разр д, составленный из элементов 5, 6, 7 к 8, оказалс в состо нии «пуль, тогда на выходе элемента 6 - логический «нуль, который поддерживает на выходе элемента 5 логическую «единицу, вследствие чего на выходе элемента 8 - логический «нуль, чем запрещаетс запись информации в предыдущий разр д, т. е. он удерживаетс в состо нии «нет информации. Но в таком состо нии регистр оставатьс не может, поскольку , как только на одном из входов элемента 9 по витс логический «нуль, на его выходе образуетс логическа «единица и будет разрешена запись информации в разр д, вклкЗчающий в себ элементы 9-12. Одновременно с записью информации в этот разр д на выходе элементов 12 по витс логический «нуль, когорый, поступа на входы элементов 6 и 7, опрокинет троичный триггер, образованный элементами 5, 6 v( 7, ъ состо ние «нет информации. Таким же образом единица информации перейдет в следующий разр д и
т. д. Если окажетс , что запись информации в очередной разр д запрещена подачей на его вход 15 логического «нул , то передвижение единицы информации по регистру прекратитс . Следует заметить, что применение четвертого
элемента «И - «НЕ, например 8, 12, логически не об зательно, а вызвано выбором логических элементов с логической мощностью по входам и выходам не более четырех. При наличии 5 входов и шести выходов у каждого
элемента «И - «НЕ схему асинхронного регистра сдвига можно реализовать с трем элементами «И - «НЕ на разр д (см. фиг. 3). Особенностью такой схемы вл етс то, что гашение информации в данном разр де после ее переписи в последующий разр д осуществл етс логическим «нулем с одного из информационных выходов этого последующего разр да.
Предмет изобретени
Асинхронный регистр сдвига, выполненный на двоичных потенциальных элементах «НЕ, отличающийс тем, что, с целью упрощени устройства и повышени его надежности и быстродействи , каждый его разр д содержит троичный триггер, выполненный из трех элементов «И - «НЕ, причем два выхода троичного триггера каждого разр да
соединены с двум информационными входами троичного триггера последующего разр да, а третий выход соединен с управл ющим третьим входом троичного триггера предыдущего разр да.
13
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1652533A SU374663A1 (ru) | 1971-04-30 | 1971-04-30 | Всесоюзная |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1652533A SU374663A1 (ru) | 1971-04-30 | 1971-04-30 | Всесоюзная |
Publications (1)
Publication Number | Publication Date |
---|---|
SU374663A1 true SU374663A1 (ru) | 1973-03-20 |
Family
ID=20474061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1652533A SU374663A1 (ru) | 1971-04-30 | 1971-04-30 | Всесоюзная |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU374663A1 (ru) |
-
1971
- 1971-04-30 SU SU1652533A patent/SU374663A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1324617A (en) | Digital processor | |
US3387298A (en) | Combined binary decoder-encoder employing tunnel diode pyramidorganized switching matrix | |
US3302185A (en) | Flexible logic circuits for buffer memory | |
US3192362A (en) | Instruction counter with sequential address checking means | |
US2853698A (en) | Compression system | |
US3389377A (en) | Content addressable memories | |
SU374663A1 (ru) | Всесоюзная | |
US3292159A (en) | Content addressable memory | |
US4128879A (en) | Recirculating memory with plural input-output taps | |
GB1003922A (en) | Combined comparator and parity checker | |
US4031516A (en) | Transmission data processing device | |
US3191163A (en) | Magnetic memory noise reduction system | |
GB1123612A (en) | Improvements in or relating to coded information analysing arrangements | |
GB1379588A (en) | Systems for testing electrical devices | |
US2998192A (en) | Computer register | |
GB1327575A (en) | Shift register | |
GB991734A (en) | Improvements in digital calculating devices | |
US3543243A (en) | Data receiving arrangement | |
US3290661A (en) | Content addressable associative memory with an output comparator | |
JPH0315221B2 (ru) | ||
US3500340A (en) | Sequential content addressable memory | |
US3284775A (en) | Content addressable memory | |
GB929502A (en) | Decoder for a load sharing matrix switch | |
SU1126972A1 (ru) | Устройство дл поиска информации | |
JPS5927037B2 (ja) | 連想記憶装置 |