SU1591178A1

SU1591178A1 - Reversible pulse distributor for stepping motor control

Info

Publication number: SU1591178A1
Application number: SU884497745A
Authority: SU
Inventors: Valerij D Telegin; Vitalij V Nizhnikov; Igor N Rudoj; Vadij I Lakizo
Original assignee: Sp Kt B S O Proizv Pri Bruss G
Priority date: 1988-10-24
Filing date: 1988-10-24
Publication date: 1990-09-07

Description

Изобретение относится к управлению электрическими машинами и может быть использовано для управления трех-, четырех-, пяти- и шестифазными шаго- 5 выми двигателями.The invention relates to the control of electric machines and can be used to control three-, four-, five- and six-phase stepping motors.

Цель изобретения - расширение эксплуатационных возможностей путем увеличения числа режимов коммутации при повышении надежности. Ι0The purpose of the invention is the expansion of operational capabilities by increasing the number of switching modes while increasing reliability. Ι0

На чертеже представлена блок-схема реверсивного распределителя импульсов для управления шаговым двигателем.The drawing shows a block diagram of a reversible pulse distributor for controlling a stepper motor.

Реверсивный распределитель содержит двоичный счетчик 1, первый 2 и второй 5 3 элементы Й-НЕ·, постоянное запоминающее устройство (ПЗУ) 4, элемент ИЛИ 5, тактовую шину 6, шины управления 7 и реверса 8, первую 9 и вторую 10 шины ₁выбора тактности коммутации, первую >0 11, вторую 12 и третью 13 шины выбора режима коммутации,шину 14 включения шагового двигателя, инвертор 15 и мультиплексор 16, причем тактовый_вход вход (С) ,входы разрешения счета (V) !5 и задания направления счета (+1) двоичного счетчика 1 соединены соответственно с тактовой шиной 6, шинами управления 7 и реверса 8, выход первого разряда счетчика 1 подключен к второ- 30 му входу первого элемента И-НЕ 2, первый вход которого соединен с первой шиной 9 выбора тактности коммутации, а выход связан с вторым входом ^;второго элемента И-НЕ 3, первый вход 35 которого подключен к второй шине 10 выбора тактности коммутации, выход соединен с первым адресным входом ПЗУ 4, второй, третий и четвертый адресные входы которого соединены соответствен- 0 но с выходами второго, третьего и четвертого разрядов счетчика 1, пятый адресный вход подключен к первой шине 11 выбора режима коммутации, разрешающий вход (V) ПЗУ 4 подключен к шине <5 14 включения шагового двигателя, первый выход ПЗУ 4 соединен с первым входом элемента ИЛИ 5, второй вход которого подключен к выходу мультиплексора 16, первый, второй и третий инфор- 50 мационные входы подключены соответственно. к четвертому, пятому и шестому выходам ПЗУ 4, четвертый информационный вход связан с шиной высокого потенциала, первый адресный вход (А) 55 мультиплексора 16 объединен с вторым информационным входом счетчика 1 и подключен к второй шине 12 выбора ре-< жима коммутации, второй адресный входThe reversing distributor contains a binary counter 1, first 2 and second 5 3 elements Y-NOT ·, read-only memory (ROM) 4, element OR 5, clock bus 6, control bus 7 and reverse 8, the first 9 and second 10 _{of the} selection bus ₁ switching cycles, the first> 0 11, the second 12 and third 13 of the switching mode selection bus, the stepper motor enable bus 14, the inverter 15 and the multiplexer 16, and the clock_input is the input (C), the account enable inputs (V)! 5 and the count direction ( +1) binary counter 1 are connected respectively to the clock bus 6, control buses 7 and reverse 8, the output of the first discharge of counter 1 is connected to the second 30 input of the first AND-NOT 2 element, the first input of which is connected to the first bus 9 for selecting the switching clock, and the output is connected to the second input ^; the second AND-NOT 3 element, the first input 35 of which is connected to the second bus 10 for selecting the switching clock, the output is connected to the first address input of the ROM 4, the second, third and fourth address inputs of which are connected, respectively, to the outputs of the second, third and fourth digits counter 1, the fifth address input is connected to the first switching mode selection bus 11, the enable input (V) of the ROM 4 is connected to the bus <5 14 of turning on the stepper motor, the first output of the ROM 4 is connected to the first input of the OR element 5, the second input of which is connected to the output multiplex Sora 16, the first, second and third information inputs are connected respectively. to the fourth, fifth and sixth outputs of the ROM 4, the fourth information input is connected to the high potential bus, the first address input (A) 55 of the multiplexer 16 is combined with the second information input of the counter 1 and connected to the second switching mode selection bus 12, the second address entrance

178 , (В) подключен к третьей шине 13 выбора ; режима коммутации и объединен с четвертым информационным входом счетчика 1 и входом инвертора 15, связанного своим выходом с третьим информационным входом счетчика 1, первый информационный вход которого подключен к шине (Е_п) высокого потенциала, выход элемента ИЛИ 5 и выходы ()_г- ()_бПЗУ 4 используются в качестве выходов распределителя.178, (B) is connected to a third selection bus 13; switching mode and combined with the fourth information input of the counter 1 and the input of the inverter 15, connected by its output to the third information input of the counter 1, the first information input of which is connected to the high potential bus (E _p ), the output of the OR element 5 and the outputs () _g - ( ) _b ROM 4 are used as outputs of the distributor.

Распределитель работает следующим образом.The distributor operates as follows.

Режим работы реверсивного распределителя импульсов для управления шаговым двигателем выбирается в зависимости от типа используемого шагового двигателя, его нагрузки и определяется уровнями потенциальных сигналов, подаваемых на первую 11, вторую 12 и третью 13 шины выбора режима коммутации. При этом сигналы, подаваемые на вторую 12 и третью 13 шины выбора режима коммутации, задают не только тип шагового двигателя, но и одновременно, поступая на второй, третий и четвертый информационные входы счетчика 1, однозначно определяют его коэффициент пересчета с учетом логической единицы на первом информационном входе счетчика 1 и инверсии сигнала, поступающего на третий информационный вход счетчика 1 с третьей шины 13 выбора режима коммутации через инвертор 15.The operating mode of the reversible pulse distributor for controlling the stepper motor is selected depending on the type of stepper motor used, its load and is determined by the levels of potential signals supplied to the first 11, second 12 and third 13 buses of the selection of the switching mode. In this case, the signals supplied to the second 12 and third 13 buses of the selection of the switching mode, determine not only the type of stepper motor, but also simultaneously entering the second, third and fourth information inputs of counter 1, uniquely determine its conversion factor taking into account the logical unit on the first the information input of the counter 1 and the inversion of the signal supplied to the third information input of the counter 1 from the third bus 13 for selecting the switching mode through the inverter 15.

После подачи на шину 7 управления потенциального сигнала разрешения счета двоичный счетчик 1 начинает отсчитывать поступающие с тактовой шины 6 импульсы, при этом записываемое в счетчик 1 двоичное число увеличивается или уменьшается на единицу, в зависимости от уровня потенциального сигнала на шине 8 реверса, т.е. на входе для задания счета. На разрядных выходах счетчика 1 формируются тем самым четыре первых разряда двоичного адресного кода, поступающего на первый, второй, третий и четвертый адресные входы ПЗУ 4, причем сигнал с выхода первого разряда счетчика 1 может проходить на первый адресный вход ПЗУ 4 лишь при подаче потенциальных сигналов высокого уровня на первые входы первого 2 и второго 3 элементов И-НЕ, т.е. на первую 9 и вторую 10 шины выбора тактности коммутации, обуславливая считывание записанной в ПЗУ информации по каждому тактовому им1591178 пульсу, что необходимо для реализации несимметричных режимов коммутации. В остальных случаях на выходе второго элемента И-НЕ 3, т.е. на первом адресном входе ПЗУ 4 поддерживается уровень логической единицы или логического нуля, вследствие чего записанная в ПЗУ 4 информация считывается \по·каждот му нечетному или каждому четному так-(зд товому импульсу, благодаря чему реализуются .симметричные режимы коммутации. Вариант соответствующего программирования ПЗУ 4, в качестве которого может быть использована микросхема зд К155 РЕЗ, представляющая собой постоянное запоминающее устройство с организацией 32x8 бит и однократным электрическим программированием, приве-. ден в табл. 1. 20After the potential counter resolution signal is fed to the control bus 7, the binary counter 1 starts counting the pulses from the clock bus 6, while the binary number written to the counter 1 increases or decreases by one, depending on the level of the potential signal on the reverse bus 8, i.e. . at the entrance to set the account. The first outputs of the binary address code supplied to the first, second, third and fourth address inputs of the ROM 4 are thus formed at the bit outputs of the counter 1, and the signal from the output of the first bit of the counter 1 can pass to the first address input of the ROM 4 only when potential signals are supplied high level at the first inputs of the first 2 and second 3 elements AND NOT, i.e. on the first 9 and second 10 buses for selecting the switching clock, causing the reading of information recorded in the ROM for each clock pulse 1591178, which is necessary for the implementation of asymmetric switching modes. In other cases, at the output of the second AND-NOT 3 element, i.e. at the first address input of ROM 4, the level of a logical unit or logical zero is maintained, as a result of which the information recorded in ROM 4 is read \ every odd or every even (pulse), due to which symmetrical switching modes are implemented. A variant of the corresponding ROM programming 4, which can be used with the K155 REZ microcircuit, which is a permanent storage device with 32x8 bit organization and one-time electrical programming, is given in Table. 1. 20

Пятый разряд адресного кода задается непосредственно уровнем сигнала, подаваемого на первую шину 11 выбора режима коммутации. Поступая на адрес- 25 ^ые входы ПЗУ 4 и изменяясь по каждому тактовому импульсу либо по каждому четному или нечетному тактовому импульсу, адресный код обеспечивает при подаче разрешакицего сигнала низкого 30 уровня на шину 14 включения шагового двигателя (т.е. на разрешающий вход ПЗУ 4) выборку записанных в ПЗУ 4 кодовых комбинаций соответственно типу выбранного шагового двигателя и режи- зд му коммутации, его обмоток. При этом сигнал на .первом выходе распределителя, т.е. на выходе элемента ИЛИ, обеспечивающего сложение по ИЛИ сигналов низкого уровня, формируется из 40 сигнала на первом выходе ПЗУ 4 или выходного сигнала мультиплексора 16, сигнал на выходе которого, равно как и коэффициент пересчета двоичного ' счетчика 1, определяется комбинацией 45 потенциальных сигналов, подаваемых на вторую 12 и третью 13 шины выбора режима коммутации.The fifth digit of the address code is set directly by the signal level supplied to the first switching mode selection bus 11. When arriving at the address 25th inputs of ROM 4 and changing for each clock pulse or for each even or odd clock pulse, the address code provides when a resolution of a low level 30 signal is applied to the stepper motor enable bus 14 (i.e., to the enable input of the ROM 4) a selection of 4 code combinations recorded in the ROM according to the type of the selected stepper motor and the switching mode of its windings. In this case, the signal at the first output of the distributor, i.e. the output of the OR element, which provides the addition of OR low-level signals, is formed of 40 signals at the first output of the ROM 4 or the output signal of the multiplexer 16, the signal at the output of which, as well as the conversion factor of the binary counter 1, is determined by a combination of 45 potential signals supplied on the second 12 and third 13 bus selection mode switching.

Зависимость коэффициента пересчета двоичного счетчика 1 и выбираемых ре- 50 жимов работы от потенциальных сигналов на входных шинах распределителя, т.е. на шинах 9 - 13, представлена в табл. 2.The dependence of the conversion factor of the binary counter 1 and the selected operating modes 50 on the potential signals on the input buses of the distributor, i.e. on tires 9 - 13, is presented in table. 2.

При изменении уровня потенциального сигнала на шине 8 реверса адресный код меняется в обратной последовательности, обеспечивая считывание записанной в ПЗУ 4 информации в обратном порядке и тем самым отработку реверса и вращение шагового двигателя в противоположном направлении.When you change the level of the potential signal on the reverse bus 8, the address code changes in the reverse order, ensuring that the information written in the ROM 4 is read in the reverse order and thereby reversing and rotating the stepper motor in the opposite direction.

При подаче потенциального сигнала запрета счета на шину 7 управления , двоичный счетчик 1 останавливается с сохранением информации, благодаря чему обеспечивается фиксированная стоянка шагового двигателя. Если в режиме фиксированной стоянки на шину 14 включения шагового двигателя подать запрещающий потенциальный сигнал высокого уровня, на всех выходах ПЗУ 4 независимо от состояния адресных входов появятся сигналы одинакового (высокого) уровня, обеспечивающие обесточивание обмоток шагового двигателя с сохранением информации о состоянии распределителя.When a potential signal of the prohibition of counting is applied to the control bus 7, the binary counter 1 stops with information being saved, which ensures a fixed parking of the stepper motor. If, in the fixed parking mode, a prohibitory potential signal of a high level is applied to the bus 14 for switching on the stepper motor, signals of the same (high) level will appear on all outputs of the ROM 4 regardless of the state of the address inputs, ensuring that the windings of the stepper motor are de-energized while maintaining information about the status of the distributor.

Таким образом, предлагаемый распределитель импульсов для управления шаг говым двигателем обладает более широкими, в сравнении с известным техническим решением, эксплуатационными возможностями при повышенной его надежности. При той же емкости памяти, что и у прототипа распределитель дополнительно обеспечивает два экономичных режима коммутации шестифазного двигателя и три режима коммутации пя)тифазного шагового двигателя. В распределителе обеспечивается также однозначное соответствие между потенциальными сигналами, подаваемыми на втот рую и третью шины выбора режима- коммутации, и коэффициентом пересчета двоичного счетчика, что позволяет исключить причины сбойных ситуаций, возможных у прототипа.Thus, the proposed pulse distributor for controlling a step motor has wider, in comparison with the known technical solution, operational capabilities with its increased reliability. With the same memory capacity as the prototype, the distributor additionally provides two economical switching modes for a six-phase motor and three switching modes for a five-phase stepper motor. The distributor also provides an unambiguous correspondence between the potential signals supplied to the second rudder and the third bus for selecting the switching mode, and the conversion factor of the binary counter, which eliminates the causes of malfunctioning situations possible with the prototype.

Claims

Формула' изобретенияClaim

Реверсивный распределитель импульсов для управления шаговым двигателем, содержащий тактовую шину, шины управления и реверса, первую и вторую шины выбора тактности коммутации, первую и вторую шины выбора режима коммутации, элемент ИЛИ, двоичный счетчик, постоянное запоминающее устройство, второй, третий, четвертый, пятый и шестой выходы которого используются в качестве соответствующих выходов распределителя, а разрешающий вход подключен к шине включения шагового двигателя, первый и второй элементы И-НЕ, первые входы которых сое7 динены соответственно с первой и второй шинами выбора тактности коммутации, второй вход первого элемента И-НЕ подключен к :выходу первого разряда $ двоичного счетчика, выход связан с вторым входом второго элемента И-НЕ, выход которого соединен с первым адресным входом постоянного запоминающего устройства, второй и третий адресные входы которого подключены соответственно к выходам второго и третьего разрядов двоичного счетчика, связанного тактовым входом, входами разрешения счета и задания направления счета 15 соответственно с тактовой шинрй, шинами управления и реверса, а пятый адресный вход постоянного запоминающего устройства соединен с первой шиной выбора режима коммутации, о т л и ч а~20 ю щ и й с я тем, что, с целью расширения эксплуатационных возможностей путем увеличения числа режимов коммутации при.повышении надежности, в него введены третья шина выбора режима 25 коммутации, инвертор и мультиплексор, первый, второй и третий информационные входы которого соединены соответственно с четвертым, пятым и шестым выходами постоянного запоминающего устройства, четвертый информационный вход связан с шиной высокого потенциала, первый адресный вход объединен с вторым информационным входом двоичного счетчика и подключен к второй шине выбора режима коммутации, второй адресный вход подключен к третьей шине выбора режима коммутаций и объединен с четвертым информационным входом двоичного счетчика и входом инвертора, связанного своим выходом с третьим информационным входом двоичного счетчика, первый информационный вход которого подключен к шине высокого потенциала, а выход четвертого разряда соединен с четвертым адресным входом постоянного запоминающего устройства, первый4.выход которого подключен к первому входу элемента ИЛИ, второй вход которого связан с выходом мультиплексора, а выход используется в качестве первого выхода распределителя.Reversible pulse distributor for stepper motor control, comprising a clock bus, control and reverse buses, first and second switching clock selection buses, first and second switching mode selection buses, OR element, binary counter, read-only memory, second, third, fourth, fifth and the sixth outputs of which are used as the corresponding outputs of the distributor, and the enable input is connected to the bus for switching on the stepper motor, the first and second NAND elements, the first inputs of which are connected to respectively, with the first and second buses for selecting the switching clock, the second input of the first AND-NOT element is connected to: the output of the first bit $ of the binary counter, the output is connected to the second input of the second AND-NOT element, the output of which is connected to the first address input of the read-only memory, the second and the third address inputs of which are connected respectively to the outputs of the second and third bits of the binary counter connected by the clock input, the inputs of the resolution of the account and the setting of the direction of the account 15, respectively, with the clock bus, control and reverse, and the fifth address input of the permanent storage device is connected to the first bus for switching the switching mode, with the exception of ~ 20, in order to expand operational capabilities by increasing the number of switching modes at. to increase reliability, it introduced the third bus for selecting the mode of switching 25, an inverter and a multiplexer, the first, second and third information inputs of which are connected respectively to the fourth, fifth and sixth outputs of read-only memory, the fourth information the input is connected to the high potential bus, the first address input is combined with the second information input of the binary counter and connected to the second switching mode selection bus, the second address input is connected to the third communication mode selection bus and combined with the fourth information input of the binary counter and the inverter input connected its output with the third information input of the binary counter, the first information input of which is connected to the high potential bus, and the output of the fourth category is connected to the fourth address waist input permanent storage device pervyy4.vyhod which is connected to the first input of the OR gate, the second input of which is connected to the output of the multiplexer, and the output is used as the first output distributor.

Таблица!Table!

Адрес ПЗУ 4 ROM address 4 Выход ПЗУ 4 ROM output 4 5 5 I ⁴ I ⁴ и and 2 2 1 1 Р₆ P ₆ ь b Рз Rz Р* R* Ρι Ρι 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 2 2 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 3 3 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 4 4 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 5 5 0 0 0 0 1 1 0 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 6 6 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 7 7 0 0 0 0 1 1 1 1 1 1 1 1 0 0 о about 1 1 1 1 1 1 8 8 . 0 . 0 1 1 0 0 0 0 0 0 1 · 1 · 0 0 1 1 1 1 1 1 1 1 9 9 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1 10 10 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 11 eleven 0 0 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 12 12 0 0 1 1 1 1 0 0 0 0 X X X X X X X X X X X X 13 thirteen 0 0 1 1 1 1 0 0 1 1 X X X X X X X X X X X X 14 14 0 0 1 1 1 1 1 1 0 0 X X X X X X X X X X X X 15 fifteen 0 0 1 1 1 1 1 1 1 1 X X X X X X X X X X X X 16 16 1 1 - . 0 -. 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 17 17 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 18 18 1 1 0 0 0 0 1 1 0 0 1 . 1 . 1 1 1 1 0 0 0 0 1 1 19 19 1 1 0 0 0 0 1 1 1 1 1 1 1 1 . 0 . 0 0 0 0 0 1 1 20 20 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 21 21 1 1 0 0 1 1 0 0 1 1 1 1 0 0 .0 .0 0 0 1 1 1 1 22 22 1 1 0 0 1 1 1 1 0 0 1 1 0 0 0 0 1 1 1 1 1 1 23 23 1 1 0 0 1 1 1 1 1 1 0_ 0_ 0 0 0 0 1 1 1 1 1 1

Продолжение табл.1Continuation of table 1

Адрес Address ПЗУ 4 ROM 4 Выход Exit ПЗУ 4 ROM 4 5 5 I ⁴ II ⁴ I 3 1 3 1 2 2 Г' G ' Об About ь b I ”· I ”· I Оэ I oe I Ое I oe ч h 24 24 1 1 1 1 0 0 0 0 0 0 1 0 1 0 0 0 1 1 1 1 1 1 1 1 25 25 1 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 26 26 1 1 1 1 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 27 27 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 0 28 28 1 1 1 1 1 1 0 0 0 0 X X X X X X X X X X X X 29 29th 1 1 1 1 1 1 0 0 1 1 X X X X X X X X X X X X 30 thirty 1 1 1 . 1 . 1 1 1 1 0 0 X X X X X X X X X X X X 31 31 1 1 1 1 1 1 1 1 1 1 X X X X X X X X X X X X

Примечание. 0- обмотка ЩЦ включена;Note. 0- SCH winding is on;

1 - обмотка ЩЦ обесточена; X - любое состояние.1 - the SC winding is de-energized; X is any state.

Таблица 2table 2

Входное Input шины tires Информационные входы счетчика 1 Information inputs of the counter 1 Модуль Module Адрес : ПЗУ 4 Address: ROM 4 Тип ЩЦ и режим работы ShchTs type and operating mode 13 thirteen 12 12 11 eleven 10 10 9 9 счета bills I 1)₄ 1 ΰ₂ | д,I 1) ₄ 1 ΰ ₂ | d ________ ________ ________________ ________________

0 0 X X 0.1 0.1 I 0 1 I 0 1 6 6 1-5 1-5 Трехфазный ЩД: Трехтактная коммутация, 12-23-31 Three-phase ShchD: Three-stroke switching, 12-23-31 1 1 0 0 0-4 0-4 Трехтактная коммутация 1-2-3 Push-pull switching 1-2-3 1 1 1 1 0-5 0-5 Шеститактная коммутация 1-12-2-23-3-31 Six-stroke switching 1-12-2-23-3-31

0 10 00 10 0

1 8 1-71 8 1-7

0-60-6

0-70-7

Четырехфазный ШД: Четырехтактная коммутацияFour Phase Stepper: Four Stroke Switching

12-23-34-41 Четырехтактная коммутация12-23-34-41 Four-stroke switching

1-2-3-41-2-3-4

Восьмитактная ;юоммутацияEight-cycle; hummutation

1-12-2-23-3-34-4-411-12-2-23-3-34-4-41

1 0 0 0 X 1 О О1 0 0 0 X 1 O O

1-9 Пятифазный ЩД:1-9 Five-phase ShchD:

Пятитактная коммутацияFive-stroke switching

12-23-34-45-51.12-23-34-45-51.

0-8 Пятитактная коммутация0-8 Five-Patch Switching

1-2-3-4-51-2-3-4-5

0-9 Десятитактная коммутация0-9 Ten-Stroke Switching

Продолжение табл.2Continuation of Table 2

Входные шиныInput bus

12 1 112 1 1

Информационные вхо- Information inputs Модуль Module Адрес Address Тип ЩЦ и режим ShchTs type and mode ды счетчика 1 Counter 1 счета bills ·: ПЗУ 4 ·: ROM 4 работы work 1>₄ | в₂ | 0,1> ₄ | in ₂ | 0

1-12-2-23-3-34-4- . . -45-5-511-12-2-23-3-34-4-. . -45-5-51

1’ 1 1 О1 ’1 1 About

0 10 1

110 1110 1

1 1eleven

X 1 0 1X 1 0 1

ОABOUT

110 1110 1

1 12 17-271 12 17-27

16-2616-26

1-11 О-ίθ1-11 O-ίθ

1 12 0-111 12 0-11

16-2716-27

Шестифазный 11Щ: Шеститактная коммутация 123-234-345-456-561-612 Шеститактная коммутацияSix-phase 11SC: Six-stroke switching 123-234-345-456-561-612 Six-stroke switching

12-23-34-45-56-61 Шеститактная коммутация 1-2-3-4-5-6 Шестифазный ЩД: Двенадцатитактная коммутация 1-12-2-23-3-34-4-45-5-56-6-61 Двенадцатитактная коммутация 12-123-23-234-34-345-45-456-56-561-61-61212-23-34-45-56-61 Six-stroke switching 1-2-3-4-5-6 Six-phase ShchD: Twelve-stroke switching 1-12-2-23-3-34-4-45-5-56-6 -61 Twelve-stroke switching 12-123-23-234-34-345-45-456-56-561-61-612

Примечание. X- любое состояние (уровень логической единицы или нуля).Note. X - any state (level of a logical unit or zero).