SU1545221A1 - Устройство дл контрол микропроцессорной системы - Google Patents
Устройство дл контрол микропроцессорной системы Download PDFInfo
- Publication number
- SU1545221A1 SU1545221A1 SU884420227A SU4420227A SU1545221A1 SU 1545221 A1 SU1545221 A1 SU 1545221A1 SU 884420227 A SU884420227 A SU 884420227A SU 4420227 A SU4420227 A SU 4420227A SU 1545221 A1 SU1545221 A1 SU 1545221A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- error
- trigger
- output
- inputs
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. Целью изобретени вл етс повышение диагностических возможностей устройства за счет разделени возникающих ошибок на ошибки, требующие перезапуска и не требующие перезапуска. Устройство содержит блок 1 посто нной пам ти, регистр 2, дешифратор 3, шифратор 4, мультиплексоры 6 и 14, триггеры 8, 11, 12 и 13, регистры 15, 16 и 17 сдвига, счетчики 18, 19 и 20, элементы 2И-ИЛИ 24, 25 и 26. Устройство обеспечивает достоверный и гибкий контроль микропроцессорных систем с трем шинами в процессе их функционировани . Гибкость контрол обеспечиваетс путем избирательной фильтрации потока ошибок по типам, св занным с устройствами контролируемой микропроцессорной системы, при обращении к которым они возникают. Оценка частных потоков ошибок с целью формировани сигнала общей ошибки осуществл етс по двум порогам: порогу плотности распределени и интегральному порогу потока ошибок каждого типа. Сигнал общей ошибки формируетс лишь при достижении в некотором канале контрол пороговых значений. Это обеспечивает прерывание выполнени основной программы в существенно более редких случа х и только в ситуаци х, заранее назначаемых разработчиком и представл ющих реальную опасность дл выполнени основной задачи. В результа3.062образце 2 установлены электротензодатчики 7. При работе устройства опорные плиты 1 поворачиваютс вокруг шарниров шарнирно опертой жесткой стенки 3, таки
Description
31
2, дешифратор 3, шифратор 4, мультиплексоры 6 и 14, триггеры 8, 11, 12 и 13, регистры 15, 16 и 17 сдвига, счетчики J8, 19 и 20, элементы 2И-ИЛИ 24, 25 и 26. Устройство обеспечивает достоверный и гибкий контроль микропроцессорных систем с трем тинами в процессе их функционировани . Гибкость контрол обеспечиваетс путем избирательной фильтрации потока ошибок по типам, св занным с устройствами контролируемой микропроцессорной системы, при обращении к которым они возникают. Оценка частных потоков ошибок с целью формировани сигнала общей ошибки осуществл етс по двум
порогам: порогу плотности распределени и интегральному порогу потока ошибок каждого типа. Сигнал общей ошибки формируетс лишь при достижении в некотором канале контрол пороговых значений. Это обеспечивает прерывание выполнени основной программы в существенно более редких случа х и только в ситуаци х, заранее назначаемых разработчиком и представл ющих реальную опасность дл выполнени основной задачи. В результате существенно повышаетс устойчивость вычислительного процесса в контролируемой системе к воздействию помехи расшир етс область ее применени . 2 ил. , 3 табл.
Изобретение относитс к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем.
Целью изобретени вл етс повышение диагностических возможностей устройства за счет разделени возникающих ошибок на ошибки, требующие и не требующие перезапуска.
На фиг. 1 изображена структурна схема устройства; на фиг. 2 - вре- менные диаграммы его работы.
Устройство дл контрол микропроцессорной системы содержит (фиг.1) последовательно соединенные блок 1 посто нной пам ти, регистр 2 и дешифратор 3, последовательно соединенные шифратор 4, информационный вход которого вл етс информационным входом 5 устройства, и первый мультиплексор 6, управл ющий вход которого соединен с выходом блока 1 посто нной пам ти , адресный вход которого вл етс адресным входом 7 устройства, первый триггер 8, выход которого вл етс выходом 9 сигнала ошибки, а вход сбрса соединен с входом 10 сброса устройства , второй 11, третий 12 и четвертый 13 триггеры, второй мультиплексор 14, три регистра 15-17 сдвига , три счетчика 18-20, три элемента И 21-23, и три элемента 2И-ИЛИ 24-26.
Устройство дл контрол микропроцессорной системы работает следующим образом.
Оно обеспечивает контроль наиболее распространенной микропроцессор5
0
5
0
5
0
5
ной системы с трем шинами: шиной адреса, шиной данных и шиной управлени .
Дл обеспечени контрол микропроцессорной системы вход 5 предлагаемого устройства подключаетс к управл ющей шине контролируемой системы, вход 7 - к ее адресной шине, вход 10 сброса - к цепи сброса микропроцессора , вход 27 - к линии сигнала Синхронизаци контролируемой системы, а выход 9 сигнала ошибки - к входу запроса прерывани микропроцессора или может использоватьс другим образом.
В общем случае контролируема микропроцессорна система содержит посто нную пам ть (ПЗУ), оперативную пам ть (ОЗУ), в которой организуетс стек, и устройства ввода-вывода (УВВ). На стадии программировани программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы определенную адресную зону. При этом, как правило, часть адресного пространства остаетс неиспользованной .
Дл обращени к конкретному устройству микропроцессор формирует на шине адреса соответствующий код, обеспечивающий активацию выбранного устройства . Дл упрошени селекции вы- бираемого устройства распределение адресов осуществл етс таким образом, чтобы по старшим разр дам адреса можно было бы определить устройство, к которому осуществл етс обращение. Количество используемых дл этого
515
старших разр дов определ етс минимальным объемом адресного пространства , закрепл емого за каким-либо устройством микропроцессорной систе-. мы. Пусть, например, дл идентификации выбираемого устройства системы ИСПОЛЬЗОРВНО п ть разр дов А ,5 ,
и и адресной шины и зоны адресного пространства распределени в соответствии с табл.1.
При таком составе контролируемой микропроцессорной системы устройство, к которому осуществл етс обращение, может быть указано трехразр дным ко- дом. Перекодирование входного кода на старших разр дах шины адреса 7 в код, указывающий тип выбираемого устройства , осуществл етс блоком I посто нной пам ти. .Дл этого в нем по существующим адресам хран тс коды устройств микропроцессорной системы. Пусть код ПЗУ - 000, код ОЗУ - 001, код стека - 010, код УВВ -Oil, a код неиспользованной зоны - 100. Тог- да в блоке 1 посто нной пам ти должны хранитьс коды в соответствии с табл.2.
Таким образом, при обращении микропроцессора к какому-либо конкретно- му устройству системы на выходах блока 1 посто нной пам ти формируетс соответствующий код, и мультиплексор 6 выбирает соответствующий информационный вход, подключенный к одному из выходов шифратора 4, вход которого через информационный вход 5 подключен к управл ющей -шине контролируемой системы. В состав шины управлени типовой микропроцессорной сие- темы вход т следующие сигналы: чтение пам ти ЧТ; запись в пам ть; ввод ВВ; вывод ВЫВ; загрузка в стек ЗСТ; извлечение из стека ИСТ; чтение первого байта команды Ml; подтверждение прерывани ППР.
При этом, как правило, все управл ющие сигналы стробированы соответствующими строб-сигналами микропроцессора Прием или Запись.
Совершенно очевидно, что при нормальном функционировании системы микропроцессор генерирует управл ющие сигналы в строгом соответствии с устройством , к которому обращаетс .На- рушение этого соответстви свидетельствует об отказе или сбое и вл етс синтаксически некорректной ситуацией. Шифратор 4 обеспечивает кодирование
этих ситуаций в соответствии с допустимыми комбинаци ми управл ющих сигналов. Функционирование пшфратора 4 описываетс табл.3 истинности.
Каждый разр д выходного кода шифратора 4 соответствует устройству контролируемой микропроцессорной системы (У} устройство ввода-вывода ; У - неиспользуема зона адресного пространства; У0 - ПЗУ; У, - ОЗУ; У7 - стек). Единицы в правой части таОл.З соответствуют некорректным, а нули - корректным синтаксическим ситуаци м. Например, дл ПЗУ некорректными входными сигналами вл ютс ЗП, ВВ, ВЫВ, ЗСТ, ИСТ. Дл неиспользуемой зоны адресного пространства любой управл ющий сигнал будет некорректным .
Дл обнаружени синтаксически некорректных ситуаций в контролируемой системе необходимо значени выходного кода шифратора 4 сопоставить с устройством, к которому осушествл - етс обращение по адресной шине 7 в текущий мгмент времени. Это осутпе- ствл етс мультиплексором 6. При нормальной работе микропроцессорной системы исполн емые команды синтаксически корректны, поэтому на соответствующем выходе шифратора 4 и на выходе мультиплексора 6 будет посто нный уровень логического нул . Это св зано с тем, что на управл ющих входах мультиплексора 6 блок 1 посто нной пам ти устанавливает код устройства, к которому идет обращение , и выбираетс соответствующий информационный вход мультиплексора 6. Последний подключен к соответствующему выходу шифратора 4 (табл.2), где единицами закодированы только некорректные обращени (табл.3). Поскольку на выход мультиплексора 6 сигнал не поступает, триггер II, фиксирующий однократную ошибку в контролируемой системе, остаетс в обнуленном состо нии, которое было установлено при сбросе микропроцессорной системы через вход 10 сброса устройства.
При исполнении процессором микропроцессорной системы программы в результате сбо или отказа его элементов возможно возникновение некорректной синтаксической ситуации при обращении к какому-либо устройству системы . К таким ситуаци м относ тс попытка извлечени команды из зоны oneративной пам ти в результате сбо программного счетчика процессора, попытка записи числа в зону ПЗУ в результате сбо косвенного адреса или отказа одной из линий адресной шины и т.п. Некорректным вл етс также любое обращение к используемой зоне адресного пространства. При возникновении подобной некорректной синтак- сической ситуации работа устройства описываетс следующей последовательностью событий. Блок посто нной пам ти 1 устанавливает на управл ющих входах мультиплексора 6 код устройст- ва микропроцессорной системы, к которому должно производитьс обращение. Благодар этому, среди информационных входов мультиплексора 6 выбираетс тот, который св зан с соответствую- щим выходом шифратора 4. При некорректной ситуации код адресной зоны выбираемого устройства не соответствует комбинации управл ющих сигналов на шине управлени 5. Поэтому на выбранном информационном входе мультиплексора 6 всегда будет присутствовать логическа единица (табл.3), а на его выходе по витс сигнал, свидетельствующий об ошибке. Этот сигнал поступает на установочный вход триггера 11, перевод его в единичное состо ние.
В результате этого в триггере 1 I фиксируетс факт наступлени в копт- ролируемой системе однократной ошибки некоторого типа.
Дл обеспечени высокой гибкости и достоверности контрол в предлагаемом устройстве осуществл етс раз- лична обработка ошибок различного типа. При этом все обнаруживаемые ошибки разделены на п ть типов в соответствии с типами устройств контролируемой микропроцессорной системы, при обращении к которым они возникают . В соответствии с этим в отдельные типы выделены ошибки при обращении к ПЗУ, ОЗУ, стеку, УВВ и неиспользуемой зоне пам ти. Возможность раз- личной обработки этих ошибок обусловлена тем, что они вызывают различные последстви в контролируемой системе. Например, ошибки при обращении к программному ПЗУ и стеку, в которых чаще всего хранитс управл юща информаци , могут вызвать непредсказуемые последстви и, следовательно, в этом случае сразу же, при однократной ошибке, должны быть прин ты соответствующие меры. С другой стороны, в большом классе микропроцессорных систем, реализующих функции контроллеров , ошибки при обращении к ОЗУ и УВВ, хран щим регенерируемые данные, а также к неиспользуемой зоне пам ти за данными не вызывают столь критичных последствий. Это обусловлено тем, что в контроллерах реализуетс непрерывный процесс управлени и программа решени задачи представл ет собой бесконечный цикл. При этом, как правило, объект управлени обладает большой инерционностью и не может изменить своего состо ни при генерации ложных управл ющих воздействий в течение коротких интервалов времени. Вследствие цикличности процесса управлени ошибки, возникшие в результате сбо в текущем цикле, исправл ютс уже в следующем цикле и не вызывают нарушени процесса управлени , так как длительность программного цикла в контроллерах очень мала. При этом ошибки, св занные с обращением к неиспользуемой зоне пам ти за командами , также не вызывают критических последствий. Это обусловлено тем, что в неиспользуемую зону всегда ввод тс программные ловушки, обеспечивающие автоматический перезапуск программы сначала при попадании в нее. В этом случае возникновение ошибок такого типа влечет за собой пропуск некоторой части программы лишь в текущем цикле, что не вызывает нарушени процесса управлени в целом. Дл повышени устойчивости процесса управлени в услови х сильных помех, вызывающих сбои в контролируемой микропроцессорной системе, фиксаци ошибок, не вызывающих критичных последствий, с прин тием соответствующих мер должна осуществл тьс не при их однократном про влении, а после превышени некоторого порога в их потоке. При этом могут быть установлены различные типы порогов дл фиксации общей ошибки.
В предлагаемом устройстве обработка ошибок осуществл етс по двум типам наиболее важнмх порогов: порога плотности распределени потока ошибок и интегрального или суммарного порога потока ошибок, Плотность распределени потока ошибок характеризует частоту их по влени во времени.
Этот порог превышаетс , если подр д в течение некоторого заранее заданного количества последовательных циклов контрол фиксируетс факт по вле ни ошибки одного типа. Если же эта ошибка носит перемежающиес характер с количеством ошибок в пачке, не превышающем установленного порога плотности , то обща ошибка в этом случае не фиксируетс ,.
Интегральный показатель потока ошибок характеризует общее количество по влени однократных ошибок од чого типа, в течение некоторого заранее установленного интервала времени наблюдени , в качестве которого может использоватьс общее врем работы устройства. Интегральный порог превышаетс , если в течение времени наблюдени количество однократных ошибок одного типа становитс равным некоторому заранее выбранному числу.
Анализ однократных ошибок, возникающих в контролируемой системе, с учетом их типов и установленных порогов осуществл етс следующим образом . В микропроцессорных системах (например, на базе микропроцессора КР580ВК80А) кажда команда програм- мм выполн етс в течение нескольких машинных циклов, каждый из которых состоит из нескольких машинных такто Каждый машинный цикл св зан с обращением к внешним по отношению к процессору системы устройствам (ПЗУ, ОЗУ, стеку, УВВ)f и, следовательно, в каждом машинном цикле возможно по вление однократной ошибки некоторого типа, В св зи с этим анализ сос- .то ни триггера I 1, фиксирующего однократную ошибку, осуществл етс в каждом машинном цикле.
В начале каждого машинного цикла процессор системы генерирует сигнал Синхронизаци 11, поступающий на тактовый вход 27 устройства. По спаду этого сигнала триггер 11 в начале каждого мапшнного цикла устанавливаетс в исходное нулевое состо ние (фиг.2). Это обеспечивает сброс результата контрол однократной ошибки в предыдущем машинном цикле и подготавливает устройство к ее фиксации в текущем машинном цикле. При этом одновременно в регистре 2 фиксируетс код устройства (табл.2), к которому осуществл етс обращение в текущем машинном цикле. Этот код по
0
5
0
5
0
5
0
5
ступает на вход дешифратору 3, рабо- та которого в данный момент запрещена нулевым уровнем на входе стро- бировани . Поэтому все выходы дешифратора 3 при этом остаютс в пассивном состо нии. Вслед за сигналом Синхронизаци процессор контролируемой системы генерирует управл ющие сигналы, осуществл ющие фактическое обращение к выбранному по шине адреса устройству системы. При несоответствии адреса на входе 7 управл ющему сигналу на входе 5 в триггере 1I фиксируетс однократна ошибка в контролируемой системе, что было подробно рассмотрено выше.
Выходной сигнал с триггера I1 поступает на информационные входы триггеров 12 и 13, регистров 15-17 сдвига и вход(1 элементов И 21-23, управл ющих прохождением сигналов на счетные входы счетчиков 18-20. Это подготавливает предлагаемое устройство к анализу типа зафиксированной однократной ошибки. Триггеры 12 и 13 предназначены дл фиксации однократных ошибок при обращении к программному ПЗУ и стеку соответственно, регистры 5-1 7 сдвига - дл фиксации плотности распределени потоков ошибок при обращении к ОЗУ, УВВ и неиспользуемой зоне адресного пространства соответственно , а счетчики 18-20 - дл фиксации интегральных показателей потоков ошибок при обрашении к тем же устройствам. Разр дность элементов 12 и 13, 15-20 определ етс максимальным допустимым значением соответствующих порогов дл фиксации общей ошибки.
Факт достижени порога плотности распределени и интегрального потока ошибок при обращении к ОЗУ, УВВ и неиспользуемой зоне пам ти устанавливаетс с помощью элементов И-ИЛИ 24- 26 соответственно. Их настройка на некоторый порог осуществл етс путем соответствующего подключени их входов к пр мым выходам регистров 15-17 сдвига или к пр мым и инверсным выходам счетчиков 18-20 в зависимости от выдел емого кода. Например, если порог плотности распределени потока ошибок при обращении к ОЗУ установлен на уровне 8, то разр дность регистра 15 сдвига должна быть равна 8, и восемь входов первой группы элемента И-ИЛИ 24 должны быть подключены к
пр мым выходам всех триггеров регистра 1 5 сдвига. Если интегральный порог по-4 тока ошибок при обращении к ОЗУ установлен на уровне 100 11000100,, то разр д- нЬсть счетчика 18 должна быть равна 7, а семь входов второй группы элемента И-ИЛИ 24 должны быть подключены к пр мым выходам 7,6 и 3 и инверсным выходам 5,4, 2 и 1 триггеров ачетчика 18. Аналогичным образом определ етс разр дность остальных регистров сдвига, счетчиков и вариант подключени к ним соответствующих элементов И-ИЛИ.
Анализ типа однократной ошибки, зафиксированный в триггере 11, осуществл етс по фронту очередного сигнала Синхронизаци (фиг.2). При этом по
10
15
Рассмотренный процесс функциони вани предлагаемого устройства обе печивает избирательную фильтрацию тока однократных ошибок с их разде ным накоплением по различным типам ошибок и их оценку по различным по гам. При достижении в некотором ка ле какого-либо установленного поро ошибок активируетс выход соответствующего элемента И-ИЛИ 24-26 или выход триггеров 12 и 13, подключен к информационным входам мультиплек сора 14. Этот мультиплексор предна начен дл оценки необходимости фик саций общей ошибки. Дл этого код регистра 2 поступает на управл ющий вход мультиплексора 14 и выбирает его информационный вход, соответст
входу стробировани разрешаетс рабо- 2Q вующий типу ошибки, контролируемой
та дешифратора 3, и активный уровень по вл етс на его выходе, соответствующем коду, запомненному в регистре 2, т.е. типу устройства контролируемой системы, к которому было обраще- 25 ние в предьрущем машинном цикле. По фронту выходного сигнала дешифратора 3 осуществл етс фиксаци однократной ошибки с выхода триггера 11 в соответствующем канале контрол . Например, 30 если активируетс нулевой или второй выходы дешифратора 3, то однократна ошибка фиксируетс в триггерах 12 или 13 соответственно. При активировании первого, третьего или четверто- 35 го выходов дешифратора 3 ошибка фиксируетс путем сдвига соответствующего регистра сдвига и инкрементирова- ни соответствующего счетчика, так как все элементы И в этот момент вре- 40 мени открыты сигналом с выхода триггера 1 1 .
Если при обращении к некоторому - устройству контролируемой системы однократна ошибка в очередном машин- 45 ном цикле не обнаруживаетс , то работа предлагаемого устройства описываетс совершенно аналогичной последовательностью событий. Однако в этом случае триггер 11 находитс в 50 нулевом состо нии. Поэтому при активировании выхода дешифратора 3 состо ние всех счетчиков не измен етс , а в.соответствующий регистр сдвига записываетс логический О. Это обес- печивает отсчет плотности распределени потока ошибок при обращении к соответствующему устройству контролируемой системы сначала.
в текущий момент времени. Если в р зультате фиксации очередной однокр ной ошибки в выбранном канале дост гаетс какой-либо порог, то на выб ранном информационном входе мульт плексора 14, а следовательно, и на выходе по вл етс активный уровень устанавливающий триггер 8, фиксирую щий общую ошибку, в единичное состо ние . В результате этого на выход 9 устройства по вл етс активный уровень, свидетельствующий о возник новении в контролируемой системе ошибки, по которой должны быть при н ты соответствующие меры.
Выход 9 ошибки устройства соеди н етс с в.ходом запроса прерывани микропроцессорной системы или, може использоватьс каким-либо другим о разом. В первом случае при возникновении ошибки выполнение текущей программы прерываетс и система переходит к выполнению программы обработки прерывани по ошибке. Эта программа может предусматривать вос становление процесса, нарушенного общей ошибкой, может иметь диагнос ческий характер (вы вление причин ошибки) или обеспечивать останов нарушенного про-цесса.
Claims (1)
- « Формула изобретениУстройство дл контрол микропро цессорной системы, содержащее блок посто нной пам ти, шифратор, первый мультиплексор, первый триггер, регистр и дешифратор, причем информационный вход устройства дл подключени к управл ющей шине объекта ко5Рассмотренный процесс функционировани предлагаемого устройства обеспечивает избирательную фильтрацию потока однократных ошибок с их раздельным накоплением по различным типам ошибок и их оценку по различным порогам . При достижении в некотором канале какого-либо установленного порога ошибок активируетс выход соответствующего элемента И-ИЛИ 24-26 или выход триггеров 12 и 13, подключенных к информационным входам мультиплексора 14. Этот мультиплексор предназначен дл оценки необходимости фиксаций общей ошибки. Дл этого код с регистра 2 поступает на управл ющий вход мультиплексора 14 и выбирает его информационный вход, соответствующий типу ошибки, контролируемойв текущий момент времени. Если в результате фиксации очередной однократной ошибки в выбранном канале достигаетс какой-либо порог, то на выбранном информационном входе мультиплексора 14, а следовательно, и на выходе по вл етс активный уровень, устанавливающий триггер 8, фиксирующий общую ошибку, в единичное состо ние . В результате этого на выходе 9 устройства по вл етс активный уровень, свидетельствующий о возникновении в контролируемой системе ошибки, по которой должны быть прин ты соответствующие меры.Выход 9 ошибки устройства соедин етс с в.ходом запроса прерывани микропроцессорной системы или, может использоватьс каким-либо другим образом . В первом случае при возникновении ошибки выполнение текущей программы прерываетс и система переходит к выполнению программы обработки прерывани по ошибке. Эта программа может предусматривать восстановление процесса, нарушенного общей ошибкой, может иметь диагностический характер (вы вление причин ошибки) или обеспечивать останов нарушенного про-цесса.« Формула изобретениУстройство дл контрол микропро- цессорной системы, содержащее блок посто нной пам ти, шифратор, первый мультиплексор, первый триггер, регистр и дешифратор, причем информационный вход устройства дл подключени к управл ющей шине объекта кон13рол соединен с входом шифратора, выход которого соединен с входами данных первого мультиплексора, адресный вход устройства дл подключени к адресной шине объекта контрол соединен с адресным входом блока посто нной пам ти, выход которого соединен с управл ющими входами первого мультиплексора , с информационными входами регистра, выходы которого соединены с информационными входами дешифратора, вход сброса устройства соединен с входом начальной установки первого ре гистра, с нулевым входом первого триггера, пр мой выход которого вл етс выходом ошибки устройства, отличающеес тем, что, с целью повышени дидгност тческих возможностей устройства за счет разделени возникающих ошибок на ошибки, требующие и не требующие перезапуска, в устройство введены второй, третий и четвертый триггеры, второй мультиплексор , три регистра сдвига, три счетчика, три элемента И и три элемента 2 И-ИЛИ, причем вход сброса устройства соединен с нулевыми входами второго, третьего и четвертого триггеров, с входами начальной уста- нопки первого, второго и третьего счетчиков, первого, второго и третьего регистров сдвига, тактовый вход устройства соединен с тактовыми входами дешифратора, регистра и второго триггера, выход первого мультиплексора соединен с единичным входом второго триггера, пр мой выход которого соединен с информационными входами третьего и четвертого триггеров, с ин формационными входами первого, второго и третьего регистров сдвига, информационный вход второго триггера соединен с шиной логического нул устройства , первый, второй, третий, чет- вертый и п тый выходы дешифратора соединены с тактовыми.входами соответственно третьего триггера, первого регистра сдвига, четвертого триггера, второго и третьего регистров сдвига,,505Q 5 40 45 50второй, четвертый и п тый в.ьгходы де-, шифратора соединены с первыми входам соответственно первого, второго и третьего элементов И, пр мой выход второго триггера соединен с вторыми входами первого, второго и третьего элементов И, выходы которых соединены со счетными входами соответственно первого, второго и третьего счетчиков , выходы первого, второго и третьего регистров сдвига соединены с первыми входами соответственно первого, второго и третьего элементов 2И-ИЛИ, выходы первого, второго и третьего счетчиков соединены с вторыми входами соответственно первого, второго и третьего элементов 2И-ИЛИ, выходы третьего триггера, первого элемента 2И-ИЛИ, четвертого триггера, второго и третьегА элементов 2И-ИЛИ соединены соответственно с первым, вторым и третьим, четвертым и п тым информационными входами второго мультиплексора , выход которого соединен с единичным входом первого триггера, выход регистра соединен с управл ющим входом ВТОРОГО мультиплексора.Таблица 1 ..30Адресный массивУстройства микропроцессорной системыA«A14Af3A f2AMОо140о11ото JПЗУА.Ц. А14 А 3А МА i1ОЗУСтекНе использовано111УВВ15154522116Таблица 2000i i i000ПЗУОЗУ0101о i i оiiiiСтекУВВ01ОО12 4Таблица 3Фиг. 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884420227A SU1545221A1 (ru) | 1988-05-03 | 1988-05-03 | Устройство дл контрол микропроцессорной системы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884420227A SU1545221A1 (ru) | 1988-05-03 | 1988-05-03 | Устройство дл контрол микропроцессорной системы |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1545221A1 true SU1545221A1 (ru) | 1990-02-23 |
Family
ID=21372838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884420227A SU1545221A1 (ru) | 1988-05-03 | 1988-05-03 | Устройство дл контрол микропроцессорной системы |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1545221A1 (ru) |
-
1988
- 1988-05-03 SU SU884420227A patent/SU1545221A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1260960, кл. G 06 F 11/28, 1985. Авторское свидетельство СССР № 1332323, кл. G 06 F П/28, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0130469B1 (en) | Internally distributed monitoring system | |
US4683532A (en) | Real-time software monitor and write protect controller | |
EP0664511A2 (en) | Microprocessor fault log | |
US5651113A (en) | Method and apparatus for indicating a time-out by generating a time stamp for an input/output (I/O) channel whenever the channel processes an instruction | |
RU2137182C1 (ru) | Выполнение инструкции обработки данных | |
JPH0341853B2 (ru) | ||
US7007205B1 (en) | Method and apparatus for recording trace data in a microprocessor based integrated circuit | |
WO2000023895A1 (en) | Signal processing apparatus with memory access history storage | |
SU1545221A1 (ru) | Устройство дл контрол микропроцессорной системы | |
US5276809A (en) | Method and apparatus for capturing real-time data bus cycles in a data processing system | |
JPH0320776B2 (ru) | ||
KR100285976B1 (ko) | 에뮬레이션장치 | |
RU2099777C1 (ru) | Устройство для поиска перемежающихся отказов в микропроцессорных системах | |
SU1460722A1 (ru) | Устройство дл контрол микропроцессорной системы | |
SU1755399A1 (ru) | Устройство дл управлени резервированной вычислительной системой | |
SU1487045A1 (ru) | Устройство для контроля микропроцессорной системы | |
RU2041473C1 (ru) | Логический пробник | |
SU1184015A1 (ru) | Устройство для контроля оперативной памяти | |
SU1501175A1 (ru) | Устройство дл контрол блоков буферной пам ти | |
SU1024922A1 (ru) | Устройство дл контрол неисправностей | |
SU1183968A1 (ru) | Устройство для контроля логических блоков | |
SU955060A1 (ru) | Микропрограммное устройство управлени | |
SU1683018A1 (ru) | Устройство дл контрол обмена информацией | |
SU1536384A1 (ru) | Устройство дл контрол микропроцессорной системы | |
SU881678A1 (ru) | Устройство дл контрол терминалов |