SU1471310A2

SU1471310A2 - Резервированный делитель частоты

Info

Publication number: SU1471310A2
Application number: SU874285403A
Authority: SU
Inventors: Андрей Григорьевич Климашев; Александр Михайлович Попов
Original assignee: Предприятие П/Я Р-6623
Priority date: 1987-07-15
Filing date: 1987-07-15
Publication date: 1989-04-07

Abstract

Изобретение относитс к импульсной технике и может быть использовано в мажоритарно-резервируемых синхронизирующих устройствах. Цель изобретени - повышение надежности работы при одновременном увеличении стабильности выходной частоты за счет "жесткой" синхронизации счетчиков 4 импульсов трех резервируемых каналов 1, 2 и 3, а также отсутствие искажени сигнала на выходных шинах 13, 14 и 15 устройства при сбое одного из счетчиков 4 - достигаетс за счет введени в каждый канал инвертора 7, формирователей 8 и 9 импульсов. В устройстве также имеютс входные шины 10, 11 и 12, мажоритарный элемент 5 и элемент 6 эквивалентности. 2 ил.

Description

Изобретение относится к импульсной технике, может применяться в мажоритарно-резервированных цифровых синх-I ронизирующих устройствах и является усовершенствованием изобретения по авт.св. № 645282.

Цель изобретения г- повышение надежности работы при одновременном увеличении стабильности выходной частоты за счет жесткой синхронизации счетчиков импульсов трех каналов, а также отсутствия искажения сигнала · на выходных шинах устройства при сбое одного из счетчиков импульсов.

На фиг.1 представлена электрическая функциональная схема резервированного делителя частоты; на фиг.2 временные диаграммы, поясняющие его работу.

Устройство содержит три канала 1-3, каждый из которых состоит из счетчика 4 импульсов, мажоритарного элемента 5, элемента 6 эквивалентности, инвертора 7 и формирователей 8 и 9 импульсов. Кроме того, устройство содержит входные 10-12 и выходные 13-15 шины соответственно каждого канала 1-3. Счетный вход счетчика 4 импульсов соединен с входной шиной 10 (11,12) соответствующего канала 1 (2, 3), выход мажоритарного элемента 5 соединен с выходной шиной 13 (14,15) соответствующего канала 1 (2,3), с первым входом элемента 6 эквивалентности, через первый формирователь 8 импульсов - с входом разрешения записи параллельного кода счетчика 4 импульсов и через последовательно соединенные инвертор 7 и ' второй формирователь 9 импульсов — с входом установки в ”0” счетчика 4 импульсов, выход старшего разряда которого соединен с вторым входом элемента 6 эквивалентности и с соответствующим (номеру канала) входом мажоритарного элемента 5 каждого из каналов 1-3. Информационный вход старшего разряда счетчика 4 импульсов соединен с шиной логической ’’1, информационные входы ·· остальных разрядов - с шиной логического ”0.

Принцип работы делителя состоит в том, что при подаче на шины 10-12 счетных импульсов от трех асинхронных генераторов на шинах 13-15 появляются синхронные по трем каналам 1-3 сигналы пониженной в 2 частоты, где N - разрядность счетчика 4.

Резервированный делитель частоты работает следующим образом.

При включении питания счетчики 4 устанавливаются в произвольное состояние (фиг.2а). На выходе элемента 5 (фиг.2б) поддерживается логический уровень, соответствующий уровню большинства выходов старшего разряда счетчиков 4 каналов 1-3. В тех каналах, где логический уровень на выходе старшего разряда счетчика 4 совпадает с уровнем на выходе элемента 5, на выходе элемента 6 (фиг.2в) устанавливается уровень логической 1, и счетчики 4 этих каналов пересчитывают свои последовательности импульсов. В процессе счета логический уровень на выходе старшего разряда счетчиков 4 изменяется на противоположный. По принципу большинства (два из трех) логический уровень на выходе элемента 5 также изменяется на противоположный, что обеспечивает возбуждение в каждом канале 1-3 того формирователя 8 или 9, на входе которого произошло изменение логического уровня с 0 на 1.

При смене логического уровня на выходе элемента 5 с 0 на 1 на выходе формирователя 8 в каждом канале 1-3 формируется импульс записи параллельного кода (фиг.2г) в счетчики 4. В старший разряд счетчика 4 записывается логическая 1, а в остальные разряды - 0, что соответствует состоянию двоичного суммирующего счетчика при смене кода в старшем разряде с 0 на 1. При смене логического уровня на выходе элемента 5 с 1 на О благодаря инвертору 7 уровень на входе формирователя 9 изменяется с ”0 на ”1, и на выходе формирователя 9 каждого канала 1-3 Формируется импульс сброса (фиг.2д). Во все разряды счетчика 4 записывается логический 0, что соответствует состоянию двоичного суммирующего счетчика при смене кода в старшем разряде с l на ”0. Таким образом обеспечивается автоматическая синхронизация устройства по трем каналам не только при включении питания, но и при случайном сбое любого из каналов 1-3.

После синхронизации логический уровень на выходе старшего разряда счетчика 4 в каждом канале 1-3 совпадает с уровнем на выходе элемен та 5. На выходе элемента 6 устанавливается уровень 1, и счетчик 4 в каждом канале 1-3 пересчитывает свою последовательность импульсов. В процессе счета логический уровень на выходе старшего разряда счетчика 4 одного из каналов 1-3, например канала 1 (фиг.2а), на вход которого поступает опережающая последовательность импульсов, изменяется на противоположный. Однако по принципу большинства логический уровень на выходе элемента 5 сохраняется без изменения (фиг.26). На выходе элемента 6 опере-15 жающего канала появляется логический 0 (фиг.2в), и счет прекращается до тех пор, пока не изменится логический уровень на выходе старшего разряда счетчика 4 другого канала, например канала 2. В этом случае по принципу большинства соответственно : изменяется также логический уровень на выходе элемента 5, и на выходе элемента 6 опережающего канала вновь появляется логическая 1, разрешающая счет.

Одновременно на выходе, например формирователя 9 при изменении логического уровня на его входе с 0 на 1 (фиг.2д) появляется импульс, обеспечивающий установку (сброс) счетчика 4 опережающего и отстающего каналов в состояние, соответствующее состоянию счетчика 4 канала 2, вызвавшего переключение на выходе элемента 5.

Таким образом, при смене состояния на выходе элемента 5 дважы в те10

Фиг.2 '1471310 чение цикла пересчета обеспечивается синхронизация устройства по трем каналам. В каждом канале 1-3 сигнал с выхода элемента 5 выдается на соответствующую. шину 13-15 устройства. Частота выходного сигнала соответствует частоте не отстающей и не опережающей входной импульсной последовательности, деленной на 2 .

Благодаря тому, что устройство синхронизируется по трем каналам 1-3, при каждой смене состояния на выходе элемента 5 сбои и даже полный отказ счетчика 4 одного из (фиг.2а) не искажают них шинах устройства каналов 1-3 сигнал на выход(фиг.26).

Claims

Формула изо бретения

Резервированный делитель частоты по авт.св. № 645282, отличающийся тем, что, с целью повышения надежности работы, в каждый канал введены инвертор, первый и второй формирователи импульсов, при этом выход мажоритарного элемента через первый формирователь импульсов соединен с входом разрешения записи параллельного кода счетчика импульсов и через соединенные последовательно инвертор и второй формирователь импульсов,- с входом установки в О счетчика импульсов, информационный вход старшего разряда которого соединен с шиной логической единицы, информационные входы остальных разрядов - с шиной логического нуля.