SU1451830A1 - Программно-управл емый генератор синусоидальных колебаний - Google Patents

Abstract

Изобретение относитс  к радиотехнике и св зи. Цель изобретени  - увеличение стабильности уровн  выходного напр жени . Генератор содержит опорный г-р 1, два делител  2 и 18 частоты, датчик 3 сетки частот,у-ль 4 с регулируемым коэф.передачи, два у-л  5 и 25 мощности, блок автоматиВыход

Description

Изобретение относитс  к радиотехнике и св зи, предназначено дл  получени  синусоидальных колебаний по сигналам программного управлени  и может быть использовано в системах измерени  и контрол .

Целью изобретени   вл етс  увеличение стабильности уровн  выходного напр жени .

На фиг. 1 представлена структурна  электрическа  схема программно-управл емого генератора синусоидальных колебаний; на фиг. 2 - то же, блока управлени ; на фиг. 3 - то же, блока оперативного запоминани ; на фиг. 4 то же,блока формировани  импульсов; на фиг. 5 а, б, в, г, д, е, ж, з, и временные диаграммы, по сн ющие работу программно-управл емого генератора колебаний.

Программно-управл емый генератор

синусоидальных колебаний (фиг.1) содержит опорный генератор 1, первый делитель 2 частоты, датчик 3 сетки частот, усилитель 4 с регулируемым - коэффициентом передачи, первый усилитель 5 мощности, блек 6 автоматической регулировки усилени  (АРУ), коммутатор 7,первый регистр 8 пам ти, первый цифроаналоговый преобразовател ( ЦАП) 9, второй регистр 10 пам ти, второй дешифратор 11, блок 12 оперативного запоминани , цифровой индикатор 13, блок 14 ввода информации, блок 15 управлени , генератор 16 так товых импульсов, компаратор 17, втоf ,

рой делитель 18 частоты, счетчик 19 импульсов, блок 20 посто нного запоминани , преобразователь 21 кода, буферный регистр 22, второй ЦАП 23, фильтр 24 нижних частот, второй усилитель 25 мощности, преобразователь 26 уровн  напр жени , сумматор 27, первый дешифратор 28, блок 29 формировани  импульсов, инвертор 30, первый элемент И 31, второй элемент И 32

триггер 33.

Блок 15 управлени  (фиг.2) содержит первый дешифратор 34, триггер 35, первый и второй элементы ИЛИ 36, 37, первый и второй элементы И 38, 39, первый и второй счетчики 40, 41, пер- вьй и второй инверторы 42, 43, регистр 44 сдвига, второй дешифратор 45, дифференцирующую КС-цепь 46.

Блок 12 оперативного запоминани  (фиг.З) содержит первый, второй и третий регистры 47 - 49 пам ти, мультиплексор 50.

Блок 29 формировани  импульсов (фиг.4)содержит первый и второй элементы ИПИ-НЕ 51 ,52, элемент И-НЕ 53, элемент И 54, регистр 55 сдвига.

Программно-управл емый генератор синусоидальных колебаний работает следующим образом.

Сигналы программного управлени  частотой и амплитудой выходного сигнала последовательно ввод тс  оператором посредством блока 14 ввода информации , с выхода которого, управл - ющий сигнал поступает на вход перво31451830

го дешифратора 34 и через дифференцирующую КС-цепь 46 на входы первого 40 и второго 41 счетчиков блока 15 управлени , а также на информационные входы регистров 47 - 49 пам ти блока 12 оперативного запоминани .

Сигнал с выхода первого дешифратора 34 измен ет состо ние триггера 35 и одновременно, пройд  первый эле- мен-т ИЛИ 36, производит установку начального состо ни  блока 12 оперативного запоминани , освобожда  первый 47, второй 48 и третий 49 регистры пам ти блока 12 оперативного запоминани  от ранее введенной информации, после чего производитс  запись новой информации по тактовому сигналу с выЕсли значение устанавливаемой оператором частоты превышает низкочастотный диапазон стабилизации уровн  выходного сигнала, то на выходе триггера 33 устанавливаетс  состо ние логического нул  за счет подачи на его вход импульсов с выхода элемента И 31 (фиг. 5 е), образую1цихс  при совпадении импульсов с выходов блока 29 формировани  импульсов (инвертированных инверторов 30), первого элемента И 38 и второго дешифратора 45 блока управлени . При этом состо ние логического нул  на выходе триггера 33 переключает коммутатор 7, и сигнал установленной частоты с выхода первого усилител  5 мощности поступает непосредственно на выход программно-уп

хода дешифратора 34. Импульсы.такто- 20 равл емого генератора синусоидальных

вой синхронизации с выхода генератора 16 тактовых импульсов поступают на вход синхронизации первого счетчика 40 и далее - через первый 42, второй 43 инверторы и регистр 44 сдвига - на входы первого и второго злементов И 38, 39 (фиг. 5 в).

Адресными выходами блока 15 управлени   вл ютс  выходы второго счетчика 41. Согласно поступающему на вход мультиплексора 50 адресу, производитс  опрос регистров 47 - 49 пам ти блока 12 оперативного запоминани .

Смена данных производитс  с окончанием ввода сигнала, после чего с выхода дешифратора 34 соответствующий импульс через второй элемент ИЛИ 37 поступает на вход первого элемента И 38 и далее на тактовый вход регистра 8 пам ти. Установленное зна- чение частоты выходного сигнала высвечиваетс  на табло цифрового индикатора 13.

мента И 38 (фиг. 5 б) и дешифратора 45 блока 15 управлени  (фиг. 5 в). Состо ние логической единицы с выхода триггера 33 поступает на вход сумматора 27, что соответствует добавлению к значению текущего кода дополнительного адреса числа. Модифицированный таким образом код адреса поступает на вход второго дешифратоВ соответствии с установленным на выходе регистра 8 пам ти кодом часто- g pa 28 и определ ет запись значени  ты датчик 3 сетки частот, подключ ен- частоты в разр ды регистра 8 пам ти, ный к опорному генератору 1 через которое оказываетс  больше высвечива- первый делитель 2 частоты, вырабаты- емого на табло цифрового индикатора вает синусоидальный сигнал, поступа- 13 в 10000 раз. Сигнал гашени  незнающий на вход усилител  4. Блок 6 АРУ gQ чащих нулей формируетс  блоком 29

обеспечивает посто нство уровн  выходного напр жени , а при изменении опорного напр жени , вырабатываемого первым ЦАП 9, позвол ет измен ть уровень выходного напр жени . С выхода усилител  5 мощности сигнал установленной частоты поступает на первый вход коммутатора 7, управл емого от триггера 33.

55

формировани  импульсов (фиг. 5 г, д) при подаче информационного сигнала с выхода блока 12 оперативного значени  на первый элемент ILTH-HE 51, а сигналов управлени  (фиг. 5 а) - на входы элементов И-НЕ 53, и 54 и вход синхронизации регистра 55 сдвига. Сформированные импульсы гашени  незначащих нулей с выхода второго эле

колебаний. Кроме того, состо ние логического нул  на стробирующем входе компаратора 17 запрещает прохождение импульсов на вход второго делител  18.

Если значение устанавливаемой оператором частоты находитс  в диапазоне стабилизации уровн  выходного сигнала , то триггер 33 устанавливаетс  в единичное состо ние за счет поступлени  на его вход импульсов с выхода второго элемента И 32 (фиг.5 и), образующихс  при совпадении импульсов с выходов блока 29 формировани  им- .пульсов (фиг. 5 ж, з), первого эле

мента И 38 (фиг. 5 б) и дешифратора 45 блока 15 управлени  (фиг. 5 в). Состо ние логической единицы с выхода триггера 33 поступает на вход сумматора 27, что соответствует добавлению к значению текущего кода дополнительного адреса числа. Модифицированный таким образом код адреса поступает на вход второго дешифратоpa 28 и определ ет запись значени  частоты в разр ды регистра 8 пам ти, которое оказываетс  больше высвечива- емого на табло цифрового индикатора 13 в 10000 раз. Сигнал гашени  незначащих нулей формируетс  блоком 29

g pa 28 и определ ет запись значени  частоты в разр ды регистра 8 пам ти, которое оказываетс  больше высвечива- емого на табло цифрового индикатора 13 в 10000 раз. Сигнал гашени  незнаgQ чащих нулей формируетс  блоком 29

55

формировани  импульсов (фиг. 5 г, д) при подаче информационного сигнала с выхода блока 12 оперативного значени  на первый элемент ILTH-HE 51, а сигналов управлени  (фиг. 5 а) - на входы элементов И-НЕ 53, и 54 и вход синхронизации регистра 55 сдвига. Сформированные импульсы гашени  незначащих нулей с выхода второго эле10

мента ИЛИ-НЕ 52 поступают на инвертор 30 и второй элемент И 32.

Разр дные выходы регистра 8 пам ти управл ют изменением частоты датчика 3 сетки частот и с выхода первого усилител  5 мощности сигнал установленной частоты поступает на вход компаратора 17, преобразующего синусоидальный сигнал в пр моугольные импульсы, поступающие на вход второго делител  18 частоты.

Таким образом, в низкочастотном диапазоне датчик 3 сетки частот вместе с усилителем 4 используетс  в качестве формировател  сигнала тактовой частоты. Выходной сигнал формируетс  методом пас- сивного синтеза, основанным на применении счетчика 1 9 как источника кода фазы и блока 20 посто нного запомина- ни  в качестве функционального преобразовател  кода фазы в код значений уровн  выходного сигнала. Проход  через преобразователь 21 кода и Шуферньй регистр 22, сигнал преобразуетс  вторым ЦАП 23 в аналоговую форму и через фильтр нижних частот и второй усилитель 25 мощности поступает на вход коммутатора 7. При этом эквивалентный коэффициент делени  второго делител  18 и счетчик 19 выбираетс  таким, что значение синтизи- руемой частоты будет всегда совпадать со значением на табло цифрового индикатора 13.

Аналогично производитс  установка уровн  выходного напр жени , при этом синхронизирующий сигнал через второй элемент 1ШИ 37 и второй элемент И 39 поступает на тактовый вход буферного регистра Ю. Двоично-дес тичный код значени  уровн  сигнала на выходе буферного регистра 10 преобразуетс  первым ЦАП 9 в опорное напр жение, подаваемое на блок to АРУ и преобразователь 26 уровн  напр жени , которое  вл етс  опорным дл  второго ЦАП 23. Это позвол ет обеспечить сопр жение обоих каналов формировани  выходного сигнала по уровню выходного напр жени  и получить лучшую стабильность уровн  выходного напр жени  в области нижних частот.

ормула

и 3

обретени  55

оп ча ле ли ре ко пе со мо п си т и 15 р д 25 р 40

Claims (2)

1 Программно-управл емый генератор синусоидальных колебаний, содер- жаир1Й прследовательно соединенные

10

с . - - ь о

20

  55

-

/W

опорный генерат ор, первый делитель частоты и датчик сетки частот, последовательно соединенные первый усилитель мощности, блок автоматической регулировки усилени  с регулируемым коэффициентом передачи, коммутатор, первый информационный вход которого соединен с выходом первого усилител  мощности, а выход  вл етс  выходом программно-управл емого генератора синусоидальных колебаний, последовательно соединенные первый дешифратор и первый регистр пам ти, выход кото- 15 рого соединен с управл ющим входом датчика сетки частот, последовательно соединенные второй дешифратор, второй регистр пам ти и первый цифроана- логовый преобразователь, выход которого соединен с управл ющим входом блока автоматической регулировки усилени , регистр сдвига, последовательно сое- диненные блок ввода информации и блок оперативного запоминани , выход кото- 25 рого соединен с информационными входами первого регистра пам ти и второго регистра пам ти, последовательно соединенные генератор тактовых импульсов и блок управлени , управл ю-, щий вход которого соединен с выходом блока ввода информации, адресньш выход блока управлени  соединен с входом второго дешифратора и адресным входом блока оперативного запоминани , первый, второй и третий тактовые выходы блока управлени  соедине- 1ны с тактовыми входами соответствен- но первого и второго регистров пам ти и блока оперативного запоминани , 40 первый управл ющий выход блока управлени  соединен с входом установки начального состо ни  блока оперативного запоминани , отличающийс  тем, что, с целью увеличени  стабильности уровн  выходного напр жени , в него введены последовательно соединенные компаратор, второй делитель частоты, счетчик импульсов, блок посто нного запоминани  и преобразователь кода, буферный регистр, второй цифроаналоговьш преобразователь, фильтр нижних частот и второй усилитель мощности, выход которого соеди иен с вторым информационным входом коммутатора, преобразователь уровн  напр жени , выход которого соединен с опорным входом второго цифроанало- гового преобразовател , последовательно соединенные блок формировани 

30

35

45

50

t4 импульсов, инвертор, первый элемент

И, триг ер и сумматор, выход которого соединен с входом первого дешифратора , второй элемент И, цифровой индикатор , второй вход сумматора соединен с адресным выходом блока управлени , выход триггера соединен со стробирующим входом компаратора и управл ющим входом коммутатора, управл ющий вход блока формировани  импульсов соединен с вторым управл ющим выходом блока управлени , а информационный вход блока формировани  импульсов соединен с выходом блока оперативного запоминани , второй и третий входы первого элемента И соединены соответстве1шо с третьим управл ющим и первым тактовым выходами блока управлени , выход второго элемента И соединен с вторым входом триггера, а первый, второй и третий входы второго элемента И соединены соответственно с выходом блока формировани  импульсов, третьим управл ющим выходом блока управлени  и первым тактовым выходом блока управлени , управл ющий вход цифрового индикатора соединен с адресным выходом блока управлени , а информационный вход цифрового индикатора соединен с выходом блока оперативного запоминани , причем второго делител  частоты соединен с тактовым входом регистра сдвига, выход старшего разр да счетчика импульсов соединен с управл ющим входом преобразовател  кода и с входом старшего разр да буферного регистра, выход датчика сетки частот соединен с входом усилител  с регулируемым коэффициентом передачи , выход которого соединен с входом первого усилител  мощности, информационный вход компаратора соединен с выходом первого усилител  мощности , информационный вход второго цифроаналогового преобразовател  соединен с вь ходом регистра сдвига, а вход преобразовател  уровн  напр жени  соединен с выходом первого цифроаналогового преобразовател .

2. Генератор по п. 1, о т л и

5

0

5

0

5

0

5

0

чающийс  тем, что блок управлени  содержит последовательно соединенные первьй дешифратор, триггер и первый элемент И, последовательно соединенные первый счетчик, первый инвертор, регистр сдвига и второй элемент И, последовательно соединенные второй счетчик и второй дешифратор, первый элемент ИЛИ, входы которого соединены с соответствующими выходами младших разр дов первого дешифратора, второй элемент ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И, а также второй инвертор, при этом входы второго элемента ИЛИ соединены с соответствующими выходами старших разр дов первого дешифратора, выход второго инвертора соединен с информационным входом регистра сдвига, вход второго инвертора соединен с выходом старшего разр да первого счетчика, а первым, вторым и третьим тактовыми выходами блока управлени   вл ютс  выходы соответственно первого элемента И, второго элемента И и один из выходов старшего разр да первого дешифратора, адресными выходами блока управлени   вл ютс  разр дные выходы второго счетчика, а первым, вторым и третьим управл ющими выходами блока управлени   вл ютс  выходы соответственно первого элемента- ИЛИ, старший разр дный выход первого счетчика и второй разр дньаЧ выход второго дешифратора, вход первого счетчика объединен с входом второго счетчика и черезвведеннуую RC-цепь соединен с входом первого дешифратора , которьй соединен также с синхронизирующим входом триггера и  вл етс  управл ющим входом блока управлени , выход старшего разр да первого счетчика соединен с синхронизирующим входом второго счетчика, третьи входы первого и второго элементов И соединены соответственно с выходом регистра сдвига и инверснь М выходом триггера , а тактовым входом блока управлени   вл етс  тактовыр вход первого счетчика .

Фие.2