RU2517243C1 - Device for simulating decision making process in conditions of uncertainty - Google Patents

Abstract

FIELD: information technology.

SUBSTANCE: device includes an array of m*n first registers lij (i=l,…,m, j=l,…,n), an array of m*n first multiplier units 2ij (i=l,…,m, j=l,…,n), a group of n second 3j registers, a third register 14, a fourth register 10, a group of m first adders 6i, a group of m second adders 7i, a group of m third adders 9i, a group of n fourth adders 15j, a fifth adder 11, a group of second multiplier units 8i (i=l,…,m), a third multiplier unit 20, a sixth adder 18, a group of n first delay elements 16j, a group of n AND elements 17j, a second delay element 22, a maximum code selection unit 21.

EFFECT: high accuracy of simulating the decision making process in conditions of uncertainty.

1 dwg

Description

Изобретение относится к автоматике и вычислительной технике. Целью изобретения является разработка устройства для моделирования процесса принятия решения в условиях неопределенности, обеспечивающего получение более точных вычислений.The invention relates to automation and computer engineering. The aim of the invention is to develop a device for modeling the decision-making process in the face of uncertainty, providing more accurate calculations.

Наиболее близким по технической сущности является устройство [1], содержащее вход 23, матрицу m*n первых регистров 1_ij (i=l,…,m, j=l,…,n), матрицу m*n первых блоков умножения 2_ij (i=l,…,m, j=l,…,n), группу из n вторых 3_j регистров, третий регистр 14, четвертый регистр 10, группу из m первых сумматоров 6_i; группу из m вторых сумматоров 7_i, группу из m третьих сумматоров 9_i, группу из n четвертых сумматоров 15_j, пятый сумматор 11, группу вторых блоков умножения 8_i (i=l,…,m), третий блок умножения 20, шестой сумматор 18, группу из n первых элементов задержки 16_j, группу из n элементов И 17_j, второй элемент задержки 22, блок выбора максимального кода 21, вход 23 подсоединен к входу второго элемента задержки 22 и к первым входам первых блоков умножения 2_ij (i=l,…,m, j=l,…,n), второй вход каждого их которых подсоединен к выходу одноименного первого регистра 1_ij, а выход - к одноименному входу второго сумматора 7_i, входы первых сумматоров 6_i подсоединены к выходам первых регистров 1_ij, а выход - к первому входу второго блока умножения 8_i (i=l,…,m), второй вход второго блока умножения 8_i (i=l,…,m) подсоединен к выходу четвертого регистра 10, третий вход подсоединен к выходу второго элемента задержки 22, выход второго блока умножения 8_i подсоединен к первому входу третьего сумматора 9_i (i=l,…,m), выход третьего регистра 14 подсоединен к первым входам четвертых сумматоров 15_j, первый выход которого через первый элемент задержки 16_j подсоединен к первому входу группы элементов И 17_j, второй вход которой подсоединен к второму выходу сумматора 15_j, выход группы элементов И 17_j подсоединен к одноименному входу шестого сумматора 18, выход которого подсоединен к первому входу третьего блока умножения 20, второй вход которого подсоединен к выходу пятого сумматора 11, вход которого подсоединен к выходу четвертого регистра 10, выход третьего блока умножения 20 подсоединен к второму входу третьего сумматора 9_i (i=l,…,m).The closest in technical essence is the device [1], containing input 23, the matrix m * n of the first registers 1 _ij (i = l, ..., m, j = l, ..., n), the matrix m * n of the first blocks of multiplication 2 _ij (i = l, ..., m, j = l, ..., n), a group of n second 3 _j registers, a third register 14, a fourth register 10, a group of m first adders 6 _i ; a group of m second adders 7 _i , a group of m third adders 9 _i , a group of n fourth adders 15 _j , a fifth adder 11, a group of second blocks of multiplication 8 _i (i = l, ..., m), a third block of multiplication 20, sixth adder 18, a group of n first delay elements 16 _j , a group of n elements AND 17 _j , a second delay element 22, a maximum code selection block 21, input 23 is connected to the input of the second delay element 22 and to the first inputs of the first multiplication blocks 2 _ij ( i = l, ..., m, j = l, ..., n), each second input of which is connected to the output of the first register 1 homonymous _ij, and an output - to a noimennomu input of the second adder 7 _i, the inputs of the first adders 6 _i connected to the outputs of the first register 1 _ij, and the output - to the first input of the second multiplication unit 8 _{i (i = l, ...,} m), the second input of the second multiplication unit 8 _i (i = l, ..., m) is connected to the output of the fourth register 10, the third input is connected to the output of the second delay element 22, the output of the second multiplication unit 8 _{i is} connected to the first input of the third adder 9 _i (i = l, ..., m), the output of the third register 14 is connected to the first inputs of the fourth adders 15 _j , the first output of which through the first delay element 16 _{j is} connected to the first input of the group of elements And 17 _j , the second input of which is connected to the second output of the adder 15 _j , the output of the group of elements And 17 _{j is} connected to the same input of the sixth adder 18, the output of which is connected to the first input of the third multiplication unit 20, the second input of which connected to the output of the fifth adder 11, the input of which is connected to the output of the fourth register 10, the output of the third multiplication unit 20 is connected to the second input of the third adder 9 _i (i = l, ..., m).

Недостатком данного устройства является низкая точность из-за того, что не учитывался коэффициент α(0<=α<=1), отражающий соотношение субъективной ожидаемой полезности и риска при построении функции выбора [1].The disadvantage of this device is the low accuracy due to the fact that the coefficient α (0 <= α <= 1), which reflects the ratio of the subjective expected utility and risk when constructing the selection function, was not taken into account [1].

Задача изобретения - создать устройство, обеспечивающее моделирование процесса принятия решения в условиях неопределенности с более высокой точностью.The objective of the invention is to create a device that provides modeling of the decision-making process in conditions of uncertainty with higher accuracy.

Сущность изобретения состоит в том, что в устройство для моделирования процесса принятия решения, содержащее вход 23, матрицу m*n первых регистров 1_ij(i=l,…,m, j=l,…,n), матрицу m*n первых блоков умножения 2_ij (i=l,…,m, j=l,…,n), группу из n вторых 3_i регистров, третий регистр 14, четвертый регистр 10, группу из m первых сумматоров 6_i, группу из m вторых сумматоров 7_i, группу из m третьих сумматоров 9_i, группу из n четвертых сумматоров 15_j, пятый сумматор 11, группу вторых блоков умножения 8_i (i=l,…,m), третий блок умножения 20, шестой сумматор 18, группу из n первых элементов задержки 16_j, группу из n элементов И 17_j,второй элемент задержки 22, блок выбора максимального кода 21, вход 23 подсоединен к входу второго элемента задержки 22 и к первым входам первых блоков умножения 2_ij (i=l,…,m, j=l,…,n), второй вход каждого их которых подсоединен к выходу одноименного первого регистра 1_ij, а выход - к одноименному входу второго сумматора 7_i, входы первых сумматоров 6_i подсоединены к выходам первых регистров 1_ij, а выход - к первому входу второго блока умножения 8_i (i=l,…,m), второй вход второго блока умножения 8_i (i=l,…,m) подсоединен к выходу четвертого регистра 10, третий вход подсоединен к выходу второго элемента задержки 22, выход второго блока умножения 8; подсоединен к первому входу третьего сумматора 9_i (i=l,…,m), выход третьего регистра 14 подсоединен к первым входам четвертых сумматоров 15_j, первый выход которого через первый элемент задержки 16_j подсоединен к первому входу группы элементов И 17_j, второй вход которой подсоединен к второму выходу сумматора 15_j, выход группы элементов И 17_j подсоединен к одноименному входу шестого сумматора 18, выход которого подсоединен к первому входу третьего блока умножения 20, второй вход которого подсоединен к выходу пятого сумматора 11, вход которого подсоединен к выходу четвертого регистра 10, выход третьего блока умножения 20 подсоединен к второму входу третьего сумматора 9_i (i=l,…,m), в него введены пятый регистр 5, седьмой сумматор 19, группа восьмых сумматоров 13_i (i=l,…,m), группа из четвертых блоков умножения 4_j (j=l,…,n), группа из m пятых блоков умножения 12_i (i=l,…,m), выход каждого из которых подсоединен к одноименным первым входам восьмых сумматоров 13_i (i=l,…,m), вторые входы которых подсоединены к выходам одноименных вторых сумматоров 7_i, а выход подсоединен к одноименному входу блока выбора максимального кода 21, выход пятого регистра 5 подсоединен к входу сумматора 19, выход которого подсоединен к первым входам пятых блоков умножения 12_i (i=l,…,m), вторые входы которых подсоединены к выходам третьих сумматоров 9_i, выход пятого регистра 5 подсоединен к первым входам четвертых блоков умножения 4_j, вторые входы которых подсоединены к выходам вторых регистров 3_j, а выход - к третьим входам первых блоков умножения 2_ij и к второму входу четвертого сумматора 15_i.The essence of the invention lies in the fact that in the device for modeling the decision-making process containing input 23, the matrix m * n of the first registers 1 _ij (i = l, ..., m, j = l, ..., n), the matrix m * n of the first multiplication blocks 2 _ij (i = l, ..., m, j = l, ..., n), a group of n second 3 _i registers, third register 14, fourth register 10, a group of m first adders 6 _i , a group of m second adders 7 _i , a group of m third adders 9 _i , a group of n fourth adders 15 _j , a fifth adder 11, a group of second multiplication blocks 8 _i (i = l, ..., m), a third multiplication block 20, a sixth adder 18, a group of n first elements Delay 16 _j, the group of n elements and 17 _j, the second delay element 22, the block maximum code selection 21, input 23 is connected to the input of the second delay element 22 and to first inputs of the first multiplying units 2 _{ij (i = l, ...,} m, j = l, ..., n), the second input of each of which is connected to the output of the same name of the first register 1 _ij , and the output is of the same name of the second adder 7 _i , the inputs of the first adders 6 _{i are} connected to the outputs of the first registers 1 _ij , and the output is to the first input of the second block of multiplication 8 _i (i = l, ..., m), the second input of the second block of multiplication 8 _i (i = l, ..., m) is connected to the output one of the fourth register 10, the third input is connected to the output of the second delay element 22, the output of the second multiplication block 8; connected to the first input of the third adder 9 _i (i = l, ..., m), the output of the third register 14 is connected to the first inputs of the fourth adders 15 _j , the first output of which through the first delay element 16 _{j is} connected to the first input of the group of elements And 17 _j , second input of which is connected to a second output combiner 15 _j, and output the group of elements 17 _j is connected to the input of the same name of the sixth adder 18, whose output is connected to the first input of the third multiplier 20, a second input of which is connected to the output of the fifth adder 11 whose input is the subfamily Inonii to the output of the fourth register 10, a third multiplier output 20 is connected to the second input of the third adder 9 _{i (i = l, ...,} m), it introduced a fifth register 5, the seventh adder 19, a group of eighth adders 13 _{i (i} = l , ..., m), a group of fourth fifth blocks of multiplication 4 _j (j = l, ..., n), a group of m fifth fifth blocks of multiplication 12 _i (i = l, ..., m), the output of each of which is connected to the first inputs of the same name eighth adders 13 _i (i = l, ..., m), the second inputs of which are connected to the outputs of the same second adders 7 _i , and the output is connected to the same input of the selection block oh code 21, the output of the fifth register 5 is connected to the input of the adder 19, the output of which is connected to the first inputs of the fifth blocks of multiplication 12 _i (i = l, ..., m), the second inputs of which are connected to the outputs of the third adders 9 _i , the output of the fifth register 5 connected to the first inputs of the fourth blocks of multiplication 4 _j , the second inputs of which are connected to the outputs of the second registers 3 _j , and the output to the third inputs of the first blocks of multiplication 2 _ij and to the second input of the fourth adder 15 _i .

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.A search in the well-known scientific and technical literature did not reveal the presence of such technical solutions.

Новизна предлагаемого устройства заключается в том, что новое техническое устройство отличается от прототипа тем, что дополнительно в него введены пятый регистр 5, седьмой сумматор 19, группа восьмых сумматоров 13_i (i=l,…,m), группа из четвертых блоков умножения 4_j (j=l,…,n), группа из m пятых блоков умножения 12_i (i=l,….,m), выход каждого из которых подсоединен к одноименным первым входам восьмых сумматоров 13_i (i=l,…,m), вторые входы которых подсоединены к выходам одноименных вторых сумматоров 7_i, а выход подсоединен к одноименному входу блока выбора максимального кода 21, выход пятого регистра 5 подсоединен к входу сумматора 19, выход которого подсоединен к первым входам пятых блоков умножения 12_i (i=l,…,m), вторые входы которых подсоединены к выходам третьих сумматоров 9_i, выход пятого регистра 5 подсоединен к первым входам четвертых блоков умножения 4_j, вторые входы которых подсоединены к выходам вторых регистров 3_j, а выход - к третьим входам первых блоков умножения 2_ij и к второму входу четвертого сумматора 15_i.The novelty of the proposed device lies in the fact that the new technical device differs from the prototype in that it additionally introduces the fifth register 5, the seventh adder 19, the group of eighth adders 13 _i (i = l, ..., m), the group of fourth multiplication blocks 4 _j (j = l, ..., n), a group of m fifth multiplication blocks 12 _i (i = l, ..., m), the output of each of which is connected to the same first inputs of the eighth adders 13 _i (i = l, ..., m), the second inputs of which are connected to the outputs of the second adder 7 of the same name _i, and an output connected to the input of the same name selection unit poppy imalnogo code 21, the fifth output of register 5 is connected to the input of the adder 19, whose output is connected to first inputs of the fifth multiplier blocks 12 _{i (i = l, ...,} m), the second inputs of which are connected to the outputs of the third adder 9 _i, the output of the fifth register 5 connected to the first inputs of the fourth blocks of multiplication 4 _j , the second inputs of which are connected to the outputs of the second registers 3 _j , and the output to the third inputs of the first blocks of multiplication 2 _ij and to the second input of the fourth adder 15 _i .

Изобретательский уровень достигается тем, что ввод соответствующих элементов в известный прототип вместе со связями позволяет решить новую техническую задачу, решение которой в известных технических решениях и в литературе в настоящее время не отражено.An inventive step is achieved in that the introduction of the corresponding elements into a known prototype together with the connections allows us to solve a new technical problem, the solution of which is not currently reflected in the known technical solutions and in the literature.

Предлагаемое устройство позволяет быстро решить задачу моделирования процесса принятия решения в условиях неопределенности.The proposed device allows you to quickly solve the problem of modeling the decision-making process in the face of uncertainty.

Сущность изобретения поясняется чертежом (фиг.1), на котором приведена структурная схема заявленного устройства.The invention is illustrated in the drawing (figure 1), which shows a structural diagram of the claimed device.

Предполагается, что имеется m допустимых стратегий (управляющих воздействий A={a_i} (i=l, 2…m) на систему). При этом вероятность наступления исхода S_j из множества возможных исходов S={s_j}, (j=l, 2,…n) в результате применения стратегии a_i (i=l, 2,…m) задается распределением вероятностей на множестве возможных исходов P_sj/ai. Кроме того, каждому исходу S_j приписывается некоторая субъективная ценность исхода w_j ∈ W, W={w_j}, (j=l,2,…n).It is assumed that there are m acceptable strategies (control actions A = {a _i } (i = l, 2 ... m) on the system). The probability of the outcome S _j coming from the set of possible outcomes S = {s _j }, (j = l, 2, ... n) as a result of applying the strategy a _i (i = l, 2, ... m) is determined by the probability distribution on the set of possible outcomes P _{sj / ai} . In addition, some subjective value of the outcome w _j ∈ W, W = {w _j }, (j = l, 2, ... n) is attributed to each outcome S _j .

Известен также некоторый уровень притязаний Q_p, соответствующий наименьшему значению ожидаемой полезности, при котором исход события удовлетворяет лицо, принимающее решение (ЛПР). Известны также коэффициент β(0<=β<=1), характеризующий отношение ЛПР к риску, и коэффициент α (0<=α<=1), отражающий соотношение субъективной ожидаемой полезности и риска при построении функции выбора. Вводится в рассмотрение величина Q_j=(Q_p - α*w_j) (j=l, 2,…n) для случая, при котором Q_p>(α * w_j), и Q_j=0 для случая, при Q_p=<(α *w_j).A certain level of claims Q _p is also known, which corresponds to the lowest value of the expected utility, at which the outcome of the event is satisfied by the decision maker (DM). The coefficient β (0 <= β <= 1), which characterizes the attitude of decision-makers to risk, and the coefficient α (0 <= α <= 1), which reflects the ratio of the subjective expected utility and risk when constructing the choice function, are also known. The quantity Q _j = (Q _p - α * w _j ) (j = l, 2, ... n) is introduced for the case in which Q _p > (α * w _j ), and Q _j = 0 for the case, for Q _p = <(α * w _j ).

Устройство позволяет в результате анализа всех возможных вариантов выбрать наилучшую альтернативу α_i ∈ A (i=l, 2,…m), для которой выполняется максимум целевой функции:The device allows, as a result of analysis of all possible options, to choose the best alternative α _i ∈ A (i = l, 2, ... m), for which the maximum objective function is performed:

$$\max ({\displaystyle \sum _{j=1}^m(\alpha *P_{sj/ai}*w_j}-(1-\alpha )*(\beta *P{s}_j/a_i+(1-\beta )*Q_j))),$$

$$\max ({\displaystyle \sum _{j=\mathrm{one}}^m(\alpha *P_{sj/ai}*w_j}-(\mathrm{one}-\alpha )*(\beta *P{s}_j/a_i+(\mathrm{one}-\beta )*Q_j))),$$

Устройство для решения задачи моделирования процесса принятия решения в условиях неопределенности показано на фиг.1. Устройство содержит: регистры l_ij (i=l, 2,…m, j=l, 2,…n), блоки умножения 2_ij (i=l, 2,…m, j=l, 2,...n), регистры 3_ij (j=l, 2,…n), блоки умножения 4_j (j=l, 2,…n), регистр 5, сумматоры 6_i (i=l, 2,…m), сумматоры 7_i (i=l, 2,…m), блоки умножения 8_i (i=l, 2,…m), сумматоры 9_i (i=l, 2,…m), регистр 10, сумматор 11, блоки умножения 12_i (i=l, 2,…m), сумматоры 13_i (i=l, 2,…m), регистр 14, сумматоры 15_j (j=l, 2,…n), элементы задержки 16_j, группы элементов И 17_j (j=l, 2,…n), сумматор 18, сумматор 19, блок умножения 20, схему выбора максимального кода 21, элементы задержки 22, вход 23, выходы 24 и 25.A device for solving the problem of modeling the decision-making process in conditions of uncertainty is shown in figure 1. The device contains: registers l _ij (i = l, 2, ... m, j = l, 2, ... n), multiplication blocks 2 _ij (i = l, 2, ... m, j = l, 2, ... n ), registers 3 _ij (j = l, 2, ... n), multiplication blocks 4 _j (j = l, 2, ... n), register 5, adders 6 _i (i = l, 2, ... m), adders 7 _i (i = l, 2, ... m), multiplication blocks 8 _i (i = l, 2, ... m), adders 9 _i (i = l, 2, ... m), register 10, adder 11, multiplication blocks 12 _i (i = l, 2, ... m), adders 13 _i (i = l, 2, ... m), register 14, adders 15 _j (j = l, 2, ... n), delay elements 16 _j , groups of elements And 17 _j (j = l, 2, ... n), the adder 18, the adder 19, the multiplication unit 20, the circuit for selecting the maximum code 21, delay elements 22, input 23, outputs 24 and 25.

Устройство работает следующим образом.The device operates as follows.

В исходном состоянии (см. рис.1) на регистрах 1_ij (i=l, 2,…m, j=l, 2,…n) находятся коды значений P_sj/ai, на регистрах 3_j (j=l, 2,…n) коды значений w_j (j=l, 2,…n), на регистре 5 - код значения α, на регистре 10 - код значения β, на регистре 14 - код значения Q_p (установочные входы на регистрах 1, 3, 5, 10 и 14 на рис.1 не показаны).In the initial state (see Fig. 1) on the registers 1 _ij (i = l, 2, ... m, j = l, 2, ... n) there are codes of values P _{sj / ai} , on the registers 3 _j (j = l, 2, ... n) codes of values w _j (j = l, 2, ... n), on register 5 - code of value α, on register 10 - code of value β, on register 14 - code of value Q _p (setting inputs on registers 1 , 3, 5, 10, and 14 are not shown in Fig. 1).

После занесения исходных данных на регистры 3_j (j=l, 2,…n) значений w_j и на регистр 5 - код значения α, на выходах блоков умножения 4_j (j=l, 2,…n) будут находиться результаты умножения содержимого регистрах 3_j и содержимого регистра 5 - значения α * w_j. На выходе сумматора 11 будет находиться значение (1-β), а на выходе сумматора 19 будет находиться значение (- (1- α)).After entering the initial data on registers 3 _j (j = l, 2, ... n) of the values of w _j and on register 5 - the code of the value α, the outputs of the multiplication blocks 4 _j (j = l, 2, ... n) will contain the results of multiplication contents of registers 3 _j and contents of register 5 - values α * w _j . The output of the adder 11 will be the value (1-β), and the output of the adder 19 will be the value (- (1-α)).

Работа устройства начинается после подачи пускового сигнала на его вход 23, после чего этот сигнал поступает на управляющие входы блоков умножения 2_ij (i=l, 2,…m, j=l, 2,…n). На выходе каждого блока умножения 2_ij появляется код значения (P_sj/ai*а*w_j), как результат умножения значения P_sj/ai на регистре l_ij со значением α*w_j. на регистре 4_j. Коды с выходов блоков 2_ij (i=l, 2,…m, j=l, 2,…n) поступают на одноименные входы сумматоров 7_i (i=l, 2,…m). С выхода сумматора 7_i значение суммы поступает на первый вход сумматора 13_i (i=l, 2,…m).The operation of the device begins after a start signal is applied to its input 23, after which this signal is fed to the control inputs of the multiplication units 2 _ij (i = l, 2, ... m, j = l, 2, ... n). At the output of each multiplication block 2 _ij , a value code (P _{sj / ai} * а * w _j ) appears, as a result of multiplying the value of P _{sj / ai} on the register l _ij with the value α * w _j . on register 4 _j . Codes from the outputs of blocks 2 _ij (i = l, 2, ... m, j = l, 2, ... n) arrive at the inputs of the same name of the adders 7 _i (i = l, 2, ... m). From the output of the adder 7 _{i the} value of the sum goes to the first input of the adder 13 _i (i = l, 2, ... m).

Одновременно значение P_sj/ai на регистре 1_ij поступает на одноименный вход сумматора 6_i (i=l, 2,…m), с выхода которого значение суммы поступает на первый вход блока умножения 8_i.At the same time, the value of P _{sj / ai} on register 1 _{ij is} supplied to the input of the adder of the same name 6 _i (i = l, 2, ... m), from the output of which the value of the sum goes to the first input of the multiplication unit 8 _i .

Элемент задержки 22 обеспечивает задержку входного сигнала на суммарное время надежного срабатывания блока умножения 2_ij и сумматора 7_i. С появлением сигнала задержки на выходе элемента 22 в блоке умножения 8_i происходит умножение значения коэффициента β с выхода регистра 10 на значение кода с выхода сумматора 6_i (i=l, 2,…m).The delay element 22 provides a delay of the input signal by the total time of reliable operation of the multiplication unit 2 _ij and adder 7 _i . With the appearance of a delay signal at the output of element 22 in the multiplication unit 8 _i , the coefficient β multiplies from the output of register 10 by the code value from the output of the adder 6 _i (i = l, 2, ... m).

Также одновременно значение Q_p с выхода регистра 14 поступает на первые входы сумматоров 15_j (j=l, 2,…n), на второй вход которого поступает код с выхода блока умножения 4_j. На сумматоре 15_j вычисляется значение (Q_p-α*w_j), которое поступает на вход группы элементов задержки 16_j. Элемент 16_j задерживает сигнал на время надежного срабатывания сумматора 15_j. На втором выходе сумматора 15_j (j=1, 2,…n) появляется единичный сигнал в случае, если значение (Q_p - a*w_j), (j=l, 2,…,n) будет положительным, и нулевой сигнал в случае, если значение (Q_p - a*w_j) будет нулевым или отрицательным. Сигнал со второго выхода сумматора 15_j поступает на управляющий вход группы элементов И 17_j, на второй вход которого поступает код с выхода элемента задержки 16_j. Код с выхода элемента И 17_j поступает на одноименный вход сумматора 18, с выхода которого код поступает на первый вход блока умножения 20.Also, at the same time, the value of Q _p from the output of the register 14 is supplied to the first inputs of the adders 15 _j (j = l, 2, ... n), the second input of which receives the code from the output of the multiplication unit 4 _j . The adder 15 _j calculates the value (Q _p -α * w _j ), which is input to the group of delay elements 16 _j . Element 16 _j delays the signal for the period of reliable operation of the adder 15 _j . At the second output of the adder 15 _j (j = 1, 2, ... n), a single signal appears if the value (Q _p - a * w _j ), (j = l, 2, ..., n) is positive, and zero signal in case the value (Q _p - a * w _j ) is zero or negative. The signal from the second output of the adder 15 _{j is} fed to the control input of the group of elements And 17 _j , the second input of which receives the code from the output of the delay element 16 _j . The code from the output of the element And 17 _j goes to the input of the adder 18 of the same name, from the output of which the code goes to the first input of the multiplication unit 20.

Значение коэффициента β с выхода регистра 10 поступает также на вход сумматора 11, с выхода которого полученное значение (1-β) поступает на второй вход блока умножения 20, с выхода которого код поступает на вторые входы сумматоров 9_i, выход каждого из которых подсоединен к первому входу блока умножения 12_i (i=l, 2,…m), второй вход которого подсоединен к выходу сумматора 19. Код с выхода блока умножения 12_i поступает на первый вход сумматора 13_i, на второй вход которого поступает код с выхода сумматора 7_i. На выходе сумматора 13_i (i=l, 2,…m) появляется значениеThe value of the coefficient β from the output of the register 10 also goes to the input of the adder 11, from the output of which the obtained value (1-β) goes to the second input of the multiplication unit 20, from the output of which the code goes to the second inputs of the adders 9 _i , the output of each of which is connected to the first input of the multiplication block 12 _i (i = l, 2, ... m), the second input of which is connected to the output of the adder 19. The code from the output of the multiplication block 12 _i goes to the first input of the adder 13 _i , the second input of which receives the code from the output of the adder 7 _i . At the output of the adder 13 _i (i = l, 2, ... m), the value appears

$$({\displaystyle \sum _{j=1}^m(P_{sj/ai}*\alpha *w_j}-(1-\alpha )*(\beta *P_s{{}_j}_{/a}{}_i+(1-\beta )*Q_j))),$$

и $$({\displaystyle \sum _{j=\mathrm{one}}^m(P_{sj/ai}*\alpha *w_j}-(\mathrm{one}-\alpha )*(\beta *P_s{{}_j}_{/a}{}_i+(\mathrm{one}-\beta )*Q_j))),$$

and

вполученные коды с выходов сумматора 13_i поступают на одноименные входы схемы выбора максимального кода 21.the codes obtained from the outputs of the adder 13 _i are received at the inputs of the same name of the circuit for selecting the maximum code 21.

На выходе 24 схемы выбора максимального кода 21 появляется значение максимального кодаAt the output 24 of the maximum code selection circuit 21, the maximum code value appears

$$\max ({\displaystyle \sum _{j=1}^m(P_{sj/ai}*\alpha *w_j}-(1-\alpha )*(\beta *P_s{{}_j}_{/a}{}_i+(1-\beta )*Q_j))),$$

$$\max ({\displaystyle \sum _{j=\mathrm{one}}^m(P_{sj/ai}*\alpha *w_j}-(\mathrm{one}-\alpha )*(\beta *P_s{{}_j}_{/a}{}_i+(\mathrm{one}-\beta )*Q_j))),$$

а на выходе 25 появляется его порядковый номер i (i=l,…,m).and at output 25, its serial number i (i = l, ..., m) appears.

Схема выбора максимального кода широко известна и может быть выполнена так, как описано в [2].The maximum code selection scheme is widely known and can be performed as described in [2].

ЛитератураLiterature

1. Положительное решение от 2012.07.02 по заявке №2011125493. Дата подачи заявки: 22.06.2011.1. A positive decision of 2012.07.02 on application No. 2011125493. Application submission date: 06/22/2011.

2. Авторское свидетельство 1128249. Устройство для выделения экстремального кода. Опубликовано: 08.08.1984.2. Copyright certificate 1128249. Device for highlighting the extreme code. Published: 08.08.1984.

Claims (1)

Устройство для моделирования процесса принятия решения, содержащее вход 23, матрицу m*n первых регистров 1_ij (i=l,…,m,j=l,…,n), матрицу m*n первых блоков умножения 2_ij (i=l,…,m, j=l,…,n), группу из n вторых 3_j регистров, третий регистр 14, четвертый регистр 10, группу из m первых сумматоров 6_i, группу из m вторых сумматоров 7_i, группу из m третьих сумматоров 9_i, группу из n четвертых сумматоров 15_j, пятый сумматор 11, группу вторых блоков умножения 8_i (i=1,…,m), третий блок умножения 20, шестой сумматор 18, группу из n первых элементов задержки 16_j, группу из n элементов И 17_j, второй элемент задержки 22, блок выбора максимального кода 21, вход 23 подсоединен к входу второго элемента задержки 22 и к первым входам первых блоков умножения 2_ij (i=1,…,m, j=1,…n), второй вход каждого их которых подсоединен к выходу одноименного первого регистра 1_ij, а выход - к одноименному входу второго сумматора 7_i, входы первых сумматоров 6_i подсоединены к выходам первых регистров 1_ij, а выход - к первому входу второго блока умножения 8_i (i=1,…,m), второй вход второго блока умножения 8_i (i=1,…,m) подсоединен к выходу четвертого регистра 10, третий вход подсоединен к выходу второго элемента задержки 22, выход второго блока умножения 8_i подсоединен к первому входу третьего сумматора 9_i (i=1,…,m), выход третьего регистра 14 подсоединен к первым входам четвертых сумматоров 15_j, первый выход которого через первый элемент задержки 16_j подсоединен к первому входу группы элементов И 17_j, второй вход которой подсоединен к второму выходу сумматора 15_j, выход группы элементов И 17_j подсоединен к одноименному входу шестого сумматора 18, выход которого подсоединен к первому входу третьего блока умножения 20, второй вход которого подсоединен к выходу пятого сумматора 11, вход которого подсоединен к выходу четвертого регистра 10, выход третьего блока умножения 20 подсоединен к второму входу третьего сумматора 9_i (i=1,…,m), отличающееся тем, что в него введены пятый регистр 5, седьмой сумматор 19, группа восьмых сумматоров 13_i (i=1,…,m), группа из четвертых блоков умножения 4_j (j=1,…,n), группа из m пятых блоков умножения 12_i (i=1,…,m), выход каждого из которых подсоединен к одноименным первым входам восьмых сумматоров 13_i (i=1,…,m), вторые входы которых подсоединены к выходам одноименных вторых сумматоров 7_i, а выход подсоединен к одноименному входу блока выбора максимального кода 21, выход пятого регистра 5 подсоединен к входу сумматора 19, выход которого подсоединен к первым входам пятых блоков умножения 12_i (i=1,…,m), вторые входы которых подсоединены к выходам третьих сумматоров 9_i, выход пятого регистра 5 подсоединен к первым входам четвертых блоков умножения 4_j, вторые входы которых подсоединены к выходам вторых регистров 3_j, а выход - к третьим входам первых блоков умножения 2_ij и к второму входу четвертого сумматора 15_i. A device for modeling the decision-making process, containing input 23, the matrix m * n of the first registers 1 _ij (i = l, ..., m, j = l, ..., n), the matrix m * n of the first blocks of multiplication 2 _ij (i = l , ..., m, j = l, ..., n), a group of n second 3 _j registers, third register 14, fourth register 10, a group of m first adders 6 _i , a group of m second adders 7 _i , a group of m third adders 9 _i , a group of n fourth adders 15 _j , a fifth adder 11, a group of second multiplication blocks 8 _i (i = 1, ..., m), a third multiplication block 20, a sixth adder 18, a group of n first delay elements 16 _j , a group of AND gates 17, n _j, in Ora delay element 22, a block selecting the maximum code 21, input 23 is connected to the input of the second delay element 22 and to first inputs of the first multiplier 2 _ij (i = 1, ..., m, j = 1, ... n), the second input of each of which is connected to the output of the first register of the same name 1 _ij , and the output to the input of the same name of the second adder 7 _i , the inputs of the first adders 6 _{i are} connected to the outputs of the first registers 1 _ij , and the output is to the first input of the second multiplication block 8 _i (i = 1, ..., m), the second input of the second multiplication unit 8 _{i (i} = 1, ..., m) connected to the output of the fourth register 10, a third input oedinen to the output of the second delay element 22, the output of the second multiplier 8 _i connected to the first input of the third adder 9 _i (i = 1, ..., m), the third output of register 14 is connected to first inputs of the fourth adder 15 _j, which is the first output through the first delay element 16 _{j is} connected to the first input of the group of elements And 17 _j , the second input of which is connected to the second output of the adder 15 _j , the output of the group of elements And 17 _{j is} connected to the same input of the sixth adder 18, the output of which is connected to the first input of the third multiplication unit 20, second the input of which is connected to the output of the fifth adder 11, the input of which is connected to the output of the fourth register 10, the output of the third multiplication unit 20 is connected to the second input of the third adder 9 _i (i = 1, ..., m), characterized in that the fifth register 5, seventh adder 19, group of eighth adders 13 _i (i = 1, ..., m), group of fourth blocks of multiplication 4 _j (j = 1, ..., n), group of m fifth blocks of multiplication 12 _i (i = 1, ..., m), each output of which is connected to the first inputs of the same name eighth adders 13 _{i (i} = 1, ..., m), the second inputs of which are connected to the output homonymous second adders 7 _i, and an output connected to the same name entry unit selecting the maximum code 21, the output of the fifth register 5 is connected to the input of the adder 19, whose output is connected to first inputs of the fifth multiplier blocks 12 _{i (i} = 1, ..., m), second the inputs of which are connected to the outputs of the third adders 9 _i , the output of the fifth register 5 is connected to the first inputs of the fourth blocks of multiplication 4 _j , the second inputs of which are connected to the outputs of the second registers 3 _j , and the output to the third inputs of the first multiplication blocks 2 _ij and to the second input fourth su Matora 15 _i.