KR960706678A - 전계 메모리에 관련된 개선물(improvements in or relating to field memories) - Google Patents
전계 메모리에 관련된 개선물(improvements in or relating to field memories) Download PDFInfo
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
분포 구조를 가진 전계 메모리. 특히 블록으로 정렬된 메모리가 공개되는데, 각 블록은 상기 워드의 비트 또는 비트들을 저장하며, 상기 비트는 상기 워드 내에서 선정된 위치를 가진다. 분포 구조는 입력/출력 버퍼와 메모리의 내부 레지스터 사이의 데이타의 전달을 개선한다. 데이타 캐쉬와 개선된 입력 소거 가능한 실시예가 또한 공개된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 분포 구조를 구조적으로 도시하는 도면, 제4도는 분포 구조를 이용하는 실시예의 예를 도시하는 구조도.
Claims (20)
- 데이타 워드를 저장하기 위한 블록 내의 정렬된 전계 메모리에 있어서, 각 블록은 상기 워드의 비트 또는 비트들을 저장하며, 상기 비트는 상기 워드 내의 선정된 위치를 가지는 것을 특징으로 하는 전계 메모리.
- 제1항에 있어서, 각 비트는 단일 레지스터를 통해 로드(load)되는 것을 특징으로 하는 전계 메모리
- 제1항 또는 제2항에 있어서, 비트 입력 패드는 비트가 저장되는 메모리 블록에 인접한 것을 특징으로 하는 전계 메모리.
- 제1항, 제2항 또는 제3항에 있어서, 비트 출력 패드는 비트가 저장되는 블록에 인접한 것을 특징으로 하는 전계 메모리.
- 제3항 또는 제4항에 있어서, 비트는 더 이상의 선택 없이 입력 또는 출력 패드에 연결되는 것을 특징으로 하는 전계 메모리.
- 제3항 내지 제5항 중 어느 한 항에 있어서, 데이타 비트와 관련된 입력 패드 및 출력 패드는 인접한 것을 특징으로 하는 전계 메모리.
- 제1 내지 6항 중 어느 한 항에 있어서, 패키지된 장치 내에 있는 것을 특징으로 하는 전계 메모리.
- 제6항에 있어서, 상기 패키지는 칩 패키지 상의 리이드(lead)인 것을 특징으로 하는 전계 메모리.
- 제1 내지 8항 중 어느 한 항에 있어서, 매스크된 입력 인에이블(enable) 장치를 가지는 것을 특징으로 하는 전계 메모리.
- 제9항에 있어서, 상기 장치에는 상기에 정의된 바와 같은 4Mb의 기술이 적용되는 것을 특징으로 하는 전계 메모리.
- 파이프라인(pipelne)과 관련된 데이타 캐쉬(cache)에 있어서, 상기 파이프라인으로부터의 데이타 출력과 동시에 입력 데이타를 수신하도록 정렬된 기입 직렬 레지스터를 포함하는 것을 특징으로 하는 전계 데이타 캐쉬.
- 파이프라인과 관련된 판독 직렬 레지스터를 포함하는 데이타 캐쉬에 있어서, 데이타는 상기 직렬 레지스터 또는 상기 파이프라인으로부터 선택적으로 판독되는 것을 특징으로 하는 데이타 캐쉬.
- 제11항 또는 제12항에 있어서, 서로 간에 데이타 전달을 하는 판독 및 기입 직렬 레지스터를 모두 가지는 것을 특징으로 하는 데이타 캐쉬.
- 제13항에 있어서, 상기 기입 레지스터는 기입 파이프라인과 관련되며 상기 판독 레지스터는 판독 파이프라인과 관련된 것을 특징으로 하는 데이타 캐쉬.
- 제12 내지 14항 중 어느 한 항에서 청구된 데이타 캐쉬를 가지는 전계 메모리.
- 제15항에 있어서, 상기 데이타 캐쉬는 인접 메모리 출력 버퍼에 위치한 것을 특징으로 하는 전계 메모리.
- 제15항 또는 제16항에 있어서, NC×SWCKMP>ICMAXP×CKSMN인 것을 특징으로 하는 전계 메모리.
- 제17항에 있어서, NC=12인 것을 특징으로 하는 전계 메모리.
- 도면을 참고로 설명된 전계 메모리.
- 도면을 참조로 설명된 입력 인에이블을 수행하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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