KR950007083A - 에러 자체정정회로를 갖는 반도체 메모리소자 - Google Patents

에러 자체정정회로를 갖는 반도체 메모리소자 Download PDF

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Abstract

반도체 메모리 소자로서, 바람직하지 못하게 반전된 데이터 비트를 바로잡기 위해 자체 에러정정 시스템(9,10,11,12)을 가지고, 이러한 자체 에러정정 시스템은 에러율의 증가가 예상되는 경우에만 패리티비트 발생 사이클과 에러정정 사이클을 시작하고 그래서 신뢰성을 해치지 않고서도 접근속도를 놓이게 된다.

Description

에러 자체정정회로를 갖는 반도체 메모리소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 SRAM 소자의 블록도.
제4도는 SRAM에서 사용하는 모드 구별기(mode discriminator)의 제1예 회로도.
제5도는 제1예의 모드 구별기의 회로동작을 보여주는 타이밍도.

Claims (7)

  1. 표준모드와 에러정정 모드에 선택적으로 들어가는 반도체 메모리 소자로서, a)데이터 비트를 각각 저장하고 복수의 메모리 셀 집단(MCOO-MCOn/MC1n/MCnO-MCnn; MCOO-MCnO/MCO1-MCn1/MCOn-MCnn)을 형성하기 위해 번지지정이 가능한 복수의 메모리 셀(MCOO-MCnn)을 갖는 메모리 셀 어레이(1)와, b)상기 복수의 메모리 셀 집단에 저장된 상기 데이터 비트의 올바른 상태를 나타내는 검사비트를 각각 저장하기 위해 상기 복수의 메모리 셀 집단과 선택적으로 관련된 번지지정이 가능한 복수의 상태 셀(RPO-RPn; CPO-CPn)과, c)상기 표주모드에서는 상기 복수의 번지지정 가능한 메모리 셀들을 선택적으로 기록가능 및 판독가능하게 하고, 상기 에러정정모드에서는 상기 복수의 메모리 셀 집단과 상기 복수의 번지지정 가능한 상태 셀들을 선택적으로 판독가능하게 하고 상기 복수의 번지지정 가능한 메모리 셀들을 기록가능하게 하는 번지지정 시스템(3,4,5,6,WLO-WLp, BLO-BLp)과, d)상기 표준모드에서 인에이블되고 외부로부터의 새로운 데이터 비트를 수신하고 상기 메모리 셀 어레이에서 읽어낸 데어터 비트를 외부로 전달하는 인터페이스 장치(7)와 읽어낸 데이터 비트를 외부로 전달하는 인처페이스 장치(7)와, e) 상기 에러정정모드에서는 상기 복수의 메모리 셀 집단에 각각 저장되어 있는 상기 데이터 비트의 올바른 상태와 현재 상태를 비교하여 최소한 하나의 데이터 비트가 반전되었는지 아닌지를 알아보는 역할을 하는 검사 및 정정 시스템으로서, 상기 에러정정모드에서는 상기 최소한 하나의 데이터 비트를 바로잡는 데에도 또한 동작가능한 검사 및 정정 시스템(10,11,12)을 구비하는 반도체 메모리 소자에 있어서, f)포트(9)에 결합되며, 상기 반도체 메모리 소자를 에러정정모드로 들어가게 할 것인지 아닌지를 알아 보기 위해 상기 포트에서의 상기 에러정정모드의 요구를 구별하는 모드 구별기(9)를 구비하며, 상기 데이터 비트는 상기 표준모드에서는 에러정정없이 상기 반도체 메모리 소자의 외부에서 반복적으로 재기록가능하고 접근 가능한 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 메모리 소자는 검사비트 발생모드를 더 가지며, 상기 번지지정 수단(3,4,5,6,WLO-WLp, BLO-BLp)은 또한 상기 검사비트 발생모드에서는 상기 복수의 메모리 셀 집단들을 판독가능하게 하고 상기 복수의 번지지정 가능한 상태 셀들을 기록가능하게 하며, 상기 검사 및 정정 시스템(10,11)은 상기 검사비트발생모드에서는 관련 메모리 셀 집단에 저장되어 있는 데이터 비트의 검사를 통해서 상기 검사비트를 발생하는 역할을 하고, 상기 모드 구별기(9)는 상기 반도체 메모리 소자가 상기 검사비트 발생모드로 들어가게 하기 위해서 상기 포트(9a)의 또 다른 상태를 구별해 내는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 모드 구별기(9)는 상기 검사비트 발생모드로 들어가게 하는 명령과 상기 에러정정모드로 들어가게 하는 명령에만 배타적으로 할당된 신호 핀들에 결합되며, 상기 모드 구별기는 검사비트 발생 사이클을 요구하는 제1요구신호(CLKpc)를 발생하기 위해서 상기 검사비트 발생모드로 들어가게 하는 상기 명령에 응답하고, 상기 모드 구별기는 또한 에러정정 사이클을 요구하는 제2요구신호(CLKec)를 발생하기 위해서 상기 에러정정모드로 들어가게 하는 상기 명령에 응답하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서, 상기 모드 구별기(9)는 상기 포트의 역할을 하는 제1외부제어 신호핀(POE)과 제2 외부제어 신호핀(PWE)과 결합되며, 인에이블 신호를 발생하기 위해 상기 제1외부 제어신호판(POE)과 결합된 제1논리 게이트(9c), 제1단발 펄스(one-shot pulse)를 발생하기 위해 상기 제2외부 제어신호 핀(PWE)에 결합된 제1단발 펄스 발생기(9b,9d,9f), 상기 제1단발 펄스 발생기에 결험되며, 상기 인에이블 신호로 인에이블되어 상기 검사비트 발생모드에 대한 제1요구신호(LCKpc)를 상기 제1단발 펄스로부터 발생시키는 제2논리게이트(9g), 상기 제1단발펄스 발생기와 제2단발 펄스 발생기는 상기 제2외부제어 신호핀(PWE)의 전위레벨에 따라 선택적으로 인에이블될 때, 제2단발 펄스를 발생하기 위해 상기 제2외부 제어신호 핀(PWE)에 결합된 제2단발 펄스 발생기(9b,9d,9e), 상기 제2단발 펄스 발생기와 결합되며 상기 인에이블 신호로 인에이블되어 상기 에러정정모드에 대한 제2요구신호(CLKec)를 상기 제2단발 펄스에서 발생시키는 제3논리 게이트(9h)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서, 상기 모드구별기는 상기 검사비트 발생모드로 들어가기 위해 제1요구신호(CLKpc)를 발생하는 수단, 전원전압선(PW)에는 상기 포트(9a)에서 상기 전원전압레벨이 공급될 때, 상기 전원전압선의 전원전압보다 낮은 기준전압(Vref)을 발생하기 위해서 상기 전원전압선에 결합된 기준전압 발생기(31), 상기 기준전압과 소정의 문턱전압(Vth)를 비교하며, 상기 기준전압이 상기 소정의 문턱전압을 초과하는 경우에는 자기의 출력노드에서의 전압레벨을 바꾸는 전압 비교기(R31,Q31), 상기 에러정정모드에 대해서는 제2요구신호(CLKec)를 발생하는 역할을 하는 단발 펄스 발생기(32)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제2항에 있어서, 상기 복수의 번지지정이 가능한 메모리 셀들은 행과 열로 배열되어 있으며, 상기 메모리 셀들의 행(MCOO-MCOn/MC10-MC1n/MCnO-MCnn)은 상기 복수의 메모리 셀 집단의 일부를 형성하는 제1메모리 셀 집단의 역할을 하고, 상기 메모리 셀들의 열(MCOO-MCnO/MCO1-MCn1/MCOn-MCnn)은 상기 복수의 메모리 셀 집단의 일부를 형성하는 제2메모리 셀 집단의 역할을 하며, 상기 복수의 번지지정이 가능한 상태 셀들은 상기 번지지정이 가능한 메모리 셀들의 상기 열과 관련된 수평 패리티 셀(RPO-RPn)의 역할을 부분적으로 하고 상기 번지지정이 가능한 메모리 셀들의 상기 행과 각각 관련된 수평 패리티 셀(RPO-RPn)의 역할을 부분적으로 하며 상기 검사 및 정정 시스템은, 가)상기 검사비트 발생모드에서 인에이블되며, 수평 패리티 비트를 발생하기 위해 상기 제1메모리 셀 집단으로부터 데이터 비트를 공급하고 상기 수명 패리터 비트들을 상기 수평 패라티 셀들에 기록하는 수평 패리티 비트 발생회로(11a), 나)상기 검사비트 발생모드에서 인에이블되며, 상기 제2메모리 셀 집단에서 읽어낸 상기 데이터 비트로부터 수직 패리티 비트들을 병렬로 발생하고 상기 수직 패리티셀에 상기 수직 패리티 비트들을 기록하는 수직 패리티 비트 발생회로(11b), 다)상기 에러정정모드에서 인에이블되고, 최소한 하나의 에러 비트가 메모리 셀에 저장되어 있는지를 알아보기 위해 관련수평 패리티와의 비교를 통하여 상기 제1메모리 셀 집단에서 순차적으로 읽어낸 상기 제1메모리 셀 집단의 번지를 저장하는 수평 에러 검출회로(11c), 라)상기 에러정정모드에서 인에이블되고, 최소한 하나의 에레비트 하나를 정정하기 위해 상기 수평 에러 검출회로와 함께 상기 에러비트 하나를 저장하는 메모리 셀을 지적하는 역할을 하는 에러정정회로(11d)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제2항에 있어서, 상기 반도체 메모리 소자는 전원전압선이 표준전원전압보다 낮아지기 전에 상기 검사비트 발생모드로 들어가며, 상기 전원전압선이 낮은 전원전압 레벨에서 상기 전원전압레벨로 되돌아온 경우에는 상기 에러정정모드로 들어가는 것을 특징으로 하는 반도체 메모리 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10026390C1 (de) * 2000-05-27 2001-09-27 Handelsvertretung Gerd Busse Verfahren und Richtungsanzeigevorrichtung zur Ermittlung der standortbezogenen Winkelrichtung zu einem Fixpunkt hin
US6418059B1 (en) * 2000-06-26 2002-07-09 Intel Corporation Method and apparatus for non-volatile memory bit sequence program controller
JP4877894B2 (ja) * 2001-07-04 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US20040162678A1 (en) * 2001-08-13 2004-08-19 Donald Hetzel Method of screening for disorders of glucose metabolism
JP4418153B2 (ja) 2002-12-27 2010-02-17 株式会社ルネサステクノロジ 半導体装置
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US7447950B2 (en) 2003-05-20 2008-11-04 Nec Electronics Corporation Memory device and memory error correction method
US7590918B2 (en) * 2004-09-10 2009-09-15 Ovonyx, Inc. Using a phase change memory as a high volume memory
JP2006190424A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体集積回路装置
KR100877609B1 (ko) * 2007-01-29 2009-01-09 삼성전자주식회사 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법
US7840876B2 (en) * 2007-02-20 2010-11-23 Qimonda Ag Power savings for memory with error correction mode
US8812915B2 (en) * 2012-09-27 2014-08-19 Hewlett-Packard Development Company, L.P. Determining whether a right to use memory modules in a reliability mode has been acquired
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
JP2017097825A (ja) * 2015-11-16 2017-06-01 株式会社東芝 ホスト機器および拡張デバイス

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4561095A (en) * 1982-07-19 1985-12-24 Fairchild Camera & Instrument Corporation High-speed error correcting random access memory system
JPS61129799A (ja) * 1984-11-28 1986-06-17 Toshiba Corp ダイナミツク型メモリの誤り検出訂正制御系
JPS61134988A (ja) * 1984-12-04 1986-06-23 Toshiba Corp 半導体メモリにおける誤り検出訂正機能制御系
JPS61264599A (ja) * 1985-05-16 1986-11-22 Fujitsu Ltd 半導体記憶装置
JPS6235198A (ja) * 1985-08-07 1987-02-16 株式会社ニコン 取り付け固定装置
JPS6235199A (ja) * 1985-08-07 1987-02-16 Mitsui Constr Co Ltd 二重殻低温タンクの粒状断熱材除去回収装置
US4993030A (en) * 1988-04-22 1991-02-12 Amdahl Corporation File system for a plurality of storage classes
JPH02150000A (ja) * 1988-11-30 1990-06-08 Oki Electric Ind Co Ltd 誤り自己訂正機能付き半導体記憶装置
JPH02242453A (ja) * 1989-03-16 1990-09-26 Fujitsu Ltd ソフトエラーの修正方法
DE69024086T2 (de) * 1989-04-13 1996-06-20 Sundisk Corp EEprom-System mit Blocklöschung
JPH05324492A (ja) * 1992-05-14 1993-12-07 Fujitsu Ltd 半導体記憶装置
US5455939A (en) * 1992-06-17 1995-10-03 Intel Corporation Method and apparatus for error detection and correction of data transferred between a CPU and system memory
US5359570A (en) * 1992-11-13 1994-10-25 Silicon Storage Technology, Inc. Solid state peripheral storage device

Also Published As

Publication number Publication date
JP2669303B2 (ja) 1997-10-27
JPH0745096A (ja) 1995-02-14
US5546410A (en) 1996-08-13
KR0136448B1 (ko) 1998-04-29

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