KR930024191A - 백 게이트 영역과 전하를 교환하는 강복 전압 상승 구역 및 구성을 갖춘 수평형의 공핍형 모스(dmos) 트랜지스터를 구비한 반도체 디바이스 - Google Patents

백 게이트 영역과 전하를 교환하는 강복 전압 상승 구역 및 구성을 갖춘 수평형의 공핍형 모스(dmos) 트랜지스터를 구비한 반도체 디바이스 Download PDF

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Abstract

수평형 DMOST(LDMOST)를 갖는 RESURF형 반도체 디바이스는 실질적으로 제1도전형의 반도체 본체(1) 및 표면(2)에 인접한 제2도전형의 표면 영역(3)을 구비한다. LDMOST는 백게이트 영역(5)에서 표면 영역(3)에 제2도전형웨 소오스 영역(6)이 구비된 백 게이트 영역(5)과, 상기 소오스 영역(6)과 상기 백 게이트 영역(5)의 일 연부 사이에 규정된 챈널 영역(7)을 구비한다. 제2도전형의 드레인 영역(8)이 백 게이트 영역(5)으로부터 소정 거리에 위치한다. 백 게이트 영역(5)과 드레인 영역(8) 사이에서 제1도전형의 복수의 강복 전압 상승구역(9)이 구비되어 있다.
본 발명에 따라, 백 게이트 영역(5)에 가장 인접한 제1강복 전압 상승 구역(9A)과 백 게이트 영역(5)에 가장 인접한 제1강복 전압 상승 구역(9A)과 백 게이트 영역(5) 형성 구역중 적어도 한 구역에 타구역을 향하여 돌출하는 적어도 한 돌출부분(35,36)이 구비되며, 그 부분의 지역에서 이 구역과 타구역간의 거리는 이 구역에 인접한 부분에서 보다 더 짧다. 이 돌출부분(35,36)을 통해서 백 게이트 영역(5)과 제1강복 전압 상승 구역(9A)간의 전하 교환이 이루어지므로 반도체 디바이스가 보다 신속하게 스위치될 수 있다.

Description

백 게이트 영역과 전하를 교환하는 강복 전압 상승 구역 및 구성을 갖춘 수평형의 공핍형모스(DMOS) 트랜지스터를 구비한 반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 디바이스의 평면도, 제2도는 제1도의 반도체 디바이스의 선 ⅡA-ⅡA(제2A도) 및 선 ⅡB-ⅡB(제2B도)상에서 취한 단면도, 제3도는 본 발명에 따른 또다른 반도체 디바이스의 또다른 실시예의 평면도, 제4도는 제3도의 반도체 디바이스의 선 Ⅳ-Ⅳ상에서 취한 단면도.

Claims (14)

  1. 실질적으로 제1도전형의 반도체 본체와, 그 제1도전형과 반대인 제2도전형의 표면에 인접하여 그 표면으로부터 원격한 측부에서 반도체 본체와의 pn접합부를 형성하는 표면 구역을 구비하는 수평형 DMOST(LDMOST)를 갖는 RESURE형 반도체 디바이스로서, 백게이트 영역에는 제2도전형의 표면 구역 형태의 소오스 영역이 표면에 구비되고 소오스 영역과 백게이트의 일 연부사이에 챈널 영역이 형성되는 제1도전형의 표면 구역 형태인 백게이트 영역과, 그 백게이트 영역으로부터 소정 거리에 있는 제2도전형의 표면 구역 형태의 드레인 영역을 구비하고, 백게이트와 드레인 영역 사이의 표면을 접속시키기 위하여 제1도전형의 복수의 강복 전압 상승 구역이 구비되어 있는 수평형 LDMOST를 구비한 RESURF형의 반도체 디바이스에 있어서, 백게이트 영역에 가장 인접하게 위치하는 백게이트 형성구역과 제1의 전압 상승 구역중 적어도 한 구역에 타구역을 향하여 돌출하는 돌출부분이 구비되어 있고, 그 돌출부분 지역에서 이 구역과 타구역간의 거리가 이 구역에 인접한 부분에서 보다 더 짧은 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 돌출부분은 표면 영역의 매개부분(interposed portion)에 의해 타구역으로 부터 분리되어 있고, 상기 돌출 부분 지역에서의 구역들간 거리는 펀치-스루(punch-through)에 의한 전하 운반이 가능할만큼 작은 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 돌출부분의 지역에서의 상기 거리가 5㎛ 미만인 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 돌출부분이 타구역과 접속되어 있는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 챈널 영역의 길이보다 더 긴 폭을 갖는 긴 챈널 영역을 구비하며, 상기 돌출부분이 또 챈널 영역의 좁은 단부 근처에 위치되는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 챈널 영역의 길이보다 더 긴 폭을 갖는 긴 챈널 영역을 구비하고, 상기 돌출부분이 챈널 영역의 긴축 지역에 위치되어 LDMOST의 챈널의 폭에 비해 작은 폭에 걸쳐 연장되는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 돌출부분이 챈널 폭의 10% 미만의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  8. 제6항에 있어서, 돌출부분들이 챈널 영역의 폭에 걸쳐 적어도 실질적으로 균질하게 분포되어 있는 지점들에 존재하는 것을 특징으로 하는 반도체 디바이스.
  9. 제1항 내지 제8항 중 어는 한 항에 있어서, 인접한 강복 전압 상승 구역중 적어도 하나에는 타구역을 향하여 돌출하는 적어도 하나의 돌출부분이 구비되어 있고, 그 부분 지역에서 이 구역과 타구역간의 거리가 이 구역의 인접부분에서 보다 더 작은 것을 특징으로 하는 반도체 디바이스.
  10. 전기 항들 중 한 항에 있어서, 인접한 강복 전압 상승 구역들이 상호 부분적으로 중첩되는 것을 특징으로 하는 반도체 디바이스.
  11. 제1항에 있어서, 강복 전압 상승 구역은 제1의 pn 접합부 양단에 전압이 인가된 경우 표면 영역이 전체 두께에 걸쳐 적어도 국부적으로 공핍되는 그 구역들이 충분히 공핍되지 않을 정도로 높은 도핑 원자 농도를 갖는 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서, 강복 전압 상승 구역이 1.0 ×1012원자/㎠ 보다 큰 도핑 원자 농도를 갖는 것을 특징으로 하는 반도체 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 도전 전계 플레이드에 의해 적어도 부분적으로 덮혀 있는 유전층이 백 게이트와 드레인 영역 사이의 표면상에 존재하는 것을 특징으로 하는 반도체 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 표면 영역과 반도체 본체의 경계의 백 게이트 영역 아래에 반도체 보다는 더 높은 도핑 원자 농도로서 제1도전형의 또다른 강복 전압 상승 구역이 구비되어 있는 것을 특징으로 하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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