KR930010071B1 - 수지봉지형 반도체장치와 그 제조방법 - Google Patents

수지봉지형 반도체장치와 그 제조방법 Download PDF

Info

Publication number
KR930010071B1
KR930010071B1 KR1019900014529A KR900014529A KR930010071B1 KR 930010071 B1 KR930010071 B1 KR 930010071B1 KR 1019900014529 A KR1019900014529 A KR 1019900014529A KR 900014529 A KR900014529 A KR 900014529A KR 930010071 B1 KR930010071 B1 KR 930010071B1
Authority
KR
South Korea
Prior art keywords
resin
semiconductor chip
mold resin
mold
semiconductor device
Prior art date
Application number
KR1019900014529A
Other languages
English (en)
Other versions
KR910007115A (ko
Inventor
아키오 가츠마타
세이이치 히라타
신에츠 후지에다
히로시 시모자와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910007115A publication Critical patent/KR910007115A/ko
Application granted granted Critical
Publication of KR930010071B1 publication Critical patent/KR930010071B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

내용 없음.

Description

수지봉지형 반도체장치와 그 제조방법
제 1 도는 본 발명에 따른 반도체장치의 제 1 실시예를 나타낸 대각선에 따라 절단한 단면도.
제 2 도는 캡의 제조예를 나타낸 평면도.
제 3 도는 모울드공정시 우측절반부분은 대각선에 따라, 좌측절반부분은 중앙선에 따라 절단한 단면을 나타낸 도면.
제 4 도 내지 제 7 도는 본 발명에 따른 제 1 실시예의 각기 다른 변형예를 나타낸 종단 정면도.
제 8 도는 본 발명에 따른 제 2 실시예를 나타낸 종단정면도.
제 9 도는 제 8 도에 도시된 제 2 실시예의 일부확대도.
제 10 도는 본 발명의 제 3 실시예를 나타낸 종단정면도.
제 11 도는 제 10 도에 도시된 제 3 실시예의 일부확대도.
제 12 도는 본 발명에 따른 제 3 실시예의 변형예를 나타낸 제 10 도의 대응도면.
제 13 도는 표면을 거칠게 해서 도금층을 형성하기 까지를 공정순으로 나타낸 단면도.
제 14 도는 통상의 패키지와 본 발명에 따른 패키지에서 85℃/85% 가습시 패키지흡습량의 변화상태를 나타낸 그래프.
제 15 도는 가루덴침적시(215℃) 패키지팽창량의 변화를 나타낸 그래프.
제 16 도는 종래 반도체장치의 종단정면도.
제 17 도는 가습 및 배습시 반도체패키지와 다이패드이면의 수분농도관계를 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 다이패드 2 : 반도체칩
3 : 리이드부 4 : 본딩와이어
5 : 모울드수지 6 : 결체용 핀
7 : 캡(무흡습재료) 10,11 : 금형
12,16 : 절연코팅 13 : 절연테이프(폴리이미드필름)
14a,14b : 접착제 15 : 알루미늄필름(무흡습재료)
17 : 점착테이프 18 : 금속막(무전해도금층)
19 : 금속층(전해도금층) 20 : 절연필름(알루미늄필름)
[산업상의 이용분야]
본 발명은 수지봉지형 반도체장치와 그 제조방법에 관한 것으로, 특히 다수의 반도체장치를 기판 등에 동시에 실장하는 표면실장용으로 반도체칩이 대면적이면서 패키지가 박형인 경우에 사용하기 적합한 수지봉지형 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술과 그 문제점]
수지봉지형 반도체장치의 기판으로의 실장기술의 발전에 따라 SOP(Small Outline Package) 라든지 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier)등과 같은 표면실장용 반도체패키지의 요구가 매년 증가하는 경향에 있다.
한편, 집적회로의 고기능화에 따라 반도체칩의 크기도 대형화되어 10mm□을 초과하는 반도체칩도 생산되고 있다.
그러나, 이러한 대형칩 표면실장용 반도체패키지에서의 최대의 문제점은, 종래의 일반적인 리이드부만의 가열로부터 적외선 리플로우(IR)라든지 VPS(Vapor Phase Soldering) 등에 의해 반도체패키지 전체가 직접 고온에 쪼여지게 됨으로써 반도체패키지가 흡습한 경우 반도체패키지에 크랙(crack)이라든지 팽창이 발생하게 되는 경우가 있다.
즉, 상기 표면실장형의 종래의 일반적인 수지봉지형 반도체장치는, 제 16 도에 도시된 바와 같이 결체용 핀에 의해 4개의 모서리가 지지된 다이패드(1)의 상면에 반도체칩(2)이 마운트(mount)되고, 이 반도체칩(2)의 각 전극과 각 리이드부(3)의 내부리이드(3a)가 본딩와이어(4)에 의해 본딩되며, 그후 이 반도체칩(2)과 내부리이드(3a)가 모울드수지(5)에 의해 수지봉지됨으로써 구성되고, 이 모울드수지(5)의 방습처리는 일반적으로 하등 시행되지 않았다.
이 때문에, 실장시에 반도체패키지 전체가 가열되면, 다이패드(1)와 모울드수지(5)의 경계면 등에 고여있던 수분이 실장시의 열에 의해 증발되어 제 16 도에 나타낸 바와 같이 반도체패키지에 팽창이 발생하거나 크랙이 발생하게 되는 경우가 있었다.
이와 같이, 반도체패키지에 크랙이라든지 팽창이 발생하게 되면, 단지 외관이 손상될 뿐만 아니라 집적회로의 내습 신뢰성도 현저하게 저하된다.
이 때문에, 종래부터 반도체패키지의 수분농도를 관리할 목적으로 알루미늄라미네이트포장재 등에 의해 반도체패키지를 방습포장해서 출하포장재 개봉후 사용기간을 제한하거나, 전체 가열에 의해 실장불가능한 것에 관해서는 국부적인 가열에 의한 실장을 수행하고 있다.
한편, 고온실장시에 있어서의 패키지크랙발생의 메카니즘에 대해서는 각종 문헌에 설명되어 있지만, ① 패키지크랙의 발생과 반도체패키지의 보관상태 및 기간 등, 즉 모울드수지의 흡습수분량과의 사이에 강한 상관관계가 있는 것, ② 패키지크랙발생의 전구현상(前驅現狀)으로서 제 16 도에 나타낸 바와 같이 모울드수지표면에 팽창이 발행하는 것, ③ 반도체패키지를 가열하여 크랙을 발생시키고, 패키지 전체로부터 발생하는 가스를 분석하면, 95% 이상이 수분인 것, 등의 사실로부터, 모울드수지에 흡습된 수분이 다이패드 또는 반도체칩과 모울드수지의 경계면에 응축되고, 이 수분이 고온하에서 수증기화하여 고압이 가해짐으로써 발생하는 것이라고 생각할 수 있다.
그래서, 모울드수지의 고온시 파단강도(破斷强度)를 향상시킴으로써 패키지크랙의 발생을 방지하는 방법도 고려할 수 있지만, 이러한 수지는 아직 개발되어 있지 않다.
다음에, 피크(Fick)의 확산방정식에 의해 도출한 PLCC84핀의 가습, 배습시에 있어서의 패키지 전체의 농도와 다이패드이면(Diepad 裏面)의 농도와의 관계가 제 17 도에 나타내어져 있는 바, 이 제 17 도로부터 패키지크랙발생의 최대원인이라고 생각되는 패키지농도와 다이패드이면의 수분농도 사이에 강한 상관관계가 있음이 알 수 있다.
실험에 의하면, PLCC84핀, 10mm□반도체칩의 패키지에 있어서는, 다이패드이면의 수분농도는 600ppm 정도가 크랙발생의 경계조건으로 된다고 추정할 수 있다. 또, 상온상습을 25℃/60%로 가정한 경우, 상기 PLCC84 핀에서 이 다이패드이면의 수분농도가 600ppm에 도달하는데는 약 800시간 정도가 소요된다.
따라서, 실장시에 패키지의 수분농도에 대한 관리가 불가결하게 되고, 방습포장한 경우에도 개봉후 사용기간의 제한이 필요하게 된다.
이 때문에, 일본국 특허공개 소63-187652호로서, 모울드수지의 외부표면에 수분의 투과를 방지하는 박(箔) 또는 판(板)을 접착시킴으로써, 모울드수지내로의 수분의 침입을 저감시킴과 더불어, 적외선가열에서의 수지의 적외선흡수량을 대폭 저감시키도록 된 것이 제안되어 있다.
그러나, 상기한 일본국 특허공개 소63-187652호에 기재된 것은, 모울드수지와 박 또는 판의 경계면에 접착제를 사용하고 있기 때문에, 박 또는 판이 박리될 염려가 있을 뿐만 아니라, 모울드수지와 박 또는 판의 경계면으로부터 수분이 모울드수지내부로 유입될 수 있다고 생각할 수 있다.
더우기, 박 또는 판을 접착시키는 공정이 증가되고, 게다가 이 접착은 반도체패키지내로의 수분의 침입을 방지하기 위해 모울드공정종료후 일정시간내에 수행할 필요가 있으므로, 작업성이 열화될 뿐만 아니라 공정관리도 곤란하게 되는 문제점이 있는 것이라고 생각된다.
[발명의 목적]
본 발명은 상기한 사정을 감안해서 이루어진 것으로, 방습처리가 시행되지 않는 통상의 수지봉지형 반도체장치에 비해 실장시에 있어서의 다이패드이면 또는 반도체칩부근의 수분농도를 현저하게 저감시킴과 더불어 방습효과의 신뢰성 및 작업성의 향상을 도모하도록 된 수지봉지형 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 수지봉지형 반도체장치는, ① 결체용 핀에 의해 지지되는 다이패드상에 반도체칩을 마운트하고, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩을 모울드수지로 수지봉지한 수지봉지형 반도체장치에 있어서, 상기 반도체칩의 주위를 상기 모울드수지에 일체로 고착시킨 무흡습재료로 덮어 준 것과, ② 상기 수지봉지형 반도체장치에 있어서, 상기 모울드수지의 거의 전표면을 절연테이프를 내부에 개재시키면서 무흡습재료로 덮어 준 것 및, ③ 더욱이 상기 수지봉지형 반도체장치에 있어서, 상기 모울드수지의 표면에 그 모울드수지와의 밀착성이 양호한 금속막을 상기 리이드부와 접촉되지 않도록 형성하고, 이 금속막의 표면에 금속층을 적층시킨 것이다.
또, 본 발명에 따른 수지봉지형 반도체장치의 제조방법은, ① 1쌍의 컵형상 무흡습재료의 내부에 반도체칩을 위치결정해서 장착하는 공정과, 그 내부에 반도체칩이 장착된 무흡습재료를 모울드금형의 공동부(cavity)내에 배치하는 공정 및, 이 모울드금형의 공동부내에 모울드수지를 주입해서 상기 무흡습재료를 모울드수지에 일체로 고착시키는 공정을 구비한 것과, ② 결체용 핀에 의해 지지된 다이패드상에 반도체칩을 마운트하는 공정과, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩을 모울드수지로 수지봉지하는 공정, 이 모울드수지의 표면에 무전해도금에 의한 무전해도금층을 상기 리이드부에 접촉하지 않도록 형성하는 공정 및, 상기 무전해도금층의 표면에 전해도금에 의한 전해도금층을 형성하는 공정을 구비한 것이다.
[작용]
상기한 바와 같이 구성된 특허청구의 범위 제 1 항 또는 제 2 항 기재의 반도체장치에 의하면, 반도체칩의 주위는 무흡습재료에 의해 덮여지거나, 또는 반도체칩의 거의 전체주위는 절연테이프를 개재시키면서 무흡습재료에 의해 덮이게 되므로, 수분이 모울드수지내에 유입되는 것을 그 무흡습재료에 의해 확실하게 차단하여 실장시에 있어서의 다이패드이면이라든지 반도체칩부근의 수분농도를 대폭적으로 저감시킬 수 있게 된다.
또, 특허청구의 범위 제 3 항 기재의 반도체장치에 의하면, 모울드수지의 표면은 금속막을 매개해서 금속층에 의해 덮여지게 되므로, 수분이 모울드수지내에 유입되는 것을 이 금속막에 의해 확실하게 차단하여 실장시에 있어서의 다이패드이면이라든지 반도체칩부근의 수분농도의 대폭적인 저감을 도모할 수 있게 된다.
그리고, 특허청구의 범위 제 4 항 또는 제 5 항 기재의 반도체장치의 제조방법에 의하면, 접착제를 사용하지 않게 되므로, 접착제가 가지는 내열성이라든지 내습성에 관한 문제를 고려하지 않고 확실하게 무흡습재료를 모울드수지에 고착시키거나 또는 금속막을 모울드수지의 표면에 형성할 수 있게 되어 방습효과의 신뢰성 및 작업성의 향상을 도모하는 것이 가능하게 된다.
[실시예]
이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명에 따른 반도체장치의 제 1 실시예를 나타낸 도면으로, 4개의 모서리가 방사상(放射狀)으로 연장된 결체용 핀(6)에 의해 지지된 구형상(矩形狀)의 다이패드(1)의 상면에는 반도체칩(2)이 마운트됨과 더불어, 이 반도체칩(2)의 각 전극과 각 리이드부(3)의 내부리이드(3a)는 본딩와이어(4)에 의해 본딩되어 있다(제 3 도 참조).
상기 반도체칩(2)의 표면 및 이면측에는 무흡습재료인 알루미늄판으로 구성된 1쌍의 캡(7,7)이 배치되어 있는데, 이들 각 캡(7,7)은 구형상(矩形狀)의 평판부(7a)와 이 평판부(7a)의 각 변으로부터 경사지게 연장되는 경사판부(7b)로부터 단면이 대략 그자형인 컵형상으로 형성되고, 이들 각 경사판부(7b,7b)의 교점으로부터 방사상으로 수평하게 연장되는 4개의 다리부(7c)가 구비되어 있다.
그리고, 상기 각 결체용 핀(6)의 표리(表裏)양면에 상기 다리부(7c,7c)를 각각 맞접촉시킨 상태에서, 반도체칩(2)은 1쌍의 캡(7,7)에 의해 그 주위가 포위되어 있고, 더욱이 이 캡(7,7)은 모울드수지(5)의 내부에 매립되어 있다.
이와 같이, 반도체칩(2)의 주위를 무흡습재료인 알루미늄판제의 캡(7,7)에 의해 덮음으로서, 수분이 모울드수지(5)를 투과해서 다이패드(1)의 이면이라든지 반도체칩(2) 부근에 도달하게 되는 것을 그 캡(7,7)에 의해 확실하게 차단하여 실장시에 있어서의 다이패드(1)의 이면이라든지 반도체칩(7)부근에서 수분농도의 대폭적인 저감을 도모할 수 있도록 되어 있다.
이어, 제 1 도에 도시된 반도체장치의 제조예를 제 2 도와 제 3 도에 기초해서 설명한다.
먼저, 제 2 도에 도시된 바와 같이 평판형상의 알루미늄판(8)에 소정의 가공을 실시하여 그 길이방향에 복수의 캡(7)을 연속적으로 형성한 다음, 그 각 다리부(7c)의 선단에서 절단하여 분리한다.
그리고, 다이패드(1)의 상면에 반도체칩(2)을 마운트하여 와이어본딩을 실시한 다음 다이패드(1)를 지지하는 각 결체용 핀(6)을 상기 1쌍의 캡(7,7)의 다리부(7c,7c)에 의해 상하방향으로부터 끼워 넣은 상태에서 가이드핀(9)을 매개하여 위치결정한다. 이때, 캡(7,7)의 각 상하에 위치하는 경사판(7b,7b)의 단면 사이에 간극이 형성될 수 있도록 해 놓는다.
이와 같이, 반도체칩(2)의 각 결체용 핀(6)의 표리양면을 1쌍의 캡(7,7)의 다리부(7c,7c)에 의해 각각 끼워지지한 상태에서 하부금형(10)과 상부금형(11) 사이에 넣고서 금형체결을 수행한 후, 하부금형(10)의 수지주입구(10a)로부터 양 금형(10,11) 사이의 공동부내에 모울드수지를 주입한다.
그러면, 이 모울드수지는 제 3 도에 화살표로 나타낸 경로, 즉 캡(7,7)의 일측방향으로부터 상(上)방향 및 하(下)방향으로, 또 경사판(7b,7b)의 단면 사이로부터 그 내부로, 더 나아가서는 캡(7,7)의 다른 측방향까지 흘러 양 금형(10,11) 사이의 공동부내에 모울드수지가 충전되어 감으로써, 캡(7,7)은 모울드수지(5)내에 매립된 상태로 고착되게 된다.
그리고, 이후 소정의 후공정을 실시해서 반도체장치를 완성하게 되는 것이다.
이와 같이 해서, 접착제를 사용할 필요가 없게 됨으로써, 접착제가 가지는 내열성이라든지 내습성에 관한 문제를 고려하지 않고 확실하게 캡(7,7)을 모울드수지(5)내에 고착시킬 수 있게 됨과 더불어, 모울드공정시에 캡(7,7)의 고착을 수행함으로써 내습효과의 신로성 및 작업성의 향상을 도모할 수 있게 된다.
제 4 도 내지 제 7 도는 상기 제 1 실시예의 각기 다른 변형예를 나타낸 도면으로, 제 4 도에 나타낸 것은 무흡습재료인 알루미늄판제의 캡(7,7)의 평판부(7a,7a)의 표면을 외부에 노출시킨 것이다.
이와 같이, 캡(7,7)의 평판부(7a,7b)의 표면을 외부에 노출시킴으로써 방습 및 패키지의 열방열성의 향상을 도모할 수 있게 된다.
제 5 도에 나타낸 것은, 상기 제 4 도에 나타낸 것에 부가하여, 외부에 노출시킨 캡(7,7)의 평판부(7a,7a)의 표면에 절연코팅(12,12)을 실시해서 패키지표면의 절연효과를 도모하도록 한 것이다.
또한, 절연코팅이외에도 폴리이미드 등과 같은 절연재필름(도시되지 않음)을 접착시킬 수도 있다.
그리고, 제 6 도에 나타낸 것은 다이패드(1)측의 한쪽의 캡(7)을 모울드수지(5)내에 매립시키는 한편, 다른쪽의 캡(7)의 평판부(7a)의 표면을 외부에 노출시킨 것이고, 제 7 도에 나타낸 것은 반대로 반도체칩(2)의 한쪽의 캡(7)을 모울드수지(5)내에 매립시키는 한편, 다른쪽의 캡(7)의 평판부(7a)의 표면을 외부에 노출시킨 것으로서, 이와 같이 함으로써 한쪽에서는 절연성을, 다른쪽에서는 열방열성을 각각 도모할 수 있게 된다.
또한, 상기 제 1 실시예에 있어서는 무흡습재료로서 알루미늄판을 사용한 반도체장치를 나타내었지만, 다른 금속재료 또는 글래스 등과 같은 무흡습재료를 사용해도 좋다.
또, 이들 변형예에 있어서도 캡(7,7)은 모울드공정시에 모울드수지(5)와 일체로 고착된다.
제 8 도와 제 9 도는 본 발명의 제 2 실시예를 나타낸 도면으로, 상기 제 1 실시예와 마찬가지로 4개의 모서리가 방사상으로 연장된 핀(6)에 의해 지지되는 구형상의 다이패드(1)의 상면에는 반도체칩(2)이 마운트됨과 더불어, 이 반도체칩(2)의 각 전극과 리이드부(3)의 각 내부리이드(3a)는 본딩와이어(4)에 의해 본딩되어 있다. 더욱이, 반도체칩(2)과 내부리이드(3a)는 모울드수지(5)에 의해 수지봉지되어 있다.
상기 모울드수지(5)의 전표면은 폴리이미드필름 등과 같은 절연테이프(13)에 의해 덮여 있는 바, 이 절연 테이프(13)는 접착제(14a)를 매개해서 모울드수지(5)의 표면에 접착됨과 더불어, 제 8 도의 A부분에서 리이드부(3)와는 열압착에 의해 접합되어 있다. 그리고, 상기 절연테이프(13)의 표면에는 리이드부(3)의 근방까지 연장되는 무흡습재료인 알루미늄필름(15)이 접착제(14b)를 매개해서 접착되어 있다.
이와 같이, 모울드수지(5)의 표면과 무흡습재료인 알루미늄필름(15) 사이에 절연테이프(13)를 개재시킴으로써, 리이드부(3)가 알루미늄필름(15)에 의해 단락되는 것을 방지하면서 알루미늄필름(15)의 접착면적을 최대로 할 수 있게 된다. 또, 반도체칩(2)의 거의 전체주위를 절연테이프(13)를 개재시키면서 무흡습재료인 알루미늄필름(15)으로 덮어 줌으로써, 수분이 모울드수지(5)의 내부에 유입되는 것을 그 알루미늄필름(15)에 의해 확실하게 차단하여 실장시에 있어서의 다이패드(1)의 이면이라든지 반도체칩(2) 부근의 수분농도를 대폭 저감시킬 수 있도록 되어 있다.
더우기, 상기 알루미늄필름(15)상에는 절연코팅(16)이 실시됨으로써, 기판에 대한 신뢰성을 높이도록 구성되어 있다.
또한, 상기 무흡습재료로서 상기 알루미늄필름(15)이외에 다른 금속재료 또는 글래스 등과 같은 다른 무흡습재료를 사용할 수도 있다.
이어, 상기 제 2 실시예의 제조예를 설명한다.
먼저, 리이드프레임의 다이패드(1)의 상면에 반도체칩(2)을 마운트하여 와이어 본딩을 실시한 다음, 모울드수지(5)에 의한 수지봉지를 행하고, 후처리에 의해 모울드수지(5)의 물성(物性)의 안정화 및 모울드수지(5)중의 수분의 배출을 도모한다.
한편, 제 9 도에 도시된 바와 같이 소정크기의 절연테이프(13)의 이면에 접착제(14a)를 도포하고, 표면의 소정개소에 접착제(14b)를 매개해서 무흡습재료인 알루미늄필름(15)을 접착시키며, 더욱이 절연코팅(16)을 실시한 접착테이프(17)를 미리 준비해 놓는다.
그리고, 이 접착테이프(17)를 접착제(14a)를 매개해서 모울드수지(5)의 표면에 상하방향으로부터 접착시키고, 더욱이 절연테이프(13)와 각 리이드부(3)를 제 8 도의 A부분에서 열압착에 의해 접합시킨다.
더욱이, 통상의 도금공정으로부터 컷트 및 벤드(bend)공정 등과 같은 통상의 후공정을 거쳐 반도체장치를 완성하게 되는 것이다.
제 10 도와 제 11 도는 본 발명의 제 3 실시예를 나타낸 도면으로, 상기 제 1 실시예와 다른 점은 모울드수지(5)의 거의 전표면을 절연테이프(13)를 내부에 개재시키면서 알루미늄필름(무흡습재료 ; 15)에 의해 덮는 대신에, 모울드수지(5)의 표면의 상하 평탄면에다 이 모울드수지(5)와의 밀착성이 양호한 두께 0.2μm 정도의 니켈막으로 이루어진 금속막(무전해도금층 ; 18)을 형성하고, 이 금속막(18)의 표면에 두께 3μm 정도의 동막(銅膜)과 두께 5μm 정도의 니켈막으로 이루어진 금속층(전해도금층 ; 19)을 적층하며, 더욱이 이 금속층(19)의 표면을 폴리이미드필름으로 이루어진 절연필름(20)에 의해 덮어 기판에 대한 절연효과를 부여한 점에 있다.
이와 같이, 반도체칩(2)의 상하평탄면을 금속층(19)에 의해 덮어 줌으로써, 수분이 모울드수지(5)의 내부에 유입되는 것을 그 금속층(19)에 의해 확실히 차단하여 실장시에 있어서의 다이패드(1)의 이면이라든지 반도체칩(2) 부근의 수분농도를 대폭 저감시킴과 더불어 패키지로서의 열방산성을 향상시킬 수 있도록 되어있다.
또한, 상기한 바와 같이 모울드수지(5)의 표면의 상하평탄면, 즉 외측에 첨두(尖頭)형상으로 돌출되는 경사진 단면을 제외하고 금속막(18) 및 금속층(19)을 순차적층한 것은 상기 금속막(18)의 존재에 의해 각 리이드(3)가 단락되는 것을 방지하기 위함이다.
이어, 상기 제 3 실시예의 제조예를 설명한다.
먼저, 상기한 바와 같이 경사진 단면에 금속막(18)이 형성되는 것을 방지하기 위해 그 단면에 레지스트를 도포하여 리이드부(3)를 보호해 놓게 되는데, 이 레지스트는 예컨대 경화후 필름형상(보호필름)으로 되어 하기의 무전해도금공정에 의해 무전해도금이 그 단면에 부여되지 않도록 한 것이다.
다음에, 모울드수지(5)의 노출부표면, 즉 상하평탄면을 거칠게 하기 위해 습식처리에 의한 엣칭을 실시하게 되는데, 이 엣칭은 금속막(18)과의 밀착성을 확보하기 위한 기본조작이고, 엣칭액으로서는 통상 유산과 크롬산의 혼합액이 이용된다. 이와 같이 엣칭을 실시함으로써, 제 13 도에 도시된 바와 같이 모울드수지(5)의 표면에 부착된 먼지라든지 기름 등이 제거됨과 더불어 모울드수지(5)중의 충전재(filler ; 21)가 튀어나온 凹凸이 있는 표면(5a)을 얻을 수 있게 되고, 그에 따라 금속막(18)과의 밀착성을 확보할 수 있게 된다.
이어, 촉매부여공정으로 이행하게 되는데, 이는 하기의 무전해도금에 필요한 촉매핵(觸媒核 ; Pd, Ag, Au 등)을 작성하기 위한 것으로, 촉매액(예컨대 PdCl2, 0.1~0.4g/l, SnCl25~30g/l, 36% HCl 100~300ml)에 상기 엣칭후의 반도체장치를 침적시킨 후, 물로 세정하고, 또 촉진제액(예컨대 H2SO450~150g/l)에 의해 처리하여 다음의 반응으로 Pd 촉매핵을 형성한다.
Sn2+·Pd2+(S)→Sn2++Pd2+→Pd0+Sn4+
또한, 이 촉매핵을 작성하는 방법으로서 Pd 스퍼터법 등과 같은 건식법을 채용할 수도 있다.
이와 같이 해서 격(格)이 매겨진 모울드수지(5)의 표면에 무전해 동도금 또는 무전해 니켈도금 등에 의해 0.2~1.0μm 정도의 금속막(무전해도금층 ; 18)을 형성한다. 제 10 도와 제 11 도에 도시된 실시예에서는 0.2μm의 니켈막을 형성하였는데, 이는 상기 모울드수지의 격매김을 수행한 반도체장치를 무전해 니켈도금액중에 침적시킴으로써 행한다.
이어, 반도체장치로서의 외관이라든지 각종 기능을 향상시키기 위해 동, 니켈, 크롬 등과 같은 통상의 전해도금을 실시하여 상기 금속막(18)의 상면에 금속층(전해도금층; 19)을 목적에 따라 피막(皮膜) 두께 10~50μm 정도로 형성한다. 제 10 도와 제 11 도에 도시된 실시예에서는 3μm의 동막과 2μm의 니켈막에 의해 이 금속층(전해도금층 ; 19)을 구성하였지만, 목적에 따라 두께 및 재질을 변경할 수 있다.
그리고, 상기 모울드수지(5)의 단면에 도포된 레지스트를 박리하고(보호필름을 제거), 그후 금속층(19)을 절연필름(20)으로 덮으며, 더욱이 상기와 동일한 후공정을 실시해서 반도체장치를 완성하게 되는 것이다.
또한, 이 절연필름(20)으로서 폴리이미드필름을 사용하고 있지만, 기판에 대해 절연효과를 제공하는 것이라면 면적, 재질 및 두께 등에 대해 그 목적에 따라 변화시킬 수 있다.
또, 제 12 도에 도시된 바와 같이 모울드수지(5)의 상하평탄면에 거의 전체영역에 걸쳐 凹부(5b)를 형성해 놓고, 이 凹부(5b)내에 상기와 동일하게 해서 금속막(무전해도금층 ; 18) 및 금속층(전해도금층; 19)을 순차적층시키며, 또 절연필름(20)으로 금속층(19)의 표면을 덮음으로써, 금속막(18)과 금속층(19)의 박리를 보다 더 방지하도록 할 수도 있다.
그리고, 상기 제 1~제 3 실시예와 제 16 도에 도시된 종래예와의 비교결과를 제 14 도와 제 15 도에 나타내고 있다.
제 14 도는 85℃/85%의 가습시에 있어서의 반도체패키지의 흡습량변화를 나타낸 도면으로, 실선은 제 16 도에 도시된 종래의 통상의 패키지에서의 흡습량변화를, 일점쇄선은 상기 제 1 도와 제 8 도에 도시된 제 1 및 제 2 실시예에 따른 패키지에서의 흡습량변화를, 점선은 상기 제 10 도에 도시된 제 3 실시예에 따른 패키지에서의 흡습량의 변화를 각각 나타낸 것이다.
이 제 14 도로부터 알 수 있는 바와 같이, 제 1~제 3 실시예에 따른 반도체패키지에 있어서는 종래의 통상의 패키지와 비교해서 패키지흡습량을 저감시킬 수 있다는 것을 알 수 있다.
제 15 도는 15mm□의 반도체칩을 탑재한 QFP 184핀의 반도체패키지를 사용하여 85℃/85%의 가습을 168시간 수행한 후, 215℃의 온도의 가루덴(상품명)침적시 패키지의 팽창량을 나타낸 도면으로, 실선은 제 16 도에 도시된 종래의 통상의 패키지에서의 팽창량변화를, 점선은 상기 제 1 및 제 3 실시예에 따른 패키지에서의 팽창량 변화를 나타낸 것이다.
이 제 15 도로부터 알 수 있는 바와 같이, 종래의 일반적인 패키지에서는 약 60초 경과시에 패키지크랙이 발생되는데 반해, 본 발명에 따른 패키지에서는 140초가 경과해도 패키지크랙이 발생하지 않는다는 것을 알 수 있다.
상기 제 1~제 3 실시예와 종래예에 따라 작성되고 15mm□의 반도체칩을 탑재한 QFP 184핀 반도체패키지에 대해 각 흡습조건에 의해 VPS을 수행한 후의 내부크랙 발생건수를 조사한 실험결과를 하기의 표에 나타내고 있다.
[표 1]
Figure kpo00001
패키지 : QFP 184핀 : 15mm□반도체칩
VPS 조건 : 215℃×1min : 2회
이 표에 의하면, 종래예에서는 85℃/85%의 가습에서 24시간 경과후에 내부크랙이 발생하는데 반해, 본 발명의 제 1~제 3 실시예에서는 85℃/85% 가습에서 168시간 경과하더라도 내부크랙이 발생되지 않는다는 것을 알 수 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
본 발명은 상기한 바와 같이 구성되어 있으므로, 특허청구의 범위 제 1 항 또는 제 2 항 기재의 발명에 의하면, 반도체칩의 주위를 무흡습재료로 덮거나 모울드수지의 거의 전표면을 무흡습재료로 덮어 줌으로써, 실장시에 있어서의 다이패드이면 또는 반도체칩 부근의 수분농도를 대폭적으로 저감시켜 실장시에 패키지크랙이라든지 팽창이 발생하는 것을 방지함과 더불어, 반도체장치에 대한 실장전의 방습포장 등과 같은 패키지내의 수분농도의 관리를 폐지하도록 할 수 있게 된다.
또, 특허청구의 범위 제 3 항 기재의 발명에 의하면, 상기와 마찬가지로 실장시에 있어서의 다이패드이면 또는 반도체칩부근의 수분농도를 저감시켜 실장시에 패키지크랙이라든지 팽창이 발생하는 것을 방지할 수 있게 됨과 더불어 금속제품과 동일한 외관을 얻을 수 있게 되고, 더욱이 내마모성이라든지 내열성 등과 같은 물성 및 제조성을 향상시킬 수 있게 된다.
그리고, 특허청구의 범위 제 4 항 또는 제 5 항 기재의 제조방법에 의하면, 접착제를 사용하지 않으므로, 접착제의 내열성이라든지 내습성 등과 같은 문제를 고려하지 않고 모울드수지를 도금층으로 확실하게 덮을 수 있게 됨과 더불어 고온고습시 등에서의 무흡습재료의 박리를 방지하여 신뢰성의 향상을 도모하고, 또 작업성의 향상을 도모할 수 있는 효과가 있다.

Claims (5)

  1. 결체용 핀(6)에 의해 지지된 다이패드(1)상에 반도체칩(2)을 마운트하고, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩(2)을 모울드수지(5)로 수지봉지한 수지봉지형 반도체장치에 있어서, 상기 반도체칩(2)의 주위를 상기 모울드수지(5)에 일체로 고착시킨 무흡습재료(7)로 덮어 준 것을 특징으로 하는 수지봉지형 반도체장치.
  2. 결체용 핀(16)에 의해 지지된 다이패드(1)상에 반도체칩(2)을 마운트하고, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩(2)을 모울드수지(5)로 수지봉지한 수지봉지형 반도체장치에 있어서, 상기 모울드수지(5)의 거의 전표면을 절연테이프(13)를 내부에 개재시키면서 무흡습재료(15)로 덮어 준 것을 특징으로 하는 수지봉지형 반도체장치.
  3. 결체용 핀(6)에 의해 지지된 다이패드(1)상에 반도체칩(2)을 마운트하고, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩(2)을 모울드수지(5)로 수지봉지한 수지봉지형 반도체장치에 있어서, 상기 모울드수지(5)의 표면에 그 모울드수지와의 밀착성이 양호한 금속막(18)을 상기 리이드부와 접촉하지 않도록 형성하고, 이 금속막(18)의 표면에 금속층(19)을 적층시킨 것을 특징으로 하는 수지봉지형 반도체장치.
  4. 1쌍의 컵형상 무흡습재료(7,7)의 내부에 반도체칩(2)을 위치결정해서 장착하는 공정과, 그 내부에 반도체칩(2)이 장착된 1쌍의 무흡습재료(7,7)를 모울드금형(10,11)의 공동부내에 배치하는 공정 및, 이 모울드금형(10,11)의 공동부내에 모울드수지(5)를 주입해서 상기 무흡습재료(7,7)를 모울드수지(5)에 일체로 고착시키는 공정을 구비한 것을 특징으로 하는 수지봉지형 반도체장치의 제조방법.
  5. 결체용 핀(6)에 의해 지지된 다이패드(1)상에 반도체칩(2)을 마운트하는 공정과, 리이드부를 측방향으로 돌출시킨 상태에서 상기 반도체칩(2)을 모울드수지(5)로 수지봉지하는 공정, 이 모울드수지(5)의 표면에 무전해도금에 의한 무전해도금층(18)을 상기 리이드부에 접촉하지 않도록 형성하는 공정 및, 상기 무전해도금층(18)의 표면에 전해도금에 의한 전해도금층(19)을 형성하는 공정을 구비한 것을 특징으로 하는 수지봉지형 반도체장치의 제조방법.
KR1019900014529A 1989-09-14 1990-09-14 수지봉지형 반도체장치와 그 제조방법 KR930010071B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP239471 1989-09-14
JP23947189 1989-09-14
JP2-155729 1990-06-14
JP15572990 1990-06-14
JP155729 1990-06-14
JP1-239471 1990-06-14

Publications (2)

Publication Number Publication Date
KR910007115A KR910007115A (ko) 1991-04-30
KR930010071B1 true KR930010071B1 (ko) 1993-10-14

Family

ID=26483656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900014529A KR930010071B1 (ko) 1989-09-14 1990-09-14 수지봉지형 반도체장치와 그 제조방법

Country Status (3)

Country Link
US (1) US5223739A (ko)
JP (1) JP2530056B2 (ko)
KR (1) KR930010071B1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367766A (en) * 1990-08-01 1994-11-29 Staktek Corporation Ultra high density integrated circuit packages method
US5475920A (en) * 1990-08-01 1995-12-19 Burns; Carmen D. Method of assembling ultra high density integrated circuit packages
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5377077A (en) * 1990-08-01 1994-12-27 Staktek Corporation Ultra high density integrated circuit packages method and apparatus
EP0509065A1 (en) * 1990-08-01 1992-10-21 Staktek Corporation Ultra high density integrated circuit packages, method and apparatus
JPH05190721A (ja) * 1992-01-08 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH05206354A (ja) * 1992-01-24 1993-08-13 Mitsubishi Electric Corp 半導体圧力センサおよびその製造方法
JP2670408B2 (ja) * 1992-10-27 1997-10-29 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US6205654B1 (en) 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US5369056A (en) 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5644161A (en) * 1993-03-29 1997-07-01 Staktek Corporation Ultra-high density warp-resistant memory module
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
JPH0766331A (ja) * 1993-08-02 1995-03-10 Motorola Inc 半導体デバイス・パッケージの製造方法
JPH0786458A (ja) * 1993-09-09 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US5408126A (en) * 1993-12-17 1995-04-18 At&T Corp. Manufacture of semiconductor devices and novel lead frame assembly
WO1995031826A1 (en) * 1994-05-17 1995-11-23 Olin Corporation Electronic packages with improved electrical performance
US6025642A (en) * 1995-08-17 2000-02-15 Staktek Corporation Ultra high density integrated circuit packages
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
EP0786807B1 (en) * 1996-01-25 2002-04-10 STMicroelectronics S.r.l. Plastic body surface-mounting semiconductor power device having dimensional characteristics optimized for use of standard shipping and testing modes
US5783857A (en) * 1996-07-25 1998-07-21 The Whitaker Corporation Integrated circuit package
US5945732A (en) 1997-03-12 1999-08-31 Staktek Corporation Apparatus and method of manufacturing a warp resistant thermally conductive integrated circuit package
US6329705B1 (en) 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
US6064286A (en) * 1998-07-31 2000-05-16 The Whitaker Corporation Millimeter wave module with an interconnect from an interior cavity
US6329220B1 (en) * 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
US6559537B1 (en) * 2000-08-31 2003-05-06 Micron Technology, Inc. Ball grid array packages with thermally conductive containers
US6608763B1 (en) 2000-09-15 2003-08-19 Staktek Group L.P. Stacking system and method
AUPR244801A0 (en) * 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd A method and apparatus (WSM01)
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
KR100431180B1 (ko) * 2001-12-07 2004-05-12 삼성전기주식회사 표면 탄성파 필터 패키지 제조방법
SG111092A1 (en) 2002-11-15 2005-05-30 St Microelectronics Pte Ltd Semiconductor device package and method of manufacture
US7623349B2 (en) * 2005-03-07 2009-11-24 Ati Technologies Ulc Thermal management apparatus and method for a circuit substrate
JP4695466B2 (ja) * 2005-09-09 2011-06-08 富士通株式会社 信頼性解析システムおよび信頼性解析方法
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
JP5015705B2 (ja) * 2007-09-18 2012-08-29 ルネサスエレクトロニクス株式会社 層間絶縁膜形成方法、層間絶縁膜、半導体デバイス、および半導体製造装置
US7989931B2 (en) * 2007-09-26 2011-08-02 Stats Chippac Ltd. Integrated circuit package system with under paddle leadfingers
US8507319B2 (en) * 2007-12-07 2013-08-13 Stats Chippac Ltd. Integrated circuit package system with shield
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
DE102009045911A1 (de) * 2009-10-22 2011-04-28 Robert Bosch Gmbh Koppelvorrichtung, Anordnung mit einer Koppelvorrichtung, Verfahren zur Herstellung einer Anordnung mit einer Koppelvorrichtung
JP5188530B2 (ja) * 2010-04-01 2013-04-24 日立オートモティブシステムズ株式会社 パワーモジュール及びそれを用いた電力変換装置
JP5956783B2 (ja) * 2012-03-02 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10128164B2 (en) 2014-10-29 2018-11-13 Hitachi Automotive Systems, Ltd. Electronic device and method of manufacturing the electronic device
CN109788626B (zh) * 2017-11-10 2021-10-08 广州立景创新科技有限公司 具有防水洗结构的模组

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173712A (en) * 1978-08-30 1979-11-06 General Ionex Corporation Electrical circuit component protecting device
JPS57173948A (en) * 1981-04-20 1982-10-26 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS57196547A (en) * 1981-05-28 1982-12-02 Nec Corp Semiconductor device
JPS58176956A (ja) * 1982-04-12 1983-10-17 Hitachi Ltd 電気素子
US4814943A (en) * 1986-06-04 1989-03-21 Oki Electric Industry Co., Ltd. Printed circuit devices using thermoplastic resin cover plate
JPS6397241U (ko) * 1986-12-12 1988-06-23
JPS63169051A (ja) * 1987-01-05 1988-07-13 Nec Corp 半導体装置
JPS63250846A (ja) * 1987-04-08 1988-10-18 Hitachi Ltd 面付実装用ｌｓｉプラスチツクパツケ−ジとその製造方法
DE3725338A1 (de) * 1987-07-30 1989-02-09 Nukem Gmbh Verkapselung von einem photovoltaischem element
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
US4953002A (en) * 1988-03-31 1990-08-28 Honeywell Inc. Semiconductor device housing with magnetic field protection
JPH0262356A (ja) * 1988-08-26 1990-03-02 Hitachi Koki Co Ltd 電子写真式印刷装置の用紙走行制御方法

Also Published As

Publication number Publication date
US5223739A (en) 1993-06-29
KR910007115A (ko) 1991-04-30
JPH04127456A (ja) 1992-04-28
JP2530056B2 (ja) 1996-09-04

Similar Documents

Publication Publication Date Title
KR930010071B1 (ko) 수지봉지형 반도체장치와 그 제조방법
EP0977251B1 (en) Resin sealed semiconductor device and method for manufacturing the same
US5360991A (en) Integrated circuit devices with solderable lead frame
US4777520A (en) Heat-resistant plastic semiconductor device
US20110140253A1 (en) Dap ground bond enhancement
JP2002190488A (ja) 半導体装置の製造方法および半導体装置
KR19980042929A (ko) 전자부품의 제조방법
KR100685160B1 (ko) 반도체 디바이스에 몰딩 화합물의 접착을 강화하기 위한코팅
JP2007158327A (ja) スズメッキ又はスズメッキから形成された金属間層を備えるリードフレーム
JPH1140723A (ja) 集積回路パッケージのリードフレーム及びその製造方法
JP2000077435A (ja) 半導体装置及びその製造方法
US7125750B2 (en) Leadframe with enhanced encapsulation adhesion
JP2000077596A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
KR100751826B1 (ko) 반도체장치 및 그 제조방법
JP4045985B2 (ja) 樹脂封止型電子装置
JP3682468B2 (ja) 半導体集積回路装置
JP3716101B2 (ja) リードフレーム及びそれを用いた半導体装置の製造方法並びに半導体装置
JP2000068303A (ja) 半導体装置の製造方法
JP3703960B2 (ja) 半導体装置
CN112885726B (zh) 一种智能功率芯片结构及其制造方法
KR0128165B1 (ko) 초소형전자 패키지내로 수분 및 오염물질의 침투를 줄이기 위한 방법
JPH10289973A (ja) リードフレームの表面処理方法
KR101375175B1 (ko) 리드 프레임, 이의 제조 방법, 이를 이용한 반도체 패키지 및 그 제조 방법
KR20090043907A (ko) 리드 프레임, 그를 구비한 반도체 패키지 및 그 제조방법
JPH07135203A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030930

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee