KR920005169A - 테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리 - Google Patents
테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 포함하는 메모리 소자의 블럭도.
제2도는 제1도의 메모리 소자내의 테스트 모드동작 회로를 나타낸 블록도.
Claims (21)
- 정상 동작 모드 및 특별 동작 모드를 가진 집적 회로로서; 출력 단자와; 상기한 출력 단자에 결합되며, 상기 한 출력 단자에 데이터를 제공하는 출력 드라이버와; 제1상태에서 상기한 출력 드라이버가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 제어 신호를 수신하는 제1단자와; 모드 시동 신호를 수신하는 제2단자와; 상기한 제2단자에 결합되며, 상기한 모드 시동 신호의 수신에 응답하여 특별 모드 동작 신호를 제공하는 특별 동작 회로와; 상기한 제1단자, 상기한 특별 모두 동작 회로 및 상기한 출력 드라이버에 결합되며, 상기한 제2상태의 제어 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제2상태의 제어 신호의 수신과 함께 상기한 특별모드 동작신호에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 출력 제어 회로로 구성됨을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 출력 제어 회로는 상기한 제1상태의 제어 신호의 수신의 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력제어 회로에 의해 동작 불능됨에 따라 상기한 출력단자에 ″고″임피던스를 제공하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기한 출력 드라이버는 상기한 출력제어 회로에 의해 동작됨에 따라 상기한 출력 단자에 ″저″임피던스를 제공하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 집적 회로는 상기한 출력 단자에 결합되며 상기의 집적회로에 제공되는 데이터를 수신하는 입력 버퍼를 부가적으로 포함하는 것을 특징으로 하는 집적 회로.
- 제1항에 있어서, 상기 집적회로는 상기한 출력 드라이버에 결합되는 기능 회로를 부가적으로 포함하며 ; 상기한 제1단자는 칩 동작 단자로 구성되며 ; 상기한 제어 신호는 제1상태에서 상기한 기능 회로가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 기능 회로가 동작 불능되어야 함을 나타내는 칩 동작 신호로 이루어진 것을 특징으로 하는 집적 회로.
- 제6항에 있어서, 상기한 특별 모드 동작 회로는 또한 상기한 칩 동작 단자에 결합되며, 상기한 제2상태의 칩 동작 신호의 수신에 응답하여 특별 모드 동작 불능 신호를 제공하도록 되어 있는 것을 특징으로 하는 집적 회로.
- 제6항에 있어서, 상기 집적회로는 제1상태에서 상기한 출력 드라이버가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 출력 드라이버가 동작 불능되어야 함을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되어, 상기한 제2상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작 불능시키도록 제어하는 한편 상기한 제1상태의 출력 동작 신호의 수신에 응답하여 상기한 출력 드라이버를 동작시키도록 제어하는 것을 특징으로 하는 집적 회로.
- 정상 동작 모드의 특별 동작 모드를 가진 집적 회로의 동작을 제어하는 방법으로서 ; 상기한 특별 동작 모드의 선택을 나타내는 모든 시동 신호를 수신하는 단계와; 출력 버퍼의 동작 불능을 나타내는 제어 신호를 수신하는 단계와; 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드를 동작하는 단계와; 상기한 제어 신호 및 상기한 특별 동작 모드의 동작에 응답하여 출력 버퍼를 동작하는 단계로 구성됨을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제9항에 있어서, 상기한 출력 버퍼의 동작 단계는, 출력 버퍼가 출력 단자를 ″저″임피던스 조건으로 만들수 있도록 상기 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제9항에 있어서, 상기 집적 회로의 동작 제어 방법은 상기한 특별 동작 모드의 동작에 앞서서 상기한 제어신호에 응답하여 상기한 출력 버퍼를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제11항에 있어서, 상기한 동작 불능 단계는 출력 버퍼가 출력 단자를 ″고″임피던스 조건으로 만들 수 있도록 상기한 출력 버퍼를 제어하는 단계를 포함함을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제9항에 있어서, 상기한 제어 신호는 상기한 출력 버퍼 및 기능 회로의 동작 불능을 제1상태로서 나타내는 한편, 상기한 출력 버퍼 및 기능 회로의 동작을 제2상태로서 나타내며; 상기한 특별 동작 모드의 동작 단계는 상기한 모드 시동 신호에 응답하여 상기한 특별 동작 모드에서 상기한 기능 회로를 동작시키는 것을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제13항에 있어서, 상기 집적 회로의 동작 제어 방법은 특별 동작 모드의 상기한 동작 단계 이후에 상기한 제2상태의 상기한 제어 신호의 수신에 응답하여 상기한 특별 동작 모드를 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제13항에 있어서, 집적 회로의 상기 동작 제어 방법은 제1상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 한편 제2상태에서 상기한 출력 버퍼의 동작을 나타내는 출력 동작 신호를 수신하는 단계를 부가적으로 포함하며 ; 상기한 출력 버퍼의 동작 단계는 또한 상기한 제2상태의 출력 동작 신호에 응답하도록 된 것을 특징으로 하는 집적 회로의 동작 제어 방법.
- 제9항에 있어서, 상기한 특별 동작 모드는 특별 테스트 모드인 것을 특징으로 하는 집적 회로의 동작 제어 방법.
- 기능회로와; 출력 단자와; 상기한 기능회로 및 출력 단자에 결합되며, 상기한 기능 회로로부터 데이터를 상기한 출력 단자에 제공하고, 하나의 제어 단자를 가진 출력 버퍼와 ; 제1상태에서 상기한 회로의 동작을 나타내며 제2상태에서 상기한 회로의 동작 불능을 나타내는 칩 동작 신호를 수신하는 칩 동작 단자와 ; 상기한 칩 동작단자 및 상기한 기능 회로에 결합되며, 상기한 칩 동작 신호에 응답하여 상기한 기능 회로를 제어하는 칩 동작회로와; 특별 모드 신호를 수신하는 제1단자와; 상기한 제1단자 및 상기한 기능 회로에 결합되며, 상기한 특별모드 신호에 응답하여 특별 동작 모드를 동작시키는 특별 모드 동작 회로와 ; 상기한 칩 동작 회로, 상기한 특별 모드 동작 회로 및 상기한 출력 버퍼의 제어 단자에 결합되며 상기한 제2상태의 칩 동작 신호와 상기한 특별 동작모드의 동작에 응답하여 상기한 출력 버퍼를 동작시키는 출력 제어 회로로 구성됨을 특징으로 하는 집적 회로.
- 제17항에 있어서, 상기한 특별 동작 모드가 동작되지 않았을 때 상기한 출력 제어 회로는 상기한 칩 동작회로에 응답하여 상기 제2상태의 칩 동작 신호에 따라 상기한 출력 버퍼를 동작 불능시키는 것을 특징으로 하는 집적 회로.
- 제18항에 있어서, 상기 집적 회로 제1상태에서 상기한 출력 버퍼의 동작을 나타내는 한편 제2상태에서 상기한 출력 버퍼의 동작 불능을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자를 부가적으로 포함하며; 상기한 출력 제어 회로는 상기한 출력 동작 단자에 결합되며, 상기한 제1상태에서 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작시키고, 상기한 제2상태에서는 상기한 출력 동작에 응답하여 상기한 출력 버퍼를 동작불능시키는 것을 특징으로 하는 집적 회로.
- 제18항에 있어서, 상기한 칩 동작 회로는 복수의 칩 동작 단자의 칩 동작 신호들에 응답하며, 상기한 복수의 칩 동작 단자의 칩 동작 신호들의 논리적조합에 따라 상기한 기능 회로 및 상기한 출력 제어 회로를 제어하게 되는 것을 특징으로 하는 집적 회로.
- 제17항에 있어서, 상기한 특별 모드 동작 회로는 상기한 칩 동작 회로에 결합되며, 상기한 제1상태의 칩동작 신호에 응답하여 상기한 특별 동작 모드를 동작 불능시키도록 된 것을 특징으로 하는 집적 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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---|---|---|---|---|
US5781753A (en) * | 1989-02-24 | 1998-07-14 | Advanced Micro Devices, Inc. | Semi-autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for speculative and out-of-order execution of complex instructions |
US5072138A (en) | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
JP2639319B2 (ja) * | 1993-09-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置 |
US6144594A (en) | 1996-01-19 | 2000-11-07 | Stmicroelectronics, Inc. | Test mode activation and data override |
DE69724318T2 (de) * | 1996-04-02 | 2004-05-27 | STMicroelectronics, Inc., Carrollton | Prüfung und Reparatur einer eingebetteten Speicherschaltung |
DE19742597A1 (de) | 1997-09-26 | 1999-04-08 | Siemens Ag | Digitaler Speicher und Betriebsverfahren für einen digitalen Speicher |
EP1026696B1 (en) * | 1999-02-02 | 2005-07-06 | Fujitsu Limited | Test method and test circuit for electronic device |
US6851080B1 (en) * | 1999-02-05 | 2005-02-01 | 3Com Corporation | Automatic activation of ASIC test mode |
FR2794867B1 (fr) | 1999-06-08 | 2001-08-10 | St Microelectronics Sa | Circuit de detection et de memorisation d'une surtension |
DE10124735C1 (de) * | 2001-05-21 | 2002-11-14 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiter-Chips |
US7783876B2 (en) * | 2007-05-01 | 2010-08-24 | Hewlett-Packard Development Company, L.P. | Comparing characteristics prior to booting devices |
US8627510B2 (en) * | 2009-08-03 | 2014-01-07 | Lexmark International, Inc. | Electronic device and method for operating the electronic device |
CN111458621B (zh) * | 2019-01-21 | 2022-03-01 | 华邦电子股份有限公司 | 集成电路及其多芯片状态的检测方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
JPS61191973A (ja) * | 1985-02-20 | 1986-08-26 | Fujitsu Ltd | 試験回路をそなえた半導体集積回路 |
JPS61239491A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 電子装置 |
JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
US4860290A (en) * | 1987-06-02 | 1989-08-22 | Texas Instruments Incorporated | Logic circuit having individually testable logic modules |
JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
JPH01132980A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路装置 |
FR2623652A1 (fr) * | 1987-11-20 | 1989-05-26 | Philips Nv | Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites |
JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
JPH01245497A (ja) * | 1988-03-28 | 1989-09-29 | Nec Corp | 半導体メモリ |
US4975641A (en) * | 1988-07-14 | 1990-12-04 | Sharp Kabushiki Kaisha | Integrated circuit and method for testing the integrated circuit |
US5134587A (en) | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with automatic test mode exit on chip enable |
US5072137A (en) | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
DE69120483T2 (de) | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
US5134586A (en) | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with chip enable control from output enable during test mode |
US5115146A (en) | 1990-08-17 | 1992-05-19 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit for controlling test mode entry |
US5072138A (en) | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
JPH1130394A (ja) * | 1997-07-11 | 1999-02-02 | Hitachi Constr Mach Co Ltd | 建設機械の給脂装置 |
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