KR20210079390A - 다중 비트 듀티 사이클 모니터를 위한 장치들 및 방법들 - Google Patents

다중 비트 듀티 사이클 모니터를 위한 장치들 및 방법들 Download PDF

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KR20210079390A
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Abstract

본 개시의 실시예들은 다중 비트 듀티 사이클 모니터에 대한 장치들 및 방법들에 대해 작성된다. 클록 신호는 메모리의 하나 이상의 동작들을 동기화하기 위해 메모리에 제공될 수 있다. 클록 신호는 메모리의 듀티 사이클 조정기에 의해 조정되는 듀티 사이클을 가질 수 있다. 조정된 클록 신호의 듀티 사이클은 다중 비트 듀티 사이클 모니터에 의해 모니터링될 수 있다. 다중 비트 듀티 사이클 모니터는 조정된 클록 신호의 듀티 사이클이 타겟 듀티 사이클 값보다 큰 지 또는 작은 지(또는 듀티 사이클이 타겟 듀티 사이클 주변의 허용 오차를 벗어나는지)를 나타내는 다중 비트 신호를 제공할 수 있다. 다중 비트 듀티 사이클 모니터는 메모리의 액세스 동작들이 발생되는 동안 다중 비트 신호를 제공할 수 있다.

Description

다중 비트 듀티 사이클 모니터를 위한 장치들 및 방법들
관련 출원(들)에 대한 상호 참조
이 출원은 2019년 11월 21일자로 출원된 미국 출원 번호 제16/198,433호에 대한 우선권을 주장하며, 이는 어떤 목적으로든 그 전체가 본원에 참조로서 병합된다.
반도체 장치들은 컴퓨터 시스템들에서 정보를 저장하고 검색하는 데 사용되는 반도체 메모리 장치들과 같은 다양한 애플리케이션들에 사용될 수 있다. 클록 신호들은 반도체 장치에 제공되어 (및/또는 반도체 장치에 의해 생성되어) 다양한 컴포넌트들의 동작을 공통 타이밍 신호에 동기화할 수 있다. 반도체 장치의 안정적인 동작을 위해 클록 신호들을 조정하는 것이 중요할 수 있다.
클록 신호는 클록 신호가 특정 상태에 있는 시간의 백분율을 나타내는 듀티 사이클을 가질 수 있다. 예를 들어, 클록 신호는 논리적 하이 레벨(예를 들어, 고전압 레벨)과 논리적 로우 레벨(예를 들어, 저전압 레벨) 사이에서 교번할 수 있다. 듀티 사이클은 신호가 논리적 하이 레벨에 있는 시간의 백분율(한 주기)일 수 있다. 반도체 장치는 클록 신호가 원하는 듀티 사이클(예를 들어, 50%)과 일치하도록 보장하기 위해 클록 신호의 듀티 사이클을 조정할 수 있다. 그러나, 일부 시나리오들에서는 듀티 사이클을 조정할 양을 결정하기 어려울 수 있다.
적어도 하나의 양태에서, 본 개시는 듀티 사이클 조정기 및 듀티 사이클 모니터를 포함하는 장치에 관한 것이다. 듀티 사이클 조정기는 클록 신호의 듀티 사이클을 조정한다. 듀티 사이클 모니터는 조정된 클록 신호에 결합되며 클록 신호의 듀티 사이클을 기반으로 다중 비트 신호를 제공한다. 다중 비트 신호는 듀티 사이클이 하위 임계값보다 작은 경우 제1 상태에 있고, 듀티 사이클이 상위 임계값보다 클 경우 제2 상태에 있으며, 듀티 사이클이 상위 임계값과 하위 임계값 사이에 있으면 제3 상태에 있다.
듀티 사이클 모니터는 양의 오프셋을 갖는 제1 비교기 및 음의 오프셋을 갖는 제2 비교기를 포함할 수 있다. 상위 임계값은 양의 오프셋에 기초할 수 있고 하위 임계값은 음의 오프셋에 기초할 수 있다. 다중 비트 신호는 제1 비트 및 제2 비트를 포함할 수 있고, 제1 상태 및 제2 상태는 동일한 값인 제1 비트와 제2 비트를 포함할 수 있으며, 제3 상태는 서로 다른 값인 제1 비트와 제2 비트를 포함할 수 있다.
상위 임계값은 타겟 듀티 사이클보다 클 수 있고, 하위 임계값은 타겟 듀티 사이클보다 작을 수 있다. 상위 임계값과 하위 임계값은 프로그래밍 가능한 값들일 수 있다. 듀티 사이클 조정기는 다중 비트 신호에 응답하는 양만큼 클록 신호의 듀티 사이클을 조절할 수 있다. 듀티 사이클 조정기 및 듀티 사이클 모니터는 메모리의 컴포넌트들일 수 있다. 메모리는 액세스 동작들을 수행할 수 있으며, 듀티 사이클 모니터는 액세스 동작들이 수행되는 동안 다중 비트 신호를 수신할 수 있다.
적어도 하나의 양태에서, 본 개시는 제 1 비교기, 제 2 비교기, 제 3 비교기, 제1 클록 신호 및 제2 클록 신호를 포함하는 장치에 관한 것일 수 있다. 제1 비교기는 제1 오프셋을 가지며 제1 신호를 제공한다. 제2 비교기는 제2 오프셋을 가지며 제2 신호를 제공한다. 제3 비교기는 제3 오프셋을 가지며 제3 신호를 제공한다. 제1 클록 신호는 제1, 제2 및 제3 비교기들 각각의 양의 입력부에 결합된다. 제2 신호는 제1, 제2 및 제3 비교기들 각각의 음의 입력부에 결합된다. 제1 오프셋은 제3 오프셋보다 크고, 제2 오프셋은 제1 및 제3 오프셋 사이에 있다.
장치는 제1 신호, 제2 신호 및 제3 신호에 응답하는 2비트 신호를 생성할 수 있는 하나 이상의 논리 게이트들을 포함할 수 있다. 제3 신호는 2비트 신호의 제1 비트일 수 있다. 2비트 신호의 제2 비트는 제1 신호 및 제2 신호에 기초할 수 있다. 제1 오프셋은 상위 임계값을 결정할 수 있고 제3 임계값은 하위 임계값을 결정할 수 있다.
적어도 하나의 양태에서, 본 개시는 메모리, 듀티 사이클 조정기 및 듀티 사이클 모니터를 포함하는 장치에 관한 것일 수 있다. 메모리는 적어도 부분적으로 클록 신호에 기초하여 액세스 동작들을 수행한다. 듀티 사이클 조정기는 듀티 코드에 기초하여 클록 신호의 듀티 사이클을 조정한다. 듀티 사이클 모니터는 조정된 클록 신호에 결합되며 조정된 클록 신호의 듀티 사이클에 응답하는 상태를 갖는 다중 비트 신호를 제공한다. 다중 비트 신호의 상태는 액세스 동작들이 수행되는 동안 업데이트되고, 듀티 코드는 다중 비트 신호가 제1 상태에 있는 것에 응답하여 증가되고 다중 비트 신호가 제2 상태에 있는 것에 응답하여 감소된다.
장치는 듀티 코드 및 다중 비트 신호를 저장하도록 구성된 모드 레지스터를 포함할 수 있다. 등록된 모드는 인에이블 신호를 저장할 수 있으며, 듀티 사이클 모니터는 인에이블 신호가 활성 상태에 있는 것에 응답하여 활성화될 수 있다. 장치는 다중 비트 신호의 상태에 응답하여 듀티 코드의 값을 조정할 수 있는 모드 레지스터에 결합된 로직을 포함할 수 있다.
듀티 코드는 제3 상태에 있는 다중 비트 신호에 응답하여 변경되지 않을 수 있다. 다중 비트 신호는 듀티 사이클이 상위 임계값보다 클 때 제1 상태에 있을 수 있고, 듀티 사이클이 하위 임계값보다 작을 때 제2 상태에 있을 수 있으며, 듀티 사이클이 상위 임계값과 하위 임계값 사이에 있을 때 제3 상태에 있을 수 있다. 듀티 모니터는 제1 오프셋을 갖는 제1 비교기 및 제1 오프셋보다 작은 제2 오프셋을 갖는 제2 비교기를 포함할 수 있으며, 상위 임계값은 제1 오프셋에 기초할 수 있고 하위 임계값은 제2 오프셋에 기초할 수 있다. 다중 비트 신호는 제1 비트 및 제2 비트를 포함할 수 있으며, 다중 비트 신호의 제1 상태 및 제2 상태는 동일한 논리 레벨을 갖는 제1 비트와 제2 비트를 포함할 수 있다.
적어도 하나의 양태에서, 본 개시는 방법에 관한 것일 수 있다. 방법은 메모리 장치에 대한 액세스 동작들을 수행하는 단계를 포함한다. 액세스 동작들의 타이밍은 적어도 부분적으로 클록 신호에 기초한다. 방법은 듀티 코드에 기초하여 클록 신호의 듀티 사이클을 조정하는 단계를 포함한다. 방법은 액세스 동작들을 수행하는 동안 클록 신호의 듀티 사이클 및 타겟 듀티 사이클 값에 적어도 부분적으로 기초하여 듀티 코드에 대한 조정 방향을 나타내는 신호를 생성하는 단계를 포함한다.
신호는 듀티 코드가 제1 상태에서 하위 임계값 미만이고, 제2 상태에서 상위 임계값보다 크며, 제3 상태에서 상위 임계값과 하위 임계값 사이에 있음을 나타내는 다중 비트 신호일 수 있다. 방법은 신호가 제1 상태에 있을 때 듀티 코드의 값을 증가시키고, 신호가 제2 상태에 있을 때 듀티 코드를 감소시키며, 신호가 제3 상태에 있을 때 듀티 코드의 값을 동일하게 유지하는 단계를 포함할 수 있다.
적어도 하나의 양태에서, 본 개시는 메모리 장치, 제1 비교기, 제2 비교기, 제3 비교기 및 모드 레지스터를 포함하는 장치에 관한 것일 수 있다. 메모리 장치는 적어도 부분적으로 클록 신호에 기초하여 액세스 동작들을 수행한다. 제1 비교기는 클록 신호의 듀티 사이클에 기초한 값이 상위 임계값보다 큰 제1 출력을 제공한다. 제2 비교기는 클록 신호의 듀티 사이클에 기초한 값이 타겟 듀티 사이클보다 크거나 작은 제2 출력을 제공한다. 제3 비교기는 클록 신호의 듀티 사이클에 기초한 값이 하위 임계값 미만인 제3 출력을 제공한다. 모드 레지스터는 다중 비트 신호의 상태를 저장한다. 다중 비트 신호의 상태는 제1 출력, 제2 출력 및 제3 출력을 기반으로 한다.
다중 비트 신호의 상태는 액세스 동작들이 수행되는 동안 업데이트될 수 있다. 장치는 제1 출력, 제2 출력 및 제3 출력 중 하나 이상에 결합된 적어도 하나의 논리 게이트를 포함할 수 있다. 적어도 하나의 논리 게이트는 다중 비트 신호의 상태를 제공할 수 있다.
장치는 듀티 코드의 값에 기초하여 클록 신호의 듀티 사이클을 조정할 수 있는 듀티 사이클 조정기를 포함할 수 있다. 모드 레지스터는 듀티 코드의 값을 저장할 수 있다. 장치는 모드 레지스터에서 다중 비트 신호의 상태를 판독하고, 다중 비트 신호의 판독 값에 기초하여 모드 레지스터에 듀티 코드의 새로운 값을 기입할 수 있는 논리 회로들을 포함할 수 있다. 다중 비트 신호의 상태는 비트들 각각의 값들에 의해 결정될 수 있고, 다중 비트 신호의 제1 비트의 값은 제2 출력에 기초할 수 있으며, 다중 비트 신호의 제2 비트의 값은 제1 출력 및 제2 출력에 기초할 수 있다.
도 1은 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 클록 신호 경로의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 다중 비트 듀티 사이클 모니터(DCM)의 개략도이다.
도 5는 본 개시의 일 실시예에 따른 듀티 코드를 조정하는 방법을 도시하는 흐름도이다.
반도체 메모리 장치와 같은 반도체 장치는 클록 신호들을 사용하여 하나 이상의 컴포넌트들의 동작을 동기화할 수 있다. 메모리의 안정적인 동작을 위해 컴포넌트들의 정확한 타이밍이 필요할 수 있으므로, 메모리는 타겟 듀티 사이클(예를 들어, 50%)과 같은 예상 값과 일치하는지 또는 예상 값의 허용 오차 이내(예를 들어, 50%의 +/- 5% 이내)에 속하는지를 보장하기 위해 클록 신호를 모니터링하고 조정할 수 있다. 메모리가 초기화되면(예를 들어, 장치의 전원이 켜지면), 메모리 장치는 클록 신호의 듀티 사이클을 결정할 수 있으며, 타겟 듀티 사이클(예를 들어, 50%)과 일치하도록 클록 신호의 듀티 사이클을 조정할 양을 결정할 수 있다. 조정은 초기화 동안 트레이닝 프로세스의 일부로 결정될 수 있다. 트레이닝 프로세스는 듀티 사이클에 대한 다양한 가능한 조정 시퀀스를 테스트하고 각 조정이 현재 조정보다 더 좋은 지 또는 더 나쁜 지(예를 들어, 타겟 듀티 사이클로부터 더 가까운 지 또는 더 먼 지)를 결정하는 것을 포함할 수 있다. 트레이닝 프로세스는 시간에 따른 듀티 사이클을 조정하는 것을 포함할 수 있으며, 이는 장치가 동작(예를 들어, 판독/기입과 같은 액세스 동작들을 수행)하는 동안 사용에 적합하지 않을 수 있다.
조정은 (예를 들어, 장치의 모드 레지스터에) 듀티 코드로 저장될 수 있다. 듀티 코드는 클록 신호에 대한 상이한 조정 레벨에 각각 대응할 수 있는 값들의 범위(예를 들어, -7 내지 7)일 수 있다. 장치는 클록 신호의 듀티 사이클이 타겟 듀티 사이클과 일치하도록 조정되도록 초기화되지만, 시간이 지남에 따라 클록 신호의 듀티 사이클이 시프트할 수 있으며 초기 듀티 코드가 더 이상 타겟 듀티 사이클을 달성하지 못할 수 있다. 초기화시 듀티 코드를 결정하는 프로세스는 길 수 있으며, 이는 메모리가 액세스 동작들을 수행(예를 들어, 판독 및/또는 기입 동작들을 수행)하는 동안 사용하기에 적합하지 않게 할 수 있다.
따라서, 본 개시는 다중 비트 듀티 사이클 모니터(DCM)를 위한 장치들 및 장법들을 설명한다. 듀티 사이클 모니터는 메모리의 클록 신호에 결합될 수 있으며, 클록 신호의 듀티 사이클을 측정할 수 있다. DCM은 다중 비트의 정보를 구성하는 신호를 제공할 수 있다. 다중 비트 DCM은 수신된 클록 신호의 듀티 사이클을 기반으로 듀티 사이클을 조정하는 것에 대한 정보를 제공할 수 있다. 클록에 대한 다른 조정들을 테스트하고 이들이 클록 신호의 현재 조정(예를 들어, 현재 듀티 코드)보다 나은지 나쁜지를 결정하는 대신, 다중 비트 DCM은 메모리가 현재 클록 신호 자체를 기반으로 하는 다중 비트 DCM의 내부 한계들(예를 들어, 허용 오차들)을 기반으로 조정을 결정하거나 선택하도록 할 수 있다. 다중 비트 DCM은 조정이 필요없이 클록 신호를 기반으로 필요한 조정들을 결정할 수 있으므로, 다중 비트 DCM은 메모리 장치가 동작(예를 들어, 액세스 동작들을 수행)하는 동안 조정들을 결정할 수 있다.
클록 사이클의 각 수신된 주기(또는 주기 그룹)에 대해, 다중 비트 DCM은 클록 신호의 수신된 주기의 듀티 사이클을 타겟 듀티 사이클 값(예를 들어, 50%)에 대한 허용 오차 범위와 비교할 수 있다. 다중 비트 DCM은 클록 신호의 현재 듀티 사이클이 타겟 듀티 사이클에 대한 상위 및 하위 허용 오차 내에 있는지, 현재 듀티 사이클이 상위 허용 오차보다 큰지, 또는 현재 듀티 사이클이 하위 허용 오차보다 작은지를 나타내는 신호를 제공할 수 있다. 허용 오차 값들은 (예를 들어, 회로 속성들에 기반하여) 다중 비트 DCM에 고유할 수 있고/있거나 프로그래밍 가능한 값들일 수 있다. 일부 실시예들에서, 다중 비트 DCM은 지속적으로(예를 들어, 가능한 한 빨리) 듀티 코드에 조정들이 필요한지를 나타내는 신호를 제공할 수 있다.
메모리는 이 정보에 응답하여 듀티 코드를 조정할 수 있다. DCM이 듀티 사이클이 상위 허용 오차보다 크다고 나타나면, 듀티 코드는 하향 조정될 수 있다. DCM이 듀티 사이클이 하위 허용 오차보다 작다고 나타나면, 듀티 코드는 상향 조정될 수 있다. DCM이 듀티 사이클이 상위 및 하위 허용 오차들 내에 있다고 나타나면, 듀티 코드는 변경되지 않을 수 있다. 이러한 방식으로, 조정된 클록 신호가 모니터링될 수 있으며, 듀티 코드에 대한 조정들은 액세스 동작들(예를 들어, 판독 및/또는 기입 동작들)이 발생하는 동안 결정될 수 있다.
본 발명은 특정 예로서 반도체 메모리 장치와 관련하여 설명되어 있지만, 본 개시는 임의의 반도체 장치의 클록 신호들과 함께 사용될 수 있음을 당업자는 이해해야 한다.
도 1은 본 개시의 일 실시예에 따른 시스템(100)의 블록도이다. 시스템(100)은 컨트롤러(102) 및 메모리 시스템(104)을 포함한다. 메모리 시스템(104)은 메모리들(106(0)-106(p))(예를 들어, "장치 0" 내지 "장치 p")를 포함하며, 여기서 p는 0이 아닌 정수이다. 메모리들(106)은 본 개시의 일부 실시예들에서 저전력 이중 데이터 전송률(LPDDR) DRAM과 같은 동적 랜덤 액세스 메모리(DRAM)일 수 있다. 메모리들(106(0)-106(p))은 각각 명령/어드레스, 데이터 및 클록 버스들에 결합된다. 컨트롤러(102) 및 메모리 시스템(104)은 여러 버스들을 통해 통신한다. 예를 들어, 명령들 및 어드레스들은 명령/어드레스 버스(108)에서 메모리 시스템(104)에 의해 수신되고, 데이터는 데이터 버스(109)를 통해 컨트롤러(102)와 메모리 시스템(104) 사이에 제공된다. 다양한 클록 신호들은 클록 버스(110)를 통해 컨트롤러와 메모리 시스템(104) 사이에 제공될 수 있다. 클록 버스(110)는 메모리 시스템(104)에 의해 수신된 시스템 클록 신호들(CK_t 및 CK_c), 메모리 시스템(104)에 의해 수신된 데이터 클록(WCK_t 및 WCK_c) 및 메모리 시스템(104)에 의해 제공되는 액세스 데이터 클록 신호들(RDQS_t 및 RDQS_c)을 컨트롤러(102)에 제공하기 위한 신호 라인들을 포함할 수 있다. 버스들 각각은 신호들이 제공되는 하나 이상의 신호 라인들을 포함할 수 있다.
컨트롤러(102)에 의해 메모리 시스템(104)에 제공되는 CK_t 및 CK_c 클록 신호들은 명령들 및 어드레스들의 제공 및 수신 타이밍을 위해 사용된다. WCK_t 및 WCK_c 클록 신호들과 RDQS_t 및 RDQS_c 클록 신호들은 데이터 제공 타이밍에 사용된다. CK_t 및 CK_c 클록 신호들이 상보적이고, WCK_t 및 WCK_c 클록 신호들이 상보적이며, RDQS_t 및 RDQS_c 클록 신호들이 상보적이다. 클록 신호들은 제1 클록 신호의 상승 에지가 제2 클록 신호의 하강 에지와 동시에 발생할 때, 및 제2 클록 신호의 상승 에지가 제1 클록 신호의 하강 에지와 동시에 발생할 때 상보적이다. 컨트롤러(102)에 의해 메모리 시스템(104)에 제공되는 WCK_t 및 WCK_c 클록 신호들은 또한 컨트롤러(102)에 의해 메모리 시스템(104)에 제공되는 CK_t 및 CK_c 클록 신호에 동기화될 수 있다. 추가로, WCK_t 및 WCK_c 클록 신호들은 CK_t 및 CK_c 클록 신호들보다 더 높은 클록 주파수를 가질 수 있다. 예를 들어, 본 개시의 일부 실시예들에서, WCK_t 및 WCK_c 클록 신호들은 CK_t 및 CK_c 클록 신호들의 클록 주파수의 4배인 클록 주파수를 갖는다.
컨트롤러(102)는 메모리 동작들을 수행하기 위해 메모리 시스템(104)에 명령들을 제공한다. 메모리 명령들의 비제한적인 예들은 다양한 동작들의 타이밍을 제어하기 위한 타이밍 명령들, 판독 동작들을 수행하기 위한 판독 명령들 및 기입 동작들을 수행하기 위한 기입 명령들과 같은 메모리에 액세스하기 위한 액세스 명령들, 모드 레지스터 기입 및 판독 동작들을 수행하기 위한 모드 레지스터 기입 및 판독 명령들, 뿐만 아니라 기타 명령들 및 동작들을 포함한다. 컨트롤러(102)에 의해 메모리 시스템(104)에 제공되는 명령 신호들은 선택 신호들(예를 들어, 칩 선택 CS 신호들(CS0, CS1, CSp))을 더 포함한다. 모든 메모리들(106)이 명령들, 어드레스들, 데이터 및 클록 신호들이 제공되는 동안, 각각의 선택 신호 라인들에 제공된 선택 신호들은 메모리들(106) 중 어느 것이 명령에 응답하고 해당 동작을 수행할지를 선택하는 데 사용된다. 본 개시의 일부 실시예들에서, 각각의 선택 신호는 메모리 시스템(104)의 각 메모리(106)에 제공된다. 컨트롤러(102)는 대응되는 메모리(106)를 선택하기 위해 활성 선택 신호를 제공한다. 각각의 선택 신호가 활성화되는 동안, 대응되는 메모리(106)는 명령/어드레스 버스(108)에 제공된 명령들 및 어드레스들을 수신하도록 선택된다.
동작 시, 판독 명령 및 관련 어드레스가 컨트롤러(102)에 의해 메모리 시스템(104)에 제공될 때, 선택 신호들에 의해 선택된 메모리(106)는 판독 명령 및 관련 어드레스를 수신하고, 판독 동작을 수행하여 컨트롤러(102)에 관련 어드레스에 해당하는 메모리 위치로부터의 판독 데이터를 제공한다. 판독 데이터는 판독 명령의 수신과 관련된 타이밍에 따라 선택된 메모리(106)에 의해 컨트롤러(102)에 제공된다.
판독 데이터를 컨트롤러(102)에 제공하는 선택된 메모리(106)의 준비 시, 컨트롤러는 활성 WCK_t 및 WCK_c 클록 신호들을 메모리 시스템(104)에 제공한다. WCK_t 및 WCK_c 클록 신호들은 액세스 데이터 클록 신호들(RDQS_t 및 RDQS_c)을 생성하기 위해 선택된 메모리(106)에 의해 사용될 수 있다. 클록 신호는 클록 신호가 낮은 클록 레벨과 높은 클록 레벨 사이를 주기적으로 전환할 때 활성화된다. 반대로, 클록 신호는 클록 신호가 일정한 클록 레벨을 유지하고 주기적으로 전환되지 않을 때 비활성화된다. RDQS_t 및 RDQS_c 클록 신호들은 컨트롤러(102)에 판독 데이터를 제공하는 타이밍을 위해 컨트롤러(10)에 대한 판독 동작을 수행하는 메모리(106)에 의해 제공된다. 컨트롤러(102)는 판독 데이터를 수신하기 위해 RDQS_t 및 RDQS_c 클록 신호들을 사용할 수 있다.
동작 시, 판독 명령 및 관련 어드레스가 컨트롤러(102)에 의해 메모리 시스템(104)에 제공될 때, 선택 신호들에 의해 선택된 메모리(106)는 기입 명령 및 관련 어드레스를 수신하고, 기입 동작을 수행하여 컨트롤러(102)로부터의 데이터를 관련 어드레스에 해당하는 메모리 위치에 기입한다. 기입 데이터는 기입 명령의 수신과 관련된 타이밍에 따라 컨트롤러(102)에 의해 선택된 메모리(106)에 제공된다.
컨트롤러(102)로부터의 기입 데이터를 수신하는 선택된 메모리(106)의 준비 시, 컨트롤러는 활성 WCK_t 및 WCK_c 클록 신호들을 메모리 시스템(104)에 제공한다. WCK_t 및 WCK_c 클록 신호들은 기입 데이터를 수신하기 위한 회로들의 동작 타이밍을 위한 내부 클록 신호들을 생성하기 위해 선택된 메모리(106)에 의해 사용될 수 있다. 데이터는 컨트롤러(102)에 의해 제공되고 선택된 메모리(106)는 메모리 어드레스들에 대응하는 메모리에 기입되는 WCK_t 및 WCK_c 클록 신호들에 따라 기입 데이터를 수신한다.
메모리들(106(0) 내지 106(p)) 각각은 모드 레지스터를 가질 수 있으며, 이는 해당 메모리(106)의 동작과 관련된 하나 이상의 값들을 저장할 수 있다. 값들은 모드 레지스터의 상이한 레지스터들에 저장될 수 있으며, 설정들, 예를 들어 메모리(106)의 동작과 관련된 인에이블 신호들, 측정들, 피드백 및/또는 기타 정보를 저장하는 데 사용될 수 있다. 컨트롤러(102)는 모드 레지스터 판독(MRR) 동작을 통해 특정 레지스터의 데이터에 액세스할 수 있으며, 모드 레지스터 기입(MRW) 동작으로 레지스터에 데이터를 기입할 수 있다. 일 예에서, 클록 신호들(WCK_t 및 WCK_c)은 하나 이상의 메모리들(106) 내에서 조정될 필요가 있을 수 있다. 본원에 설명된 바와 같이, 메모리(106)는 클록 신호들(WCK_t 및 WCK_c)을 모니터링하고 클록 신호에 필요한 조정들에 대한 정보를 모드 레지스터에 저장할 수 있다. 컨트롤러(102)는 MRR 동작을 통해 이 정보를 검색할 수 있으며, 클록 신호들이 조정되어야 하는 양을 결정할 수 있다. 그런 다음, 이 조정 값은 MRW 동작을 통해 모드 레지스터의 레지스터에 기입될 수 있다. 조정 값은 메모리(106)의 클록 조정 회로에 대한 설정으로서 작용할 수 있다. 다른 예에서, 클록 회로를 모니터링하고 조정하는 프로세스는 메모리(106)에서 자동일 수 있으며, 컨트롤러(102)는 프로세스를 활성화하기 위해 모드 레지스터의 인에이블 레지스터의 값을 변경할 수 있다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다. 장치는 반도체 메모리(200)일 수 있으며, 이와 같이 지칭될 것이다. 일부 실시예들에서, 메모리(200)는, 제한없이, 예를 들어, 단일 반도체 칩에 통합된 저전력 DDR(LPDDR) 메모리와 같은 DRAM 장치를 포함할 수 있다. 일부 실시예들에서, 메모리(200)는 도 1의 메모리들(106) 중 하나 이상의 구현일 수 있다.
메모리(200)는 메모리 어레이(228)를 포함한다. 메모리 어레이(228)는 복수의 메모리 뱅크들을 포함하는 것으로 도시된다. 도 2의 실시예에서, 메모리 어레이(228)는 8개의 메모리 뱅크들(BANK0-BANK7)을 포함하는 것으로 도시된다. 각 메모리 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL 및 /BL), 및 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL 및 /BL)의 교차점들에 배열된 복수의 메모리 셀들(MC)을 포함한다. 워드 라인(WL)의 선택은 대응되는 행 디코더(224)에 의해 수행되고, 비트 라인들(BL 및 /BL)의 선택은 열 디코더(226)에 의해 수행된다. 도 2의 실시예에서, 행 디코더(224)는 각각의 메모리 뱅크에 대한 각각의 행 디코더를 포함하고, 열 디코더(226)는 각 메모리 뱅크에 대한 각각의 열 디코더를 포함한다. 비트 라인들(BL 및 /BL)은 각각의 감지 증폭기(SAMP)에 결합된다. 비트 라인(BL 또는 /BL)로부터의 판독 데이터는 감지 증폭기(SAMP)에 의해 증폭되며, 상보적 로컬 데이터 라인들(LIOT/B), 전송 게이트(TG) 및 상보적 메인 데이터 라인들(MIOT/B)을 통해 판독/기입 증폭기들(230)로 전송된다. 반대로, 판독/기입 증폭기들(230)로부터 출력된 기입 데이터는 상보적 메인 데이터 라인들(MIOT/B), 전송 게이트(TG) 및 상보적 로컬 데이터 라인들(LIOT/B)을 통해 감지 증폭기(SAMP)로 전송되고, 비트 라인(BL 또는 /BL)에 결합된 메모리 셀(MC)에 기입된다.
메모리(200)는 명령들 및 어드레스들 및 CS 신호를 수신하기 위한 명령 및 어드레스 버스에 결합된 명령 및 어드레스 및 칩 선택(CA/CS) 단자들, 클록 신호들(CK_t 및 CK_c)과 데이터 클록 신호들(WCK_t 및 WCK_c)을 수신하고 액세스 데이터 클록 신호들(RDQS_t 및 RDQS_c)을 제공하기 위한 클록 단자들, 데이터 단자들(DQ 및 DM), 및 전력 공급 전위들(VDD, VSS, VDDQ 및 VSSQ)을 수신하기 위한 전력 공급 단자들을 포함하는 복수의 외부 단자들을 사용할 수 있다.
클록 단자들은 입력 버퍼(218)에 제공되는 외부 클록 신호들(CK_t 및 CK_c)이 공급된다. 외부 클록 신호들은 상보적일 수 있다. 입력 버퍼(218)는 CK_t 및 CK_c 클록 신호들에 기초하여 내부 클록(ICLK)을 생성한다. ICLK 클록은 명령 디코더(216) 및 내부 클록 생성기(220)에 제공된다. 내부 클록 생성기(220)는 ICLK 클록을 기반으로 다양한 내부 클록 신호들(LCLK)을 제공한다. LCLK 클록 신호들은 다양한 내부 회로들의 타이밍 동작에 사용될 수 있다. 데이터 클록 신호들(WCK_t 및 WCK_c)도 외부 클록 단자들에 제공된다. WCK_t 및 WCK_c 클록 신호들은 WCK_t 및 WCK_c 클록 신호들에 기초하여 내부 데이터 클록 신호들을 생성하는 데이터 클록 회로(236)에 제공된다. 내부 데이터 클록 신호들은 입력/출력 회로(232)에 포함된 회로들의 동작 타이밍을 측정하기 위해 입력/출력 회로(232)에 제공되며, 예를 들어 기입 데이터의 수신 타이밍을 측정하기 위해 데이터 수신기들에 제공된다.
데이터 클록 회로(236)는 WCK_t 및 WCK_c 클록 신호들에 기초하여 이들을 메모리의 다른 컴포넌트들 및/또는 생성된 내부 데이터 클록 신호들에 분배하기 전에 WCK_t 및 WCK_c 클록 신호들의 속성들을 모니터링 및/또는 조정할 수 있다. 데이터 클록 회로(236)는 모드 레지스터(222)의 레지스터에 듀티 코드로 저장된 양만큼 WCK_t 및 WCK_c 클록 신호들을 조정할 수 있다. 듀티 코드의 값은 메모리(200)가 동작을 시작하기 전에(예를 들어, 파워 업 시) 메모리(200)의 초기화 동안 초기 값으로 설정될 수 있다. 동작 동안(예를 들어, 판독 및/또는 기입 동작들과 같은 액세스 동작들이 발생하는 동안), 데이터 클록 회로(236)는 클록 신호의 듀티 사이클을 모니터링할 수 있다. 다중 비트 듀티 결과 신호는 듀티 사이클의 현재 상태에 기초하여 생성될 수 있다. 다중 비트 듀티 결과 신호는 클록 신호의 현재 듀티 사이클과 상위 및 하위 임계값들(예를 들어, 상위 및 하위 허용 오차들)과의 비교에 기초하여 생성될 수 있다. 듀티 결과 신호의 비트 상태는 현재 듀티 사이클이 하위 임계값보다 작은 지, 상위 임계값보다 큰 지, 또는 상위 임계값과 하위 임계값 사이인지를 나타낼 수 있다. 듀티 결과 신호의 비트들은 모드 레지스터(222)에 저장될 수 있다. 듀티 코드의 값은 모드 레지스터(222)에 저장된 듀티 결과 값에 기초하여 주기적으로 조정될 수 있다. 이 방식으로, 클록 신호는 상위 임계값과 하위 임계값 사이에서 듀티 사이클을 유지하도록 조정될 수 있다.
CA/CS 단자들에는 메모리 어드레스들이 공급될 수 있다. CA/CS 단자들에 공급된 메모리 어드레스들은 명령/어드레스 입력 회로(212)를 통해 어드레스 디코더(214)로 전송된다. 어드레스 디코더(214)는 어드레스를 수신하고 디코딩된 행 어드레스(XADD)를 행 디코더(224)에 공급하고 디코딩된 열 어드레스(YADD)를 열 디코더(226)에 공급한다. CA/CS 단자들에는 명령들이 공급될 수 있다. 명령들의 예들은 다양한 동작들의 타이밍을 제어하기 위한 타이밍 명령들, 판독 동작들을 수행하기 위한 판독 명령들 및 기입 동작들을 수행하기 위한 기입 명령들과 같은 메모리에 액세스하기 위한 액세스 명령들, 모드 레지스터 기입 및 판독 동작들을 수행하기 위한 모드 레지스터 기입 및 판독 명령들, 뿐만 아니라 기타 명령들 및 동작들을 포함한다.
명령들은 명령/어드레스 입력 회로(212)를 통해 명령 디코더(216)에 내부 명령 신호들로서 제공될 수 있다. 명령 디코더(216)는 동작들을 수행하기 위한 다양한 내부 신호들 및 명령들을 생성하기 위해 내부 명령 신호들을 디코딩하는 회로들을 포함한다. 예를 들어, 명령 디코더(216)는 워드 라인을 선택하기 위한 행 명령 신호(ACT) 및 비트 라인을 선택하기 위해 열 명령 신호(R/W)를 제공할 수 있다.
명령 디코더(216)는 메모리(200)에 대한 동작의 다양한 모드들 및 특징들을 설정하기 위한 정보로 프로그래밍되는 모드 레지스터들(222)에 액세스할 수 있다. 예를 들어, 모드 레지스터들(222)은 WCK_t 및 WCK_c 클록 신호를 기반으로 데이터 클록 회로(236)에 의해 생성되는 내부 데이터 클록 신호들을 모니터링하는 것과 관련된 모드들에 대한 정보, 뿐만 아니라 내부 데이터 클록 신호들의 듀티 사이클과 같은 내부 데이터 클록 신호들의 타이밍을 변경하는 것과 관련된 모드들에 대한 정보로 프로그래밍될 수 있다. 내부 데이터 클록 신호들은 예를 들어 데이터 클록 회로들(236)의 회로들에 의해 야기되는 듀티 사이클 왜곡에 대해 모니터링될 수 있으며, 데이터 클록 신호들의 타이밍은 예를 들어 데이터 클록 회로들(236)의 회로들에 의해 야기되는 듀티 사이클 에러를 보상하도록 조정될 수 있다. 모드 레지스터(222)에 저장될 수 있는 예시적인 정보는 데이터 클록 회로(236)의 하나 이상의 컴포넌트들을 활성화시키는 데 사용되는 인에이블 정보, WCK_t 및 WCK_c의 듀티 사이클을 조정하는 데 사용되는 듀티 코드 값, 및/또는 듀티 사이클 모니터링 및/또는 조정과 관련된 기타 신호들을 포함한다.
모드 레지스터들(222)의 정보는 메모리(200)가 모드 레지스터 기입 동작을 수행하게 하는 모드 레지스터 기입(MRW) 명령을 메모리(200)에 제공함으로써 프로그래밍될 수 있다. 명령 디코더(216)는 모드 레지스터(222)에 액세스하고, 내부 명령 신호들과 함께 프로그래밍된 정보를 기반으로 내부 신호들을 제공하여 그에 따라 메모리(200)의 회로들을 제어한다. 모드 레지스터(222)에 프로그래밍된 정보는 모드 레지스터 판독(MRR) 명령을 사용하여 메모리(200)에 의해 외부로 제공될 수 있으며, 이는 메모리(200)가 모드 레지스터들(222)에 액세스하여 프로그래밍된 정보를 제공하게 한다.
따라서, 판독 명령이 수신되고, 행 어드레스 및 열 어드레스가 판독 명령과 함께 적시에 공급되는 경우, 판독 데이터가 행 어드레스 및 열 어드레스에 대응하는 메모리 어레이(228) 내의 메모리 셀들로부터 판독된다. 판독 명령은 메모리 어레이(228)로부터 판독 데이터가 판독/기입 증폭기들(230)에 제공되도록 내부 명령들을 제공하는 명령 디코더(216)에 의해 수신된다. 판독 데이터는 입력/출력 회로(232)를 통해 데이터 단자들(DQ)로부터 외부로 출력된다. RDQS_t 및 RDQS_c 클록 신호들은 입력/출력 회로(232)에 의한 판독 데이터의 타이밍 제공을 위해 클록 단자들로부터 외부로 제공된다. 외부 단자들(DQ)은 여러 개의 개별 단자들을 포함하며, 각각은 RDQS_t 및 RDQS_c 클록 신호들의 클록 에지와 동기화된 데이터 비트를 제공한다. 외부 단자들(DQ)의 수는 데이터 폭, 즉 RDQS_t 및 RDQS_c 클록 신호들의 클록 에지가 동시에 제공되는 데이터의 비트 수에 해당한다. 본 개시의 일부 실시예들에서, 메모리(200)의 데이터 폭은 8비트이다. 본 개시의 다른 실시예들에서, 메모리(200)의 데이터 폭은 16 비트이고, 16 비트는 데이터의 하위 바이트(8 비트 포함)와 데이터의 하위 바이트(8 비트 포함)로 분리된다.
기입 명령이 수신되고, 행 어드레스 및 열 어드레스가 기입 명령과 함께 적시에 공급되는 경우, 데이터 단자들(DQ)에 공급된 기입 데이터가 행 어드레스 및 열 어드레스에 대응하는 메모리 어레이(228)의 메모리 셀들에 기입된다. 메모리에 기입될 때 데이터의 일부들을 마스킹하기 위해 데이터 마스크가 데이터 단자 들DM)에 제공될 수 있다. 기입 명령은 명령 디코더(216)에 의해 수신되며, 이는 기입 데이터가 입력/출력 회로(232)의 데이터 수신기들에 의해 수신되도록 내부 명령들을 제공한다. WCK_t 및 WCK_c 클록 신호들은 또한 입력/출력 회로(232)의 데이터 수신기들에 의한 기입 데이터 수신 타이밍을 위해 외부 클록 단자들에 제공된다. 기입 데이터는 입력/출력 회로(232)를 통해 판독/기입 증폭기들(230)에 공급되며, 판독/기입 증폭기들(230)에 의해 메모리 셀(MC)에 기입될 메모리 어레이(228)에 공급된다. 앞서 설명된 바와 같이, 외부 단자들(DQ)은 여러 개의 개별 단자들을 포함한다. 기입 동작과 관련하여, 각 외부 단자(DQ)는 데이터 비트를 수신하고, 외부 단자들(DQ)의 수는 WCK_t 및 WCK_c 클록 신호들의 클록 에지와 동기화되어 동시에 수신되는 데이터 비트의 데이터 폭에 해당한다. 본 개시의 일부 실시예들은 8비트의 데이터 폭을 포함한다. 본 개시의 다른 실시예들에서, 데이터 폭은 16 비트이며, 16 비트는 8 비트 데이터의 하위 바이트와 8 비트 데이터의 상위 바이트로 분리된다.
전력 공급 단자들에는 전력 공급 전위들(VDD 및 VSS)이 공급된다. 전력 공급 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(234)에 공급된다. 내부 전압 생성기 회로(234)는 전력 공급 단자들에 공급되는 전력 공급 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI 등)을 생성한다. 내부 전위(VPP)는 주로 행 디코더(224)에 사용되며, 내부 전위들(VOD 및 VARY)은 주로 메모리 어레이(228)에 포함된 감지 증폭기들(SAMP)에 사용되며, 내부 전위(VPERI)는 많은 주면 회로 블록들에 사용된다.
전력 공급 단자들에는 또한 전력 공급 전위들(VDDQ 및 VSSQ)이 공급된다. 전력 공급 전위들(VDDQ 및 VSSQ)은 입력/출력 회로(232)에 공급된다. 전력 공급 단자들에 공급되는 전력 공급 전위들(VDDQ, VSSQ)은 본 발명의 일 실시예에서 전력 공급 단자들에 공급되는 전력 공급 전위들(VDD, VSS)과 동일한 전위들일 수 있다. 전력 공급 단자들에 공급되는 전력 공급 전위들(VDDQ, VSSQ)은 본 개시의 다른 실시예에서 전력 공급 단자들에 공급되는 전력 공급 전위들(VDD, VSS)과 다른 전위들일 수 있다. 전력 공급 단자들에 공급되는 전력 공급 전위들(VDDQ, VSSQ)은 입력/출력 회로(232)에 사용되어 입력/출력 회로(232)에 의해 생성되는 전력 공급 노이즈가 다른 회로 블록들로 전파되지 않도록 한다.
도 3은 본 개시의 일 실시예에 따른 클록 신호 경로(300)의 블록도이다. 클록 신호 경로(300)는 일부 실시예들에서 도 2의 메모리(200) 상에 구현될 수 있다. 클록 신호 경로(300)는 실시예들에서는 도 2의 메모리(200) 및/또는 도 1의 메모리(106)일 수 있는 메모리(306)에 포함될 수 있다. 일부 실시예들에서, 듀티 사이클 경로(300)의 하나 이상의 컴포넌트들은 도 2의 데이터 클록 회로(236)에서 구현될 수 있다. 클록 신호 경로(300)는 클록 신호의 듀티 사이클을 모니터링할 수 있는 다중 비트 듀티 사이클 모니터(MB DCM)(344) 및 클록 신호의 듀티 사이클을 조정할 수 있는 듀티 사이클 조정기(DCA)(340)를 포함할 수 있다. MB DCM(344)은 (예를 들어, 초기화 프로세스에서와 같이) 듀티 사이클에 대한 상이한 가능한 조정들을 테스트할 필요없이 듀티 사이클에 대한 조정들을 결정할 수 있다. MB DCM(344)은 메모리(306)가 액세스 동작들(예를 들어, 판독 및 기입 동작들)을 수행하는 동안 듀티 사이클에 대한 조정들을 결정할 수 있다.
시스템(302)은 송신기들(348a)에 의한 클록 신호들(WCK_t 및 WCK_c)을 메모리(306)에 제공한다. 클록 신호들(WCK_t 및 WCK_c)은 메모리(306)에 내부 클록 신호들(iWCK)을 제공하는 수신기(349a)에 제공된다. 두 개의 내부 클록 신호들(iWCK)(예를 들어, WCK_t 및 WCK_c 각각에 해당하는 하나)이 있을 수 있다. 일부 실시예들에서, 두 개의 클록 신호들(iWCK)은 서로 상보적일 수 있다. 명확성을 위해, 별도의 동작들 또는 결합을 겪는 상황들을 제외하고는, iWCK는 일반적으로 클록 신호들 또는 더 많은 클록 신호들을 설명하는 데 사용될 수 있다. 수신기(349a)는 모드 레지스터(322)의 하나 이상의 레지스터들에 저장될 수 있는 듀티 코드의 값에 기초하여 클록 신호들(iWCK)을 조정하는 DCA(340)에 iWCK 클록 신호들을 제공한다.
듀티 사이클 조정기(340)는 조정된 클록 신호들에 기초하여 하나 이상의 추가 클록 신호들(iWCKn)을 생성할 수 있는 분주기(350)에 조정된 클록 신호를 제공한다. iWCKn 클록 신호들은 DCA(340)로부터 조정된 클록 신호들을 기반으로 하기 때문에, iWCKn 클록 신호들은 조정된 클록 신호들로 간주될 수도 있다. 복수의 서로 다른 클록 신호들(iWCKn)이 있을 수 있으며, 이는 'n'의 값(예를 들어, iWCK1, iWCK2 등)으로 표시될 수 있다. 도 3의 예에서 도시된 바와 같이, 4개의 클록 신호들(iWCKn)이 있을 수 있으며, 그 각각은 분주기(350)에 의해 제공되는 다른 인접 클록 신호들로부터 90°만큼 오프셋되는 위상을 가질 수 있다(예를 들어, iWCK1은 iWCK2보다 90° 앞서며, iWCK4보다 90° 뒤에 있을 수 있음). 본 개시의 일부 실시예들에서, 두 쌍의 상보적 iWCKn 클록 신호들이 있을 수 있다(예를 들어, iWCK1와 iWCK3는 상보적이며 iWCK2와 iWCK4는 상보적임). 분주기(350)는 iWCKn 클록 신호들의 하나 이상의 특성들을 수정할 수 있는 (예를 들어, 그들의 전압 및/또는 전류를 증가시킬 수 있는) 드라이버(352)에 iWCKn 클록 신호들을 제공한다.
드라이버(352)는 WCK 클록 트리(342)에 iWCKn 클록 신호들을 제공하며, 이는 차례로 송신기들(348b)을 포함하는 RDQS 클록 경로와 같은, 메모리(306)의 하나 이상의 컴포넌트들에 조정된 클록 신호들(iWCKn)을 제공할 수 있다. WCK 클록 트리(342)는 WCK 클록 신호들을 메모리(306)의 하나 이상의 컴포넌트들에 분배하는 전도성 요소들의 네트워크일 수 있다. 송신기들(348b)은 수신기(349b)를 통해 시스템(302)에 다시 RDQS 클록 신호(iWCKn 클록 신호들에 기반함)를 제공하는 데 사용될 수 있다. WCK 클록 트리(342)는 또한 iWCKn 클록 신호들 중 하나 이상을 MB DCM(344)에 제공한다.
MB DCM(344)은 모드 레지스터(322)에 결합될 수 있다. MB DCM(344)은 모드 레지스터(322)의 하나 이상의 레지스터들에 저장될 수 있는 인에이블 정보의 값에 기초하여 활성화될 수 있다. 활성화된 동안, MB DCM(344)은 WCK 클록 트리(342)에 의해 제공되는 iWCKn 클록 신호(들)의 듀티 사이클을 측정할 수 있다. MB DCM(344)은 클록 신호의 현재 듀티 사이클을 내부 허용 오차들(예를 들어, 임계값들)과 비교하고 이를 사용하여 액세스 동작들의 타이밍을 측정하는 동안 클록 신호의 듀티 사이클의 현재 값에 기초하여 클록 신호의 듀티 사이클이 조정이 필요한지 여부를 결정할 수 있다. 그런 다음, MB DCM(344)은 이 비교에 기초하여 다중 비트 듀티 결과 신호를 제공할 수 있으며, 그 값들은 모드 레지스터(322)의 하나 이상의 레지스터들에 기입될 수 있다. 도 3에서, 듀티 결과 값은 n 비트의 다중 비트 신호로 표현된다. 일부 실시예들에서, n은 2일 수 있다. 다른 실시예들에서, n은 더 많은 비트 수일 수 있다. 비트들 각각은 값(예를 들어, 논리적 하이 또는 논리적 로우)을 가질 수 있으며, 듀티 결과는 비트들 각각의 값들에 기초한 상태를 가질 수 있다.
일부 실시예들에서, 듀티 결과 신호의 비트들은 비트 수에 대응하는 다수의 전도성 경로들을 따라 동시에 (예를 들어, 병렬로) 제공될 수 있다. 일부 실시예들에서, 듀티 결과 신호의 비트들은 비트 수 미만보다 적은 수의 전도성 경로들을 따라 제공될 수 있으며, 비트들은 순차적으로 (예를 들어, 직렬로) 제공될 수 있다.
듀티 결과 신호의 값(들)은 모드 레지스터(322)의 하나 이상의 레지스터들에 기입될 수 있다. 일부 실시예들에서, 듀티 결과 신호의 현재 값은 모드 레지스터(322)에 미리 저장된 값들을 덮어쓸 수 있다. 듀티 결과의 상태는 다중 비트의 정보로 구성될 수 있다. 다중 비트들을 사용함으로써, MB DCM(344)은 현재 듀티 사이클이 타겟 듀티 사이클 값과 일치하는지 일치하지 않는지 여부보다 더 많은 정보를 나타낼 수 있다. 예를 들어, MB DCM (344)은 현재 듀티 사이클이 타겟 듀티 사이클보다 높은 지, 낮은 지 또는 동일한지를 나타내는 듀티 결과 신호를 제공할 수 있다.
모드 레지스터(322)는 모드 레지스터(322)의 레지스터들의 값들을 모니터링하고, 모니터링된 레지스터들의 값들에 응답하여(예를 들어, 듀티 결과 신호의 상태에 응답하여) 모드 레지스터들(322)의 하나 이상의 레지스터들을 업데이트하는 로직(346)에 결합된다. 특히, 로직(346)은 하기에 더 상세히 설명되는 바와 같이 듀티 결과의 상태에 기초하여 듀티 코드의 값을 조정할 수 있다. 일부 예시적인 실시예들에서, 듀티 결과의 제1 상태는 듀티 코드가 증가되어야 함을 나타내는 반면, 듀티 결과의 제2 상태는 듀티 코드가 감소되어야 함을 나타낼 수 있다. 듀티 결과의 제3 상태는 듀티 코드가 현재 값으로 유지되어야 함을 나타낸다.
DCA(340)는 모드 레지스터(322)에 저장된 듀티 코드의 값에 응답하여 iWCK 클록 신호의 듀티 사이클(들)을 조정할 수 있다. 예를 들어, DCA(340)는 iWCK 클록 신호들이 높은 논리적 상태에서 보내는 시간을 연장하거나 단축하기 위해 iWCK 클록 신호들 중 하나 또는 둘 모두에 시간 지연을 적용할 수 있다. 듀티 코드는 듀티 사이클들의 조정을 나타내는 수치 값(예를 들어, 정수 값)일 수 있다. DCA(340)는 듀티 코드의 값을 iWCK 클록에 적용된 실제 지연 시간으로 변환할 수 있다. DCA(340)에 의해 사용되는 조정 시간들은 듀티 코드의 값과 비교하여 비선형이거나 선형일 수 있다. 일부 실시예들에서, 듀티 코드는 양의 값과 음의 값을 둘 다를 가질 수 있으며, 여기서 양의 값들은 신호가 높은 논리적 상태에 있는 시간을 증가시키는 것을 나타낼 수 있는 반면, 음의 값들은 신호가 높은 논리적 상태에 있는 시간을 감소시키는 것을 나타낼 수 있다. 듀티 코드는 수치 값(예를 들어, -7 내지 +7)일 수 있다. 일부 실시예들에서, 듀티 코드는 하나의 극성(예를 들어, 양)의 값들만 가질 수 있지만, 조정들은 클록 신호들이 높은 논리적 상태에 있는 시간의 증가 및 감소 둘 다를 여전히 포함할 수 있다.
MB DCM(344)은 WCK 클록 트리(342)로부터 iWCKn 클록 신호들을 수신할 수 있다. iWCKn 클록 신호들은 DCA(340)가 iWCK 클록 신호들에 적용한 조정을 반영할 수 있다. MB DCM(344)은 수신된 iWCKn 클록 신호들의 듀티 사이클을 측정할 수 있으며, 듀티 결과 신호를 모드 레지스터(322)에 제공할 수 있다. 일부 실시예들에서, MB DCM(344)은 WCK 클록 트리(342)로부터의 iWCKn 클록 신호들 중 일부에만 결합될 수 있다. 예를 들어, MB DCM(344)은 iWCKn 클록 신호들(예를 들어, iWCK1 및 iWCK3)의 상보적인 쌍에 결합될 수 있다.
MB DCM(344)은 모드 레지스터(322)에 저장된 인에이블 정보의 값에 응답하여 선택적으로 동작할 수 있다. 예를 들어, 인에이블 정보가 낮은 논리적 값에 있을 때, MB DCM(344)은 비활성화될 수 있으며 듀티 결과 신호를 제공하지 않을 수 있다. 인에이블 신호가 높은 논리적 값에 있을 때, MB DCM(344)은 iWCKn 클록 신호들에 응답하는 듀티 결과 신호를 제공할 수 있다.
일부 실시예들에서, MB DCM(344)은 타겟 듀티 사이클로부터 허용 가능한 편차들의 허용 오차를 가질 수 있다. 허용 오차는 MB DCM(344)의 컴포넌트들로 설계될 수 있고/있거나 프로그래밍 가능한 값(예를 들어, 모드 레지스터(322)에 저장된 값)일 수 있다. 허용 오차들은 상위 임계값(최대 허용 오차를 나타냄)과 하위 임계값(최소 허용 오차를 나타냄) 사이에 있는 허용 가능한 듀티 사이클 범위로 표현될 수 있다. 예시적인 동작에서, MB DCM(344)은 현재 듀티 사이클이 상위 임계값과 하위 임계값 사이에(예를 들어, 50%의 +/- 5% 이내에) 있는지, 현재 듀티 사이클이 상위 임계값을 초과하는지 또는 현재 듀티 사이클이 하위 임계값보다 낮은지를 결정할 수 있다. MB DCM(344)은 듀티 사이클이 상위 임계값보다 클 때 제1 상태의 듀티 결과를 제공하고, 듀티 사이클이 상위 임계값과 하위 임계값 사이에 있을 때 제2 상태의 듀티 결과를 제공하며, 듀티 사이클이 하위 임계값보다 작을 때 제3 상태의 듀티 결과를 제공할 수 있다.
로직(346)은 모드 레지스터(322)의 값들을 판독 및 기입할 수 있을 뿐만 아니라, 모드 레지스터(322)의 값들에 기초하여 하나 이상의 동작들을 수행할 수 있다. 일부 실시예들에서, 로직(346)은 메모리(306)의 컴포넌트일 수 있다. 일부 실시예들에서, 로직(346)은 메모리(306)로부터 떨어진 곳에 위치될 수 있다. 예를 들어, 로직(346)은 도 1의 컨트롤러(102) 또는 도 3의 시스템(302)에 위치될 수 있다. 본 개시의 이러한 실시예들에서, 로직(346)은 MB DCM(344)의 동작을 시작(또는 중지)하기 위해 모드 레지스터 기입(MRW) 동작을 사용하여 모드 레지스터(322)에서 인에이블 신호의 값을 변경할 수 있다. 일부 실시예들에서, 로직(346)은 MB DCM(344)을 주기적으로 활성화시킬 수 있다. 일부 실시예들에서, 로직(346)은 메모리(306)가 동작하는 동안 지속적으로 실행되도록 MB DCM(344)을 활성화할 수 있다.
로직(346)이 컨트롤러/시스템에 위치될 때, 로직(346)은 모드 레지스터 판독(MRR) 동작들을 사용하여 모드 레지스터(322)에 저장된 듀티 결과 코드의 각 비트의 값들을 결정할 수 있다. 그런 다음, 듀티 결과의 상태에 기초하여, 로직(346)은 MRW 동작을 사용하여 모드 레지스터(322)에서 듀티 코드의 값을 변경할 수 있다. 듀티 결과의 상태는 메모리(306)에서 액세스 동작들(예를 들어, 판독 및 기입 동작들)이 발생하는 동안 업데이트될 수 있다. 일부 실시예들에서, MB DCM(344)은 액세스 동작들이 발생하는 동안 계속해서(예를 들어, 가능한 한 빨리) 모드 레지스터(322)에 듀티 결과 신호의 새로운 상태들을 제공하는 것을 유지할 수 있다. 로직(346)은 메모리(306)에서 액세스 동작들(예를 들어, 판독 및 기입 동작들)이 중단될 때까지 듀티 코드의 값을 업데이트하기 위해 대기할 수 있다. 일부 실시예들에서, 로직(346)은 듀티 코드를 업데이트하기 위해 메모리(306)의 동작을 일시 중지할 수 있다.
예시적인 동작에서, 듀티 코드의 값이 듀티 사이클이 하위 허용 오차 미만임을 나타내는 경우, 로직(346)은 MRW를 사용하여 듀티 코드의 값을 (예를 들어, +3에서 +4로) 증가시킬 수 있다. 듀티 코드의 값이 듀티 사이클이 상위 허용 오차보다 크다는 것을 나타내는 경우, 로직(346)은 MRW 동작을 사용하여 듀티 코드의 값을 (예를 들어, +3에서 +2로) 감소시킬 수 있다. 듀티 코드가 듀티 사이클이 상위 및 하위 허용 오차들 사이에 있다는 것을 나타내는 경우, 로직(346)은 듀티 코드의 현재 값을 변경하지 않은 채 남겨둘 수 있다. 이 방식으로, MB DCM(344)은 메모리(306)가 동작하는 동안(예를 들어, 액세스 동작들을 수행하는 동안) 클록 신호의 듀티 사이클을 모니터링할 수 있으며, 듀티 코드는 해당 모니터링에 응답하여 업데이트될 수 있다.
일부 실시예들에서, 상위 및 하위 데이터 경로가 있을 수 있다. 간결함을 위해, 단일 클록 신호 경로(300)만이 도시되고 논의되었지만, 일부 실시예들에서 경로(300)의 특정 컴포넌트들이 상위 및 하위 바이트에 대해 반복될 수 있음을 이해해야 한다. 예를 들어, 상위 및 하위 MB DCM들과 함께 상위 듀티 사이클 조정기(DCAU) 및 하위 듀티 사이클 조정기(DCAL)가 있을 수 있다.
이 방식으로, 조정을 결정하기 전에 클록 신호의 듀티 사이클을 조정할 필요없이 듀티 코드에 대한 조정들이 결정될 수 있다. MB DCM(344)은 WCK 클록 트리(342)를 따라 제공되는 현재 클록 신호의 듀티 사이클에 기초하여 듀티 코드에 대한 조정을 결정할 수 있다. 듀티 사이클은 예를 들어 MB DCM(344)의 프로그래밍 가능한 값들 및/또는 MB DCM(344)의 하나 이상의 컴포넌트들의 물리적 특성들일 수 있는 MB DCM(344)의 상위 및 하위 임계값들과 비교된다. 상위 및 하위 임계값들과의 비교에 기초하여, MB DCM(344)은 듀티 코드를 상위 및 하위 임계값들 사이에 더 가깝게 하기 위해 클록 신호의 듀티 코드에 대한 조정을 나타내는 상태를 갖는 듀티 결과 신호를 제공할 수 있다.
도 4는 본 개시의 일 실시예에 따른 다중 비트 듀티 사이클 모니터(MB DCM)의 개략도이다. 일부 실시예들에서, MB DCM(400)은 도 3의 MB DCM(344)의 구현일 수 있다. MB DCM(400)은 클록 신호들(iWCKa 및 iWCKb)을 수신하는 2 비트 DCM이며, 2 비트, 즉 Y[0] 및 Y[1]로 구성된 듀티 결과 신호를 제공한다. 클록 신호(iWCKa)는 3개의 비교기들(460a-c) 각각의 음의 입력부(-)에 연결된다. 클록 신호(iWCKb)는 3개의 비교기들(460a-c) 각각의 양의 입력부(+)에 결합된다. 클록 신호들(iWCKa 및 iWCKb)은 WCK 클록 트리(예를 들어, 도 3의 WCK 클록 트리(342))에 의해 제공될 수 있다. 클록 신호들(iWCKa 및 iWCKb)은 서로 상보적인 한 쌍의 클록 신호들(iWCKn)을 나타낼 수 있다. 클록 신호들(iWCKa 및 iWCKb)은 이전에 DCA(예를 들어, 도 3의 DCA(340))에 의해 조정되었을 수 있다.
MB DCM(400)은 각각이 입력 신호들의 값들의 비교에 기초하여 결과 신호를 제공하는 3개의 비교기들(460a-c)을 포함한다. 3개의 비교기들(460a-c)은 비교기들(460a-c)의 출력들에 기초하여 듀티 결과 신호의 값들을 결정할 수 있는 하나 이상의 논리 게이트들에 결합될 수 있다. 도 4의 예에서, 비교기(460b)는 출력 비트 Y[1]의 값인 신호(B)를 제공한다. 비교기들(460a 및 460c)은 각각 NOR 게이트(462)에 결합되는 출력들(A 및 C)을 제공한다. NOR 게이트(462)는 출력 비트 Y[0]을 제공하는 인버터(464)에 결합된다.
일반적으로, 비교기들(460a-c)은 양의 입력부(+)의 값이 음의 입력부(-)의 값보다 작은 경우 낮은 논리적 값(예를 들어, 0)을 제공할 수 있으며, 양의 입력부(+)의 값이 음의 입력부(-)의 값보다 클 경우 높은 논리적 값(예를 들어, 1, 고전압)을 제공할 수 있다. 비교기들(460a-c) 각각은 양의 입력부와 음의 입력부 사이에서 상이한 오프셋 전압을 가질 수 있다. 오프셋 전압은 비교기들(460a-c) 각각의 고유 속성일 수 있으며, 비교기들(460a-c) 각각의 양의 입력부와 음의 입력부 사이에 인가되는 추가 전압으로 모델링될 수 있다. 특히, MB DCM(400)에서, 비교기(460a)는 음의 오프셋을 가질 수 있고, 비교기(460c)는 양의 오프셋을 가질 수 있으며, 비교기(460b)는 중립 오프셋(예를 들어, 0에 가까운 오프셋 전압)을 가질 수 있다.
비교기들(460a 및 460c)의 오프셋들의 크기들은 타겟 듀티 사이클 주변의 상위 및 하위 임계값들(예를 들어, 허용 오차들)을 결정할 수 있다. 예시적인 MB DCM(400)에서, 타겟 듀티 사이클은 50%이다. 일부 실시예들에서, 상위 및 하위 허용 오차는 타겟 듀티 사이클에 대해 동일한 양일 수 있다(예를 들어, 상위 허용 오차는 타겟 듀티 사이클에 허용 오차 값을 더한 것일 수 있는 반면, 하위 허용 오차는 타겟 듀티 사이클에서 허용 오차를 뺀 것일 수 있음). 일부 실시예들에서, 상위 및 하위 허용 오차들은 다를 수 있다. 비교기들(460a, 460c)의 오프셋들은 비교기 회로들의 물리적 특성들에 의해 결정될 수 있다. 일부 실시예들에서, 비교기들 각각의 오프셋 양은 모델링 및/또는 측정이 필요할 수 있다. 일부 실시예들에서, 상위 및 하위 허용 오차들은 프로그램 가능한 값들일 수 있으며, 이는 비교기들(460a 및 460c)의 프로그램 가능한 오프셋들에 기초할 수 있다. 프로그램 가능한 오프셋들(및 이에 따른 상위 및 하위 임계값들)은 모드 레지스터(예를 들어, 도 1의 모드 레지스터(122))의 값들에 기초하여 설정될 수 있다.
양의 오프셋 비교기(460c)의 오프셋은 상위 임계값을 나타낼 수 있다. 음의 오프셋 비교기(460a)의 오프셋은 하위 임계값을 나타낼 수 있다. 중립 비교기(460b)의 중립 오프셋은 타겟 듀티 사이클을 나타낼 수 있다. 따라서, 비교기(460c)가 높은 논리 레벨(iWCKb가 iWCKa에 비교기(460c)의 오프셋을 더한 것보다 더 큰 듀티 사이클을 가짐을 나타냄)을 반환하면, MB DCM(400)에 의해 제공된 신호는 듀티 사이클이 상위 임계값보다 크며 감소되어야 함을 나타낼 수 있다. 마찬가지로, 비교기(460a)가 낮은 논리 레벨(iWCKb가 iWCKa에 비교기(460a)의 오프셋을 뺀 것보다 더 작은 듀티 사이클을 가짐을 나타냄)을 반환하면, MB DCM(400)에 의해 제공된 신호는 듀티 사이클이 하위 임계값보다 작으며 증가되어야 함을 나타낼 수 있다. 비교기(460c)는 낮은 논리 레벨을 반환하는 반면 비교기(460a)는 높은 논리 레벨을 반환하는 경우, 이는 클록 신호가 상위 임계값과 하위 임계값 사이의 듀티 사이클을 가지고 있음을 나타낼 수 있다.
MB DCM(400)은 2 비트 DCM이므로 4가지 다른 상태들을 가질 수 있다. 각 상태는 3개의 비교기들(460a-c)에 대한 현재 듀티 사이클의 관계에 대응할 수 있다. 제1 상태는 클록 신호들(iWCKa 및 iWCKb)의 듀티 사이클이 하위 임계값 미만인 경우일 수 있으며, 이 경우 듀티 사이클이 비교기들(460a-c) 중 어느 하나가 높은 논리 레벨 출력을 제공하게 하는 레벨보다 낮기 때문에 3개의 출력들(A, B 및 C) 모두가 낮은 논리적 상태에 있을 수 있다. 제2 상태는 듀티 사이클이 (음의 오프셋 비교기(460a)의 오프셋에 의해 결정된 바와 같이) 하위 임계값보다 크지만, 듀티 사이클이 50% 미만인 경우일 수 있다. 제2 상태에서, 출력(A)은 높은 논리 레벨일 수 있지만, 출력들(B 및 C)은 낮은 논리 레벨일 수 있다. 제3 상태에서, 듀티 사이클은 (양의 오프셋 비교기(460c)의 오프셋에 의해 결정된 바와 같이) 50% 보다 크지만 상위 임계값보다 작을 수 있다. 출력들(A 및 B)은 높은 논리 레벨에 있을 수 있는 반면, 출력(C)은 낮은 논리 레벨에 있을 수 있다. 제4 상태에서, 듀티 사이클은 상위 임계값보다 클 수 있으며, 세 개의 출력들(A, B 및 C) 모두 높은 논리 레벨에 있을 수 있다.
MB DCM(400)의 논리 게이트들은 출력들(A, B 및 C)의 상태들에 기초하여 다중 비트 듀티 결과 신호를 제공할 수 있다. 4 가지 가능한 상태들이 있으므로, MB DCM(400)의 듀티 결과 신호는 2 비트 신호로 표현될 수 있다. MB DCM(400)(예를 들어, NOR 게이트(462) 및 인버터 (464))의 논리 게이트들은 A, B 및 C의 상태들을 2 비트의 듀티 결과 신호로 변환하는 데 사용될 수 있다. 다른 예시적인 다중 비트 DCM는 2 비트 이상을 가질 수 있으며, 따라서 더 많은 비교기들과 더 많은 상태들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 더 많은 비교기들이 (예를 들어, 듀티 사이클이 타겟 듀티 사이클 보다 높거나 낮은 상이한 레벨들을 결정하는 데) 사용될 수 있으며, 따라서 더 많은 비트들이 듀티 결과 신호를 나타내는 데 사용될 수 있다.
다른 예시적인 실시예에서, 하나 이상의 상이한 논리 게이트들이 특정 원하는 결과를 달성하기 위해 NOR 게이트(462) 및/또는 인버터(464) 대신에 사용될 수 있다. 표 1(하기)은 도 4의 MB DCM(400)에 대한 논리 표를 나타낸다. 처음 3개의 열들은 3개의 비교기들(460a-c)의 출력들을 나타낸다. 출력들은 1(높은 논리적 값의 경우) 또는 0(낮은 논리적 값의 경우)으로 표현될 수 있다. 특정 행들은 비트 값이 주어진 상황에 따라 결정되는 시나리오들을 나타내기 위해 'X'로 표시될 수 있다. 예를 들어, 출력(C)이 '1'인 시나리오에서 듀티 사이클이 상위 임계값보다 크다는 것을 나타내면, 출력들(A 및 B)도 상위 임계값 미만의 듀티 사이클들에서 높은 논리 레벨을 제공하도록 전환되기 때문에 1이 될 것이다. 마찬가지로, 출력(A)이 낮은 논리 레벨에 있을 때(듀티 사이클이 하위 임계값보다 작다는 것을 나타냄), 출력들(B 및 C)도 낮은 논리 레벨에 있을 것이다.
2 비트 DCM에 대한 논리 표
C B A Y
X X 0 00
X 0 1 01
0 1 X 10
1 X X 11
제1 예시적인 동작에서, MB DCM(400)은 하위 허용 오차 미만의 듀티 사이클을 갖는 WCK 클록을 수신할 수 있다. 3개의 비교기들(460a-c) 모두는 낮은 논리적 값을 반환할 것이다. 이에 응답하여, MB DCM은 00의 신호를 제공할 수 있다. 듀티 사이클이 하위 허용 오차보다 크지만 50% 미만인 경우, MB DCM은 01의 신호를 제공할 수 있다. 듀티 사이클이 50% 보다 크지만 상위 임계값보다 작은 경우, MB DCM은 10의 듀티 결과 신호를 제공할 수 있다. 듀티 사이클이 상위 허용 오차보다 큰 경우, MB DCM은 11의 듀티 결과 신호를 제공할 수 있다.
메모리(예를 들어, 도 3의 로직(346) 및/또는 도 1의 컨트롤러(102))에 결합된 로직은 듀티 결과의 값에 응답하여 듀티 코드의 값을 조정할 수 있다. 예를 들어, 듀티 결과의 두 비트들이 다른 경우(예를 들어, 10 또는 01), 듀티 코드가 상위 및 하위 허용 오차들 사이에 있으며, 현재 듀티 코드의 조정이 필요하지 않음을 나타낼 수 있다. 두 비트들이 동일한 경우, 조정이 필요함을 나타낼 수 있다. 듀티 결과가 00이면, 듀티 코드는 상향 조정될 수 있는 반면, 듀티 결과가 11이면, 듀티 코드는 하향 조정될 수 있다.
도 5는 본 개시의 일 실시예에 따른 듀티 코드를 조정하는 방법을 도시하는 흐름도이다. 일부 실시예들에서, 방법(500)은 도 1 내지 4에 설명된 컴포넌트들 중 하나 이상의에 의해 구현될 수 있다. 방법(500)은 일반적으로 클록 신호에 기초한 타이밍으로 메모리 장치에 대한 액세스 동작들을 수행하는 것을 설명하는 블록(510)으로 시작할 수 있다. 블록(510) 다음에 일반적으로 듀티 코드에 기초하여 클록 신호의 듀티 사이클을 조정하는 것을 설명하는 블록(520)이 뒤따를 수 있다. 블록(520) 다음에 일반적으로 액세스 동작들을 수행하는 동안, 듀티 코드에 대한 추가 조정을 나타내는 신호를 생성하는 것을 설명하는 블록(530)이 뒤따를 수 있다.
블록(510)은 클록 신호에 기초한 타이밍으로 메모리 장치(예를 들어, 도 1의 메모리(106), 도 2의 메모리(200) 및/또는 도 3의 메모리(306))에 대한 액세스 동작들을 수행하는 것을 설명한다. 일부 예들에서, 액세스 동작들은 메모리의 판독 또는 기입 동작들일 수 있다. 액세스 동작들은 클록 신호(및/또는 클록 신호에 기초한 하나 이상의 신호들)에 동기화될 수 있다. 클록 신호는 클록 신호가 높은 논리 레벨에 있는 시간의 백분율에 기초한 듀티 사이클로 높은 놀리적 레벨과 낮은 논리 레벨 사이에서 스위칭할 수 있다.
블록(520)은 듀티 코드에 기초하여 클록 신호의 듀티 사이클을 조정하는 것을 설명한다. 메모리는 클록 신호의 듀티 사이클을 조정할 수 있는 듀티 사이클 조정기(예를 들어, 도 3의 DCA(340))를 포함할 수 있다. DCA가 클록 신호를 조정하는 양은 메모리의 모드 레지스터(예를 들어, 도 3의 모드 레지스터(322))에 저장될 수 있는 듀티 코드의 값에 기초할 수 있다. 듀티 코드는 가능한 값들의 범위를 가질 수 있으며, 그 각각은 클록 신호의 듀티 사이클에 대한 상이한 조정량과 연관될 수 있다. 메모리가 초기화되면(예를 들어, 전원이 켜지면), DCA가 클록 신호의 듀티 사이클을 조정하여 타겟 듀티 사이클과 일치(또는 그에 근접)하도록 훈련 프로세스를 사용하여 듀티 코드에 대한 초기 값을 결정할 수 있다.
블록(530)은 액세스 동작들을 수행하는 동안, 듀티 코드에 대한 추가 조정을 나타내는 신호를 생성하는 것을 설명한다. 메모리는 클록 신호의 듀티 사이클을 모니터링할 수 있는 듀티 사이클 모니터(예를 들어, 도 3의 DCM(344))를 포함할 수 있다. 듀티 사이클 모니터는 클록 신호의 현재 듀티 사이클을 나타낼 수 있는 다중 비트 신호일 수 있는 듀티 결과 신호를 생성할 수 있다. 특히, DCM은 클록 신호의 듀티 사이클의 현재 값을 타겟 듀티 사이클에 대한 상위 및 하위 임계값과 비교할 수 있다. 듀티 결과 신호는 듀티 사이클이 하위 임계값보다 작을 때 제1 상태에 있을 수 있고, 듀티 사이클이 상위 임계값보다 클 때 제2 상태에 있을 수 있으며, 듀티 사이클이 상위 및 하위 임계값 사이에 있을 때 제3 상태에 있을 수 있다. 듀티 결과 신호의 값(예를 들어, 해당 신호의 상태)은 액세스 동작들이 발생하는 동안 변경될 수 있다.
듀티 결과 신호의 현재 값(예를 들어, 상태)을 기반으로, 듀티 코드의 값이 변경될 수 있다. 듀티 코드의 값은 듀티 결과 신호가 제1 상태에 있을 때 증가될 수 있다. 이는 클록 신호의 듀티 사이클을 증가시킬 수 있다. 듀티 코드의 값은 듀티 결과 신호가 제2 상태에 있을 때 감소될 수 있다. 이는 클록 신호의 듀티 사이클을 감소시킬 수 있다. 듀티 코드의 값은 듀티 결과 신호가 제3 상태에 있을 때 동일하게 유지될 수 있다. 이는 또한 클록 신호의 듀티 사이클을 동일하게 유지할 수 있다. 이 프로세스는 반복될 수 있어서, 예를 들어, 듀티 결과 신호가 클록 신호의 듀티 사이클이 (예를 들어, 제1 상태가 됨으로써) 하위 임계값 미만임을 나타내는 한, 듀티 결과 신호가 듀티 사이클이 상위 및 하위 허용 오차들 사이에 있음(예를 들어, 제3 상태로 변경)을 나타낼 때까지 듀티 코드의 값이 반복할 때마다 증가될 것이다. 이 방식으로, 듀티 코드에 대한 조정은 액세스 동작들이 발생하는 동안 결정될 수 있다.
물론, 본원에 설명된 예들, 실시예들 또는 프로세스들 중 어느 하나는 하나 이상의 다른 예들, 실시예들 및/또는 프로세스들가 결합될 수 있거나 본 시스템들, 장치들 및 방법들에 따른 별도의 장치들 또는 장치 일부들 사이에서 분리 및/또는 수행될 수 있음을 이해해야 한다.
특정 실시예들에 대한 본원의 설명은 본질적으로 예시적이며, 본 개시의 범위 또는 그 적용 또는 사용을 제한하려는 의도는 아니다. 본 시스템들 및 방법들의 실시예들에 대한 전술한 상세한 설명에서, 본원의 일부를 형성하고 설명된 시스템들 및 방법들이 실시될 수 있는 특정 실시예들의 예시로서 도시된 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 당업자들이 현재 개시된 시스템들 및 방법들을 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고 구조적 및 논리적 변경들의 본 개시의 정신 및 범위를 벗어나지 않고 이루어질 수 있음을 이해해야 한다. 게다가, 명확성을 위해, 본 개시의 실시예들의 설명을 모호하게 하지 않도록 특정 특징들의 상세한 설명들이 당업자에게 명백할 때에는 논의되지 않을 수 있다. 따라서, 상술한 상세한 설명은 제한적인 의미로 받아들여져서는 안된다.
다시 말하면, 상기 논의는 본 시스템을 예시하기 위한 것이며 첨부된 청구 범위를 임의의 특정 실시예 또는 실시예 그룹으로 제한하는 것으로 해석되어서는 안된다. 따라서, 본 시스템이 예시적인 실시예들을 참조하여 특히 상세하게 설명되어 있지만, 본 시스템의 더 넓고 의도된 범위를 벗어나지 않고 당업자에 의해 다양한 수정들 및 대체 실시예들이 다음의 청구 범위에 명시된 대로 고안될 수 있음을 또한s 이해해야 한다. 따라서, 본 명세서 및 도면들은 예시적인 방식으로 간주되어야 하며, 첨부된 청구항들의 범위를 제한하려는 것은 아니다.

Claims (30)

  1. 장치에 있어서,
    클록 신호의 듀티 사이클을 조정하도록 구성된 듀티 사이클 조정기; 및
    상기 조정된 클록 신호에 결합되며 상기 클록 신호의 상기 듀티 사이클에 기초한 다중 비트 신호를 제공하도록 구성된 듀티 사이클 모니터로서, 상기 다중 비트 신호는 상기 듀티 사이클이 하위 임계값 미만일 경우 제1 상태에 있고, 상기 듀티 사이클이 상위 임계값보다 클 경우 제2 상태에 있으며, 상기 듀티 사이클이 상기 상위 임계값과 상기 하위 임계값 사이에 있을 경우 제3 상태에 있는, 상기 듀티 사이클 모니터를 포함하는, 장치.
  2. 제1항에 있어서, 상기 듀티 사이클 모니터는 양의 오프셋을 갖는 제1 비교기 및 음의 오프셋을 갖는 제2 비교기를 포함하며, 상기 상위 임계값은 상기 양의 오프셋에 기초하고, 상기 하위 임계값은 상기 음의 오프셋에 기초하는, 장치.
  3. 제1항에 있어서, 상기 다중 비트 신호는 제1 비트 및 제2 비트를 포함하며, 상기 제1 상태 및 상기 제2 상태는 동일한 값인 상기 제1 비트와 상기 제2 비트를 포함하고, 상기 제3 상태는 서로 다른 값인 상기 제1 비트와 상기 제2 비트를 포함하는, 장치.
  4. 제1항에 있어서, 상기 상위 임계값은 타겟 듀티 사이클보다 크고, 상기 하위 임계값은 상기 타겟 듀티 사이클 미만인, 장치.
  5. 제1항에 있어서, 상기 상위 임계값 및 상기 하위 임계값은 프로그램 가능한 값들인, 장치.
  6. 제1항에 있어서, 상기 듀티 사이클 조정기는 상기 다중 비트 신호에 응답하는 양만큼 상기 클록 신호의 상기 듀티 사이클을 조정하도록 구성되는, 장치.
  7. 제1항에 있어서, 상기 듀티 사이클 조정기 및 상기 듀티 사이클 모니터는 메모리의 컴포넌트들인, 장치.
  8. 제7항에 있어서, 상기 메모리는 액세스 동작들을 수행하도록 구성되며, 상기 듀티 사이클 모니터는 상기 액세스 동작들이 수행되는 동안 상기 다중 비트 신호를 수신하도록 구성되는, 장치.
  9. 장치에 있어서,
    제1 오프셋을 갖는 제1 비교기로서, 상기 제1 비교기는 제1 신호를 제공하는, 상기 제1 비교기;
    제2 오프셋을 갖는 제2 비교기로서, 상기 제2 비교기는 제2 신호를 제공하는, 상기 제2 비교기;
    제3 오프셋을 갖는 제3 비교기로서, 상기 제3 비교기는 제3 신호를 제공하는, 상기 제3 비교기;
    상기 제1, 제2 및 제3 비교기들 각각의 양의 입력부에 결합된 제1 클록 신호; 및
    상기 제1, 제2 및 제3 비교기들 각각의 음의 입력부에 결합된 제2 클록 신호로서, 상기 제1 오프셋은 상기 제3 오프셋보다 크고, 상기 제2 오프셋은 상기 제1 오프셋과 상기 제3 오프셋 사이에 있는, 상기 제2 클록 신호를 포함하는, 장치.
  10. 제9항에 있어서, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호에 응답하는 2비트 신호를 생성하도록 구성된 하나 이상의 논리 게이트들을 더 포함하는, 장치.
  11. 제10항에 있어서, 상기 제3 신호는 상기 2비트 신호의 제1 비트인, 장치.
  12. 제10항에 있어서, 상기 2비트 신호의 제2 비트는 상기 제1 신호 및 상기 제2 신호에 기초하는, 장치.
  13. 제9항에 있어서, 상기 제1 오프셋은 상위 임계값을 결정하고, 상기 제3 오프셋은 하위 임계값을 결정하는, 장치.
  14. 장치에 있어서,
    클록 신호에 적어도 부분적으로 기초하여 액세스 동작들을 수행하도록 구성된 메모리;
    듀티 코드에 기초하여 상기 클록 신호의 상기 듀티 사이클을 조정하도록 구성된 듀티 사이클 조정기; 및
    상기 조정된 클록 신호에 결합되고 상기 조정된 클록 신호의 상기 듀티 사이클에 응답하는 상태를 갖는 다중 비트 신호를 제공하도록 구성된 듀티 사이클 모니터를 포함하며,
    상기 다중 비트 신호의 상기 상태는 상기 액세스 동작들이 수행되는 동안 업데이트되고, 상기 듀티 코드는 상기 다중 비트 신호가 제1 상태에 있는 것에 응답하여 증가되고, 상기 다중 비트 신호가 제2 상태에 있는 것에 응답하여 감소되는, 장치.
  15. 제14항에 있어서, 상기 듀티 코드 및 상기 다중 비트 신호를 저장하도록 구성된 모드 레지스터를 더 포함하는, 장치.
  16. 제15항에 있어서, 상기 모드 레지스터는 인에이블 신호를 저장하도록 구성되며, 상기 듀티 사이클 모니터는 상기 인에이블 신호가 활성 상태에 있는 것에 응답하여 활성화되는, 장치.
  17. 제15항에 있어서, 상기 모드 레지스터에 결합되고 상기 다중 비트 신호의 상기 상태에 응답하여 상기 듀티 코드의 값을 조정하도록 구성된 로직을 더 포함하는, 장치.
  18. 제14항에 있어서, 상기 듀티 코드는 상기 다중 비트 신호가 제3 상태에 있는 것에 응답하여 변경되지 않는, 장치.
  19. 제18항에 있어서, 상기 다중 비트 신호는 상기 듀티 사이클이 상위 임계값보다 클 때 상기 제1 상태에 있고, 상기 듀티 사이클이 하위 임계값 미만일 때 상기 제2 상태에 있으며, 상기 듀티 사이클이 상기 상위 임계값과 상기 하위 임계값 사이에 있을 때 상기 제3 상태에 있는, 장치.
  20. 제19항에 있어서, 상기 듀티 모니터는 제1 오프셋을 갖는 제1 비교기 및 상기 제1 오프셋보다 작은 제2 오프셋을 갖는 제2 비교기를 포함하며, 상기 상위 임계값은 상기 제1 오프셋에 기초하고 상기 하위 임계값은 상기 제2 오프셋에 기초하는, 장치.
  21. 제14항에 있어서, 상기 다중 비트 신호는 제1 비트 및 제2 비트를 포함하며, 상기 다중 비트 신호의 상기 제1 상태 및 상기 제2 상태는 동일한 논리 레벨을 갖는 상기 제1 비트와 상기 제2 비트를 포함하는, 장치.
  22. 방법에 있어서,
    메모리 장치에 대한 액세스 동작들을 수행하는 단계로서, 상기 액세스 동작들의 타이밍은 클록 신호에 적어도 부분적으로 기초하는, 상기 수행하는 단계;
    듀티 코드에 기초하여 상기 클록 신호의 듀티 사이클을 조정하는 단계;
    상기 액세스 동작 동안, 상기 클록 신호의 상기 듀티 사이클 및 타겟 듀티 사이클 값에 적어도 부분적으로 기초하여 상기 듀티 코드에 대한 조정 방향을 나타내는 신호를 생성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 상기 신호는 상기 듀티 코드가 제1 상태에서 하위 임계값 미만이고, 제2 상태에서 상위 임계값보다 크며, 제3 상태에서 상기 상위 임계값과 상기 하위 임계값 사이에 있음을 나타내는 다중 비트 신호인, 방법.
  24. 제22항에 있어서, 상기 신호가 상기 제1 상태에 있을 때 상기 듀티 코드의 값을 증가시키는 단계, 상기 신호가 상기 제2 상태에 있을 때 상기 듀티 코드를 감소시키는 단계 및 상기 신호가 상기 제3 상태에 있을 때 상기 듀티 코드의 상기 값을 동일하게 유지하는 단계를 더 포함하는, 방법.
  25. 장치에 있어서,
    클록 신호에 적어도 부분적으로 기초하여 액세스 동작들을 수행하도록 구성된 메모리 장치;
    상기 클록 신호의 듀티 사이클에 기초한 값이 상위 임계값보다 큰 제1 출력을 제공하도록 구성된 제1 비교기;
    상기 클록 신호의 상기 듀티 사이클에 기초한 값이 타겟 듀티 사이클보다 크거나 작은 제2 출력을 제공하도록 구성된 제2 비교기;
    상기 클록 신호의 상기 듀티 사이클에 기초한 값이 하위 임계값 미만인 제3 출력을 제공하도록 구성된 제3 비교기; 및
    다중 비트 신호의 상태를 저장하도록 구성된 모드 레지스터로서, 상기 다중 비트 신호의 상기 상태는 상기 제1 출력, 상기 제2 출력 및 상기 제3 출력에 기초하는, 상기 모드 레지스터를 포함하는, 장치.
  26. 제25항에 있어서, 상기 다중 비트 신호의 상기 상태는 상기 액세스 동작들이 수행되는 동안 업데이트되는, 장치.
  27. 제25항에 있어서, 상기 제1 출력, 상기 제2 출력 및 상기 제3 출력 중 하나 이상에 결합된 적어도 하나의 논리 게이트를 더 포함하며, 상기 적어도 하나의 논리 게이트는 상기 다중 비트 신호의 상기 상태를 제공하도록 구성되는, 장치.
  28. 제25항에 있어서, 듀티 코드의 값에 기초하여 상기 클록 신호의 상기 듀티 사이클을 조정하도록 구성된 듀티 사이클 조정기를 더 포함하며, 상기 모드 레지스터는 상기 듀티 코드의 상기 값을 저장하도록 더 구성되는, 장치.
  29. 제28항에 있어서, 상기 모드 레지스터에서 상기 다중 비트 신호의 상기 상태를 판독하고, 상기 다중 비트 신호의 판독 값에 기초하여 상기 모드 레지스터에 상기 듀티 코드의 새로운 값을 기입하도록 구성된 논리 회로들을 더 포함하는, 장치.
  30. 제25항에 있어서, 상기 다중 비트 신호의 상기 상태는 상기 비트들 각각의 값들에 의해 결정되며, 상기 다중 비트 신호의 제1 비트의 값은 상기 제2 출력에 기초하고, 상기 다중 비트 신호의 제2 비트의 값은 상기 제1 출력 및 상기 제2 출력에 기초하는, 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102519572B1 (ko) 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20210000740A (ko) 2018-05-29 2021-01-05 마이크론 테크놀로지, 인크. 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US11189334B2 (en) * 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) * 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126678A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
US11132015B2 (en) 2019-02-08 2021-09-28 Micron Technology, Inc. Powering clock tree circuitry using internal voltages
CN114499506A (zh) 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路
US11424745B2 (en) 2020-10-28 2022-08-23 Changxin Memory Technologies, Inc. Oscillation circuit and clock generation circuit
JP7467655B2 (ja) 2020-10-28 2024-04-15 チャンシン メモリー テクノロジーズ インコーポレイテッド 較正回路、メモリ及び較正方法
EP4044187B1 (en) 2020-10-28 2024-01-24 Changxin Memory Technologies, Inc. Memory
JP7387902B2 (ja) 2020-10-28 2023-11-28 チャンシン メモリー テクノロジーズ インコーポレイテッド クロック発生回路、メモリ及びクロックデューティ比校正方法
KR20230006325A (ko) * 2021-07-02 2023-01-10 삼성전자주식회사 클록 트레이닝 시간을 줄이기 위한 장치, 메모리 장치 및 방법
KR20230019596A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04313887A (ja) * 1991-01-11 1992-11-05 Toshiba Corp 半導体集積回路
WO2001037285A1 (en) * 1999-11-15 2001-05-25 Hitachi, Ltd. Method for testing semiconductor memory
KR101030275B1 (ko) * 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
JP2013182659A (ja) * 2012-02-29 2013-09-12 Samsung Electronics Co Ltd メモリ装置、テスト装置及びこれらの動作方法並びにメモリシステム及び伝送動作方法

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04306917A (ja) 1991-04-03 1992-10-29 Mitsubishi Electric Corp クロック分配装置
JPH0554640A (ja) 1991-08-21 1993-03-05 Nec Corp 半導体記憶装置
JP3705842B2 (ja) 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
KR0154726B1 (ko) 1995-09-19 1998-12-01 김광호 프리페치방식의 컬럼디코더 및 이를 구비한 반도체 메모리 장치
JPH09229012A (ja) * 1996-02-22 1997-09-02 Honda Motor Co Ltd パルス信号出力制御装置
US6870419B1 (en) 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6169434B1 (en) 1997-09-05 2001-01-02 Rambus Inc. Conversion circuit with duty cycle correction for small swing signals, and associated method
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6396329B1 (en) 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
CA2313948A1 (en) 2000-07-07 2002-01-07 Mosaid Technologies Incorporated Low delay, conditional differential data sense and capture scheme for a high speed dram
JP3838939B2 (ja) 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
US6847244B2 (en) * 2002-07-22 2005-01-25 Cirrus Logic, Inc. Variable duty cycle clock generation circuits and methods and systems using the same
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
US6700814B1 (en) 2002-10-30 2004-03-02 Motorola, Inc. Sense amplifier bias circuit for a memory having at least two distinct resistance states
DE102005036559B3 (de) 2005-08-03 2007-01-04 Infineon Technologies Ag Vorrichtung und Verfahren zur Synchronisation von Taktsignalen und Regelung des duty cycles des Taktsignals
US20070075753A1 (en) * 2005-09-30 2007-04-05 Rachael Parker Duty cycle measurement circuit
US7322001B2 (en) 2005-10-04 2008-01-22 International Business Machines Corporation Apparatus and method for automatically self-calibrating a duty cycle circuit for maximum chip performance
US7227809B2 (en) 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US20070271052A1 (en) 2006-05-16 2007-11-22 Abel Christopher J Method and apparatus for measuring duty cycle based on data eye monitor
KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
US7548467B2 (en) 2006-12-28 2009-06-16 Samsung Electronics Co., Ltd. Bias voltage generator and method generating bias voltage for semiconductor memory device
WO2009026513A2 (en) 2007-08-23 2009-02-26 Rambus Inc. Clock generator circuits with non-volatile memory for storing and/or feedback-controlling phase and frequency
US7609583B2 (en) 2007-11-12 2009-10-27 Micron Technology, Inc. Selective edge phase mixing
US8032850B2 (en) 2007-11-12 2011-10-04 International Business Machines Corporation Structure for an absolute duty cycle measurement circuit
KR101262224B1 (ko) 2007-11-30 2013-05-15 삼성전자주식회사 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기
JP2010088108A (ja) 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
US8103226B2 (en) * 2008-10-28 2012-01-24 Skyworks Solutions, Inc. Power amplifier saturation detection
KR101097467B1 (ko) * 2008-11-04 2011-12-23 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
US8332876B2 (en) 2008-11-20 2012-12-11 Ati Technologies Ulc Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes
JP5231289B2 (ja) 2009-03-02 2013-07-10 ルネサスエレクトロニクス株式会社 デューティ比補正回路及びデューティ比補正方法
KR20110003189A (ko) 2009-07-03 2011-01-11 삼성전자주식회사 듀티 사이클 에러 보정 회로
KR20110003743A (ko) 2009-07-06 2011-01-13 삼성전자주식회사 고속 선형 차동 증폭기
CN101789773B (zh) * 2010-01-20 2012-05-23 无锡圆芯微电子有限公司 占空比偏移检测和补偿电路
KR101051944B1 (ko) 2010-05-31 2011-07-26 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
US8324949B2 (en) 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
KR20120053783A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 발광 다이오드 구동회로, 발광 다이오드 구동방법 및 이를 포함하는 발광 다이오드 시스템
CN102075167B (zh) 2010-11-22 2014-03-12 西安电子科技大学 时钟调整电路和时钟电路的调整方法
KR101212774B1 (ko) 2011-01-31 2012-12-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 듀티 보정 방법
US8665665B2 (en) 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
US9412428B2 (en) 2011-04-22 2016-08-09 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
US8542046B2 (en) 2011-05-04 2013-09-24 Intel Corporation Apparatus, system, and method for voltage swing and duty cycle adjustment
US9042152B2 (en) 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
US9564885B2 (en) * 2011-12-05 2017-02-07 Rambus Inc. Event-driven clock duty cycle control
CN103427825B (zh) 2012-05-15 2017-03-15 深圳市中兴微电子技术有限公司 时钟信号转换方法和装置
KR101331442B1 (ko) 2012-06-29 2013-11-21 포항공과대학교 산학협력단 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프
US9484894B2 (en) 2012-07-09 2016-11-01 International Business Machines Corporation Self-adjusting duty cycle tuner
KR101982492B1 (ko) 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
US9444442B2 (en) 2013-03-06 2016-09-13 Rambus Inc. Open-loop correction of duty-cycle error and quadrature phase error
KR20140112927A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 디지털 듀티 사이클 보정 회로
US9413339B2 (en) * 2013-10-03 2016-08-09 Samsung Display Co., Ltd. Apparatus and method for offset cancellation in duty cycle corrections
KR20150041688A (ko) * 2013-10-08 2015-04-17 에스케이하이닉스 주식회사 듀티 보정 회로 및 이를 포함한 반도체 장치
US9306547B2 (en) 2013-12-12 2016-04-05 International Business Machines Corporation Duty cycle adjustment with error resiliency
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
US9236853B2 (en) 2014-02-04 2016-01-12 Fujitsu Limited Digital duty cycle correction
JP2015162052A (ja) 2014-02-27 2015-09-07 日本電気株式会社 デューティ補正装置ならびにデューティ補正方法
US9178521B2 (en) 2014-02-28 2015-11-03 Intel Corporation Fast settling mixed signal phase interpolator with integrated duty cycle correction
US9246475B2 (en) * 2014-04-09 2016-01-26 United Memories, Inc. Dual-complementary integrating duty cycle detector with dead band noise rejection
US9202561B1 (en) 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
KR20150142852A (ko) 2014-06-12 2015-12-23 에스케이하이닉스 주식회사 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법
CN106664024A (zh) * 2014-06-18 2017-05-10 瑞典爱立信有限公司 开关模式电源和操作开关模式电源的方法
US9263107B1 (en) 2014-11-06 2016-02-16 Qualcomm Incorporated Load isolation for pad signal monitoring
US10038324B2 (en) * 2015-01-06 2018-07-31 Eaton Intelligent Power Limited Methods, circuits and articles of manufacture for controlling wireless power transfer responsive to controller circuit states
US9553540B2 (en) * 2015-01-21 2017-01-24 Ford Global Technologies, Llc Power converter with pre-compensation for dead-time insertion
CN104851402B (zh) 2015-05-27 2017-03-15 深圳市华星光电技术有限公司 一种多相位时钟产生电路及液晶显示面板
KR102432873B1 (ko) 2016-02-05 2022-08-17 에스케이하이닉스 주식회사 리시버 회로 및 이를 이용하는 시스템
CN105577142A (zh) 2016-02-26 2016-05-11 昆腾微电子股份有限公司 时钟占空比调整装置及方法
KR102451996B1 (ko) 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US9805773B1 (en) 2016-05-23 2017-10-31 Intel Corporation Dual-range clock duty cycle corrector
US10437472B2 (en) * 2016-06-21 2019-10-08 Sandisk Technologies Llc Storage system and method for dynamic duty cycle correction
US10284182B2 (en) 2016-12-20 2019-05-07 Sandisk Technologies Llc Duty cycle correction scheme for complementary signals
KR102665713B1 (ko) 2016-12-21 2024-05-14 에스케이하이닉스 주식회사 듀티 보정 회로 및 듀티 보정 방법
US9818462B1 (en) 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
US10482935B2 (en) 2017-06-01 2019-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory including duty correction circuit and storage device including the nonvolatile memory
US10241537B2 (en) 2017-06-14 2019-03-26 Apple Inc. Digital on-chip duty cycle monitoring device
US10269397B2 (en) 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
KR102327498B1 (ko) 2017-09-12 2021-11-17 에스케이하이닉스 주식회사 듀티 싸이클 보정 회로 및 이를 포함하는 클럭 보정 회로
US10437744B2 (en) * 2017-12-18 2019-10-08 Intel Corporation Reconfigurable camera serial interface
US10395704B2 (en) 2017-12-22 2019-08-27 Micron Technology, Inc. Apparatuses and methods for duty cycle error correction of clock signals
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same
US10249354B1 (en) 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
US10699669B2 (en) 2018-03-02 2020-06-30 Samsung Display Co., Ltd. Method and apparatus for duty-cycle correction in a serial data transmitter
KR20210000740A (ko) 2018-05-29 2021-01-05 마이크론 테크놀로지, 인크. 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US10367493B1 (en) 2018-06-14 2019-07-30 Sandisk Technologies Llc Duty cycle and skew correction for output signals generated in source synchronous systems
JP7066556B2 (ja) * 2018-07-11 2022-05-13 キオクシア株式会社 メモリシステム
KR102679157B1 (ko) * 2018-10-30 2024-06-27 삼성전자주식회사 모드 레지스터 쓰기 명령을 이용하여 쓰기 클럭의 듀티 사이클의 트레이닝을 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치
KR102679215B1 (ko) * 2018-10-30 2024-06-28 삼성전자주식회사 복수의 트레이닝들을 동시에 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치
US11189334B2 (en) * 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04313887A (ja) * 1991-01-11 1992-11-05 Toshiba Corp 半導体集積回路
WO2001037285A1 (en) * 1999-11-15 2001-05-25 Hitachi, Ltd. Method for testing semiconductor memory
KR101030275B1 (ko) * 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
JP2013182659A (ja) * 2012-02-29 2013-09-12 Samsung Electronics Co Ltd メモリ装置、テスト装置及びこれらの動作方法並びにメモリシステム及び伝送動作方法

Also Published As

Publication number Publication date
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KR102625427B1 (ko) 2024-01-17
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