KR20200025878A

KR20200025878A - 게이트 구동부와 그를 포함한 표시장치

Info

Publication number: KR20200025878A
Application number: KR1020180103840A
Authority: KR
Inventors: 반명호; 손기민; 한인효; 노석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-08-31
Filing date: 2018-08-31
Publication date: 2020-03-10
Also published as: US20200074933A1; US10777143B2; CN110875015B; KR102664310B1; CN110875015A

Abstract

본 명세서의 일 실시예에 따른 게이트 구동부는 각각 복수개의 스테이지들로 이루어진 A 블록과 B 블록이 교번적으로 배치된 게이트 쉬프트 레지스터; 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 제1 스캔 클럭군과 제2 스캔 클럭군을 각각 상기 A 블록과 상기 B 블록에 입력하는 스캔 클럭 배선들; 및 캐리 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 캐리 클럭 배선들과, 센스 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 센스 클럭 배선들을 포함하고, 상기 A 블록과 상기 B 블록에 속한 스테이지들 각각은, 상기 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하는 BDI 메모리를 포함한다.

Description

게이트 구동부와 그를 포함한 표시장치{Gate Driver And Display Device Including The Same}

본 명세서는 게이트 구동부와 그를 포함한 표시장치에 관한 것이다.

표시장치는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 유기발광 표시장치(Organic Light-Emitting Diode Display) 등이 있다. 특히, 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light-Emitting Diode: 이하, OLED라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

최근, 유기발광 표시장치에서 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 제안되고 있다. 블랙 영상 삽입 기술은 이웃한 영상 프레임들 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 효과적으로 소거하기 위한 것이다.

기존의 블랙 영상 삽입 기술은 입력 영상을 기입하기 위한 클럭 신호와 블랙 영상을 기입하기 위한 클럭 신호를 서로 다른 클럭 배선들을 통해 게이트 쉬프트 레지스터에 공급하고, 구동에 필요한 스캔 신호와 센스 신호를 별개의 게이트 쉬프트 레지스터들을 통해 생성하기 때문에, 클럭 배선수 및 게이트 쉬프트 레지스터수 증가로 인해 표시패널의 베젤(Bezel) 영역이 증가되는 문제가 있다.

또한, 기존의 블랙 영상 삽입 기술은 한 화면 분량의 입력 영상을 모두 기입한 후에 블랙 영상을 삽입하기 때문에 1 프레임 시간이 길고 고속 구동에 부적합하다.

또한, 기존의 블랙 영상 삽입 기술은 블랙 영상을 1픽셀 라인 단위로 순차적으로 기입하기 때문에 1 프레임 내에서 블랙 영상의 기입에 할애되는 시간이 길고 그 만큼 입력 영상의 충전 시간이 부족한 문제가 있다.

따라서, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선함에 있어 협 베젤(Narrow Bezel)을 구현할 수 있도록 한 게이트 구동부와 그를 포함한 표시장치를 제공하기 위한 것이다.

또한, 본 명세서는 블랙 영상을 삽입하여 동영상 응답 속도를 개선함에 있어 고속 구동에 최적화되고 입력 영상의 충전 시간 부족 문제를 해결할 수 있는 게이트 구동부와 그를 포함한 표시장치를 제공하기 위한 것이다.

본 명세서의 일 실시예에 따른 게이트 구동부는 각각 복수개의 스테이지들로 이루어진 A 블록과 B 블록이 교번적으로 배치된 게이트 쉬프트 레지스터; 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 제1 스캔 클럭군과 제2 스캔 클럭군을 각각 상기 A 블록과 상기 B 블록에 입력하는 스캔 클럭 배선들; 및 캐리 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 캐리 클럭 배선들과, 센스 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 센스 클럭 배선들을 포함하고, 상기 캐리 클럭 배선들의 개수 및 상기 센스 클럭 배선들의 개수는 각각 상기 스캔 클럭 배선들의 개수의 절반이고, 상기 A 블록과 상기 B 블록에 속한 스테이지들 각각은, 상기 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하는 BDI 메모리를 포함한다.

본 명세서의 일 실시예에 따른 게이트 구동부는 각각 복수개의 스테이지들로 이루어진 A 블록과 B 블록과 C 블록이 교번적으로 배치된 게이트 쉬프트 레지스터; 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 스캔 클럭군을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 스캔 클럭 배선들; 및 캐리 클럭들을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 캐리 클럭 배선들과, 센스 클럭들을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 센스 클럭 배선들을 포함하고, 상기 스캔 클럭 배선들과 상기 캐리 클럭 배선들과 상기 센스 클럭 배선들은 동일한 개수를 가지고, 상기 A 블록과 상기 B 블록과 상기 C 블록에 속한 스테이지들 각각은, 상기 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하는 BDI 메모리와, IDW 스캔 클럭들을 출력하기 위한 IDW 캐리 신호를 저장하는 데이터 메모리를 포함한다.

본 명세서의 실시예들에 의하면 본 발명은 다음과 같은 효과가 있다.

본 발명은 입력 영상을 기입하기 위한 클럭 배선과 블랙 영상을 기입하기 위한 클럭 배선을 분리하지 않고 공통으로 사용하여 클럭 배선수를 줄이고, 동일한 게이트 쉬프트 레지스터를 통해 스캔 신호와 센스 신호와 캐리 신호를 모두 생성하여 게이트 쉬프트 레지스터수의 실장 면적을 크게 줄일 수 있다.

더욱이, 본 발명은 게이트 쉬프트 레지스터의 각 스테이지 내에 BDI(Black Dtat Insertion) 메모리를 구현하여 클럭 배선수를 더욱 줄일 수 있다.

더욱이, 본 발명은 게이트 쉬프트 레지스터의 각 스테이지 내에 BDI 메모리와 영상 데이터 메모리를 구현하여 클럭 배선수를 더더욱 줄일 수 있다.

더욱이, 본 발명은 게이트 쉬프트 레지스터의 각 스테이지 내에 BDI 메모리와 영상 데이터 메모리를 구현함과 아울러, BDI 리셋 신호를 BDI 클럭 신호로 대체함으로써, 클럭 배선수를 더더욱 줄일 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 명세서의 실시예들에 따른 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀을 보여주는 도면이다.
도 4 내지 도 6은 도 1의 표시장치에 적용되는 블랙 영상 삽입 기술을 보여주는 도면들이다.
도 7은 도 6의 IDW 구동과 BDI 구동을 구현하기 위한 게이트신호 및 데이터신호의 타이밍도이다.
도 8a는 도 7의 프로그래밍 기간에 대응되는 픽셀의 등가회로도이다.
도 8b는 도 7의 발광 기간에 대응되는 픽셀의 등가회로도이다.
도 8c는 도 7의 블랙 기간에 대응되는 픽셀의 등가회로도이다.
도 9는 위상 분리된 제1 클럭군과 제2 클럭군을 기초로 픽셀 어레이를 복수의 제1 영역들과 복수의 제2 영역들로 분할 구동하는 예를 보여주는 도면이다.
도 10은 제1 클럭군과 제2 클럭군에 따라, A1-B1-A2-B2-A3-B3 영역들에 순차적으로 블랙 데이터를 기입하고, B2-A3-B3-A1-B1-A2 영역들에 순차적으로 영상 데이터를 기입하는 것을 보여주는 도면이다.
도 11은 본 발명의 실시예들과 종래 기술을 대비하여 보여주는 도면이다.
도 12는 본 발명의 제1 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.
도 13은 도 12에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 14는 도 12에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 15는 도 12에 도시된 A 블록들과 B 블록들의 동작을 설명하기 위한 상세 파형도이다.
도 16은 본 발명의 제2 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.
도 17은 도 16에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 18은 도 16에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 19는 도 16에 도시된 C 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 20은 도 16에 도시된 A 블록들과 B 블록들과 C 블록들의 동작을 설명하기 위한 상세 파형도이다.
도 21은 본 발명의 제3 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.
도 22는 도 21에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 23은 도 21에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 24는 도 21에 도시된 C 블록의 제n 스테이지의 구성을 보여주는 도면이다.
도 25는 도 21에 도시된 A 블록들과 B 블록들과 C 블록들의 동작을 설명하기 위한 상세 파형도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.

본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 구동부는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 명세서의 실시예에 따른 표시장치를 나타낸 도면이다. 도 2는 도 1의 표시장치에 포함된 픽셀 어레이를 보여주는 도면이다. 그리고, 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀을 보여주는 도면이다.

도 1 내지 도 3을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 패널 구동부(12,13)를 포함할 수 있다. 패널 구동부(12,13)는 표시패널(10)의 데이터라인들(15)을 구동하는 데이터 구동부(12)와, 표시패널(10)의 게이트라인들(17)을 구동하는 게이트 구동부(13)를 포함한다.

표시패널(10)에는 다수의 데이터라인들(15) 및 기준전압 라인들(16)과, 다수의 게이트라인들(17)이 구비될 수 있다. 그리고, 데이터라인들(15), 기준전압 라인들(16) 및 게이트라인들(17)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 매트릭스 형태로 배치된 픽셀들(PXL)에 의해 표시패널(10)의 표시 영역(AA)에 도 2와 같은 픽셀 어레이가 형성될 수 있다.

픽셀 어레이에서, 픽셀들(PXL)은 일 방향을 기준으로 라인 별로 구분될 수 있다. 예컨대, 픽셀들(PXL)은 게이트라인 연장 방향(또는 수평 방향)을 기준으로 다수의 픽셀 라인들(Line 1~Line 4 등)로 구분될 수 있다. 여기서, 픽셀 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들(PXL)의 집합체를 의미한다. 따라서, 동일 픽셀 라인을 구성하는 픽셀들(PXL)은 동일한 게이트라인들(17A,17B)에 연결될 수 있다.

픽셀 어레이에서, 픽셀들(PXL) 각각은 데이터라인(15)을 통해 디지털-아날로그 컨버터(이하, DAC)(121)에 연결되고, 기준전압 라인(16)을 통해 센싱부(SU)(122)에 연결될 수 있다. 기준전압 라인(16)은 기준 전압의 공급을 위해 DAC(121)에 더 연결될 수 있다. DAC(121)와 센싱부(SU)는 데이터 구동부(12)에 내장될 수 있으나, 이에 한정되지 않는다.

픽셀 어레이에서, 픽셀들(PXL) 각각은 전원라인(18)을 통해 고전위 픽셀전원(EVDD)에 연결될 수 있다. 그리고, 픽셀들(PXL) 각각은 제1 게이트라인(17A)과 제2 게이트라인(17B)을 통해 게이트 구동부(13)에 연결될 수 있다.

각 픽셀(PXL)은 도 3과 같이 구현될 수 있다. k(k는 정수)번째 픽셀라인에 배치된 일 픽셀(PXL)은, OLED, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함하며, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)가 서로 다른 게이트라인(17A,17B)에 연결될 수 있다.

OLED는 소스 노드(Ns)에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다. 구동 TFT(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트전극, 고전위 픽셀전원(EVDD)의 입력단에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.

제1 스위치 TFT(ST1)는 제1 게이트신호(SCAN(k))에 따라 턴 온 되어, 데이터라인(15)에 충전되어 있는 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트라인(17A)에 접속된 게이트전극, 데이터라인(15)에 접속된 제1 전극, 및 게이트 노드(Ng)에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 제2 게이트신호(SEN(k))에 따라 턴 온 되어, 기준전압 라인(16)에 충전된 기준전압을 소스 노드(Ns)에 인가하거나 또는, 픽셀 전류에 따른 소스 노드(Ns) 전압 변화를 기준전압 라인(16)으로 전달한다. 제2 스위치 TFT(ST2)는 제2 게이트라인(17B)에 접속된 게이트전극, 기준전압 라인(16)에 접속된 제1 전극, 및 소스 노드(Ns)에 접속된 제2 전극을 구비한다.

각 픽셀(PXL)에 연결되는 게이트라인(17)의 개수는 픽셀(PXL) 구조에 따라 달라질 수 있다. 예컨대, 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)가 서로 다르게 구동되는 2-스캔 픽셀 구조의 경우, 각 픽셀(PXL)에 연결되는 게이트라인(17)의 개수는 2개이다. 2-스캔 픽셀 구조에서 게이트라인(17) 각각은 스캔 신호가 인가되는 제1 게이트라인(17A)과 센스 신호가 인가되는 제2 게이트라인(17B)을 포함한다. 이하에서는 설명의 편의상, 2-스캔 픽셀 구조를 예시 대상으로 하지만, 본 명세서의 기술적 사상은 픽셀 구조나 게이트라인의 개수 등에 제한되지 않는다.

타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다. 게이트 제어신호(GDC)는 게이트 스타트 신호, 게이트 쉬프트 클럭들 등을 포함할 수 있다. 데이터 제어신호(DDC)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 펄스는 데이터 구동부(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어한다. 소스 출력 인에이블신호는 데이터 구동부(12)의 출력 타이밍을 제어한다.

타이밍 콘트롤러(11)는 타이밍 제어신호들(GDC,DDC)을 기초로 표시패널(10)의 픽셀 라인들에 대한 디스플레이 구동 타이밍을 제어할 수 있다.

디스플레이 구동이란 1 프레임 내에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD)를 일정 시간차를 두고 픽셀 라인들에 기입하기 시작하여 입력 영상과 블랙 영상을 순차적으로 표시패널(10)에서 재현하는 구동이다. 디스플레이 구동은 입력 영상 데이터(ID)를 픽셀 라인들에 기입하기 위한 IDW(Image Data Writing) 구동과, 블랙 영상 데이터(BD)를 픽셀 라인들에 기입하기 위한 BDI(Black Data Insertion) 구동을 포함한다. 고속 구동에 최적화된 표시장치가 구현될 수 있도록, 1 프레임 내에서 IDW 구동이 완료되기 전에 BDI 구동이 시작될 수 있다. 즉, 1 프레임 내에서 제1 픽셀 라인을 대상으로 한 IDW 구동과 제2 픽셀 라인을 대상으로 한 BDI 구동은 시간적으로 중첩해서 이뤄질 수 있다.

타이밍 콘트롤러(11)는 1 프레임 내에서 BDI 구동의 시작 타이밍을 제어함으로써, IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이 즉, 발광 듀티를 조정할 수 있다.

타이밍 콘트롤러(11)는 입력 영상 데이터(ID)의 움직임에 연동하여 1 프레임 내에서 BDI 구동의 시작 타이밍을 제어할 수 있다. 타이밍 콘트롤러(11)는 공지의 다양한 영상 처리 기술을 통해 입력 영상 데이터(ID)의 움직임을 검출한 후, 입력 영상 데이터(ID)의 움직임 변화량이 클수록 1 프레임 내에서 BDI 구동의 시작 타이밍을 앞당겨 발광 듀티를 줄일 수 있다. 이를 통해 급격한 영상 변화가 있을 때 MPRT 성능이 향상되고 모션 블러링(Motion blurring)이 완화될 수 있다. 한편, 영상 변화가 없을 때는 BDI 구동의 시작 타이밍을 늦추고 발광 듀티를 늘려서 화소의 최대 순간 휘도를 낮출 수 있다.

타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 기간에서 IDW 구동을 구현하고, 수직 액티브 기간과 수직 블랭크 기간을 모두 이용하여 BDI 구동을 구현할 수 있다. 따라서, BDI 구동 타이밍은, 수직 액티브 기간에서 IDW 구동 타이밍과 중첩될 수 있다.

타이밍 콘트롤러(11)는 IDW 및 BDI 구동을 위해 캐리 클럭들, 스캔 클럭들, 센스 클럭들을 포함하는 게이트 쉬프트 클럭들과 게이트 스타트 신호를 게이트 구동부(13)에 출력한다.

타이밍 콘트롤러(11)는 게이트 쉬프트 클럭들을 기초로 게이트 구동부(13)의 동작을 제어하여 픽셀 어레이를 적어도 하나 이상의 제1 영역과 적어도 하나 이상의 제2 영역으로 분할 구동할 수 있다. 즉, 타이밍 콘트롤러(11)는 제1 영역을 대상으로 IDW 구동이 수행되는 동안 제2 영역을 BDI 구동시키고, 이와 반대로 제1 영역을 대상으로 BDI 구동이 수행되는 동안 제2 영역을 IDW 구동시킬 수 있다. 이때, 타이밍 콘트롤러(11)는 BDI용 스캔 클럭들의 펄스 구간(온 전압 구간)과 IDW용 스캔 클럭들의 펄스 구간이 서로 비 중첩되도록 게이트 쉬프트 클럭들을 생성할 수 있다. 이렇게 함으로써, 블랙 영상을 삽입하여 MPRT 성능을 향상하는 기술에서 입력 영상 데이터(ID)와 블랙 영상 데이터(BD) 간의 원하지 않는 데이터 뒤섞임(즉, 데이터 충돌)이 방지될 수 있다.

타이밍 콘트롤러(11)는 BDI용 스캔 클럭들을 복수개씩 동시에 출력하여 제1 영역 또는 제2 영역에서 복수개의 픽셀 라인들이 동시에 BDI 구동되도록 제어할 수 있다. 이를 통해 MPRT 성능을 향상하는 기술에서 블랙 영상 데이터(BD)의 삽입 시간이 줄어들고 그 대신 입력 영상 데이터(ID)의 기입 시간이 충분히 확보될 수 있다.

타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 입력 영상 데이터(ID)를 데이터 구동부(12)에 출력한다. 타이밍 콘트롤러(11)는 내부적으로 생성된(또는 특정값으로 미리 설정된) 블랙 영상 데이터(BD)를 데이터 구동부(12)에 출력한다. 블랙 영상 데이터(BD)는 입력 영상 데이터(ID)의 최하위 계조 데이터에 대응되는 것으로 BDI 구동시 블랙 영상을 표시하기 위한 것이다.

게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(DDC)에 기초하여 스캔 신호(SCAN)와 센스 신호(SEN)를 생성한다. 게이트 구동부(13)는 캐리 클럭들, 스캔 클럭들, 센스 클럭들을 기초로 화상 기입용 스캔 신호(이하, IDW용 스캔 신호라 함)와 블랙 기입용 스캔 신호(이하, BDI용 스캔 신호라 함)를 생성한다.

게이트 구동부(13)는 IDW 구동과 BDI 구동을 구현하기 위해, 제1 영역(또는 제2 영역)의 제1 게이트라인들(17A)에 IDW용 스캔 신호(SCAN)를 순차적으로 공급하는 도중에, 제2 영역(또는 제1 영역)에서 복수개의 제1 게이트라인들(17A)에 BDI용 스캔 신호(SCAN)를 동시에 공급한다. 그리고, 게이트 구동부(13)는 제1 영역(또는 제2 영역)의 제1 게이트라인들(17A)에 IDW용 스캔 신호(SCAN)가 공급되는 타이밍에 동기하여 제1 영역(또는 제2 영역)의 제2 게이트라인들(17B)에 화상 기입용 센스 신호 즉, IDW용 센스 신호(SEN)를 순차적으로 공급한다.

게이트 구동부(13)는 게이트 구동부 인 패널 방식(GIP)에 따라 표시패널(10)의 비 표시영역(NA)에 내장될 수 있다.

게이트 구동부(13)는 표시패널(10)의 비 표시영역(NA)에 구비된 클럭 배선들을 더 구비할 수 있다. 클럭 배선수를 줄이고 협 베젤을 구현하기 위해 게이트 구동부(13)의 각 스테이지에는 BDI 메모리가 포함될 수 있으며, 나아가 데이터 메모리가 더 포함될 수 있다. 이에 대해서는 도 11 내지 도 25를 통해 상세히 후술한다.

데이터 구동부(12)는 복수의 DAC들(121)과, 복수의 센싱부들(SU)(122)을 포함한다. DAC(121)는 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)에 기초하여 입력 영상 데이터(ID)를 IDW용 데이터전압(VIDW)으로 변환하고, 블랙 영상 데이터(BD)를 BDI용 데이터전압(VBDI)으로 변환한다. 그리고, DAC(121)는 픽셀들(PXL)에 인가될 기준 전압을 생성한다.

DAC(121)는 IDW 구동과 BDI 구동을 구현하기 위해, IDW용 스캔 신호(SCAN)에 동기하여 IDW용 데이터전압(VIDW)을 데이터라인들(15)에 출력하고, BDI용 스캔 신호(SCAN)에 동기하여 BDI용 데이터전압(VBDI)을 데이터라인들(15)에 출력하며, IDW용 센스 신호(SEN)에 동기하여 기준 전압을 기준 라인들(16)에 출력한다.

도 4 내지 도 6은 도 1의 표시장치에 적용되는 블랙 영상 삽입 기술을 보여주는 도면들이다.

도 4를 참조하면, 동일 픽셀 라인을 기준으로, IDW 구동과 BDI 구동은 1 프레임 내에서 일정 시간차를 두고 연속해서 이루어진다. 동일 프레임 내에서 IDW 구동의 시작 타이밍과 BDI 구동의 시작 타이밍 간의 시간 차이에 의해 픽셀들(PXL)의 발광 듀티가 결정된다. IDW 구동의 시작 타이밍은 고정 팩터(factor)이나, BDI 구동의 시작 타이밍은 조정 가능한 설계 팩터이다. IDW 구동의 시작 타이밍은 IDW 스타트 신호에 의해 정해지고, BDI 구동의 시작 타이밍은 BDI 스타트 신호에 의해 정해진다. 따라서, BDI 스타트 신호의 출력 타이밍을 앞당기거나 늦추어 BDI 구동의 시작 타이밍을 조정하면 픽셀들(PXL)의 발광 듀티를 제어할 수 있다. 이렇게 픽셀들(PXL)의 발광 듀티가 결정되면, 프레임 변경에 상관없이 발광 듀티가 유지된다. 즉, 픽셀 라인들에 대한 IDW 구동 타이밍과 BDI 구동 타이밍은 시간 경과에 따라 발광 듀티를 유지하면서 동일하게 쉬프트된다.

도 5를 참조하면, 한 프레임 내에서 IDW용 스캔 신호(SCAN)와 BDI용 스캔 신호(SCAN)는 발광 듀티에 대응되는 일정 시간차를 두고 출력된다. 도 5에서, 설명의 편의상 IDW용 센스 신호(SEN)는 생략되었다. IDW용 스캔 신호들(SCAN1~SCAN10)은 라인 순차 방식으로 위상이 쉬프트되어 픽셀 라인들(Line 1~Line 10)을 1라인씩 선택하고, 선택된 픽셀 라인들(Line 1~Line 10)에는 IDW용 데이터전압(VIDW)이 순차적으로 인가된다. BDI용 스캔 신호들(SCAN1~SCAN10)은 블록 순차 방식으로 위상이 쉬프트되어 픽셀 라인들(Line 1~Line 10)을 복수개씩 동시에 선택하고, 선택된 블록의 픽셀 라인들(Line 1~Line 8)에는 BDI용 데이터전압(VBDI)이 동시에 인가된다.

도 6을 참조하면, 픽셀 라인들(Line 1~Line z)에 대한 IDW 구동 타이밍과 BDI 구동 타이밍이 프레임이 바뀌더라도 발광 듀티를 유지하면서 쉬프트되는 것이 도시되어 있다. 이러한 구동 콘셉을 채용하면, BDI 구동을 위해 별도의 프레임을 더 추가하지 않아도 되기 때문에, 프레임 레이트(frame rate)를 높이지 않아도 되는 장점이 있다.

다만, IDW 구동 타이밍이 BDI 구동 타이밍에 비해 발광 듀티만큼 앞서고, IDW 구동 타이밍과 BDI 구동 타이밍의 쉬프트 속도가 실질적으로 동일하기 때문에, 제1 픽셀 라인에 대한 IDW 구동과 제2 픽셀 라인에 대한 BDI 구동이 중첩적으로 진행되는 오버랩 구간(OA)이 필연적으로 생긴다. 오버랩 구간(OA)에서는 2개의 픽셀 라인들이 중첩적으로 구동되기 때문에 데이터 충돌(또는 데이터 뒤섞임) 위험성이 있다. 이러한 데이터 충돌이 생기지 않도록, BDI용 스캔 클럭들의 펄스 구간(온 전압 구간)과 IDW용 스캔 클럭들의 펄스 구간은 서로 비 중첩될 수 있다.

도 7은 제k 픽셀 라인에서 도 6의 IDW 구동과 BDI 구동을 구현하기 위한 게이트신호 및 데이터신호의 타이밍도이다. 도 8a는 도 7의 프로그래밍 기간에 대응되는 픽셀의 등가회로도이다. 도 8b는 도 7의 발광 기간에 대응되는 픽셀의 등가회로도이다. 그리고, 도 8c는 도 7의 블랙 기간에 대응되는 픽셀의 등가회로도이다.

도 7은 제k 픽셀 라인(Line k)의 특정 픽셀을 대상으로 한 IDW 및 BDI 구동을 나타내고 있다. 도 7을 참조하면, IDW 및 BDI 구동을 위한 한 프레임은 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압을 계조 표현용 픽셀 전류에 맞게 설정하는 프로그래밍 기간(Tp)과, 픽셀 전류에 따라 OLED가 발광하는 발광 기간(Te)과, OLED의 발광이 중지되는 블랙 기간(Tb)을 포함한다. 발광 듀티는 발광 기간(Te)에 대응되고, 블랙 듀티는 블랙 기간(Tb)에 대응될 수 있다. 도 7에서, IDW용 스캔 신호(SCAN)는 Pa1으로 도시되었고, BDI용 스캔 신호(SCAN)는 Pa2로 도시되었으며, IDW용 센스 신호(SEN)는 Pb으로 도시되었다.

도 7 및 도 8a를 참조하면, 프로그래밍 기간(Tp)에서 픽셀의 제1 스위치 TFT(ST1)는 IDW용 스캔 신호(Pa1)에 따라 턴 온 되어 게이트 노드(Ng)에 IDW용 데이터전압(VIDW)을 인가한다. 프로그래밍 기간(Tp)에서 픽셀의 제2 스위치 TFT(ST2)는 IDW용 센스 신호(Pb)에 따라 턴 온 되어 소스 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 프로그래밍 기간(Tp)에서 픽셀의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압이 원하는 픽셀 전류에 맞게 설정된다.

도 7 및 도 8b를 참조하면, 발광 기간(Te)에서 픽셀의 제1 스위치 TFT(ST1)와 제2 스위치 TFT(ST2)는 턴 오프 된다. 프로그래밍 기간(Tp)에서 픽셀에 기 설정된 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 발광 기간(Te)에서도 유지된다. 이러한 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 픽셀의 구동 TFT(DT)의 문턱전압보다 크기 때문에, 발광 기간(Te) 동안 픽셀의 구동 TFT(DT)에는 픽셀 전류(Ioled)가 흐른다. 이 픽셀 전류(Ioled)에 의해 발광 기간(Te)에서 게이트 노드(Ng)의 전위와 소스 노드(Ns)의 전위가 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)을 유지한 채 부스팅된다. 소스 노드(Ns)의 전위가 OLED의 동작점 레벨까지 부스팅되면 픽셀의 OLED는 발광한다.

도 7 및 도 8c를 참조하면, 블랙 기간(Tb)에서 픽셀의 제1 스위치 TFT(ST1)는 BDI용 스캔 신호(Pa2)에 따라 턴 온 되어 게이트 노드(Ng)에 BDI용 데이터전압(VBDI)을 인가한다. 블랙 기간(Tb)에서 픽셀의 제2 스위치 TFT(ST2)는 턴 오프 상태를 유지하므로, 소스 노드(Ns)의 전위가 OLED의 동작점 레벨을 유지한다. BDI용 데이터전압(VBDI)은 OLED의 동작점 레벨보다 낮은 전압이다. 따라서, 블랙 기간(Tb)에서 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 구동 TFT(DT)의 문턱전압보다 작기 때문에, 픽셀의 구동 TFT(DT)에는 픽셀 전류(Ioled)가 흐르지 못하고, OLED는 발광을 멈춘다.

도 9는 위상 분리된 제1 클럭군과 제2 클럭군을 기초로 픽셀 어레이를 복수의 제1 영역들과 복수의 제2 영역들로 분할 구동하는 예를 보여주는 도면이다.

픽셀 어레이에서, 제1 영역과 제2 영역은 번갈아 배치될 수 있다. 이 배치 구성을 기반으로 픽셀 어레이를 복수의 제1 영역들과 제2 영역들로 분할 구동하면, 발광 듀티비를 조정하기 위한 설계 자유도가 높아지는 장점이 있다.

도 9에는 IDW 스타트 신호에 따라 픽셀 어레이의 최상부 A 영역에서부터 순차적으로 IDW용 데이터전압(VIDW)의 기입 타이밍이 쉬프트되고 있고, 그와 동시에 BDI 스타트 신호에 따라 픽셀 어레이 중간부 B 영역에서부터 순차적으로 BDI용 데이터전압(VBDI)의 기입 타이밍이 쉬프트되고 있다. IDW 스타트 신호에 따른 IDW 구동이 제1 영역들 중 어느 하나에 들어가는 시점에 BDI 스타트 신호가 제2 영역들 중 어느 하나에 인가되도록 조정하면 상기와 같이 구동할 수 있다.

도 11은 클럭 배선수를 줄이기 위한 본 발명의 실시예들과 종래 기술을 대비하여 보여주는 도면이다. 도 11에서, S/R는 스캔 신호, 센스 신호, 및 캐리 신호를 출력하는 쉬프트 레지스터부를 의미한다.

도 11을 참조하면, 종래 기술에서는 IDW 구동과 BDI 구동을 구현하기 위해 16상의 스캔 클럭들(SC(8,8))과 16상의 센스 클럭들(SE(8,8))과 16상의 캐리 클럭들(CR(8,8))을 사용하였다. 게이트 구동부로 16상의 스캔 클럭들(SC(8,8))을 입력하기 위해서는 16개의 스캔 클럭 배선들이 필요하다. 게이트 구동부로 16상의 센스 클럭들(SE(8,8))을 입력하기 위해서는 16개의 센스 클럭 배선들이 필요하다. 또한, 게이트 구동부로 16상의 캐리 클럭들(CR(8,8))을 입력하기 위해서는 16개의 캐리 클럭 배선들이 필요하다. 결국, 종래 기술은 48개의 클럭 배선들로 인해 협 베젤을 구현하기 어려웠고, 48개의 클럭들을 생성함에 있어 전력 소모가 컸었다.

이에, 본 발명은 IDW 구동과 BDI 구동을 구현함에 있어, 클럭 수와 클럭 배선수를 효과적으로 줄일 수 있는 방안을 제공한다.

도 12 내지 도 15를 통해 후술되는 본 발명의 제1 실시예의 경우, 게이트 구동부의 각 스테이지에 쉬프트 레지스터부 외에 BDI 메모리를 추가하고, 6개의 BDI 제어 신호들을 추가함으로써, 8개의 센스 클럭들과 8개의 캐리 클럭들을 생략할 수 있다. 본 발명의 제1 실시예의 경우, 클럭 수와 클럭 배선수가 각각 38개만큼 필요로 하기 때문에, 종래 기술에 비해 협 베젤을 구현하거나 전력 소모를 줄이기 용이하다.

도 16 내지 도 20을 통해 후술되는 본 발명의 제2 실시예의 경우, 게이트 구동부의 각 스테이지에 쉬프트 레지스터부 외에 BDI 메모리와 데이터 메모리를 추가하고, 8개의 BDI 제어 신호들을 추가함으로써, 8개의 스캔 클럭들과 8개의 센스 클럭들과 8개의 캐리 클럭들을 생략할 수 있다. 본 발명의 제2 실시예의 경우, 클럭 수와 클럭 배선수가 각각 32개만큼 필요로 하기 때문에, 종래 기술에 비해 협 베젤을 구현하거나 전력 소모를 줄이기 더욱 용이하다.

도 21 내지 도 25를 통해 후술되는 본 발명의 제3 실시예의 경우, 게이트 구동부의 각 스테이지에 쉬프트 레지스터부 외에 BDI 메모리와 데이터 메모리를 추가하고, 7개의 BDI 제어 신호들을 추가함으로써, 8개의 스캔 클럭들과 8개의 센스 클럭들과 8개의 캐리 클럭들을 생략할 수 있다. 본 발명의 제3 실시예의 경우, 클럭 수와 클럭 배선수가 각각 31개만큼 필요로 하기 때문에, 종래 기술에 비해 협 베젤을 구현하거나 전력 소모를 줄이기 용이하다.

[제1 실시예]

도 12는 본 발명의 제1 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.

도 12를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동부는 A 블록과 B 블록이 교번적으로 배치된 게이트 쉬프트 레지스터와 클럭 배선들 등으로 구현될 수 있다. A 블록과 B 블록은 각각 복수개의 스테이지들로 구성될 수 있다. 스캔 클럭들(SCCLK)이 2N상(예컨대, 16상)으로 구현되고, 캐리 클럭들(CRCLK)이 N상(예컨대, 8상)으로 구현되고, 센스 클럭들(SECLK)이 N상(예컨대, 8상)으로 구현되는 경우, A 블록과 B 블록은 각각 N개(예컨대, 8개)의 스테이지들로 구성될 수 있다.

스캔 클럭들(SCCLK)은 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 N상의 제1 스캔 클럭군(SCCLK1~8)과, 상기 IDW 스캔 클럭들과 상기 BDI 스캔 클럭들이 모두 포함된 N상의 제2 스캔 클럭군(SCCLK9~16)을 포함한다. N상의 제1 스캔 클럭군(SCCLK1~8)은 N개의 스캔 클럭 배선들(12A)을 통해 A 블록들에 입력되고, N상의 제2 스캔 클럭군(SCCLK9~16)은 N개의 스캔 클럭 배선들(12A)을 통해 B 블록들에 입력된다.

N상의 캐리 클럭들(CRCLK1~8)은 N개의 캐리 클럭 배선들(12B)을 통해 A 블록들과 B 블록들에 입력된다. 그리고, N상의 센스 클럭들(SECLK1~8)은 N개의 센스 클럭 배선들(12C)을 통해 A 블록들과 B 블록들에 입력된다.

본 발명의 제1 실시예에 따르면, 센스 클럭들과 캐리 클럭들이 각각 N상으로 구현되기 때문에, 캐리 클럭 배선들(12B)의 개수 및 센스 클럭 배선들(12C)의 개수가 각각 스캔 클럭 배선들(12A)의 개수의 절반이 된다. 다만, 전술한 IDW 구동과 BDI 구동이 구현될 수 있도록, A 블록과 상기 B 블록에 속한 스테이지들 각각은, 쉬프트 레지스터부 외에 BDI 메모리를 더 구비하여 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하고, BDI 메모리의 동작을 제어하기 위해 K개(K는 N보다 작은 자연수)(예컨대, 6개)의 BDI 제어 신호들을 더 입력 받을 수 있다.

상기 추가되는 6개의 BDI 제어 신호들은 4개의 BDI 클럭들(BCLK1~4)과 1개의 BDI 스타트 신호(BVST)와 1개의 BDI 리셋 신호(BRST)를 포함할 수 있다. 4개의 BDI 클럭들(BCLK)의 입력을 위해 4개의 BDI 클럭 배선들(12D)이 더 구비되고, 1개의 BDI 리셋 신호(BRST)의 입력을 위해 1개의 BDI 리셋 배선(12E)이 더 구비되며, 1개의 BDI 스타트 신호(BVST)의 입력을 위해 1개의 BDI 스타트 배선(12F)이 더 구비될 수 있다.

4개의 BDI 클럭들(BCLK1~4) 중에서, 제1 BDI 클럭군(BCLK1~2)는 BDI 클럭 배선들(12D)을 통해 A 블록들에 입력되고, 제2 BDI 클럭군(BCLK3~4)는 BDI 클럭 배선들(12D)을 통해 B 블록들에 입력된다.

BDI 리셋 신호(BRST)는 BDI 리셋 배선(12E)을 통해 A 블록들과 B 블록들에 입력되고, BDI 스타트 신호(BVST)는 BDI 스타트 배선(12F)을 통해 A 블록들과 B 블록들에 입력된다.

A 블록들을 구성하는 스테이지들 중에서 최상단 스테이지에는 IDW 스타트 신호(VST)가 입력되고, 상기 최상단 스테이지를 제외한 A 블록들과 B 블록들의 나머지 스테이지들에는 IDW 캐리 신호(CR)가 입력된다. 그리고, A 블록들과 B 블록들의 모든 스테이지들에는 고전위 전원전압(GVDD)와 저전위 전원전압(GVSS)이 입력된다. IDW 캐리 신호(CR)는 전단 IDW 캐리 신호와 후단 IDW 캐리 신호를 포함한다. 전단 IDW 캐리 신호는 전단 스테이지들 중 어느 하나에서 출력되는 것으로, N상의 캐리 클럭들(CRCLK1~8) 중 어느 하나에 동기될 수 있다. 후단 IDW 캐리 신호는 후단 스테이지들 중 어느 하나에서 출력되는 것으로, N상의 캐리 클럭들(CRCLK1~8) 중 어느 하나에 동기될 수 있다.

BDI 스타트 신호(BVST)는 BDI 구동의 시작 타이밍을 결정하는 BDI 캐리 신호이다. BDI 스타트 신호(BVST)가 입력되는 특정 A 또는 B 블록을 제외한 나머지 블록들에는 전단 스테이지들 중 어느 하나의 Q 노드 전압이 BDI 캐리신호로서 입력된다.

A 블록들 중 어느 하나에서 IDW 구동이 진행되는 동안에 B 블록들 중 어느 하나에서 BDI 구동이 진행된다. 이를 위해, A 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 B 블록에 상기 BDI 스캔 클럭들이 입력된다. 그리고, 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지한다.

이와 반대로, B 블록들 중 어느 하나에서 IDW 구동이 진행되는 동안에 A 블록들 중 어느 하나에서 BDI 구동이 진행된다. 이를 위해, B 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 A 블록에 상기 BDI 스캔 클럭들이 입력된다. 그리고, 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지한다.

한편, 상기 A 블록들 중 어느 하나에서 BDI 구동이 진행되는 것과 동시에, 상기 B 블록들 중 어느 하나에서 상기 A 블록에 속한 스테이지들의 Q 노드 전압(게이트 온 전압)을 받아 BDI 캐리 신호를 저장한다. 그리고, 상기 B 블록들 중 어느 하나에서 BDI 구동이 진행되는 것과 동시에, 상기 A 블록들 중 어느 하나에서 상기 B 블록에 속한 스테이지들의 Q 노드 전압(게이트 온 전압)을 받아 BDI 캐리 신호를 저장한다.

도 13은 도 12에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다. 그리고, 도 14는 도 12에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다.

도 13을 참조하면, 본 발명의 기술적 사상이 적용되는 A 블록의 제n 스테이지는 제1 쉬프트 레지스터부와 제1 BDI 메모리(PAT5)를 포함할 수 있다.

제1 쉬프트 레지스터부는 제n 스테이지의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 제1 스캔 클럭군(SCCLK1~8)에 속한 IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하고, 제1 스캔 클럭군(SCCLK1~8)에 속한 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하고, 캐리 클럭(CRCLK(n))을 화상 기입용 캐리 신호로 출력하고, 센스 클럭(SECLK(n))을 화상 기입용 센스 신호로 출력한다.

이러한 제1 쉬프트 레지스터부는 입력&리셋부(PAT1), 인버터부(PAT2), 출력부(PAT3), 및 안정화부(PAT4)를 포함할 수 있다.

입력&리셋부(PAT1)는 전단 캐리신호(CR(n-4))에 따라 Q 노드를 게이트 온 전압(즉, 고전위 전원전압(GVDD))으로 충전하고, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 게이트 오프 전압(즉, 저전위 전원전압(GVSS))으로 방전한다. 입력&리셋부(PAT1)는 게이트 온 전압의 전단 캐리신호(CR(n-4))를 Q 노드에 충전하는 트랜지스터 T11과, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터 T12를 포함한다. 트랜지스터 T11의 게이트전극과 제1 전극에는 전단 캐리신호(CR(n-4))가 입력되고, 트랜지스터 T11의 제2 전극은 Q 노드에 접속된다. 트랜지스터 T12의 게이트전극에는 후단 캐리신호(CR(n+4))가 입력되고, 트랜지스터 T12의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T12의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

인버터부(PAT2)는 Q 노드의 전압에 따라 Qb 노드의 전압을 Q 노드와 반대로 충전/방전한다. 인버터부(PAT2)는 Q 노드가 게이트 온 전압으로 충전될 때 Qb 노드를 저전위 전원전압(GVSS)(즉, 게이트 오프 전압)으로 방전하는 트랜지스터 T24와, Q 노드가 게이트 오프 전압으로 방전될 때 Qb 노드를 고전위 전원전압(GVDD)(즉, 게이트 온 전압)으로 충전하는 트랜지스터들 T21~T23과, 제1 BDI 클럭군에 속한 제2 BDI 클럭(BCLK2)과 M 노드의 전압에 따라 Qb 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터들 T25,T26을 포함한다.

트랜지스터 T21의 게이트전극은 NX 노드에 접속되고, 트랜지스터 T21의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T21의 제2 전극은 Qb 노드에 접속된다. 트랜지스터 T22의 게이트전극과 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T22의 제2 전극은 NX 노드에 접속된다. 트랜지스터 T23의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T23의 제1 전극은 NX 노드에 접속되며, 트랜지스터 T23의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T24의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T24의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T24의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T25의 게이트전극에는 제2 BDI 클럭(BCLK2)이 입력되고, 트랜지스터 T25의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T25의 제2 전극에는 트랜지스터 T26의 일측 전극이 접속된다. 트랜지스터 T26의 게이트전극은 M 노드에 접속되고, 트랜지스터 T26의 제1 전극은 트랜지스터 T25의 제2 전극이 접속되며, 트랜지스터 T26의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

출력부(PAT3)는 Q 노드를 공유하는 3개의 출력단들(NO1~NO3)을 포함하여 회로를 간소화시킬 수 있다. 출력부(PAT3)는 Q 노드가 게이트 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 클럭신호(CRCLK(n))를 화상 기입용 캐리 신호(CR(n))로 출력하는 풀업 트랜지스터 T31과, IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하거나 또는 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하는 풀업 트랜지스터 T32와, 센스 클럭신호(SECLK(n))을 화상 기입용 센스 신호(SEN(n))로 출력하는 풀업 트랜지스터 T33을 포함한다. 풀업 트랜지스터 T31의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T31의 제1 전극에는 캐리 클럭신호(CRCLK(n))가 입력되며, 풀업 트랜지스터 T31의 제2 전극은 제1 출력단(NO1)에 접속된다. 풀업 트랜지스터 T32의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T32의 제1 전극에는 스캔 클럭신호(SCCLK(n))가 입력되며, 풀업 트랜지스터 T32의 제2 전극은 제2 출력단(NO2)에 접속된다. 풀업 트랜지스터 T32의 게이트전극과 제2 출력단(NO2) 사이에는 제1 부스터 커패시터 CO1가 더 접속될 수 있다. 풀업 트랜지스터 T33의 게이트전극은 Q 노드에 접속되고, 풀업 트랜지스터 T33의 제1 전극에는 센스 클럭신호(SECLK(n))이 입력되며, 풀업 트랜지스터 T33의 제2 전극은 제3 출력단(NO3)에 접속된다. 풀업 트랜지스터 T33의 게이트전극과 제3 출력단(NO3) 사이에는 제2 부스터 커패시터 CO2가 더 접속될 수 있다.

안정화부(PAT4)는 Qb 노드가 게이트 온 전압으로 충전된 동안, 출력단들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 풀다운 트랜지스터들 T41~T43의 게이트전극들은 Qb 노드에 접속되고, 풀다운 트랜지스터들 T41~T43의 제2 전극들에는 저전위 전원전압(GVSS)이 입력된다. 풀다운 트랜지스터 T41의 제1 전극은 제1 출력단(NO1)에 접속되고, 풀다운 트랜지스터 T42의 제1 전극은 제2 출력단(NO2)에 접속되며, 풀다운 트랜지스터 T43의 제1 전극은 제3 출력단(NO3)에 접속된다. 트랜지스터 T44의 게이트전극은 Qb 노드에 접속되고, 트랜지스터 T44의 제1 전극은 Q 노드에 접속되며, 트랜지스터 T44의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

제1 BDI 메모리(PAT5)는 제1 BDI 클럭군(BCLK1~2)에 속한 제1 BDI 클럭(BCLK1)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제1 BDI 클럭군(BCLK1~2)에 속한 제2 BDI 클럭(BCLK2)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, BDI 리셋신호(BRST)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제1 BDI 메모리(PAT5)는 제1 BDI 클럭(BCLK1)에 따라 상기 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51A와, 제2 BDI 클럭(BCLK2)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53A와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A 사이의 전류 흐름을 온/오프하는 트랜지스터 T52A와, BDI 리셋신호(BRST)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55A와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55A 사이의 전류 흐름을 온/오프하는 트랜지스터 T54A와, M 노드와 저전위 전원전압(GVSS)의 입력단 사이에 접속되는 커패시터 CA를 포함한다.

트랜지스터 T51A의 게이트전극에는 제1 BDI 클럭(BCLK1)이 입력되고, 트랜지스터 T51A의 제1 전극과 제2 전극은 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52A의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A의 일측 전극에 접속된다. 트랜지스터 T53A의 게이트전극에는 제2 BDI 클럭(BCLK2)이 입력되고, 트랜지스터 T53A의 제1 전극과 제2 전극은 트랜지스터 T52A의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54A의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55A의 일측 전극에 접속된다. 트랜지스터 T55A의 게이트전극에는 BDI 리셋신호(BRST)가 입력되고, 트랜지스터 T55A의 제1 전극과 제2 전극은 트랜지스터 T54A의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다. 커패시터 CA는 M 노드에 충전된 BDI 캐리 신호(B 블록 스테이지들 중 어느 하나의 Q 노드 전압 또는, BDI 스타트 신호)를 정해진 시간 동안 유지시킨다.

한편, 도 14를 참조하면, 본 발명의 기술적 사상이 적용되는 B 블록의 제n 스테이지는 제2 쉬프트 레지스터부와 제2 BDI 메모리(PAT5)를 포함할 수 있다.

제2 쉬프트 레지스터부는 제n 스테이지의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 제2 스캔 클럭군(SCCLK9~16)에 속한 IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하고, 제2 스캔 클럭군(SCCLK9~16)에 속한 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하고, 캐리 클럭(CRCLK(n))을 화상 기입용 캐리 신호로 출력하고, 센스 클럭(SECLK(n))을 화상 기입용 센스 신호로 출력한다.

이러한 제2 쉬프트 레지스터부는 입력&리셋부(PAT1), 인버터부(PAT2), 출력부(PAT3), 및 안정화부(PAT4)를 포함할 수 있다.

입력&리셋부(PAT1)는 전단 캐리신호(CR(n-4))에 따라 Q 노드를 게이트 온 전압(즉, 고전위 전원전압(GVDD))으로 충전하고, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 게이트 오프 전압(즉, 저전위 전원전압(GVSS))으로 방전한다. 입력&리셋부(PAT1)의 구성은 도 13에서 설명한 것과 실질적으로 동일하다.

인버터부(PAT2)는 Q 노드의 전압에 따라 Qb 노드의 전압을 Q 노드와 반대로 충전/방전한다. 인버터부(PAT2)는 Q 노드가 게이트 온 전압으로 충전될 때 Qb 노드를 저전위 전원전압(GVSS)(즉, 게이트 오프 전압)으로 방전하는 트랜지스터 T24와, Q 노드가 게이트 오프 전압으로 방전될 때 Qb 노드를 고전위 전원전압(GVDD)(즉, 게이트 온 전압)으로 충전하는 트랜지스터들 T21~T23과, 제2 BDI 클럭군에 속한 제4 BDI 클럭(BCLK4)과 M 노드의 전압에 따라 Qb 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터들 T25,T26을 포함한다.

트랜지스터 T21의 게이트전극은 NX 노드에 접속되고, 트랜지스터 T21의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T21의 제2 전극은 Qb 노드에 접속된다. 트랜지스터 T22의 게이트전극과 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T22의 제2 전극은 NX 노드에 접속된다. 트랜지스터 T23의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T23의 제1 전극은 NX 노드에 접속되며, 트랜지스터 T23의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T24의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T24의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T24의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T25의 게이트전극에는 제4 BDI 클럭(BCLK4)이 입력되고, 트랜지스터 T25의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T25의 제2 전극에는 트랜지스터 T26의 일측 전극이 접속된다. 트랜지스터 T26의 게이트전극은 M 노드에 접속되고, 트랜지스터 T26의 제1 전극은 트랜지스터 T25의 제2 전극이 접속되며, 트랜지스터 T26의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

출력부(PAT3)는 Q 노드를 공유하는 3개의 출력단들(NO1~NO3)을 포함하여 회로를 간소화시킬 수 있다. 출력부(PAT3)는 Q 노드가 게이트 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 클럭신호(CRCLK(n))를 화상 기입용 캐리 신호(CR(n))로 출력하는 풀업 트랜지스터 T31과, IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하거나 또는 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하는 풀업 트랜지스터 T32와, 센스 클럭신호(SECLK(n))을 화상 기입용 센스 신호(SEN(n))로 출력하는 풀업 트랜지스터 T33을 포함한다. 출력부(PAT3)의 구성은 도 13에서 설명한 것과 실질적으로 동일하다.

안정화부(PAT4)는 Qb 노드가 게이트 온 전압으로 충전된 동안, 출력단들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 안정화부(PAT4)의 구성은 도 13에서 설명한 것과 실질적으로 동일하다.

제2 BDI 메모리(PAT5)는 제2 BDI 클럭군(BCLK3~4)에 속한 제3 BDI 클럭(BCLK3)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제2 BDI 클럭군(BCLK3~4)에 속한 제4 BDI 클럭(BCLK4)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, BDI 리셋신호(BRST)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제2 BDI 메모리(PAT5)는 제3 BDI 클럭(BCLK3)에 따라 상기 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51B와, 제4 BDI 클럭(BCLK4)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53B와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B 사이의 전류 흐름을 온/오프하는 트랜지스터 T52B와, BDI 리셋신호(BRST)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55B와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55B 사이의 전류 흐름을 온/오프하는 트랜지스터 T54B와, M 노드와 저전위 전원전압(GVSS)의 입력단 사이에 접속되는 커패시터 CB를 포함한다.

트랜지스터 T51B의 게이트전극에는 제3 BDI 클럭(BCLK3)이 입력되고, 트랜지스터 T51B의 제1 전극과 제2 전극은 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52B의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B의 일측 전극에 접속된다. 트랜지스터 T53B의 게이트전극에는 제4 BDI 클럭(BCLK4)이 입력되고, 트랜지스터 T53B의 제1 전극과 제2 전극은 트랜지스터 T52B의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54B의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55B의 일측 전극에 접속된다. 트랜지스터 T55B의 게이트전극에는 BDI 리셋신호(BRㅋST)가 입력되고, 트랜지스터 T55B의 제1 전극과 제2 전극은 트랜지스터 T54B의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다. 커패시터 CB는 M 노드에 충전된 BDI 캐리 신호(A 블록 스테이지들 중 어느 하나의 Q 노드 전압 또는, BDI 스타트 신호)를 정해진 시간 동안 유지시킨다.

도 15는 도 12에 도시된 A 블록들과 B 블록들의 동작을 설명하기 위한 상세 파형도이다. 도 15에서, 스캔 클럭들(SCCLK1~16), BDI 클럭들(BCLK1~4), BDI 스타트 신호(BVST), BDI 리셋신호(BRST)는 상대적으로 높은 전압의 게이트 온 전압과 상대적으로 낮은 전압의 게이트 오프 전압 사이에서 스윙한다. 그리고, M 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다. 그리고, Q 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하며, 특히 스캔 클럭들(SCCLK1~16)에 동기하여 부스팅 전압으로 높아진다. 부스팅 전압은 게이트 온 전압보다 높다.

도 12 내지 도 15를 참조하면, A 블록(#1~8)에서 BDI 구동이 수행될 때, B 블록(#1081~1088)에서 IDW 구동이 수행된다. 이어서, B 블록(#9~16)에서 BDI 구동이 수행될 때, A 블록(#1089~1096)에서 IDW 구동이 수행된다. 이어서, A 블록(#17~24)에서 BDI 구동이 수행될 때, B 블록(#1097~1104)에서 IDW 구동이 수행된다.

이를 위해, ① 구간에서, A 블록(#1~8)의 M 노드가 제1 BDI 클럭(BCLK1)에 따라 게이트 온 전압의 BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)으로 충전된다. BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)는 BDI 캐리 신호가 된다. A 블록(#1~8)의 M 노드는 ① 구간에서 ④ 구간까지 BDI 캐리 신호를 저장하여 충전 상태를 유지한다.

이어서, ① 구간과 ② 구간 사이에서, B 블록(#1081~1088)에서 IDW 구동이 수행된다. B 블록(#1081~1088)은 제2 스캔 클럭군(SCCLK9~16)의 IDW 스캔 클럭들 중 일부(SCCLK9~12)를 화상 기입용 스캔 신호들로 출력한다.

이어서, ② 구간에서, IDW 구동 중인 B 블록(#1081~1088)의 Q 노드가 게이트 온 전압으로 활성화된 상태에 있다. 이때, 제2 BDI 클럭(BCLK2)에 따라 A 블록(#1~8)의 Q 노드가 M 노드와 연결되어 게이트 온 전압으로 충전된다.

이어서, ③ 구간에서, A 블록(#1~8)의 Q 노드가 제1 스캔 클럭군(SCCLK1~8)의 BDI 스캔 클럭들에 동기하여 부트 스트랩핑되고, 그 결과 A 블록(#1~8)이 BDI 구동된다. 즉, A 블록(#1~8)에서 제1 스캔 클럭군(SCCLK1~8)의 BDI 스캔 클럭들을 블랙 기입용 스캔 신호들로 출력한다. 이때, B 블록(#9~16)의 M 노드가 제3 BDI 클럭(BCLK3)에 따라 게이트 온 전압의 A 블록(#1~8)의 Q 노드 전압으로 충전된다.

이어서, ④ 구간에서 A 블록(#1~8)의 Q 노드가 BDI 리셋 신호(BRST)에 따라 게이트 오프 전압으로 방전된다.

이어서, ⑤ 구간에서 A 블록(#1~8)의 M 노드가 제1 BDI 클럭(BCLK1)에 따라 게이트 오프 전압의 BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)으로 방전된다.

한편, B 블록(#1081~1088)에서 IDW 구동은 ②, ③, ④ 구간에서 잠시 중단된다. 이는 IDW용 데이터전압과 BDI용 데이터전압 간의 충돌을 방지하기 위함이다. B 블록(#1081~1088)에서 IDW 구동은 ⑤ 구간에서 재개된다. B 블록(#1081~1088)은 제2 스캔 클럭군(SCCLK9~16)의 IDW 스캔 클럭들 중 나머지(SCCLK13~16)를 화상 기입용 스캔 신호들로 출력한다.

이러한 방법으로 A 블록에 IDW 스캔 클럭들이 입력되는 도중에 B 블록에 BDI 스캔 클럭들이 입력되고, B 블록에 IDW 스캔 클럭들이 입력되는 도중에 A 블록에 상기 BDI 스캔 클럭들이 입력된다.

그리고, A 블록에 BDI 스캔 클럭들이 입력되는 동안 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지하고, B 블록에 BDI 스캔 클럭들이 입력되는 동안 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지한다.

그리고, A 블록에 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 B 블록에 BDI 캐리 신호가 저장되고, B 블록에 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 A 블록에 BDI 캐리 신호가 저장된다.

[제2 실시예]

도 16은 본 발명의 제2 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.

도 16을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동부는 A 블록과 B 블록과 C 블록이 교번적으로 배치된 게이트 쉬프트 레지스터와 클럭 배선들 등으로 구현될 수 있다. A 블록과 B 블록과 C 블록은 각각 복수개의 스테이지들로 구성될 수 있다. 스캔 클럭들(SCCLK)이 N상(예컨대, 8상)으로 구현되고, 캐리 클럭들(CRCLK)이 N상(예컨대, 8상)으로 구현되고, 센스 클럭들(SECLK)이 N상(예컨대, 8상)으로 구현되는 경우, A 블록과 B 블록과 C블록은 각각 N개(예컨대, 8개)의 스테이지들로 구성될 수 있다.

스캔 클럭들(SCCLK)은 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 N상의 스캔 클럭군(SCCLK1~8)을 포함한다. N상의 스캔 클럭군(SCCLK1~8)은 N개의 스캔 클럭 배선들(16A)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

N상의 캐리 클럭들(CRCLK1~8)은 N개의 캐리 클럭 배선들(16B)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다. 그리고, N상의 센스 클럭들(SECLK1~8)은 N개의 센스 클럭 배선들(16C)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

본 발명의 제2 실시예에 따르면, 스캔 클럭들과 센스 클럭들과 캐리 클럭들이 각각 N상으로 구현되기 때문에, 캐리 클럭 배선들(16B)의 개수 및 센스 클럭 배선들(16C)의 개수가 각각 스캔 클럭 배선들(16A)의 개수와 동일하게 된다. 다만, 전술한 IDW 구동과 BDI 구동이 구현될 수 있도록, A 블록과 B 블록과 C 블록에 속한 스테이지들 각각은, 쉬프트 레지스터부 외에 BDI 메모리를 더 구비하여 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하고, BDI 메모리의 동작을 제어하기 위해 N개(예컨대, 8개)의 BDI 제어 신호들을 더 입력 받을 수 있다. 또한, A 블록과 B 블록과 C 블록에 속한 스테이지들 각각은, 쉬프트 레지스터부 외에 데이터 메모리를 더 구비하여 IDW 스캔 클럭들을 출력하기 위한 IDW 캐리 신호를 저장할 수 있다.

상기 추가되는 8개의 BDI 제어 신호들은 6개의 BDI 클럭들(BCLK1~6)과 1개의 BDI 스타트 신호(BVST)와 1개의 BDI 리셋 신호(BRST)를 포함할 수 있다. 6개의 BDI 클럭들(BCLK1~6)의 입력을 위해 6개의 BDI 클럭 배선들(16D)이 더 구비되고, 1개의 BDI 리셋 신호(BRST)의 입력을 위해 1개의 BDI 리셋 배선(16E)이 더 구비되며, 1개의 BDI 스타트 신호(BVST)의 입력을 위해 1개의 BDI 스타트 배선(16F)이 더 구비될 수 있다.

6개의 BDI 클럭들(BCLK1~6) 중에서, 제1 BDI 클럭군(BCLK1~2)는 BDI 클럭 배선들(16D)을 통해 A 블록들에 입력되고, 제2 BDI 클럭군(BCLK3~4)는 BDI 클럭 배선들(16D)을 통해 B 블록들에 입력되며, 제3 BDI 클럭군(BCLK5~6)는 BDI 클럭 배선들(16D)을 통해 C 블록들에 입력된다.

BDI 리셋 신호(BRST)는 BDI 리셋 배선(16E)을 통해 A 블록들과 B 블록들과 C 블록들에 입력되고, BDI 스타트 신호(BVST)는 BDI 스타트 배선(16F)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

A 블록들을 구성하는 스테이지들 중에서 최상단 스테이지에는 IDW 스타트 신호(VST)가 입력되고, 상기 최상단 스테이지를 제외한 A 블록들과 B 블록들과 C 블록들의 나머지 스테이지들에는 IDW 캐리 신호(CR)가 입력된다. 그리고, A 블록들과 B 블록들과 C 블록들의 모든 스테이지들에는 고전위 전원전압(GVDD)와 저전위 전원전압(GVSS)이 입력된다. IDW 캐리 신호(CR)는 전단 IDW 캐리 신호와 후단 IDW 캐리 신호를 포함한다. 전단 IDW 캐리 신호는 전단 스테이지들 중 어느 하나에서 출력되는 것으로, N상의 캐리 클럭들(CRCLK1~8) 중 어느 하나에 동기될 수 있다. 후단 IDW 캐리 신호는 후단 스테이지들 중 어느 하나에서 출력되는 것으로, N상의 캐리 클럭들(CRCLK1~8) 중 어느 하나에 동기될 수 있다.

BDI 스타트 신호(BVST)는 BDI 구동의 시작 타이밍을 결정하는 BDI 캐리 신호이다. BDI 스타트 신호(BVST)가 입력되는 특정 A 또는 B 또는 C 블록을 제외한 나머지 블록들에는 전단 스테이지들 중 어느 하나의 Q 노드 전압이 BDI 캐리신호로서 입력된다.

C 블록들 중 어느 하나에서 IDW 구동이 진행되는 동안에 A 블록들 중 어느 하나에서 BDI 구동이 진행되고, A 블록들 중 어느 하나에서 IDW 구동이 진행되는 동안에 B 블록들 중 어느 하나에서 BDI 구동이 진행되고, B 블록들 중 어느 하나에서 IDW 구동이 진행되는 동안에 C 블록들 중 어느 하나에서 BDI 구동이 진행된다.

이를 위해, C 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되고, A 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되고, B 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 C 블록에 상기 BDI 스캔 클럭들이 입력된다.

그리고, 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되기 전에 있어 상기 C 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지하고, 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되기 전에 있어 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지하고, 상기 C 블록에 상기 BDI 스캔 클럭들이 입력되기 전에 있어 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지한다.

그리고, 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 C 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전되고, 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전되며, 상기 C 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전된다. 이때, Q 노드들이 게이트 오프 전압으로 방전되는 동안 상기 A, B, C 블록에 속한 스테이지들은 전단 IDW 캐리 신호(예컨대, CR(n-4))를 데이터 메모리에 저장한다.

그리고, 데이터 메모리에 저장된 전단 IDW 캐리 신호를 참조하여, 상기 A 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 C 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전되고 상기 B 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전되며, 상기 C 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전된다.

한편, 상기 A 블록들 중 어느 하나에서 BDI 구동이 진행되는 것과 동시에, 상기 B 블록들 중 어느 하나에서 상기 A 블록에 속한 스테이지들의 Q 노드 전압(게이트 온 전압)을 받아 BDI 캐리 신호를 저장한다. 그리고, 상기 B 블록들 중 어느 하나에서 BDI 구동이 진행되는 것과 동시에, 상기 C 블록들 중 어느 하나에서 상기 B 블록에 속한 스테이지들의 Q 노드 전압(게이트 온 전압)을 받아 BDI 캐리 신호를 저장한다. 그리고, 상기 C 블록들 중 어느 하나에서 BDI 구동이 진행되는 것과 동시에, 상기 A 블록들 중 어느 하나에서 상기 C 블록에 속한 스테이지들의 Q 노드 전압(게이트 온 전압)을 받아 BDI 캐리 신호를 저장한다.

도 17은 도 16에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다. 도 18은 도 16에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다. 그리고, 도 19는 도 16에 도시된 C 블록의 제n 스테이지의 구성을 보여주는 도면이다.

도 17을 참조하면, 본 발명의 기술적 사상이 적용되는 A 블록의 제n 스테이지는 제1 쉬프트 레지스터부와 제1 BDI 메모리(PAT5)와 제1 데이터 메모리(PAT6)를 포함할 수 있다.

제1 쉬프트 레지스터부는 제n 스테이지의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 스캔 클럭군(SCCLK1~8)에 속한 IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하고, 스캔 클럭군(SCCLK1~8)에 속한 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하고, 캐리 클럭(CRCLK(n))을 화상 기입용 캐리 신호로 출력하고, 센스 클럭(SECLK(n))을 화상 기입용 센스 신호로 출력한다.

이를 위해, 제1 BDI 메모리(PAT5)는 제1 BDI 클럭(BCLK1)에 따라 상기 C 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51A와, 제2 BDI 클럭(BCLK2)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53A와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A 사이의 전류 흐름을 온/오프하는 트랜지스터 T52A와, BDI 리셋신호(BRST)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55A와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55A 사이의 전류 흐름을 온/오프하는 트랜지스터 T54A를 포함한다.

트랜지스터 T51A의 게이트전극에는 제1 BDI 클럭(BCLK1)이 입력되고, 트랜지스터 T51A의 제1 전극과 제2 전극은 C 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52A의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A의 일측 전극에 접속된다. 트랜지스터 T53A의 게이트전극에는 제2 BDI 클럭(BCLK2)이 입력되고, 트랜지스터 T53A의 제1 전극과 제2 전극은 트랜지스터 T52A의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54A의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55A의 일측 전극에 접속된다. 트랜지스터 T55A의 게이트전극에는 BDI 리셋신호(BRST)가 입력되고, 트랜지스터 T55A의 제1 전극과 제2 전극은 트랜지스터 T54A의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

제1 데이터 메모리(PAT6)는 C 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)를 M 노드에 저장하고, B 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드를 게이트 오프 전압으로 방전한다.

제1 데이터 메모리(PAT6)는 C 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)의 입력단에 다이오드 연결된 트랜지스터 T61A와, B 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T62A와, M 노드와 저전위 전원전압(GVSS)의 입력단 사이에 접속되는 커패시터 CA를 포함한다.

트랜지스터 T61A의 게이트전극은 IDW 캐리 신호(CR(n-4)의 입력단에 접속되고, 트랜지스터 T61A의 제1 전극 및 제2 전극은 IDW 캐리 신호(CR(n-4)의 입력단과 M 노드에 접속된다. 트랜지스터 T62A의 게이트전극은 IDW 캐리 신호(CR(n+4)의 입력단에 접속되고, 트랜지스터 T62A의 제1 전극 및 제2 전극은 M 노드와 저전위 전원전압(GVSS)의 입력단에 접속된다. 커패시터 CA는 M 노드에 충전된 BDI 캐리 신호와 데이터 캐리 신호를 정해진 시간 동안 유지시킨다.

한편, 도 18을 참조하면, 본 발명의 기술적 사상이 적용되는 B 블록의 제n 스테이지는 제2 쉬프트 레지스터부와 제2 BDI 메모리(PAT5)와 제2 데이터 메모리(PAT6)를 포함할 수 있다.

제2 쉬프트 레지스터부는 제n 스테이지의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 스캔 클럭군(SCCLK1~8)에 속한 IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하고, 스캔 클럭군(SCCLK1~8)에 속한 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하고, 캐리 클럭(CRCLK(n))을 화상 기입용 캐리 신호로 출력하고, 센스 클럭(SECLK(n))을 화상 기입용 센스 신호로 출력한다.

입력&리셋부(PAT1)는 전단 캐리신호(CR(n-4))에 따라 Q 노드를 게이트 온 전압(즉, 고전위 전원전압(GVDD))으로 충전하고, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 게이트 오프 전압(즉, 저전위 전원전압(GVSS))으로 방전한다. 입력&리셋부(PAT1)의 구성은 도 17에서 설명한 것과 실질적으로 동일하다.

출력부(PAT3)는 Q 노드를 공유하는 3개의 출력단들(NO1~NO3)을 포함하여 회로를 간소화시킬 수 있다. 출력부(PAT3)는 Q 노드가 게이트 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 클럭신호(CRCLK(n))를 화상 기입용 캐리 신호(CR(n))로 출력하는 풀업 트랜지스터 T31과, IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하거나 또는 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하는 풀업 트랜지스터 T32와, 센스 클럭신호(SECLK(n))을 화상 기입용 센스 신호(SEN(n))로 출력하는 풀업 트랜지스터 T33을 포함한다. 출력부(PAT3)의 구성은 도 17에서 설명한 것과 실질적으로 동일하다.

안정화부(PAT4)는 Qb 노드가 게이트 온 전압으로 충전된 동안, 출력단들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 안정화부(PAT4)의 구성은 도 17에서 설명한 것과 실질적으로 동일하다.

이를 위해, 제2 BDI 메모리(PAT5)는 제3 BDI 클럭(BCLK3)에 따라 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51B와, 제4 BDI 클럭(BCLK4)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53B와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B 사이의 전류 흐름을 온/오프하는 트랜지스터 T52B와, BDI 리셋신호(BRST)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55B와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55B 사이의 전류 흐름을 온/오프하는 트랜지스터 T54B를 포함한다.

트랜지스터 T51B의 게이트전극에는 제3 BDI 클럭(BCLK3)이 입력되고, 트랜지스터 T51B의 제1 전극과 제2 전극은 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52B의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B의 일측 전극에 접속된다. 트랜지스터 T53B의 게이트전극에는 제4 BDI 클럭(BCLK4)이 입력되고, 트랜지스터 T53B의 제1 전극과 제2 전극은 트랜지스터 T52B의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54B의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55B의 일측 전극에 접속된다. 트랜지스터 T55B의 게이트전극에는 BDI 리셋신호(BRST)가 입력되고, 트랜지스터 T55B의 제1 전극과 제2 전극은 트랜지스터 T54B의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

제2 데이터 메모리(PAT6)는 A 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)를 M 노드에 저장하고, C 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드를 게이트 오프 전압으로 방전한다.

제2 데이터 메모리(PAT6)는 A 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)의 입력단에 다이오드 연결된 트랜지스터 T61B와, C 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T62B와, M 노드와 저전위 전원전압(GVSS)의 입력단 사이에 접속되는 커패시터 CB를 포함한다.

트랜지스터 T61B의 게이트전극은 IDW 캐리 신호(CR(n-4)의 입력단에 접속되고, 트랜지스터 T61B의 제1 전극 및 제2 전극은 IDW 캐리 신호(CR(n-4)의 입력단과 M 노드에 접속된다. 트랜지스터 T62B의 게이트전극은 IDW 캐리 신호(CR(n+4)의 입력단에 접속되고, 트랜지스터 T62B의 제1 전극 및 제2 전극은 M 노드와 저전위 전원전압(GVSS)의 입력단에 접속된다. 커패시터 CB는 M 노드에 충전된 BDI 캐리 신호와 데이터 캐리 신호를 정해진 시간 동안 유지시킨다.

한편, 도 19를 참조하면, 본 발명의 기술적 사상이 적용되는 C 블록의 제n 스테이지는 제3 쉬프트 레지스터부와 제3 BDI 메모리(PAT5)와 제3 데이터 메모리(PAT6)를 포함할 수 있다.

제3 쉬프트 레지스터부는 제n 스테이지의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 스캔 클럭군(SCCLK1~8)에 속한 IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하고, 스캔 클럭군(SCCLK1~8)에 속한 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하고, 캐리 클럭(CRCLK(n))을 화상 기입용 캐리 신호로 출력하고, 센스 클럭(SECLK(n))을 화상 기입용 센스 신호로 출력한다.

이러한 제3 쉬프트 레지스터부는 입력&리셋부(PAT1), 인버터부(PAT2), 출력부(PAT3), 및 안정화부(PAT4)를 포함할 수 있다.

인버터부(PAT2)는 Q 노드의 전압에 따라 Qb 노드의 전압을 Q 노드와 반대로 충전/방전한다. 인버터부(PAT2)는 Q 노드가 게이트 온 전압으로 충전될 때 Qb 노드를 저전위 전원전압(GVSS)(즉, 게이트 오프 전압)으로 방전하는 트랜지스터 T24와, Q 노드가 게이트 오프 전압으로 방전될 때 Qb 노드를 고전위 전원전압(GVDD)(즉, 게이트 온 전압)으로 충전하는 트랜지스터들 T21~T23과, 제2 BDI 클럭군에 속한 제6 BDI 클럭(BCLK6)과 M 노드의 전압에 따라 Qb 노드를 저전위 전원전압(GVSS)으로 방전하는 트랜지스터들 T25,T26을 포함한다.

트랜지스터 T21의 게이트전극은 NX 노드에 접속되고, 트랜지스터 T21의 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T21의 제2 전극은 Qb 노드에 접속된다. 트랜지스터 T22의 게이트전극과 제1 전극에는 고전위 전원전압(GVDD)이 입력되며, 트랜지스터 T22의 제2 전극은 NX 노드에 접속된다. 트랜지스터 T23의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T23의 제1 전극은 NX 노드에 접속되며, 트랜지스터 T23의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T24의 게이트전극은 Q 노드에 접속되고, 트랜지스터 T24의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T24의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다. 트랜지스터 T25의 게이트전극에는 제6 BDI 클럭(BCLK6)이 입력되고, 트랜지스터 T25의 제1 전극은 Qb 노드에 접속되며, 트랜지스터 T25의 제2 전극에는 트랜지스터 T26의 일측 전극이 접속된다. 트랜지스터 T26의 게이트전극은 M 노드에 접속되고, 트랜지스터 T26의 제1 전극은 트랜지스터 T25의 제2 전극이 접속되며, 트랜지스터 T26의 제2 전극에는 저전위 전원전압(GVSS)이 입력된다.

제3 BDI 메모리(PAT5)는 제3 BDI 클럭군(BCLK5~6)에 속한 제5 BDI 클럭(BCLK5)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제3 BDI 클럭군(BCLK5~6)에 속한 제6 BDI 클럭(BCLK6)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, BDI 리셋신호(BRST)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제3 BDI 메모리(PAT5)는 제5 BDI 클럭(BCLK5)에 따라 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51C와, 제6 BDI 클럭(BCLK6)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53C와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53C 사이의 전류 흐름을 온/오프하는 트랜지스터 T52C와, BDI 리셋신호(BRST)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55C와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55C 사이의 전류 흐름을 온/오프하는 트랜지스터 T54C를 포함한다.

트랜지스터 T51C의 게이트전극에는 제5 BDI 클럭(BCLK5)이 입력되고, 트랜지스터 T51C의 제1 전극과 제2 전극은 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52C의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52C의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53C의 일측 전극에 접속된다. 트랜지스터 T53C의 게이트전극에는 제6 BDI 클럭(BCLK6)이 입력되고, 트랜지스터 T53C의 제1 전극과 제2 전극은 트랜지스터 T52C의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54C의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54C의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55C의 일측 전극에 접속된다. 트랜지스터 T55C의 게이트전극에는 BDI 리셋신호(BRST)가 입력되고, 트랜지스터 T55C의 제1 전극과 제2 전극은 트랜지스터 T54C의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

제3 데이터 메모리(PAT6)는 B 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)를 M 노드에 저장하고, A 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드를 게이트 오프 전압으로 방전한다.

제3 데이터 메모리(PAT6)는 B 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n-4)의 입력단에 다이오드 연결된 트랜지스터 T61C와, A 블록 스테이지들 중 어느 하나로부터 입력된 IDW 캐리 신호(CR(n+4)에 따라 M 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T62C와, M 노드와 저전위 전원전압(GVSS)의 입력단 사이에 접속되는 커패시터 CC를 포함한다.

트랜지스터 T61C의 게이트전극은 IDW 캐리 신호(CR(n-4)의 입력단에 접속되고, 트랜지스터 T61C의 제1 전극 및 제2 전극은 IDW 캐리 신호(CR(n-4)의 입력단과 M 노드에 접속된다. 트랜지스터 T62C의 게이트전극은 IDW 캐리 신호(CR(n+4)의 입력단에 접속되고, 트랜지스터 T62C의 제1 전극 및 제2 전극은 M 노드와 저전위 전원전압(GVSS)의 입력단에 접속된다. 커패시터 CC는 M 노드에 충전된 BDI 캐리 신호와 데이터 캐리 신호를 정해진 시간 동안 유지시킨다.

도 20은 도 16에 도시된 A 블록들과 B 블록들과 C 블록들의 동작을 설명하기 위한 상세 파형도이다. 도 20에서, 스캔 클럭들(SCCLK1~8), BDI 클럭들(BCLK1~6), BDI 스타트 신호(BVST), BDI 리셋신호(BRST)는 상대적으로 높은 전압의 게이트 온 전압과 상대적으로 낮은 전압의 게이트 오프 전압 사이에서 스윙한다. 그리고, M 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다. 그리고, Q 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하며, 특히 스캔 클럭들(SCCLK1~8)에 동기하여 부스팅 전압으로 높아진다. 부스팅 전압은 게이트 온 전압보다 높다.

도 16 내지 도 20을 참조하면, A 블록(#1~8)에서 BDI 구동이 수행될 때, C 블록(#1073~1080)에서 IDW 구동이 수행된다. 이어서, B 블록(#9~16)에서 BDI 구동이 수행될 때, A 블록(#1081~1088)에서 IDW 구동이 수행된다. 이어서, C 블록(#17~24)에서 BDI 구동이 수행될 때, B 블록(#1089~1096)에서 IDW 구동이 수행된다.

이를 위해, ① 구간에서, A 블록(#1~8)의 M 노드가 제1 BDI 클럭(BCLK1)에 따라 게이트 온 전압의 BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)으로 충전된다. BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)는 BDI 캐리 신호가 된다. A 블록(#1~8)의 M 노드는 ① 구간에서 ⑤ 구간까지 BDI 캐리 신호를 저장하여 충전 상태를 유지한다.

이어서, ① 구간과 ② 구간 사이에서, C 블록(#1073~1080)에서 IDW 구동이 수행된다. C 블록(#1073~1080)은 스캔 클럭군(SCCLK1~8)의 IDW 스캔 클럭들 중 일부(SCCLK1~4)를 화상 기입용 스캔 신호들로 출력한다.

이어서, ② 구간에서, C 블록(#1073~1080)의 Q 노드가 BDI 리셋 신호(BRST)에 따라 게이트 오프 전압으로 방전된다. C 블록(#1073~1080)의 Q 노드는 BDI 리셋 신호(BRST)에 따라 ② 구간부터 ⑤ 구간까지 게이트 오프 전압을 유지한다. 이때, C 블록(#1073~1080)의 제3 데이터 메모리에는 IDW 캐리 신호가 저장된다.

이어서, ③ 구간에서, 제2 BDI 클럭(BCLK2)에 따라 A 블록(#1~8)의 Q 노드가 M 노드와 연결되어 게이트 온 전압으로 충전된다.

이어서, ④ 구간에서, A 블록(#1~8)의 Q 노드가 제1 스캔 클럭군(SCCLK1~8)의 BDI 스캔 클럭들에 동기하여 부트 스트랩핑되고, 그 결과 A 블록(#1~8)이 BDI 구동된다. 즉, A 블록(#1~8)에서 제1 스캔 클럭군(SCCLK1~8)의 BDI 스캔 클럭들을 블랙 기입용 스캔 신호들로 출력한다. 이때, B 블록(#9~16)의 M 노드가 제3 BDI 클럭(BCLK3)에 따라 게이트 온 전압의 A 블록(#1~8)의 Q 노드 전압으로 충전된다.

이어서, ⑤ 구간에서 A 블록(#1~8)의 Q 노드가 BDI 리셋 신호(BRST)에 따라 게이트 오프 전압으로 방전된다.

이어서, ⑥ 구간에서 A 블록(#1~8)의 M 노드가 제1 BDI 클럭(BCLK1)에 따라 게이트 오프 전압의 BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)으로 방전된다. 또한, ⑥ 구간에서 C 블록(#1073~1080)의 Q 노드가 제6 BDI 클럭(BCLK6)에 따라 M 노드와 연결되어 게이트 온 전압으로 충전된다.

한편, C 블록(#1073~1080)에서 IDW 구동은 ②, ③, ④, ⑤, ⑥ 구간에서 잠시 중단된다. 이는 IDW용 데이터전압과 BDI용 데이터전압 간의 충돌을 방지하기 위함이다. C 블록(#1073~1080)에서 IDW 구동은 ⑥ 구간 이후에서 재개된다. C 블록(#1073~1080)은 스캔 클럭군(SCCLK1~8)의 IDW 스캔 클럭들 중 나머지(SCCLK5~8)를 화상 기입용 스캔 신호들로 출력한다.

이러한 방법으로 C 블록에 IDW 스캔 클럭들이 입력되는 도중에 A 블록에 BDI 스캔 클럭들이 입력되고, A 블록에 IDW 스캔 클럭들이 입력되는 도중에 B 블록에 BDI 스캔 클럭들이 입력되며, B 블록에 IDW 스캔 클럭들이 입력되는 도중에 C 블록에 BDI 스캔 클럭들이 입력된다.

제2 실시예는 제1 실시예와 달리 A,B,C 블록들 간에 스캔 클럭 배선들을 공유하기 때문에, BDI 구동을 위한 Q 노드의 충전 타임 이외에 IDW 구동하고 있던 블록을 리셋할 필요가 있다.

이에 따라, A 블록에 BDI 스캔 클럭들이 입력되는 동안 C 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, C 블록에는 IDW 캐리 신호가 저장된다. B 블록에 BDI 스캔 클럭들이 입력되는 동안 A 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, A 블록에는 IDW 캐리 신호가 저장된다. C 블록에 BDI 스캔 클럭들이 입력되는 동안 B 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, B 블록에는 IDW 캐리 신호가 저장된다.

또한, 순차적인 BDI 구동을 위해, A 블록에 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 B 블록에 BDI 캐리 신호가 저장되고, B 블록에 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 C 블록에 BDI 캐리 신호가 저장되며, C 블록에 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 A 블록에 BDI 캐리 신호가 저장된다.

[제3 실시예]

도 21은 본 발명의 제3 실시예에 따른 게이트 구동부의 클럭 접속 구성을 보여주는 도면이다.

도 21을 참조하면, 본 발명의 제3 실시예에 따른 게이트 구동부는 도 16의 그것과 비교하여 BDI 리셋 신호가 없는 대신에 BDI 클럭 신호들 중 어느 하나에 따라 BDI 리셋 기능을 수행하는 점에서 차이가 있다. 본 발명의 제3 실시예에 따르면, BDI 리셋 신호가 필요 없기 때문에 BDI 제어 배선을 한 개 줄일 수 있는 잇점이 있다.

도 21을 참조하면, 본 발명의 제3 실시예에 따른 게이트 구동부는 A 블록과 B 블록과 C 블록이 교번적으로 배치된 게이트 쉬프트 레지스터와 클럭 배선들 등으로 구현될 수 있다. A 블록과 B 블록과 C 블록은 각각 복수개의 스테이지들로 구성될 수 있다. 스캔 클럭들(SCCLK)이 N상(예컨대, 8상)으로 구현되고, 캐리 클럭들(CRCLK)이 N상(예컨대, 8상)으로 구현되고, 센스 클럭들(SECLK)이 N상(예컨대, 8상)으로 구현되는 경우, A 블록과 B 블록과 C블록은 각각 N개(예컨대, 8개)의 스테이지들로 구성될 수 있다.

스캔 클럭들(SCCLK)은 화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 N상의 스캔 클럭군(SCCLK1~8)을 포함한다. N상의 스캔 클럭군(SCCLK1~8)은 N개의 스캔 클럭 배선들(21A)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

N상의 캐리 클럭들(CRCLK1~8)은 N개의 캐리 클럭 배선들(21B)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다. 그리고, N상의 센스 클럭들(SECLK1~8)은 N개의 센스 클럭 배선들(21C)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

본 발명의 제3 실시예에 따르면, 스캔 클럭들과 센스 클럭들과 캐리 클럭들이 각각 N상으로 구현되기 때문에, 캐리 클럭 배선들(21B)의 개수 및 센스 클럭 배선들(21C)의 개수가 각각 스캔 클럭 배선들(21A)의 개수와 동일하게 된다. 다만, 전술한 IDW 구동과 BDI 구동이 구현될 수 있도록, A 블록과 B 블록과 C 블록에 속한 스테이지들 각각은, 쉬프트 레지스터부 외에 BDI 메모리를 더 구비하여 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하고, BDI 메모리의 동작을 제어하기 위해 N-1개(예컨대, 7개)의 BDI 제어 신호들을 더 입력 받을 수 있다. 또한, A 블록과 B 블록과 C 블록에 속한 스테이지들 각각은, 쉬프트 레지스터부 외에 데이터 메모리를 더 구비하여 IDW 스캔 클럭들을 출력하기 위한 IDW 캐리 신호를 저장할 수 있다.

상기 추가되는 7개의 BDI 제어 신호들은 6개의 BDI 클럭들(BCLK1~6)과 1개의 BDI 스타트 신호(BVST)를 포함할 수 있다. 6개의 BDI 클럭들(BCLK1~6)의 입력을 위해 6개의 BDI 클럭 배선들(21D)이 더 구비되고, 1개의 BDI 스타트 신호(BVST)의 입력을 위해 1개의 BDI 스타트 배선(21E)이 더 구비될 수 있다.

6개의 BDI 클럭들(BCLK1~6) 중에서, 제1 BDI 클럭군(BCLK1~2, 6)는 BDI 클럭 배선들(21D)을 통해 A 블록들에 입력되고, 제2 BDI 클럭군(BCLK3~4, 2)는 BDI 클럭 배선들(21D)을 통해 B 블록들에 입력되며, 제3 BDI 클럭군(BCLK5~6, 4)는 BDI 클럭 배선들(21D)을 통해 C 블록들에 입력된다. A 블록들에 입력되는 제6 BDI 클럭(BCLK6)은 A 블록들의 Q 노드를 방전시키기 위한 리셋 신호로 기능하고, B 블록들에 입력되는 제2 BDI 클럭(BCLK2)은 B 블록들의 Q 노드를 방전시키기 위한 리셋 신호로 기능하고, C 블록들에 입력되는 제4 BDI 클럭(BCLK4)은 C 블록들의 Q 노드를 방전시키기 위한 리셋 신호로 기능한다.

BDI 스타트 신호(BVST)는 BDI 스타트 배선(16F)을 통해 A 블록들과 B 블록들과 C 블록들에 입력된다.

그리고, 데이터 메모리에 저장된 전단 IDW 캐리 신호를 참조하여, 상기 A 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 C 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전되고, 상기 B 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전되며, 상기 C 블록에 상기 BDI 스캔 클럭들이 입력된 이후에 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압으로 재충전된다.

도 22는 도 21에 도시된 A 블록의 제n 스테이지의 구성을 보여주는 도면이다. 도 23은 도 21에 도시된 B 블록의 제n 스테이지의 구성을 보여주는 도면이다. 그리고, 도 24는 도 21에 도시된 C 블록의 제n 스테이지의 구성을 보여주는 도면이다.

도 22를 참조하면, 본 발명의 기술적 사상이 적용되는 A 블록의 제n 스테이지는 제1 쉬프트 레지스터부와 제1 BDI 메모리(PAT5)와 제1 데이터 메모리(PAT6)를 포함할 수 있다.

제1 BDI 메모리(PAT5)는 제1 BDI 클럭군(BCLK1~2, 6)에 속한 제1 BDI 클럭(BCLK1)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제1 BDI 클럭군(BCLK1~2, 6)에 속한 제2 BDI 클럭(BCLK2)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, 제1 BDI 클럭군(BCLK1~2, 6)에 속한 제6 BDI 클럭(BCLK6)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제1 BDI 메모리(PAT5)는 제1 BDI 클럭(BCLK1)에 따라 상기 C 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51A와, 제2 BDI 클럭(BCLK2)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53A와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A 사이의 전류 흐름을 온/오프하는 트랜지스터 T52A와, 제6 BDI 클럭(BCLK6)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55A와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55A 사이의 전류 흐름을 온/오프하는 트랜지스터 T54A를 포함한다.

트랜지스터 T51A의 게이트전극에는 제1 BDI 클럭(BCLK1)이 입력되고, 트랜지스터 T51A의 제1 전극과 제2 전극은 C 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52A의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53A의 일측 전극에 접속된다. 트랜지스터 T53A의 게이트전극에는 제2 BDI 클럭(BCLK2)이 입력되고, 트랜지스터 T53A의 제1 전극과 제2 전극은 트랜지스터 T52A의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54A의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54A의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55A의 일측 전극에 접속된다. 트랜지스터 T55A의 게이트전극에는 제6 BDI 클럭(BCLK6)이 입력되고, 트랜지스터 T55A의 제1 전극과 제2 전극은 트랜지스터 T54A의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

한편, 도 23을 참조하면, 본 발명의 기술적 사상이 적용되는 B 블록의 제n 스테이지는 제2 쉬프트 레지스터부와 제2 BDI 메모리(PAT5)와 제2 데이터 메모리(PAT6)를 포함할 수 있다.

입력&리셋부(PAT1)는 전단 캐리신호(CR(n-4))에 따라 Q 노드를 게이트 온 전압(즉, 고전위 전원전압(GVDD))으로 충전하고, 후단 캐리신호(CR(n+4))에 따라 Q 노드를 게이트 오프 전압(즉, 저전위 전원전압(GVSS))으로 방전한다. 입력&리셋부(PAT1)의 구성은 도 22에서 설명한 것과 실질적으로 동일하다.

출력부(PAT3)는 Q 노드를 공유하는 3개의 출력단들(NO1~NO3)을 포함하여 회로를 간소화시킬 수 있다. 출력부(PAT3)는 Q 노드가 게이트 온 전압보다 높은 전압으로 부트 스트랩핑(Bootstrapping) 되는 동안, 캐리 클럭신호(CRCLK(n))를 화상 기입용 캐리 신호(CR(n))로 출력하는 풀업 트랜지스터 T31과, IDW 스캔 클럭(SCCLK(n))을 화상 기입용 스캔 신호(SCOUT(n))로 출력하거나 또는 BDI 스캔 클럭(SCCLK(n))을 블랙 기입용 스캔 신호(SCOUT(n))로 출력하는 풀업 트랜지스터 T32와, 센스 클럭신호(SECLK(n))을 화상 기입용 센스 신호(SEN(n))로 출력하는 풀업 트랜지스터 T33을 포함한다. 출력부(PAT3)의 구성은 도 22에서 설명한 것과 실질적으로 동일하다.

안정화부(PAT4)는 Qb 노드가 게이트 온 전압으로 충전된 동안, 출력단들(NO1~NO3)의 리플을 억제하는 풀다운 트랜지스터들 T41~T43과, Q 노드의 리플을 억제하는 트랜지스터 T44를 포함한다. 안정화부(PAT4)의 구성은 도 22에서 설명한 것과 실질적으로 동일하다.

제2 BDI 메모리(PAT5)는 제2 BDI 클럭군(BCLK3~4)에 속한 제3 BDI 클럭(BCLK3)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제2 BDI 클럭군(BCLK3~4)에 속한 제4 BDI 클럭(BCLK4)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, 제2 BDI 클럭군(BCLK3~4)에 속한 제2 BDI 클럭(BCLK2)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제2 BDI 메모리(PAT5)는 제3 BDI 클럭(BCLK3)에 따라 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51B와, 제4 BDI 클럭(BCLK4)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53B와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B 사이의 전류 흐름을 온/오프하는 트랜지스터 T52B와, 제2 BDI 클럭(BCLK2)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55B와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55B 사이의 전류 흐름을 온/오프하는 트랜지스터 T54B를 포함한다.

트랜지스터 T51B의 게이트전극에는 제3 BDI 클럭(BCLK3)이 입력되고, 트랜지스터 T51B의 제1 전극과 제2 전극은 A 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52B의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53B의 일측 전극에 접속된다. 트랜지스터 T53B의 게이트전극에는 제4 BDI 클럭(BCLK4)이 입력되고, 트랜지스터 T53B의 제1 전극과 제2 전극은 트랜지스터 T52B의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54B의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54B의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55B의 일측 전극에 접속된다. 트랜지스터 T55B의 게이트전극에는 제2 BDI 클럭(BCLK2)이 입력되고, 트랜지스터 T55B의 제1 전극과 제2 전극은 트랜지스터 T54B의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

한편, 도 24를 참조하면, 본 발명의 기술적 사상이 적용되는 C 블록의 제n 스테이지는 제3 쉬프트 레지스터부와 제3 BDI 메모리(PAT5)와 제3 데이터 메모리(PAT6)를 포함할 수 있다.

제3 BDI 메모리(PAT5)는 제3 BDI 클럭군(BCLK5~6, 4)에 속한 제5 BDI 클럭(BCLK5)에 따라 M 노드를 게이트 온 전압으로 충전하고, 제3 BDI 클럭군(BCLK5~6, 4)에 속한 제6 BDI 클럭(BCLK6)에 따라 M 노드의 충전 전압을 Q 노드에 인가하며, 제3 BDI 클럭군(BCLK5~6, 4)에 속한 제4 BDI 클럭(BCLK4)에 따라 Q 노드를 게이트 오프 전압으로 방전한다.

이를 위해, 제3 BDI 메모리(PAT5)는 제5 BDI 클럭(BCLK5)에 따라 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T51C와, 제6 BDI 클럭(BCLK6)에 따라 고전위 전원전압(GVDD)의 입력단과 Q 노드 사이의 전류 흐름을 온/오프하는 트랜지스터 T53C와, M 노드의 전압에 따라 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53C 사이의 전류 흐름을 온/오프하는 트랜지스터 T52C와, 제4 BDI 클럭(BCLK4)에 따라 Q 노드와 저전위 전원전압(GVSS)의 입력단 사이의 전류 흐름을 온/오프하는 트랜지스터 T55C와, M 노드의 전압에 따라 Q 노드와 트랜지스터 T55C 사이의 전류 흐름을 온/오프하는 트랜지스터 T54C를 포함한다.

트랜지스터 T51C의 게이트전극에는 제5 BDI 클럭(BCLK5)이 입력되고, 트랜지스터 T51C의 제1 전극과 제2 전극은 B 블록 스테이지들 중 어느 하나의 Q 노드(예컨대, Q(n-8) 노드)와 M 노드에 접속된다. 트랜지스터 T52C의 게이트전극은 M 노드에 접속되고, 트랜지스터 T52C의 제1 전극과 제2 전극은 고전위 전원전압(GVDD)의 입력단과 트랜지스터 T53C의 일측 전극에 접속된다. 트랜지스터 T53C의 게이트전극에는 제6 BDI 클럭(BCLK6)이 입력되고, 트랜지스터 T53C의 제1 전극과 제2 전극은 트랜지스터 T52C의 제2 전극과 Q 노드에 접속된다. 트랜지스터 T54C의 게이트전극은 M 노드에 접속되고, 트랜지스터 T54C의 제1 전극과 제2 전극은 Q 노드와 트랜지스터 T55C의 일측 전극에 접속된다. 트랜지스터 T55C의 게이트전극에는 제4 BDI 클럭(BCLK4)이 입력되고, 트랜지스터 T55C의 제1 전극과 제2 전극은 트랜지스터 T54C의 제2 전극과 저전위 전원전압(GVSS)의 입력단에 접속된다.

도 25는 도 21에 도시된 A 블록들과 B 블록들과 C 블록들의 동작을 설명하기 위한 상세 파형도이다. 도 25에서, 스캔 클럭들(SCCLK1~8), BDI 클럭들(BCLK1~6), BDI 스타트 신호(BVST)는 상대적으로 높은 전압의 게이트 온 전압과 상대적으로 낮은 전압의 게이트 오프 전압 사이에서 스윙한다. 그리고, M 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다. 그리고, Q 노드의 전압들도 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하며, 특히 스캔 클럭들(SCCLK1~8)에 동기하여 부스팅 전압으로 높아진다. 부스팅 전압은 게이트 온 전압보다 높다.

도 21 내지 도 25를 참조하면, A 블록(#1~8)에서 BDI 구동이 수행될 때, C 블록(#1073~1080)에서 IDW 구동이 수행된다. 이어서, B 블록(#9~16)에서 BDI 구동이 수행될 때, A 블록(#1081~1088)에서 IDW 구동이 수행된다. 이어서, C 블록(#17~24)에서 BDI 구동이 수행될 때, B 블록(#1089~1096)에서 IDW 구동이 수행된다.

이를 위해, ① 구간에서, A 블록(#1~8)의 M 노드가 제1 BDI 클럭(BCLK1)에 따라 게이트 온 전압의 BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)으로 충전된다. BDI 스타트 신호(BVST)(또는 전단 Q(n-8) 노드 전압)는 BDI 캐리 신호가 된다. A 블록(#1~8)의 M 노드는 ① 구간에서 ③ 구간까지 BDI 캐리 신호를 저장하여 충전 상태를 유지한다.

이어서, ② 구간에서, C 블록(#1073~1080)의 Q 노드가 제4 BDI 클럭 (BCLK4)에 따라 게이트 오프 전압으로 방전된다. C 블록(#1073~1080)의 Q 노드는 제4 BDI 클럭 (BCLK4)에 따라 ② 구간부터 ③ 구간까지 게이트 오프 전압을 유지한다. 이때, C 블록(#1073~1080)의 제3 데이터 메모리에는 IDW 캐리 신호가 저장된다.

또한, ② 구간에서, 제2 BDI 클럭(BCLK2)에 따라 A 블록(#1~8)의 Q 노드가 M 노드와 연결되어 게이트 온 전압으로 충전된다.

이어서, ④ 구간에서 A 블록(#1~8)의 Q 노드가 제6 BDI 클럭(BCLK6)에 따라 게이트 오프 전압으로 방전된다. 또한, ④ 구간에서 C 블록(#1073~1080)의 Q 노드가 제6 BDI 클럭(BCLK6)에 따라 M 노드와 연결되어 게이트 온 전압으로 충전된다.

한편, C 블록(#1073~1080)에서 IDW 구동은 ②, ③, ④ 구간에서 잠시 중단된다. 이는 IDW용 데이터전압과 BDI용 데이터전압 간의 충돌을 방지하기 위함이다. C 블록(#1073~1080)에서 IDW 구동은 ⑤ 구간에서 재개된다. C 블록(#1073~1080)은 스캔 클럭군(SCCLK1~8)의 IDW 스캔 클럭들 중 나머지(SCCLK5~8)를 화상 기입용 스캔 신호들로 출력한다.

제3 실시예는 제1 실시예와 달리 A,B,C 블록들 간에 스캔 클럭 배선들을 공유하기 때문에, BDI 구동을 위한 Q 노드의 충전 타임 이외에 IDW 구동하고 있던 블록을 리셋할 필요가 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부

Claims

각각 복수개의 스테이지들로 이루어진 A 블록과 B 블록이 교번적으로 배치된 게이트 쉬프트 레지스터;
화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 제1 스캔 클럭군과 제2 스캔 클럭군을 각각 상기 A 블록과 상기 B 블록에 입력하는 스캔 클럭 배선들; 및
캐리 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 캐리 클럭 배선들과, 센스 클럭들을 상기 A 블록과 상기 B 블록에 입력하는 센스 클럭 배선들을 포함하고,
상기 캐리 클럭 배선들의 개수 및 상기 센스 클럭 배선들의 개수는 각각 상기 스캔 클럭 배선들의 개수의 절반이고,
상기 A 블록과 상기 B 블록에 속한 스테이지들 각각은, 상기 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하는 BDI 메모리를 포함하는 게이트 구동부.
제 1 항에 있어서,
상기 BDI 캐리 신호는 BDI 스타트 신호 또는, 전단 스테이지들 중 어느 하나의 Q 노드 전압인 게이트 구동부.
제 1 항에 있어서,
상기 A 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되고, 상기 B 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 게이트 구동부.
제 3 항에 있어서,
상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지하고,
상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 온 전압을 유지하는 게이트 구동부.
제 3 항에 있어서,
상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 상기 B 블록에 상기 BDI 캐리 신호가 저장되고,
상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 상기 A 블록에 상기 BDI 캐리 신호가 저장되는 게이트 구동부.
제 1 항에 있어서,
제1 BDI 클럭군을 상기 A 블록에 입력하고, 제2 BDI 클럭군을 상기 B 블록에 입력하는 BDI 클럭 배선들;
BDI 스타트 신호를 상기 A 블록과 상기 B 블록에 입력하는 BDI 스타트 배선; 및
BDI 리셋 신호를 상기 A 블록과 상기 B 블록에 입력하는 BDI 리셋 배선을 더 포함하는 게이트 구동부.
제 6 항에 있어서,
상기 A 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 제1 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 제1 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제1 쉬프트 레지스터부; 및
상기 제1 BDI 클럭군에 속한 제1 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제1 BDI 클럭군에 속한 제2 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 BDI 리셋신호에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제1 BDI 메모리를 포함하는 게이트 구동부.
제 7 항에 있어서,
상기 제1 BDI 메모리는,
상기 제1 BDI 클럭에 따라 상기 B 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제2 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 BDI 리셋신호에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터;
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 6 항에 있어서,
상기 B 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 제2 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 제2 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제2 쉬프트 레지스터부; 및
상기 제2 BDI 클럭군에 속한 제3 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제2 BDI 클럭군에 속한 제4 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 BDI 리셋신호에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제2 BDI 메모리를 포함하는 게이트 구동부.
제 9 항에 있어서,
상기 제2 BDI 메모리는,
상기 제3 BDI 클럭에 따라 상기 A 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제4 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 BDI 리셋신호에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터;
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
각각 복수개의 스테이지들로 이루어진 A 블록과 B 블록과 C 블록이 교번적으로 배치된 게이트 쉬프트 레지스터;
화상 기입 타이밍에 동기되는 IDW 스캔 클럭들과 블랙 기입 타이밍에 동기되는 BDI 스캔 클럭들이 모두 포함된 스캔 클럭군을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 스캔 클럭 배선들; 및
캐리 클럭들을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 캐리 클럭 배선들과, 센스 클럭들을 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 센스 클럭 배선들을 포함하고,
상기 스캔 클럭 배선들과 상기 캐리 클럭 배선들과 상기 센스 클럭 배선들은 동일한 개수를 가지고,
상기 A 블록과 상기 B 블록과 상기 C 블록에 속한 스테이지들 각각은, 상기 BDI 스캔 클럭들을 출력하기 위한 BDI 캐리 신호를 저장하는 BDI 메모리와, IDW 스캔 클럭들을 출력하기 위한 IDW 캐리 신호를 저장하는 데이터 메모리를 포함하는 게이트 구동부.
제 11 항에 있어서,
상기 BDI 캐리 신호는 BDI 스타트 신호 또는, 전단 스테이지들 중 어느 하나의 Q 노드 전압이고,
상기 IDW 캐리 신호는 IDW 스타트 신호 또는, 전단 스테이지들 중 어느 하나의 IDW 캐리 신호인 게이트 구동부.
제 11 항에 있어서,
상기 C 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 A 블록에 상기 BDI 스캔 클럭들이 입력되고, 상기 A 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 B 블록에 상기 BDI 스캔 클럭들이 입력되며, 상기 B 블록에 상기 IDW 스캔 클럭들이 입력되는 도중에 상기 C 블록에 상기 BDI 스캔 클럭들이 입력되는 게이트 구동부.
제 13 항에 있어서,
상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 C 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, 상기 C 블록에는 IDW 캐리 신호가 저장되고,
상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 A 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, 상기 A 블록에는 IDW 캐리 신호가 저장되고,
상기 C 블록에 상기 BDI 스캔 클럭들이 입력되는 동안 상기 B 블록에 속한 스테이지들의 Q 노드들이 게이트 오프 전압으로 방전됨과 아울러, 상기 B 블록에는 IDW 캐리 신호가 저장되는 게이트 구동부.
제 13 항에 있어서,
상기 A 블록에 상기 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 상기 B 블록에 상기 BDI 캐리 신호가 저장되고,
상기 B 블록에 상기 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 상기 C 블록에 상기 BDI 캐리 신호가 저장되며,
상기 C 블록에 상기 BDI 스캔 클럭들이 입력되는 타이밍에 동기하여 상기 A 블록에 상기 BDI 캐리 신호가 저장되는 게이트 구동부.
제 11 항에 있어서,
제1 BDI 클럭군을 상기 A 블록에 입력하고, 제2 BDI 클럭군을 상기 B 블록에 입력하며, 제3 BDI 클럭군을 상기 C 블록에 입력하는 BDI 클럭 배선들;
BDI 스타트 신호를 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 BDI 스타트 배선; 및
BDI 리셋 신호를 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 BDI 리셋 배선을 더 포함하는 게이트 구동부.
제 16 항에 있어서,
상기 A 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제1 쉬프트 레지스터부;
상기 제1 BDI 클럭군에 속한 제1 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제1 BDI 클럭군에 속한 제2 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 BDI 리셋신호에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제1 BDI 메모리; 및
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제1 데이터 메모리를 포함하는 게이트 구동부.
제 17 항에 있어서,
상기 제1 BDI 메모리는,
상기 제1 BDI 클럭에 따라 상기 C 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제2 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 BDI 리셋신호에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제1 데이터 메모리는,
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 16 항에 있어서,
상기 B 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제2 쉬프트 레지스터부;
상기 제2 BDI 클럭군에 속한 제3 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제2 BDI 클럭군에 속한 제4 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 BDI 리셋신호에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제2 BDI 메모리; 및
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제2 데이터 메모리를 포함하는 게이트 구동부.
제 19 항에 있어서,
상기 제2 BDI 메모리는,
상기 제3 BDI 클럭에 따라 상기 A 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제4 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 BDI 리셋신호에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제2 데이터 메모리는,
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 16 항에 있어서,
상기 C 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제3 쉬프트 레지스터부;
상기 제3 BDI 클럭군에 속한 제5 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제3 BDI 클럭군에 속한 제6 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 BDI 리셋신호에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제3 BDI 메모리; 및
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제3 데이터 메모리를 포함하는 게이트 구동부.
제 21 항에 있어서,
상기 제3 BDI 메모리는,
상기 제5 BDI 클럭에 따라 상기 B 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제4 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 BDI 리셋신호에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제3 데이터 메모리는,
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 11 항에 있어서,
제1 BDI 클럭군을 상기 A 블록에 입력하고, 제2 BDI 클럭군을 상기 B 블록에 입력하며, 제3 BDI 클럭군을 상기 C 블록에 입력하는 BDI 클럭 배선들; 및
BDI 스타트 신호를 상기 A 블록과 상기 B 블록과 상기 C 블록에 입력하는 BDI 스타트 배선을 더 포함하는 게이트 구동부.
제 23 항에 있어서,
상기 A 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제1 쉬프트 레지스터부;
상기 제1 BDI 클럭군에 속한 제1 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제1 BDI 클럭군에 속한 제2 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 제1 BDI 클럭군에 속한 제6 BDI 클럭에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제1 BDI 메모리; 및
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제1 데이터 메모리를 포함하는 게이트 구동부.
제 24 항에 있어서,
상기 제1 BDI 메모리는,
상기 제1 BDI 클럭에 따라 상기 C 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제2 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 제6 BDI 클럭에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제1 데이터 메모리는,
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 23 항에 있어서,
상기 B 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제2 쉬프트 레지스터부;
상기 제2 BDI 클럭군에 속한 제3 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제2 BDI 클럭군에 속한 제4 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 제2 BDI 클럭군에 속한 제2 BDI 클럭에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제2 BDI 메모리; 및
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제2 데이터 메모리를 포함하는 게이트 구동부.
제 22 항에 있어서,
상기 제2 BDI 메모리는,
상기 제3 BDI 클럭에 따라 상기 A 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제4 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제2 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터;
상기 제2 BDI 클럭에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제2 데이터 메모리는,
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 C 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 23 항에 있어서,
상기 C 블록의 각 스테이지는,
자신의 Q 노드가 게이트 온 전압으로 활성화된 기간 내에서, 상기 스캔 클럭군에 속한 IDW 스캔 클럭들을 화상 기입용 스캔 신호로 출력하고, 상기 스캔 클럭군에 속한 BDI 스캔 클럭들을 블랙 기입용 스캔 신호로 출력하고, 상기 캐리 클럭들을 화상 기입용 캐리 신호로 출력하고, 상기 센스 클럭들을 화상 기입용 센스 신호로 출력하는 제3 쉬프트 레지스터부;
상기 제3 BDI 클럭군에 속한 제5 BDI 클럭에 따라 M 노드를 게이트 온 전압으로 충전하고, 상기 제3 BDI 클럭군에 속한 제6 BDI 클럭에 따라 상기 M 노드의 충전 전압을 상기 Q 노드에 인가하며, 상기 제3 BDI 클럭군에 속한 제4 BDI 클럭에 따라 상기 Q 노드를 게이트 오프 전압으로 방전하는 제3 BDI 메모리; 및
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호를 상기 M 노드에 저장하고, 상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드를 게이트 오프 전압으로 방전하는 제3 데이터 메모리를 포함하는 게이트 구동부.
제 21 항에 있어서,
상기 제3 BDI 메모리는,
상기 제5 BDI 클럭에 따라 상기 B 블록 스테이지들 중 어느 하나의 Q 노드와 상기 M 노드 사이의 전류 흐름을 온/오프하는 제1 트랜지스터;
상기 제6 BDI 클럭에 따라 고전위 전원전압의 입력단과 상기 Q 노드 사이의 전류 흐름을 온/오프하는 제3 트랜지스터;
상기 M 노드의 전압에 따라 고전위 전원전압의 입력단과 상기 제3 트랜지스터 사이의 전류 흐름을 온/오프하는 제2 트랜지스터 T52C;
상기 제4 BDI 클럭에 따라 상기 Q 노드와 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제5 트랜지스터 T55C; 및
상기 M 노드의 전압에 따라 상기 Q 노드와 상기 제5 트랜지스터 사이의 전류 흐름을 온/오프하는 제4 트랜지스터를 포함하고,
상기 제3 데이터 메모리는,
상기 B 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호의 입력단에 다이오드 연결된 제1 트랜지스터;
상기 A 블록 스테이지들 중 어느 하나로부터 입력된 상기 IDW 캐리 신호에 따라 상기 M 노드와 상기 저전위 전원전압의 입력단 사이의 전류 흐름을 온/오프하는 제2 트랜지스터; 및
상기 M 노드와 상기 저전위 전원전압의 입력단 사이에 접속되는 커패시터를 포함하는 게이트 구동부.
제 1 항 내지 제 29 항의 게이트 구동부와,
상기 게이트 구동부의 출력에 따라 구동되는 게이트라인들이 구비된 표시패널을 포함하고,
상기 게이트 구동부는 상기 표시패널의 비 표시영역에 형성된 표시장치.