KR20180039351A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 기술은, 메모리 장치 및 그 동작 방법에 관한 것으로, 메모리 장치는 다수의 블록들을 포함하며, 각 블록은 블록 선택부 및 블록 메모리 셀 어레이를 포함하는 메모리 셀 어레이, 어드레스를 디코딩하여 메모리 셀 어레이의 소거 블록을 선택하는 로우 디코더, 적어도 하나의 소거 전압을 생성하여 상기 메모리 어레이에 공급하는 전압 공급부 및 동일 플레인의 멀티 블록 소거 정보를 입력하며, 상기 멀티 블록 소거 정보에 포함된 블록 어드레스들을 상기 로우 디코더에 순차적으로 전송하며, 마지막 블록 어드레스가 전송되면 상기 전압 공급부에 소거 제어신호를 출력하는 제어회로를 포함하여, 상기 메모리 셀 어레이의 동일 플레인에서 선택된 복수의 블록들을 동시에 소거할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICEM AND OPERATING METHOD OF THE MEMORY DEVICE}
본 발명은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치에서 복수의 블록을 동시에 소거할 수 있는 장치 및 그 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
비휘발성 메모리 장치는 복수의 메모리 영역들로 구분되며, 프로그램 동작이나 소거 동작은 메모리 영역 단위로 이루어질 수 있다. 예를들면, 비휘발성 메모리 장치는 페이지 단위로 리드 및 프로그램 동작이 수행될 수 있으며, 블록 단위로 소거 동작이 수행될 수 있다. 메모리 장치는 덮어 쓰기(overwrite)가 불가능하다. 즉, 메모리 장치는 지워져 있는 영역(예를들면 page)에만 데이터를 프로그램할 수 있으며, 비어있지 않은 영역에 데이터를 기록하기 위해서는 먼저 해당 영역의 데이터를 소거한 후 프로그램 동작을 수행하여야 한다.
메모리 장치에서 데이터를 소거하는 시간은 데이터를 프로그램 및 리드하는 시간보다 상대적으로 느리다. 예를들면, 데이터를 소거하는 시간은 데이터를 프로그램하는 시간에 비하여 약 10배 이상의 시간을 필요로 할 수 있다. 메모리 장치에서 데이터를 소거하는 시간 동안에는 데이터를 프로그램 및 리드하는 동작을 수행할 수 있다. 메모리 장치는 데이터를 소거할 때, 하나의 블록 단위로 소거 동작을 수행할 수 있다.
본 발명의 다양한 실시 예들은, 메모리 장치가 소거 동작을 수행할 때 멀티 블록을 선택하여 한꺼번에 선택된 블록들의 데이터들을 소거할 수 있는 장치 장치 및 방법을 제안한다.
본 발명의 다양한 실시예들에 따른 메모리 장치는, 동일 플레인에 여러 블록을 동시 소거하기 위한 커맨드가 입력되면, 동일 플레인에 위치한 소거 대상이 되는 여러 블록들을 선택하여 동시에 소거 동작을 수행하고, 각 블록 별로 소거 검증 동작을 수행할 수 있는 장치 및 방법을 제안한다.
본 발명의 실시 예들에 따른 메모리 장치는, 다수의 블록들을 포함하며, 각 블록은 블록 선택부 및 블록 메모리 셀 어레이를 포함하는 메모리 셀 어레이와, 어드레스를 디코딩하여 메모리 셀 어레이의 소거 블록을 선택하는 로우 디코더와, 적어도 하나의 소거 전압을 생성하여 상기 메모리 어레이에 공급하는 전압 공급부 및 동일 플레인의 멀티 블록 소거 정보를 입력하며, 상기 멀티 블록 소거 정보에 포함된 블럭어드레스들을 상기 로우 디코더에 순차적으로 전송하며, 마지막 블록 어드레스가 전송되면 상기 전압 공급부에 소거 제어신호를 출력하는 제어회로를 포함할 수 있다. 메모리 장치는 메모리 셀 어레이의 동일 플레인에서 선택된 복수의 블록들을 동시에 소거할 수 있다.
본 발명의 실시 예들에 따른 메모리 장치의 동작 방법은, 동일 플레인의 멀티 블록 소거 정보를 입력하는 단계와, 메모리 셀 어레이는 다수의 블록들을 포함하며 각 블록은 블록 선택부 및 블록 메모리 셀 어레이를 포함하며, 상기 멀티 블록 소거 정보에 포함된 블록 어드레스들을 디코딩하여 상기 메모리 셀 어레이의 대응되는 블록 선택부를 온시키는 단계와, 상기 멀티 블록 소거 정보의 마지막 블록 소거 정보에 기반하는 블록선택부가 온되면 상기 메모리 셀 어레이에 소거 전압을 공급하는 단계 및 상기 소거 전압에 의해 상기 메모리 셀 어레이의 동일 플레인에 선택된 복수의 블록들을 동시에 소거하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른, 메모리 시스템 및 메모리 시스템의 동작 방법은, 메모리 장치에서 동일한 시간에 더 많은 메모리 영역을 소거함으로서 단위 메모리 용량 당 소거 시간을 감소시킬 수 있다. 예를들면, NAND 플래시 메모리 장치의 동작 중 소거 동작이 차지하는 시간을 줄여서 NAND 플래시 메모리 장치의 읽기 및 쓰기 성능을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 다양한 실시예에 따른 메모리 장치에 입력되는 멀티 블록 소거 정보의 예를 도시하는 도면.
도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 장치에서 블록 구성 예를 도시하는 도면.
도 8은 본 발명의 다양한 실시예에 따른 메모리 장치에서 블록 선택부 및 블록의 동작 예를 설명하기 위한 도면.
도 9는 본 발명의 ?沌? 실시예들에 따른 메모리 장치의 소거 동작을 도시하는 흐름도.
도 10 내지 도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKn)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
비휘발성 메모리 장치(예를들면 flash memory device)는 복수의 메모리 영역들을 포함할 수 있으며, 각 메모리 영역들은 도 2에 도시된 바와 같이 페이지(page)와 블록(block)의 구조를 가질 수 있다. 하나의 블록은 복수의 페이지들을 포함할 수 있다. 예를들면, 1 페이지는 4K 바이트의 크기를 가질 수 있으며, 1 블록은 512K 바이트 크기를 가질 수 있다. 메모리 장치는 리드 및 라이트는 페이지 단위로 처리하고, 소거는 블록 단위로 수행할 수 있다. 메모리 장치는 라이트 동작을 수행할 때, 비어있는 페이지(empty page)에만 데이터를 라이트할 수 있다. 즉, 메모리 장치는 비어 있지 않은 페이지에 데이터를 기록하기 위해서는 먼저 해당 페이지의 데이터를 소거(erase)하고 데이터를 라이트할 수 있다. 메모리 장치는 읽기(read) 및 기록(write)의 속도는 빠르지만 상대적으로 소거 속도는 많이 느릴 수(예를들면 read page: 20μsec, write page: 200μsec, erase block: 2msec) 있다. 따라서 메모리 장치의 억세스 속도를 향상시키기 위해서는 소거 속도를 향상시키는 것이 바람직할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치는 같은 플레인(plane) 내의 여러 개의 블록들을 한꺼번에 소거(erase)할 수 있는 장치 및 방법을 제안한다. 메모리 장치는 소거 속도의 향상을 위해 일 회의 소거 동작 수행 시에 복수의 블록들이 소거되는 멀티 블록 소거 스킴을 제안한다. 예를들면, 메모리 장치는 동일 플레인(PLANE)에서 적어도 2개의 블록들을 선택하고, 선택된 블록들을 한 번에 소거할 수 있다. 이러한 멀티 블록 소거 동작에 따르면 소거 동작에 필요한 단위 시간 내에 더 많은 메모리 영역을 소거할 수 있어, 단위 비트 당 소거 시간을 감소시킬 수 있다.
메모리 장치는 소거할 멀티 블록들의 어드레스를 제어부로부터 수신할 수 있다. 제어부로부터 수신되는 정보는 동일 플레인의 멀티 블록 소거 정보가 될 수 있다. 한 실시예에 따르면, 제어부는 전자장치의 제어부가 될 수 있다. 한 실시예에 따르면, 제어부는 도 1에 도시된 바와 같은 호스트 장치와 연결되는 SSD(solid state drive)가 될 수 있다. SSD인 경우, 호스트 장치는 전자장치가 될 수 있다. 이하의 설명에서는 SSD인 경우를 예로들어 설명하기로 한다.
메모리 장치(예를들면 도 1의 150)는 컨트롤러(예를들면 도 1의 130)를 통해 호스트(예를들면 도 1의 호스트 102)에서 전송되는 동일 플레인 멀티 블록 소거 정보를 수신할 수 있다. 메모리 장치는 수신되는 동일 프레임의 멀티 블록 소거 정보에 기반하여 동일 플레인 내에 복수 블록들을 소거하는 명령어 세트(command set)을 새롭게 지정하고, 지정된 명령어 세트에 기반하여 동일 플레인 내의 소거할 블록들을 선택할 수 있다. 동일한 플레인에 여러 블록을 동시 소거하는 소거 명령이 입력되면, 메모리 장치는 하나의 플레인에 위치한 소거 대상이 되는 여러 블록에 한꺼번에 높은 소거 전압을 인가할 수 있다. 소거 동작을 수행한 후, 메모리 장치는 각 블록 별로 소거 검증 동작을 개별 진행할 수 있다. 메모리 장치는 검증 결과에 따라 다음 소거 전압 인가 여부를 결정할 수 있으며, 추가의 소거 전압이 필요한 블록(페일(fail)이 발생된 소거 블록)에만 소거 전압을 인가할 수 있다. 메모리 장치는 모든 소거 대상 블록들의 이 소거 검증이 수행(pass)되면 소거 동작을 종료할 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 메모리 장치에 입력되는 멀티 블록 소거 정보의 예를 도시하는 도면이다.
도 5를 참조하면, 도 5와 같은 구조를 가지는 멀티 블록 소거 정보는 전자장치의 제어부 또는 SSD의 컨트롤러(예를들면 도 1의 130)에서 전송될 수 있다. 멀티 블록 소거 명령은 하나의 플레인(또는 동일 플레인)에서 소거할 복수의 블록 정보들을 포함할 수 있다. 복수의 블록 소거 정보들은 적어도 하나의 선행 블록 소거 정보(510)와 마지막 블록 소거 정보(550)는 포함할 수 있다. 적어도 하나의 선행 블록 소거 정보(510)는 제1 소거 명령(Block Erase Setup Command1)(511), 소거할 블록의 어드레스 정보(513) 및 제2 소거 명령(Block Erase Setup Command2)을 포함할 수 있다. 여기서 제1 소거 명령(511)은 소거 블록의 시작임을 표시할 수 있으며, 제2 소거 명령(515)는 소거할 블록의 어드레스 정보의 종료를 나타내며, 이후에 동일 플레인의 다른 블록 소거 정보가 이어짐을 나타내는 정보가 될 수 있다. 멀티 블록 소거 정보의 마지막 블록 소거 정보(550)는 제1 소거 명령(551), 마지막 블록의 어드레스 정보(553) 및 소거 확인 명령(Erase Confirm Command)(555)을 포함할 수 있다. 마지막 블록 소거 정보(550)의 소거 확인 명령(555)은 마지막 블록의 어드레스의 종료 및 멀티 블록 소거 정보의 종료임을 표시하는 커맨드가 될 수 있다. 예를들면, 소거 확인 명령(erase confirm command)(555)는 멀티 블럭 소거 정보의 마지막 소거 블록임을 표시할 수 있으며, 메모리 장치는 소거 확인 명령(555)을 인식하면, 선택될 멀티 블록들에 소거 전압을 공급하여 한꺼번에 선택된 블록들을 소거할 수 있다.
도 5와 같은 구조의 멀티 블록 소거 정보가 입력되면, 메모리 장치는 입력되는 소거 정보에 포함된 블록 어드레스들을 분석하고, 그 결과에 따라 해당하는 블록들을 선택하며, 소거 확인 명령(555)이 확인되면 선택된 블록들의 데이터들을 한꺼번에(동시에) 소거할 수 있다.
도 6은 본 발명의 다양한 실시예에 따른 메모리 장치의 구성을 도시하는 도면이다.
도 6을 참조하면, 메모리 장치(예를들면, 도 1의 150)는 제어회로(command interface logic)(610), 메모리 셀 어레이(memory cell array, 예를들면 NAND flash array)(620), 로우 어드레스 레지스터(X decoder address register)(630), 로우 디코더(X decoder)(635), 컬럼 어드레스 레지스터(Y decoder address register)(640), 센스 앰프(data register and sense-amplifier)(643), 컬럼 디코더(column decoder)(645), 전압 공급부(program erase controller, HV generation)(650) 및 버퍼(input/output buffers and latches)(660)을 포함할 수 있다.
메모리 장치는 제어 회로(610)는 외부 제어 신호들(ALE, CLE, CE#, RE#, WE#, WP#)에 응답하여 커맨드 신호(CMD) 및/또는 어드레스 신호(ADD)를 수신할 수 있다. 제어회로(610)는 커맨드 신호(CMD)에 응답하여 리드 명령(READ), 프로그램 명령(PGM) 및 소거 명령(ERS)들 중의 한 동작의 수행을 제어할 수 있다. 제어 회로(610)는 어드레스 신호(ADDR)에 기반하여 로우 어드레스 신호 및/또는 칼럼 어드레스 신호를 발생할 수 있다.
전압 공급부(650)는 벌크 전압 발생기 및 적어도 하나의 바이어스 전압 발생기를 포함할수 있다. 벌크 전압 발생기는 제어회로(610)의 리드 명령(READ), 프로그램 명령(PGM) 또는 소거 명령(ERS) 중 하나에 응답하여 벌크 전압을 발생하고, 벌크 전압을 메모리 셀 어레이(620)의 P-웰(well)에 공급할 수 있다. 예를들면, 리드 명령(READ) 또는 프로그램 명령(PGM)에 응답하여, 벌크전압 발생기는 저전압의 벌크 전압(예를 들어, 0V)을 발생할 수 있다. 예를들면, 소거 명령(ERS)에 응답하여 벌크 전압 발생기는 고전압의 벌크 전압(이하 소거 전압이라 칭한다. 예를들면, 20V) 레벨을 발생할 수 있다. 소거 동작 후에는 컬럼 디코더(645)로부터 출력되는 데이터에 따라 소거 동작이 정상적으로 이루어지지 않은 셀이 존재할 경우, 벌크 전압 발생기는 고전압의 벌크 전압(소거 전압)의 레벨을 조절할 수 있다. 예로써, 소거 동작이 정상적으로 이루어지지 않았을 경우, 소거 전압의 레벨을 갱신(예를들면 0.5V 또는 1V 단위로 상승)하여 출력할 수 있다.
로우 어드레스 레지스터(630)은 제어회로(610)의 제어하에 로우 어드레스 정보를 일시 저장할 수 있다. 예를들면, 로우 어드레스 레지스터(630)은 도 5와 같은 멀티 블록 소거 정보가 입력될 때, 소거 블록이 선택될 때 까지(예를들면 로우 디코더(635)가 블록 어드레스를 디코딩하여 메모리 셀 어레이(620)의 해당 블록을 선택할 때까지) 로우 어드레스를 버퍼링할 수 있다. 로우 디코더(635)는 워드 라인들(WL)을 통해 메모리 셀 어레이(620)에 연결되며, 로우 어드레스에 응답하여 워드라인들 중 적어도 하나를 선택할 수 있다. 한 실시예에 따르면, 로우 디코더(635)는 소거 모드시 로우 어드레스 레지스터(630)의 로우 어드레스를 디코딩하여 메모리 셀 어레이(620)의 블록을 선택하기 위한 디코딩 신호를 인가할 수 있다.
메모리 셀 어레이(620)은 블록 선택부 및 복수의 메모리 영역들을 포함할 수 있다. 여기서 메모리 영역은 블록 및 페이지가 될 수 있으며, 그 구성은 도 2와 같은 구조를 가질 수 있다. 메모리 셀 어레이(620)의 블록 선택부는 로우 디코더(635)의 디코딩 신호에 응답하여 메모리 셀 블록들 중에 대응되는 블록을 선택할 수 있다. 예를들면, 블록 선택부는 선택된 블록(또는 메모리 셀 블록들)의 로컬 워드 라인들을 글로벌 워드 라인들에 각각 연결시킬 수 있다. 또한 블록 선택부는 선택된 메모리 셀 블록의 드레인 선택 라인을 글로벌 드레인 선택 라인에 연결하고, 선택된 메모리 셀 블록의 소스 선택 라인들을 글로벌 소스 선택 라인에 연결할 수 있다.
컬럼 어드레스 레지스터(660)은 제어회로(610)의 제어하에 컬럼 어드레스 정보를 일시 저장할 수 있다. 예를들면, 컬럼 어드레스 레지스터(640)은 멀티 블록을 소거한 후, 소거 검증이 수행될 때 소거 검증 블록이 선택될 때 까지(예를들면 컬럼 디코더(645)가 소거 검증 블록을 디코딩할 때까지) 컬럼 어드레스를 버퍼링할 수 있다. 센스 앰프(643)은 메모리 셀 어레이(620)의 미약한 신호를 감지 및 증폭할 수 있다. 컬럼 디코더(645)는 비트라인들을 통해 메모리 셀 어레이(620)에 연결되며, 칼럼 어드레스 레지스터(640)의 출력에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다. 한 실시예에서, 컬럼 디코더(645)는 소거 검증 모드시 소거된 블록의 검증 결과(pass, fail)을 선택하기 위한 블록을 선택할 수 있다.
버퍼(660)는 제어회로(610)의 제어에 따라 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(540)에 프로그램(program, write)하기 위한 데이터를 입력하거나, 메모리 셀 어레이(540)에 프로그램된 데이터를 감지하여 외부로 출력할 수 있다. 또한 버퍼(60)는 프로그램 또는 리드 결과를 제어회로(610)에 제공할 수 있다. 예를 들어, 버퍼(66)는 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(P/F) 신호를 제어회로(610)에 제공할 수 있다.
위와 같은 구성을 가지는 메모리 장치는 다음과 같은 동작으로 멀티 블록들을 동시에 소거할 수 있다.
도 5와 같은 멀티 블록 소거 정보가 입력되면, 제어회로(610)은 제1 소거 명령(511) 및 제2 소거 명령(515)를 확인하고 해당하는 블록 소거 정보에 포함된 어드레스 정보(513)를 로우 어드레스 레지스터(630)에 인가되도록 제어할 수 있다. 그러면 로우 디코더(635)는 로우 어드레스 레지스터(630)의 로우 어드레스를 디코딩하여 소거할 블록 선택신호를 발생할 수 있으며, 메모리 셀 어레이(620)의 해당하는 블록 선택부가 온되어 소거 블록으로 선택될 수 있다. 제어회로(610)은 어드레스 정보에 이어지는 제2소거 명령(515)이 소거 확인 명령이 아니면 이어지는 다른 소거 블록이 있음을 인식하고, 위와 같은 동작을 반복하여 소거할 다음 블록이 선택되도록 제어할 수 있다. 제어회로(610)은 마지막 블록의 소거 정보가 수신될 때까지, 선행하는 블록의 소거 정보에 포함된 어드레스 정보가 로우 어드레스 레지스터(630)에 인가되도록 제어하고, 로우 디코더(635)는 로우 어드레스 레지스터(630)에 저장되는 어드레스 정보들을 디코딩하여 메모리 셀 어레이(620)의 대응되는 블록들을 선택할 수 있다. 즉, 제어회로(610)은 멀티 블록 소거 정보에 기반하여 메모리 셀 어레이(620)의 각각 대응되는 블록들이 선택되도록 제어할 수 있다.
도 5와 같은 멀티 블록 소거 정보에서 소거 확인 명령(555)을 확인하면, 제어회로(610)는 소거할 멀티 블록의 마지막 블록 소거 정보임을 인식할 수 있으며, 로우 디코더(635)는 로우 어드레스 레지스터(630)에 마지막 소거 블록의 어드레스를 디코딩하여 대응되는 소거 블록을 선택할 수 있다. 제어회로(610)는 멀티 블록 소거 정보에서 마지막 블록의 소거 정보를 확인하면, 전압 공급부(650)을 제어하여 소거 전압이 메모리 셀 어레이(620)에 공급되도록 제어할 수 있다. 그러면 메모리 셀 어레이(620)는 상기 공급되는 소거 전압에 의해 선택된 블록들의 데이터를 동시에(한 번에) 소거할 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 장치에서 블록 구성 예를 도시하는 도면이다.
도 7을 참조하면, 복수의 플레인(plain 1 - plain N)들을 포함할 수 있으며, 각 플레인은 복수의 블록(721-72N, 761-76N)을 포함할 수 있고, 각 블록들은 복수의 페이지들을 포함할 수 있다. 블록(721 - 72N) 및 (761 - 76N)은 각각 대응되는 블록 선택부(711 - 71N) 및 (751 - 75N)을 포함할 수 있다. 블록 선택부(711 - 71N) 및 (751 - 75N)는 로우 디코더(635)의 디코딩 신호에 의해 선택될 수 있다. 예를들면, 블록 선택부(710 및 720)는 소거 모드시 로우 디코더(635)의 출력에 의해 온 또는 오프되어 대응되는 블록을 소거 블록 또는 비 소거 블록으로 선택할 수 있다.
도 8은 본 발명의 다양한 실시예에 따른 메모리 장치에서 블록 선택부 및 블록의 동작 예를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 블록은 블록 선택부(810) 및 블록 셀 어레이(820)을 포함할 수 있으며, 제2 블록은 블록 선택부(850) 및 블록 셀 어레이(860)을 포함할 수 있다. 이하의 설명에서 제1 블록은 소거 블록으로 선택되고 제2 블록은 소거 블록으로 선택되지 않은(비 소거 블록) 예로 설명될 것이다. 소거 동작 시, 블록 선택신호(BKSEL1 및 BKSEL2)는 로우 디코더(635)에서 디코딩되는 신호가 될 수 있으며, 블록 선택신호(BKSEL1)는 블록(820)을 소거 블록으로 선택(ON)하는 신호가 될 수 있으며, 블록 선택신호(BKSEL2)는 블록(860)을 비소거 블록으로 선택(OFF)하는 신호가 될 수 있다.
소거 동작시, 글로벌 워드 라인(GWL)에는 0V의 바이어스 전압(Vb)이 인가되고, 메모리 셀들(CA1-CAn, CB1-CBn)(n은 정수)의 P-웰에는 전압 공급부(650)에서 공급되는 소거 전압(예를들면, 20V의 벌크 전압)(VBK1)이 인가될 수 있다. 메모리 셀들(CA1-CAn, CB1-CBn)의 소스들과 드레인들은 플로팅(floating) 상태로 될 수 있다. 또, 선택된(즉, 소거될) 메모리 셀 블록(820)의 로컬(local) 워드 라인(WL1)과 글로벌 워드 라인(GWL) 사이에 연결된 NMOS 트랜지스터(NM1)의 게이트에는 전압(Vcc) 레벨의 블록 선택 신호(BKSEL1)가 입력될 수 있다. NMOS 트랜지스터(NM1)의 기판(substrate)(미도시)에는 0V의 벌크 전압(VBK2)이 인가된다. NMOS 트랜지스터(NM1)는 블록 선택 신호(BKSEL1)에 응답하여 턴온되고, 로컬 워드 라인(WL1)을 글로벌 워드 라인(GWL)에 연결할 수 있다. 결국, 로컬 워드 라인(WL1)의 전압이 0V로 되고, 로컬 워드 라인(WL1)에 연결된 메모리 셀들(CA1-CAn)의 컨트롤 게이트들(미도시)과 메모리 셀들(CA1-CAn)의 P-웰들 사이에는 각각 20V의 전압 차가 발생될 수 있다. 따라서 메모리 셀들(CA1-CAn)의 플로팅 게이트들의 전자들이 P-웰들에 방출되어, 메모리 셀 블록(A)의 소거 동작이 이루어질 수 있다.
한편, 선택되지 않은(즉, 소거되지 않을) 메모리 셀 블록(860)의 로컬 워드 라인(WL2)과 글로벌 워드 라인(GWL) 사이에 연결된 NMOS 트랜지스터(NM2)의 게이트에는 0V의 블록 선택 신호(BKSEL2)가 입력될 수 있다. 또, NMOS 트랜지스터(NM2)의 기판에는 0V의 벌크 전압(VBK2)이 인가된다. NMOS 트랜지스터(NM2)는 블록 선택 신호(BKSEL2)에 응답하여 턴 오프되고, 로컬 워드 라인(WL2)을 글로벌 워드 라인(GWL)으로부터 분리시킬 수 있다. 그 결과 로컬 워드 라인(WL2)이 플로팅 상태로 될 수 있다. 이 후, 용량성 커플링(capacitive coupling) 현상에 의해, 로컬 워드 라인(WL2)에는 메모리 셀들(CB1-CBn)의 P-웰들에 인가된 20V의 벌크 전압(VBK1)이 유기되어, 로컬 워드 라인(WL2)의 전압 레벨이 19V 정도까지 부스팅(boosting)될 수 있다. 따라서 로컬 워드 라인(WL2)과 메모리 셀들(CB1-CBn)의 P-웰들 사이에는 1V 정도의 미세한 전압 차가 발생되어, 메모리 셀들(CB1-CBn)의 플로팅 게이트들로부터 전자들이 방출되지 않을 수 있다. 결국 메모리 셀 블록(820)의 소거 동작이 이루어지는 동안, 메모리 셀 블록(860)의 소거 동작은 실행되지 않을 수 있다.
본 발명의 다양한 실시예에 따른 메모리 장치의 소거 방법은 멀티 블록 소거 정보에 기반하여 복수의 블록 소거 정보들을 수신하며, 각 블록 소거 정보에 기반하여 연속적으로 블록들을 선택하고, 선택된 블록의 로컬 워드라인들과 글로벌 워드라인들을 각각 전기적으로 연결할 수 있다. 이후 멀티 블록 소거 정보의 마지막 블록 소거 정보를 확인하면, 메모리 장치는 일괄 소거 명령에 따라 양 전위의 소거 전압을 글로벌 워드라인에 인가하고 메모리 셀의 벌크로 소거 전압보다 높은 벌크 전압을 인가하여 선택된 블록들의 데이터를 동시게 소거하는 동작을 수행할 수 있다.
도 9는 본 발명의 댜양한 실시예들에 따른 메모리 장치의 소거 동작을 도시하는 흐름도이다.
도 9를 참조하면, 메모리 장치는 911 단계에서 멀티 블록 소거 정보를 수신할 수 있다. 메모리 장치는 전자장치 또는 SSD에 연결될 수 있으며, 전자장치의 제어부 또는 SSD 컨트롤러는 멀티 블록 소거 정보를 생성하여 메모리 장치에 전송할 수 있다. 멀티 블록 소거 정보는 도 5와 같은 구성을 가질 수 있으며, 각 블록들의 소거 정보들은 도 7에 도시된 바와 같이 동일한 플레인에 위치되는 블록들의 소거 정보일 수 있다. 또한 상기 각 블록들의 소거 정보는 이전 블록과 연속되는 블록 어드레스 정보를 가질 수 있으며, 이전 블록과 불연속되는 블록 어드레스 정보를 가질 수 있다.
멀티 블록 소거 정보를 수신하면, 메모리 장치는 913 단계에서 멀티 블록 소거 정보에 포함된 어드레스 정보들을 순차적으로 디코딩하여 메모리 셀 어레이(620)의 해당하는 블록들을 선택할 수 있다. 멀티 블록 소거 정보는 도 5의 510과 같은 적어도 하나의 선행 블록 소거 정보와 도 5의 550과 같은 마지막 블록 소거 정보들을 포함할 수 있다. 메모리 장치는 선행 블록 소거 정보(510)에 기반하여 메모리 셀 어레이(620) 내의 해당하는 블록 선택부를 온시켜 소거 블록을 선택할 수 있으며, 제2 소거 명령(515)에 의해 이어지는 다른 소거 블록이 있음을 인식할 수 있다. 그리고 마지막 블록 소거 정보(550)에 기반하여 메모리 셀 어레이(620) 내에 해당 블록 선택부를 온시켜 마지막 소거 블록을 선택할 수 있다. 메모리 장치는 도 5와 같은 멀티 블록 소거 정보에서 소거 확인 명령(555)를 확인하면(마지막 블록의 어드레스에 대응되는 블록을 선택하면), 소거할 멀티 블록들의 선택을 완료하였음을 인식하고, 915 단계에서 전압 공급부(650)을 제어하여 소거 전압을 메모리 셀 어레이(620)에 공급할 수 있다. 그러면 메모리 메모리 셀 어레이(620)의 선택된 블록들에 소거 전압이 인가될 수 있으며, 이로인해 선택된 블록들의 데이터들이 동시에 소거될 수 있다. 즉, 한번의 소거 전압 공급에 의해 메모리 셀 어레이(620)의 멀티 블록들의 소거 동작을 수행할 수 있다.
예를들면, 멀티 블록 소거 정보에 4개의 소거 블록 정보들이 포함된 경우, 첫 번째에서 세 번째 블록의 소거 정보들은 선행 블록 소거 정보(510)과 같은 구조를 가질 수 있으며, 네 번째 블록의 소거 정보는 마지막 블록 소거 정보(550)과 같은 구조를 가질 수 있다. 메모리 장치는 첫 번째에서 세 번째 블록 소거 정보들을 순차적으로 분석하고, 해당하는 블록 어드레스를 디코딩하여 메모리 셀 어레이(520)에서 대응되는 블록 선택부들을 순차적으로 온 시킬 수 있다. 이후 메모리 장치는 네번째 블록 소거 정보를 분석할 때, 소거 확인 명령(555)에 의해 멀티 블록 소거 정보의 마지막 블록 소거 정보임을 인식하고, 마지막 블록의 어드레스를 디코딩하여 메모리 셀 어레이(520)의 해당하는 블록 선택부를 온시킬 수 있다. 이런 경우, 메모리 셀 어레이(620)은 멀티 블록 소거 정보에 기반하여 동일 플레인에서 4개의 블록들이 소거 블록으로 선택된 상태이며, 나머지 블록들은 비소거 블록으로 선택된 상태가 될 수 있다. 마지막 소거 블록을 선택한 후, 메모리 장치는 전압 공급부(650)을 제어하여 소거 전압을 생성할 수 있다. 생성되는 소거 전압은 메모리 셀 어레이(620)에 공급될 수 있으며, 블록 선택부가 온된 블록들의 전류 통로가 형성되어 선택된 4개의 블록 데이터들이 소거될 수 있다.
이후 메모리 장치는 917 단계 및 919 단계를 수행하면서 소거된 멀티 블록들의 소거 검증 동작을 수행할 수 있다. 먼저 메모리 장치는 소거된 첫 번째 블록을 선택하면, 센스 앰프(643)은 첫 번째 블록의 데이터를 감지할 수 있으며, 메모리 장치는 센스 앰프(643)에서 감지되는 신호를 분석하여 패스(pass) 또는 페일(fail)을 감지할 수 있다. 이후 메모리 장치는 소거된 두 번째 블록을 선택하여 위와 같은 동작을 반복 수행할 수 있다. 즉, 메모리 장치는 소거된 블록들의 첫 번째 블록에서 마지막 블록들을 순차적으로 선택하고, 선택된 블록의 소거 검증 동작을 수행할 수 있다. 메모리 장치는 917 단계에 소거 검증 동작을 수행할 때, 소거 성공(pass)이면 해당 블록의 블록 선택부를 오프시키고, 소거 실패(fail)이면 해당 블록의 블록 선택의 온 상태를 유지시킬 수 있다.
마지막 소거 블록의 소거 검증 동작이 수행되면, 메모리 장치는 919 단계에서 이를 인식하고, 921 단계에서 검증 결과를 분석할 수 있다. 이때 소거된 블록들 중에서 실패가 감지된 블록이 있으면, 메모리 장치는 923 단계에서 이를 인식하고, 915 단계로 진행하여 소거 동작을 재 수행할 수 있다. 메모리 장치는 소거 동작을 재 수행할 때, 갱신된 소거 전압을 사용할 수 있다. 예를들면, 메모리 장치는 전압 공급부(650)을 제어하여 이전 소거 동작에서 공급된 소거 전압보다 높은 레벨의 소거 전압을 생성하도록 제어하여 메모리 셀 어레이(620)에 공급할 수 있다. 이때 메모리 셀 어레이(620)은 소거 실패된 블록의 블록 선택부는 온 상태를 유지하고 있는 상태이며, 따라서 메모리 장치는 915 단계에서 소거 실패된 블록들에 소거 전압이 동시에 공급되어 데이터를 소거하는 동작을 재 수행할 수 있다. 또한 멀티 블록의 소거가 성공으로 검증되면, 메모리 장치는 923 단계에서 이를 인식하고 소거 동작을 종료할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치는 한 플레인에 여러 블록을 동시 소거할 수 있다. 멀티 블록 소거 정보가 입력되면, 메모리 장치는 한 플레인에 위치한 소거 대상이 되는 여러 블록들 선택하고, 선택된 블록들에 높은 소거 전압을 한꺼번에 인가하여 소거 동작을 수행할 수 있다. 소거 동작을 수행한 후, 메모리 장치는 각 블록 별로 소거 검증 동작을 개별 진행할 수 있다. 소거 검증 동작을 수행한 후, 메모리 장치는 검증 결과에 따라 다음 소거 전압 인가 여부를 결정할 수 있으며, 추가의 소거 전압이 필요한 블록들에만 소거 전압을 인가할 수 있다. 모든 대상 블록이 소거 검증이 통과되면, 메모리 장치는 소거 동작을 종료할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치는 하나의 플레인 내에서 여러 블록을 동시에 소거할 수 있다. 또한 본 발명의 다양한 실시예들에 따른 메모리 장치는 복수의 플레인들에서 복수의 블록들을 병렬로 동시에 소거할 수 있다. 예를들면, 도 7에서 플레인 1의 멀티 블록 소거 정보 및 플레인 N의 멀티 블록 소거 정보들을 각각 독립적으로 발생할 수 있다. 이런 경우, 메모리 장치는 플레인 1의 멀티 블록 소거 정보에 기반하여 플레인 1 내에 위치되는 대응되는 블록들을 소거 블록들로 선택하고, 연속하여 플레인 N의 멀티 블록 소거 정보에 기반하여 플레인 N 내에 위치되는 대응되는 블록들을 소거 블록들로 선택할 수 있다. 이후 플레인 N의 마지막 소거 블록을 선택한 후, 메모리 장치는 플레인 1 및 플레인 N에 소거 전압을 공급할 수 있다. 그러면 메모리 셀 어레이(620)의 플레인 1에서 선택된 블록들 및 플레인 N에서 선택된 블록들의 데이터들을 동시에 소거할 수 있다. 메모리 장치는 플레인 1 및 플레인 N에서 선택된 블록들을 동시에 소거한 후, 각 플레인 별로 소거 검증 동작을 수행할 수 있다.
본 발명의 다양한 실시예들에 따른 메모리 장치는 비휘발성 메모리 장치가 될 수 있으며, 비휘발성 메모리 장치는 NAND 플래시 메모리가 될 수 있다. 또한 본 발명의 다양한 실시예에 따른 메모리 장치의 멀티 블록 소거 방법은 2D 및 3D NAND 플래시 메모리 장치에 모두 적용할 수 있다.
그러면 이하에서는, 도 10 내지 도 15를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 4에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 10을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 11을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 11에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 12를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 12에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 13을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 14를 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 12에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 15를 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 14에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 메모리 장치에 있어서,
    다수의 블록들을 포함하며, 각 블록은 블록 선택부 및 블록 메모리 셀 어레이를 포함하는 메모리 셀 어레이;
    어드레스를 디코딩하여 메모리 셀 어레이의 소거 블록을 선택하는 로우 디코더;
    적어도 하나의 소거 전압을 생성하여 상기 메모리 어레이에 공급하는 전압 공급부; 및
    동일 플레인의 멀티 블록 소거 정보를 입력하며, 상기 멀티 블록 소거 정보에 포함된 블록 어드레스들을 상기 로우 디코더에 순차적으로 전송하며, 마지막 블록 어드레스가 전송되면 상기 전압 공급부에 소거 제어신호를 출력하는 제어회로를 포함하여,
    상기 메모리 셀 어레이의 동일 플레인에서 선택된 복수의 블록들을 동시에 소거하는 메모리 장치.
  2. 제1항에 있어서,
    메모리 셀 어레이의 블록의 소거 상태를 검증하는 검증회로를 더 포함하며,
    상기 제어회로는
    상기 검증회로의 출력에 기반하여 소거 성공된 블록의 선택을 해제하고, 소거 실패된 블록의 선택이 유지되도록 제어하며,
    소거 실패 블록이 존재하면 상기 전압 공급부에 갱신된 소거 전압을 재 공급하도록 제어하는 메모리 장치.
  3. 제2항에 있어서,
    상기 갱신된 소거 전압은 이전의 소거 전압보다 더 높은 전압인 메모리 장치.
  4. 제3항에 있어서,
    상기 동일 플레인 멀티 소거 정보는 복수의 블록 소거 정보들이 직렬 연결되는 구성을 가지며,
    상기 블록 소거 정보는 소거 명령, 소거할 블록 어드레스 정보 및 블록 종료 명령들을 포함하며,
    상기 블록 소거 정보의 마지막 블록 소거 정보는 소거 명령, 소거할 블록 어드레스 정보 및 멀티 블록 종료 명령들을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    제어회로는
    상기 동일 플레인 멀티 블록 소거 정보에서 블록 종료 명령이 인식되면 상기 블록 어드레스 정보를 상기 로우 디코더에 출력하며,
    상기 동일 플레인 멀티 블록 소거 정보에서 멀티 블록 종료 명령이 인식되면 상기 블록 어드레스 정보를 상기 로우 디코더에 출력하고, 상기 전압 공급부가 상기 메모리 셀 어레이에 소거 전압을 공급하도록 제어하는 메모리 장치.
  6. 제5항에 있어서,
    상기 동일 플레인 멀티 블록 소거 정보에서 블록 어드레스 정보들은 서로 연속되는 블록 어드레스 정보인 메모리 장치.
  7. 제5항에 있어서,
    상기 플레인 플레임 멀티 블록 소거 정보에서 블록 어드레스 정보들은 불연속되는 블록 어드레스 정보인 메모리 장치.
  8. 제5항에 있어서,
    메모리 셀 어레이의 블록의 소거 상태를 검증하는 검증회로를 더 포함하는 장치.
  9. 제8항에 있어서,
    상기 제어회로는
    상기 검증회로의 출력에 기반하여 상기 메모리 셀 어레이의 소거 성공된 블록의 선택을 해제하고, 소거 실패된 블록의 선택을 유지하도록 제어하며,
    상기 소거된 블록의 검증이 완료되면, 상기 소거 실패 블록이 존재 여부를 확인하고, 소거 실패 블록이 존재하면 상기 전압 공급부에 갱신된 소거 전압을 공급하도록 제어하는 메모리 장치.
  10. 제9항에 있어서,
    상기 갱신된 소거 전압은 이전의 소거 전압보다 더 높은 전압인 메모리 장치.
  11. 메모리 장치의 동작 방법에 있어서,
    동일 플레인의 멀티 블록 소거 정보를 입력하는 단계;
    메모리 셀 어레이는 다수의 블록들을 포함하며 각 블록은 블록 선택부 및 블록 메모리 셀 어레이를 포함하며, 상기 멀티 블록 소거 정보에 포함된 블록 어드레스들을 디코딩하여 상기 메모리 셀 어레이의 대응되는 블록 선택부를 온시키는 단계;
    상기 멀티 블록 소거 정보의 마지막 블록 소거 정보에 기반하는 블록선택부가 온되면 상기 메모리 셀 어레이에 소거 전압을 공급하는 단계; 및
    상기 소거 전압에 의해 상기 메모리 셀 어레이의 동일 플레인에 선택된 복수의 블록들을 동시에 소거하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    메모리 셀 어레이의 블록의 소거 상태를 검증하는 단계;
    상기 소거 성공된 블록의 선택을 해제하고, 소거 실패된 블록의 선택이 유지되도록 제어단계; 및
    소거 실패 블록이 존재하면 갱신된 소거 전압을 상기 메모리 셀 어레이에 재 공급하여 소거 실패된 블록의 데이터를 재 소거하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 갱신된 소거 전압은 이전의 소거 전압보다 더 높은 전압인 방법.
  14. 제13항에 있어서,
    상기 동일 플레인 멀티 소거 정보는 복수의 블록 소거 정보들이 직렬 연결되는 구성을 가지며,
    상기 블록 소거 정보는 제1 소거 명령, 소거할 블록 어드레스 정보 및 제2 소거 명령들을 포함하며,
    상기 블록 소거 정보의 마지막 블록 소거 정보는 제1 소거 명령, 소거할 블록 어드레스 정보 및 소거 확인 명령들을 포함하는 방법.
  15. 제14항에 있어서,
    상기 블록 선택부를 온시키는 단계는,
    상기 동일 플레인 멀티 블록 소거 정보에서 제2 소거 명령이 인식되면 상기 블록 어드레스 정보를 디코딩하여 상기 메모리 셀 어레이의 해당하는 블록 선택부를 온시키는 단계; 및,
    상기 동일 플레인 멀티 블록 소거 정보에서 소거 확인 명령이 인식되면 상기 메모리 셀 어레이의 해당하는 블록 선택부를 온시킨 후, 상기 메모리 셀 어레이에 소거 전압을 공급하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 동일 플레인 멀티 블록 소거 정보에서 블록 어드레스 정보들은 서로 연속되는 블록 어드레스 정보인 방법.
  17. 제15항에 있어서,
    상기 플레인 플레인 멀티 블록 소거 정보에서 블록 어드레스 정보들은 불연속되는 블록 어드레스 정보인 방법.
  18. 제15항에 있어서,
    메모리 셀 어레이에서 소거 블록들의 소거 상태를 블록 별로 검증하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 소거 상태를 검증하는 단계는,
    상기 검증 결과에 기반하여 상기 메모리 셀 어레이의 소거 성공된 블록의 선택을 해제하는 단계;
    상기 검증 결과에 기반하여 상기 메모리 셀 어레이의 소거 실패된 블록의 선택을 유지하는 단계; 및,
    상기 소거된 블록의 검증이 완료되면, 상기 소거 실패된 블록들에 갱신된 소거 전압을 공급하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서,
    상기 갱신된 소거 전압은 이전의 소거 전압보다 더 높은 전압인 방법.
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