KR20170025948A - 반도체 시스템 및 제어 방법 - Google Patents
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Abstract
컨트롤러; 상기 컨트롤러와 전기적으로 연결된 버퍼칩; 및 상기 버퍼칩과 전기적으로 연결된 복수개의 메모리 칩을 포함하며, 상기 버퍼칩은 상기 복수개의 메모리 칩들 중 적어도 한쌍의 메모리 칩들이 출력한 데이터를 논리 연산하고, 논리 연산한 결과를 상기 컨트롤러로 출력하거나, 데이터를 출력한 한쌍의 메모리 칩 이외의 다른 메모리 칩에 논리 연산 결과를 제공하는 것을 특징으로 한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 시스템 및 제어 방법에 관한 것이다.
반도체 장치는 반도체 장치를 제어하는 컨트롤러와 연결되어 동작에 관한 제어를 받는다. 일반적으로 반도체 시스템은 반도체 장치와 컨트롤러를 포함한다.
반도체 시스템의 고속화 추세에 따라 반도체 장치 및 컨트롤러 또한 고속화되도록 설계되고 있다.
반도체 시스템의 고속화 구현을 위해 반도체 장치 및 컨트롤러 각각의 동작 고속화에 관한 연구뿐만 아니라, 반도체 장치와 컨트롤러의 고속 신호 처리에 관한 연구도 계속되고 있다.
본 발명은 고속화 구현을 위한 반도체 시스템 및 제어 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 시스템은 컨트롤러; 상기 컨트롤러와 전기적으로 연결된 버퍼칩; 및 상기 버퍼칩과 전기적으로 연결된 복수개의 메모리 칩을 포함하며, 상기 버퍼칩은 상기 복수개의 메모리 칩들 중 적어도 한쌍의 메모리 칩들이 출력한 데이터를 논리 연산하고, 논리 연산한 결과를 상기 컨트롤러로 출력하거나, 데이터를 출력한 한쌍의 메모리 칩 이외의 다른 메모리 칩에 논리 연산 결과를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 제어 방법은 제 1 메모리 칩 및 제 2 메모리 칩이 데이터를 출력하는 단계; 연산 여부를 결정하는 단계; 상기 연산 여부를 결정하는 단계에서 연산을 수행하지 않을 경우 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩에서 출력된 데이터를 컨트롤러에 제공하는 단계; 상기 연산 여부를 결정하는 단계에서 연산을 수행할 경우 상기 제 1 및 제 2 메모리 칩에서 출력된 데이터를 제 1 연산 및 제 2 연산을 수행하는 단계; 및 상기 제 1 연산 및 제 2 연산에 대한 결과를 전달할 메모리 칩을 선택하는 단계를 포함한다.
본 발명에 따른 반도체 시스템 및 제어 방법은 고속화 구현에 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도,
도 2는 도 1의 반도체 시스템 중 버퍼 칩과 메모리 칩들간의 구성도,
도 3은 도 2의 제 1 연산 제어부의 구성도,
도 4는 도 2의 제 1 입출력 제어부의 구성도,
도 5는 도 2의 제 1 채널 데이터 전달부의 구성도,
도 6은 도 1의 반도체 시스템 중 버퍼 칩과 메모리 칩들간의 구성도,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 제어 방법에 관한 순서도이다.
도 2는 도 1의 반도체 시스템 중 버퍼 칩과 메모리 칩들간의 구성도,
도 3은 도 2의 제 1 연산 제어부의 구성도,
도 4는 도 2의 제 1 입출력 제어부의 구성도,
도 5는 도 2의 제 1 채널 데이터 전달부의 구성도,
도 6은 도 1의 반도체 시스템 중 버퍼 칩과 메모리 칩들간의 구성도,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 제어 방법에 관한 순서도이다.
본 발명의 실시예에 따른 반도체 시스템은 도1에 도시된 바와 같이, 컨트롤러(100), 버퍼칩(200) 및 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)을 포함할 수 있다. 이때, 도 1에 도시된 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340) 즉 4개의 메모리 칩은 본 발명의 실시예에 따른 개수일 뿐 이에 한정하지 않는다.
상기 컨트롤러(100)는 상기 버퍼칩(200)과 전기적으로 연결된다. 상기 컨트롤러(100)는 상기 버퍼칩(200)에 복수개의 제어 신호(CTRL)를 제공하며, 상기 버퍼칩(200)과 데이터(DATA)를 제공하기도 하고, 제공 받기도 한다.
상기 버퍼칩(200)은 상기 컨트롤러(100)와 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340) 사이에 배치되며, 상기 컨트롤러(100)와 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)과 전기적으로 연결된다. 상기 버퍼칩(200)은 상기 컨트롤러(100)로부터 제공 받은 복수개의 제어 신호(CTRL) 및 데이터(DATA)를 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)으로 전달하고, 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)으로부터 출력되는 데이터(DATA)를 상기 컨트롤러(100)에 전달하기도 한다.
상기 제 1 내기 제 4 메모리 칩(310, 320, 330, 340) 각각은 상기 컨트롤러(100)로부터 상기 버퍼칩(200)을 통해 전달되는 복수개의 제어 신호(CTRL)에 응답한 동작을 수행하며, 상기 데이터(DATA)를 저장하거나 저장된 데이터를 출력하는 동작을 수행하기도 한다.
본 발명의 실시예에 따른 반도체 시스템은 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)으로부터 출력되는 데이터를 상기 컨트롤러(100)에 전달하거나, 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340) 중 하나에서 출력된 데이터를 다른 메모리 칩에 전달하거나, 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)으로부터 출력되는 데이터를 논리 연산하고 연산된 결과를 상기 컨트롤러(100)에 전달하거나, 연산된 결과를 메모리 칩들 중 하나에 전달하는 상기 버퍼칩(200)을 포함하는 것을 특징으로 한다. 상기 논리 연산은 데이터들을 더하거나 빼거나 곱하거나 나누기등의 연산을 포함한다.
도 2는 본 발명의 실시예에 따른 반도체 시스템 중 버퍼칩(200)과 메모리 칩들(310, 320, 330, 340)간의 구성도이다.
상기 버퍼칩(200)은 상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)과 전기적으로 연결된다. 예를 들어, 상기 버퍼칩(200)은 상기 제 1 메모리 칩(310)의 제 1 칩 데이터 입출력단(CH1DQ), 상기 제 2 메모리 칩(320)의 제 2 칩 데이터 입출력단(CH2DQ), 상기 제 3 메모리 칩(330)의 제 3 칩 데이터 입출력단(CH3DQ), 및 상기 제 4 메모리 칩(340)의 제 4 칩 데이터 입출력단(CH4DQ)과 전기적으로 연결된다. 이때, 상기 제 1 메모리 칩(310)은 상기 제 1 칩 데이터 입출력단(CH1DQ)을 통해 데이터를 입출력한다. 상기 제 2 메모리 칩(320)은 상기 제 2 칩 데이터 입출력단(CH2DQ)을 통해 데이터를 입출력한다. 상기 제 3 메모리 칩(330은 상기 제 3 칩 데이터 입출력단(CH3DQ)을 통해 데이터를 입출력한다. 상기 제 4 메모리 칩(340)은 상기 제 4 칩 데이터 입출력단(CH3DQ)을 통해 데이터를 입출력한다.
상기 버퍼칩(200)은 도 2에 도시된 바와 같이, 제 1 및 제 2 연산 제어부(211, 212), 제 1 내지 제 4 입출력 제어부(221, 222, 223, 224), 및 제 1 및 제 2 채널 데이터 전달부(231, 232)를 포함할 수 있다.
상기 제 1 연산 제어부(211)는 제 1 및 제 2 칩 리드 신호(RD1, RD2), 제 1 및 제 2 칩 라이트 신호(WR1, WR2), 및 연산 리드 신호(OP_read)에 응답하여 상기 제 1 및 제 2 메모리 칩(310, 320)으로부터 입력 받은 데이터를 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp)로서 출력하거나, 상기 제 1 및 제 2 메모리 칩(310, 320)으로부터 입력 받은 데이터를 논리 연산하여 연산 결과를 상기 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp)로서 출력한다. 또한 상기 제 1 연산 제어부(211)는 상기 제 1 및 제 2 칩 리드 신호(RD1, RD2), 상기 제 1 및 제 2 칩 라이트 신호(WR1, WR2), 및 상기 연산 리드 신호(OP_read)에 응답하여 상기 제 1 및 제2 입출력 제어부(221, 222)로부터 입력되는 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp)를 상기 제 1 및 제 2 메모리 칩(310, 320)으로서 출력한다. 예를 들어, 상기 제 1 연산 제어부(211)는 상기 제 1 및 제 2 칩 리드 신호(RD1, RD2)가 인에이블되면 상기 제 1 메모리 칩(310) 및 제 2 메모리 칩(320)에서 출력된 데이터 각각을 상기 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp)로서 각각 출력한다. 상기 제 1 연산 제어부(211)는 상기 제 1 및 제 2 칩 리드 신호(RD1, RD2)가 인에이블되고 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터를 제 1 논리 연산하여 논리 연산 결과를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력하고, 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터를 제 2 논리 연산하여 논리 연산 결과를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다. 상기 제 1 연산 제어부(211)는 상기 제 1 및 제 2 칩 라이트 신호(WR1, WR2)가 인에이블되면 상기 제 1 및 제 2 입출력 제어부(221, 222)로부터 입력 받은 상기 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp) 각각을 상기 제 1 및 제 2 메모리 칩(310, 320) 각각에 출력한다.
상기 제 2 연산 제어부(212)는 제 3 및 제 4 칩 리드 신호(RD3, RD4), 제 3 및 제 4 칩 라이트 신호(WR3, WR4), 및 상기 연산 리드 신호(OP_read)에 응답하여 상기 제 3 및 제 4 메모리 칩(330, 340)으로부터 입력 받은 데이터를 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp)로서 출력하거나, 상기 제 3 및 제 4 메모리 칩(330, 340)으로부터 입력 받은 데이터를 논리 연산하여 연산 결과를 상기 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp)로서 출력한다. 또한 상기 제 2 연산 제어부(212)는 상기 제 3 및 제 4 칩 리드 신호(RD3, RD4), 상기 제 3 및 제 4 칩 라이트 신호(WR3, WR4), 및 상기 연산 리드 신호(OP_read)에 응답하여 상기 제 3 및 제4 입출력 제어부(223, 224)로부터 입력되는 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp)를 상기 제 3 및 제 4 메모리 칩(330, 340)으로서 출력한다. 예를 들어, 상기 제 2 연산 제어부(212)는 상기 제 3 및 제 4 칩 리드 신호(RD3, RD4)가 인에이블되면 상기 제 3 메모리 칩(330) 및 제 4 메모리 칩(340)에서 출력된 데이터 각각을 상기 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp)로서 각각 출력한다. 상기 제 2 연산 제어부(212)는 상기 제 3 및 제 4 칩 리드 신호(RD3, RD4)가 인에이블되고 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 3 및 제 4 메모리 칩(330, 340)에서 출력된 데이터를 제 1 논리 연산하여 논리 연산 결과를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력하고, 상기 제 3 및 제 4 메모리 칩(330, 340)에서 출력된 데이터를 제 2 논리 연산하여 논리 연산 결과를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다. 상기 제 2 연산 제어부(212)는 상기 제 3 및 제 4 칩 라이트 신호(WR3, WR4)가 인에이블되면 상기 제 3 및 제 4 입출력 제어부(223, 224)로부터 입력 받은 상기 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp) 각각을 상기 제 3 및 제 4 메모리 칩(330, 340) 각각에 출력한다.
상기 제 1 입출력 제어부(221)는 상기 제 1 칩 리드 신호(RD1) 및 상기 제 1 칩 라이트 신호(WR1)에 응답하여 제 1 칩 데이터(CH1_DATA)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력하거나, 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 칩 데이터(CH1_DATA)로서 출력한다. 예를 들어, 상기 제 1 입출력 제어부(221)는 상기 제 1 칩 라이트 신호(WR1)가 인에이블되면 상기 제 1 칩 데이터(CH1_DATA)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다. 한편, 상기 제 1 입출력 제어부(221)는 상기 제 1 칩 리드 신호(RD1)가 인에이블되면 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 칩 데이터(CH1_DATA)로서 출력한다. 이때, 상기 제 1 칩 예비 데이터(CH1_dp)는 상기 제 1 연산 제어부(211)와 상기 제 1 입출력 제어부(221) 사이에 주고 받는 데이터를 의미할 수 있고, 상기 제 1 칩 데이터(CH1_DATA)는 상기 제 1 입출력 제어부(221)와 컨트롤러(100, 도1에 도시)가 주고 받는 데이터를 의미할 수 있다.
상기 제 2 입출력 제어부(222)는 상기 제 2 칩 리드 신호(RD2) 및 상기 제 2 칩 라이트 신호(WR2)에 응답하여 제 2 칩 데이터(CH2_DATA)를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력하거나, 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 2 칩 데이터(CH2_DATA)로서 출력한다. 예를 들어, 상기 제 2 입출력 제어부(222)는 상기 제 2 칩 라이트 신호(WR2)가 인에이블되면 상기 제 2 칩 데이터(CH2_DATA)를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다. 한편, 상기 제 2 입출력 제어부(222)는 상기 제 2 칩 리드 신호(RD2)가 인에이블되면 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 2 칩 데이터(CH2_DATA)로서 출력한다. 이때, 상기 제 2칩 예비 데이터(CH2_dp)는 상기 제 1 연산 제어부(211)와 상기 제 2 입출력 제어부(222) 사이에 주고 받는 데이터를 의미할 수 있고, 상기 제 2 칩 데이터(CH2_DATA)는 상기 제 2입출력 제어부(222)와 컨트롤러(100, 도1에 도시)가 주고 받는 데이터를 의미할 수 있다.
상기 제 3 입출력 제어부(223)는 상기 제 3 칩 리드 신호(RD3) 및 상기 제 3 칩 라이트 신호(WR3)에 응답하여 제 3 칩 데이터(CH3_DATA)를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력하거나, 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 3 칩 데이터(CH3_DATA)로서 출력한다. 예를 들어, 상기 제 3 입출력 제어부(223)는 상기 제 3 칩 라이트 신호(WR3)가 인에이블되면 상기 제 3 칩 데이터(CH3_DATA)를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력한다. 한편, 상기 제 3 입출력 제어부(223)는 상기 제 3칩 리드 신호(RD3)가 인에이블되면 상기 제 3칩 예비 데이터(CH3_dp)를 상기 제 3 칩 데이터(CH3_DATA)로서 출력한다. 이때, 상기 제 3칩 예비 데이터(CH3_dp)는 상기 제 2 연산 제어부(212)와 상기 제 3 입출력 제어부(223) 사이에 주고 받는 데이터를 의미할 수 있고, 상기 제 3 칩 데이터(CH3_DATA)는 상기 제 3입출력 제어부(223)와 컨트롤러(100, 도1에 도시)가 주고 받는 데이터를 의미할 수 있다.
상기 제 4 입출력 제어부(224)는 상기 제 4 칩 리드 신호(RD4) 및 상기 제 4 칩 라이트 신호(WR4)에 응답하여 제 4 칩 데이터(CH4_DATA)를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력하거나, 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 4 칩 데이터(CH4_DATA)로서 출력한다. 예를 들어, 상기 제 4 입출력 제어부(224)는 상기 제 4 칩 라이트 신호(WR4)가 인에이블되면 상기 제 4 칩 데이터(CH4_DATA)를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다. 한편, 상기 제 4 입출력 제어부(224)는 상기 제 4칩 리드 신호(RD4)가 인에이블되면 상기 제 4칩 예비 데이터(CH4_dp)를 상기 제 4 칩 데이터(CH4_DATA)로서 출력한다. 이때, 상기 제 4칩 예비 데이터(CH4_dp)는 상기 제 2 연산 제어부(212)와 상기 제 4 입출력 제어부(223) 사이에 주고 받는 데이터를 의미할 수 있고, 상기 제 4 칩 데이터(CH4_DATA)는 상기 제 4입출력 제어부(224)와 컨트롤러(100, 도1에 도시)가 주고 받는 데이터를 의미할 수 있다.
상기 제 1 채널 데이터 전달부(231)는 제 1 및 제 3 칩 전달 신호(TRANS1, TRANS3)에 응답하여 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력하거나 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력할 수 있다. 예를 들어, 상기 제 1 채널 데이터 전달부(231)는 상기 제 1 칩 전달 신호(TRANS1)가 인에이블되면 상기 제 1 칩 예비 데이터(CH1_dp)을 상기 제 3 칩 예비 데이터(CH3_dp)로서 상기 제 2 연산 제어부(212) 및 상기 제 3 입출력 제어부(223)에 전달할 수 있다. 한편, 상기 제 1 채널 데이터 전달부(231)는 상기 제 3 칩 전달 신호(TRANS3)가 인에이블되면 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 상기 제 1 연산 제어부(211) 및 상기 제 1 입출력 제어부(221)에 전달할 수 있다.
상기 제 2 채널 데이터 전달부(232)는 제 2 및 제 4 칩 전달 신호(TRANS2, TRANS4)에 응답하여 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력하거나 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력할 수 있다. 예를 들어, 상기 제 2 채널 데이터 전달부(232)는 상기 제 2 칩 전달 신호(TRANS2)가 인에이블되면 상기 제 2 칩 예비 데이터(CH2_dp)을 상기 제 4 칩 예비 데이터(CH4_dp)로서 상기 제 2 연산 제어부(212) 및 상기 제 4 입출력 제어부(224)에 전달할 수 있다. 한편, 상기 제 2 채널 데이터 전달부(232)는 상기 제 4 칩 전달 신호(TRANS4)가 인에이블되면 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 2 칩 예비 데이터(CH2_dp)로서 상기 제 1 연산 제어부(211) 및 상기 제 2 입출력 제어부(222)에 전달할 수 있다.
상기 제 1 연산 제어부(211)는 도 3에 도시된 바와 같이, 제 1 내지 제 4 드라이버(DR1, DR2, DR3, DR4), 제 1 및 제 2 멀티 플렉서(MUX1, MUX2), 제 1 논리 연산 소자(XOR), 및 제 2 논리 연산 소자(AND)를 포함할 수 있다.
상기 제 1드라이버(DR1)는 상기 제 1 칩 라이트 신호(WR1)가 인에이블되면 활성화되어 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 메모리 칩(310)의 제 1 칩 데이터 입출력단(CH1DQ)으로 출력한다.
상기 제 2 드라이버(DR2)는 상기 제 2 칩 라이트 신호(WR2)가 인에이블되면 활성화되어 상기 제 2 칩 예비 데이터(CH2_dq)를 상기 제 2 메모리 칩(320)의 제 2 칩 데이터 입출력단(CH2DQ)으로 출력한다.
상기 제 1 논리 연산 소자(XOR)는 상기 제 1 칩 데이터 입출력단(CH1DQ)으로부터 출력된 데이터와 상기 제 2 칩 데이터 입출력단(CH2DQ)으로부터 출력된 데이터를 제 1 논리 연산하여 그 결과를 출력한다. 예를 들어, 상기 제 1 논리 연산 소자(XOR)는 익스클루시브 오어 게이트(XOR, exclusive or gate)를 포함할 수 있다. 상기 제 1 논리 연산 소자(XOR)는 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 출력된 데이터들이 동일하면 로우 레벨의 출력 신호를 출력하고, 서로 다르면 하이 레벨의 출력 신호를 출력한다.
상기 제 2 논리 연산 소자(AND)는 상기 제 1 칩 데이터 입출력단(CH1DQ)으로부터 출력된 데이터와 상기 제 2 칩 데이터 입출력단(CH2DQ)으로부터 출력된 데이터를 제 2 논리 연산하여 그 결과를 출력한다. 예를 들어, 상기 제 2논리 연산 소자(AND)는 앤드 게이트(AND gate)를 포함할 수 있다. 상기 제 2 논리 연산 소자(AND)는 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 출력된 데이터들이 하이 레벨이면 하이 레벨의 출력 신호를 출력하고, 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 출력된 데이터들 중 하나라도 로우 레벨이면 로우 레벨의 출력 신호를 출력한다.
상기 제 1 멀티 플렉서(MUX1)는 상기 연산 리드 신호(OP_read)에 응답하여 상기 제 1 논리 연산 소자(XOR)의 출력 신호 및 상기 제 1 칩 데이터 입출력단(CH1DQ)의 출력 신호 중 하나를 출력한다. 예를 들어, 상기 제1 멀티 플렉서(MUX1)는 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 1 논리 연산 소자(XOR)의 출력 신호를 상기 제 1 멀티 플렉서(MUX1)의 출력 신호로서 출력한다. 상기 제 1 멀티 플렉서(MUX1)는 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 1 칩 데이터 입출력단(CH1DQ)으로부터 출력된 신호를 상기 제 1 멀티 플렉서(MUX1)의 출력 신호로서 출력한다.
상기 제 2 멀티 플렉서(MUX2)는 상기 연산 리드 신호(OP_read)에 응답하여 상기 제 2 논리 연산 소자(AND)의 출력 신호 및 상기 제 2 칩 데이터 입출력단(CH2DQ)의 출력 신호 중 하나를 출력한다. 예를 들어, 상기 제 2 멀티 플렉서(MUX1)는 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 2 논리 연산 소자(AND)의 출력 신호를 상기 제 2 멀티 플렉서(MUX2)의 출력 신호로서 출력한다. 상기 제 2 멀티 플렉서(MUX2)는 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 2 칩 데이터 입출력단(CH2DQ)으로부터 출력된 신호를 상기 제 2 멀티 플렉서(MUX2)의 출력 신호로서 출력한다.
상기 제 3드라이버(DR3)는 상기 제 1 칩 리드 신호(RD1)가 인에이블되면 활성화되어 상기 제 1 멀티 플렉서(MUX1)의 출력 신호를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다.
상기 제 4드라이버(DR4)는 상기 제 2 칩 리드 신호(RD2)가 인에이블되면 활성화되어 상기 제 2 멀티 플렉서(MUX2)의 출력 신호를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 제 1 연산 제어부(211)는 상기 제 1 메모리 칩(310)의 라이트 동작시 즉, 상기 제 1 칩 라이트 신호(WR1)가 인에이블되면 상기 제 1 드라이버(DR1)를 통해 상기 제 1 칩 예비 데이터(CH1_dp)가 상기 제 1 칩 데이터 입출력단(CH1DQ)으로 제공되며, 상기 제 1 메모리 칩(310)은 상기 제 1 칩 데이터 입출력단(CH1DQ)을 통해 데이터를 입력 받는다. 상기 제 1 연산 제어부(211)는 상기 제 2 메모리 칩(320)의 라이트 동작시 즉, 상기 제 2 칩 라이트 신호(WR2)가 인에이블되면 상기 제 2 드라이버(DR2)를 통해 상기 제 2 칩 예비 데이터(CH2_dp)가 상기 제 2 칩 데이터 입출력단(CH2DQ)으로 제공되며, 상기 제 2 메모리 칩(320)은 상기 제 2 칩 데이터 입출력단(CH2DQ)을 통해 데이터를 입력 받는다. 상기 제 1 연산 제어부(211)는 상기 제 1 메모리 칩(310)의 리드 동작시 즉, 상기 제 1 칩 리드 신호(RD1)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 1 메모리 칩(310)의 상기 제 1 칩 데이터 입출력단(CH1DQ)으로부터 출력된 데이터를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다. 상기 제 1 연산 제어부(211)는 상기 제 2메모리 칩(320)의 리드 동작시 즉, 상기 제 2 칩 리드 신호(RD2)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 2 메모리 칩(320)의 상기 제 2 칩 데이터 입출력단(CH2DQ)으로부터 출력된 데이터를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다. 상기 제 1 연산 제어부(211)는 연산 리드 동작시 즉, 상기 제 1 및 제 2 칩 리드 신호(RD1, RD2)가 인에이블되고 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 1 및 제 2 메모리 칩(310, 320)의 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 출력된 데이터들을 제 1 및 제 2 논리 연산하고, 상기 제 1 논리 연산 결과를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력하며, 상기 제 2 논리 연산 결과를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다.
상기 제 2 연산 제어부(212)는 입출력되는 신호만 다를 뿐 상기 제 1 연산 제어부(211)의 구동 및 동작이 동일하다. 그러므로, 상기 제 2 연산 제어부(212)의 구성 설명은 생략하고, 상기 제 2 연산 제어부(212)의 동작 설명을 기술한다.
상기 제 2 연산 제어부(212)는 상기 제 3 메모리 칩(330)의 라이트 동작시 즉, 상기 제 3 칩 라이트 신호(WR3)가 인에이블되면 상기 제 3 칩 예비 데이터(CH3_dp)가 상기 제 3 칩 데이터 입출력단(CH3DQ)으로 제공되며, 상기 제 3 메모리 칩(330)은 상기 제 3 칩 데이터 입출력단(CH3DQ)을 통해 데이터를 입력 받는다. 상기 제 2 연산 제어부(212)는 상기 제 4 메모리 칩(340)의 라이트 동작시 즉, 상기 제 4 칩 라이트 신호(WR4)가 인에이블되면 상기 제 4 칩 예비 데이터(CH4_dp)가 상기 제 4 칩 데이터 입출력단(CH4DQ)으로 제공되며, 상기 제 4 메모리 칩(340)은 상기 제 4 칩 데이터 입출력단(CH4DQ)을 통해 데이터를 입력 받는다. 상기 제 2 연산 제어부(212)는 상기 제 3 메모리 칩(330)의 리드 동작시 즉, 상기 제 3 칩 리드 신호(RD3)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 3 메모리 칩(330)의 상기 제 3 칩 데이터 입출력단(CH3DQ)으로부터 출력된 데이터를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력한다. 상기 제 2 연산 제어부(212)는 상기 제 4 메모리 칩(340)의 리드 동작시 즉, 상기 제 4 칩 리드 신호(RD4)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 4 메모리 칩(340)의 상기 제 4 칩 데이터 입출력단(CH4DQ)으로부터 출력된 데이터를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다. 상기 제 2 연산 제어부(212)는 연산 리드 동작시 즉, 상기 제 3 및 제 4 칩 리드 신호(RD3, RD4)가 인에이블되고 상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 3 및 제 4 메모리 칩(330, 340)의 상기 제 3 및 제 4 칩 데이터 입출력단(CH3DQ, CH4DQ)으로부터 출력된 데이터들을 상기 제 1 및 제 2 논리 연산하고, 상기 제 1 논리 연산 결과를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력하며, 상기 제 2 논리 연산 결과를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다.
상기 제 1 입출력 제어부(221)는 도 4에 도시된 바와 같이, 제 5 및 제 6 드라이버(DR5, DR6)를 포함할 수 있다.
상기 제 5드라이버(DR5)는 상기 제 1 칩 리드 신호(RD1)가 인에이블되면 활성화되어 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 칩 데이터(CH1_DATA)로서 출력한다.
상기 제 6 드라이버(DR6)는 상기 제 1 칩 라이트 신호(WR1)가 인에이블되면 활성화되어 상기 제 1 칩 데이터(CH1_DATA)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다.
상기 제 2 내지 제 4 입출력 제어부(222, 223, 224)는 상기 제 1 입출력 제어부(221)와 입출력되는 신호만 다를 뿐 동일하게 구성될 수 있다.
상기 제 1 채널 데이터 전달부(231)는 도 5에 도시된 바와 같이, 제 7 및 제 8 드라이버(DR7, DR8)를 포함할 수 있다.
상기 제 7 드라이버(DR7)는 상기 제 1 칩 전달 신호(TRANS1)가 인에이블되면 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력한다.
상기 제 8 드라이버(DR8)는 상기 제 3 칩 전달 신호(TRANS3)가 인에이블되면 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하면 다음과 같다.
제 1 메모리 칩(310)이 출력한 데이터가 버퍼칩(200)을 통해 제 1 칩 데이터(CH1_DATA)로서 컨트롤러(100)에 출력되는 동작을 설명한다.
상기 제 1 메모리 칩(310)이 제 1 칩 데이터 입출력단(CH1DQ)을 통해 데이터를 출력하여 상기 버퍼칩(200)의 제 1 연산 제어부(211)에 입력된다.
제 1 칩 리드 신호(RD1)가 인에이블되고, 연산 리드 신호(OP_read)가 다스에이블된 상태에서 상기 제 1연산 제어부(211)는 상기 제 1 칩 데이터 출력단(CH1DQ)으로부터 입력된 데이터를 제 1 칩 예비 데이터(CH1_dp)로서 출력한다.
상기 제 1 입출력 제어부(221)는 상기 제 1 칩 리드 신호(RD1)가 인에이블되면 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 칩 데이터(CH1_DATA)로서 상기 컨트롤러(100)에 제공한다.
제 2 메모리 칩(320)이 출력한 데이터가 상기 버퍼칩(200)을 통해 제 2 칩 데이터(CH2_DATA)로서 상기 컨트롤러(100)에 출력되는 동작을 설명한다.
상기 제 2 메모리 칩(320)이 제 2 칩 데이터 입출력단(CH2DQ)을 통해 데이터를 출력하여 상기 버퍼칩(200)의 상기 제 1 연산 제어부(211)에 입력된다.
제 2 칩 리드 신호(RD2)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 다스에이블된 상태에서 상기 제 1 연산 제어부(211)는 상기 제 2 칩 데이터 출력단(CH2DQ)으로부터 입력된 데이터를 제 2 칩 예비 데이터(CH2_dp)로서 출력한다.
상기 제 2 입출력 제어부(222)는 상기 제 2 칩 리드 신호(RD2)가 인에이블되면 상기 제2칩 예비 데이터(CH2_dp)를 상기 제 2 칩 데이터(CH2_DATA)로서 상기 컨트롤러(100)에 제공한다.
제 3 메모리 칩(330)이 출력한 데이터가 상기 버퍼칩(200)을 통해 제 3 칩 데이터(CH3_DATA)로서 상기 컨트롤러(100)에 출력되는 동작을 설명한다.
상기 제 3 메모리 칩(330)이 제 3 칩 데이터 입출력단(CH3DQ)을 통해 데이터를 출력하여 상기 버퍼칩(200)의 상기 제 2 연산 제어부(212)에 입력된다.
제 3 칩 리드 신호(RD3)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 다스에이블된 상태에서 상기 제 2 연산 제어부(212)는 상기 제 3 칩 데이터 출력단(CH3DQ)으로부터 입력된 데이터를 제 3 칩 예비 데이터(CH3_dp)로서 출력한다.
상기 제 3 입출력 제어부(223)는 상기 제 3 칩 리드 신호(RD3)가 인에이블되면 상기 제3칩 예비 데이터(CH3_dp)를 상기 제 3 칩 데이터(CH3_DATA)로서 상기 컨트롤러(100)에 제공한다.
제 4 메모리 칩(340)이 출력한 데이터가 상기 버퍼칩(200)을 통해 제 4 칩 데이터(CH4_DATA)로서 상기 컨트롤러(100)에 출력되는 동작을 설명한다.
상기 제 4 메모리 칩(340)이 제 4 칩 데이터 입출력단(CH4DQ)을 통해 데이터를 출력하여 상기 버퍼칩(200)의 상기 제 2 연산 제어부(212)에 입력된다.
제 4 칩 리드 신호(RD4)가 인에이블되고, 상기 연산 리드 신호(OP_read)가 다스에이블된 상태에서 상기 제 2 연산 제어부(212)는 상기 제 4 칩 데이터 출력단(CH4DQ)으로부터 입력된 데이터를 제 4 칩 예비 데이터(CH4_dp)로서 출력한다.
상기 제 4 입출력 제어부(224)는 상기 제 4 칩 리드 신호(RD4)가 인에이블되면 상기 제4칩 예비 데이터(CH4_dp)를 상기 제 4 칩 데이터(CH4_DATA)로서 상기 컨트롤러(100)에 제공한다.
상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터들의 논리 연산된 결과를 상기 컨트롤러(100) 또는 상기 제 3 및 제 4 메모리 칩(330, 340)에 전달하는 동작을 설명한다.
상기 제 1 및 제 2 메모리 칩(310. 320)이 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)을 통해 출력한 데이터가 상기 버퍼칩(200)의 상기 제 1연산 제어부(211)에 입력된다
상기 제 1 및 제 2 칩 리드 신호(RD1, RD2)가 인에이블된 상태에서 상기 연산 리드 신호(OP_read)가 인에이블되면, 상기 제 1 연산 제어부(211)는 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 입력된 데이터를 제 1 논리 연산하고, 그 결과를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력하며, 상기 제 1 및 제 2 칩 데이터 입출력단(CH1DQ, CH2DQ)으로부터 입력된 데이터를 제 2 논리 연산하고, 그 결과를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다.
상기 제 1 및 제 2 논리 연산된 결과를 포함하는 상기 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp) 각각은 상기 제 1 및 제 2 입출력 제어부(221, 222)를 통해 상기 컨트롤러(100)에 제공될 수 있다.
또한, 상기 제 1 및 제 2 논리 연산된 결과를 포함하는 상기 제 1 및 제 2 칩 예비 데이터(CH1_dp, CH2_dp) 각각은 상기 제 1 및 제 2 채널 데이터 전달부(231, 232)를 통해 상기 제 3 및 제 4 메모리 칩(330, 340)에 제공될 수 있다.
상기 제 1 채널 데이터 전달부(231)는 제 1 칩 전달 신호(TRANS1)가 인에이블되면 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력한다.
상기 제 2 채널 데이터 전달부(232)는 제 2 칩 전달 신호(TRANS2)가 인에이블되면 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다.
인에이블된 제 3 및 제4 칩 라이트 신호(WR3, WR4)를 입력 받는 제 2 연산 제어부(212)는 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 3 메모리 칩(330)에 제공하며, 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 4 메모리 칩(340)에 제공한다.
따라서, 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터들을 논리 연산한 결과가 상기 제 3 및 제 4 메모리 칩(330, 340)에 제공되고, 저장될 수 있다.
상기 제 3 및 제 4 메모리 칩(330, 340)에서 출력된 데이터들의 논리 연산된 결과를 상기 컨트롤러(100) 또는 상기 제 1 및 제 2 메모리 칩(310, 320)에 전달하는 동작을 설명한다.
상기 제 3 및 제 4 메모리 칩(330. 340)이 상기 제 3 및 제 4 칩 데이터 입출력단(CH3DQ, CH4DQ)을 통해 출력한 데이터가 상기 버퍼칩(200)의 상기 제 2연산 제어부(212)에 입력된다
상기 제 3 및 제 4 칩 리드 신호(RD3, RD4)가 인에이블된 상태에서 상기 연산 리드 신호(OP_read)가 인에이블되면, 상기 제 2 연산 제어부(212)는 상기 제 3 및 제 4 칩 데이터 입출력단(CH3DQ, CH4DQ)으로부터 입력된 데이터를 제 1 논리 연산하고, 그 결과를 상기 제 3 칩 예비 데이터(CH3_dp)로서 출력하며, 상기 제 3 및 제 4 칩 데이터 입출력단(CH3DQ, CH4DQ)으로부터 입력된 데이터를 제 2 논리 연산하고, 그 결과를 상기 제 4 칩 예비 데이터(CH4_dp)로서 출력한다.
상기 제 1 및 제 2 논리 연산된 결과를 포함하는 상기 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp) 각각은 상기 제 3 및 제 4 입출력 제어부(223, 224)를 통해 상기 컨트롤러(100)에 제공될 수 있다.
또한, 상기 제 1 및 제 2 논리 연산된 결과를 포함하는 상기 제 3 및 제 4 칩 예비 데이터(CH3_dp, CH4_dp) 각각은 상기 제 1 및 제 2 채널 데이터 전달부(231, 232)를 통해 상기 제 1 및 제 2 메모리 칩(310, 320)에 제공될 수 있다.
상기 제 1 채널 데이터 전달부(231)는 제 3 칩 전달 신호(TRANS3)가 인에이블되면 상기 제 3 칩 예비 데이터(CH3_dp)를 상기 제 1 칩 예비 데이터(CH1_dp)로서 출력한다.
상기 제 2 채널 데이터 전달부(232)는 제 4 칩 전달 신호(TRANS4)가 인에이블되면 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 2 칩 예비 데이터(CH2_dp)로서 출력한다.
인에이블된 제 1 및 제2 칩 라이트 신호(WR1, WR1)를 입력 받는 제 1 연산 제어부(211)는 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 메모리 칩(310)에 제공하며, 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 2 메모리 칩(320)에 제공한다.
따라서, 상기 제 3 및 제 4 메모리 칩(330, 340)에서 출력된 데이터들을 논리 연산한 결과가 상기 제 1 및 제 2 메모리 칩(310, 320)에 제공되고, 저장될 수 있다.
상기 제 1 내지 제 4 메모리 칩(310, 320, 330, 340)이 상기 제 1 내지 제 4 칩 데이터(CH1_DATA, CH2_DATA, CH3_DATA, CH4_DATA)를 각각 제공 받는 동작을 설명한다.
상기 컨트롤러(100)로부터 상기 제 1 내지 제 4 칩 데이터(CH1_DATA, CH2_DATA, CH3_DATA, CH4_DATA)가 상기 버퍼칩(200)에 제공된다.
상기 제 1 내지 제 4 입출력 제어부(221, 222, 223, 224) 각각은 인에이블된 상기 제 1 내지 제 4 칩 라이트 신호(WR1, WR2, WR3, WR4)에 응답하여 상기 제 1 내지 제 4 칩 데이터(CH1_DATA, CH2_DATA, CH3_DATA, CH4_DATA)를 상기 제 1 및 제 2 연산 제어부(211, 212)에 상기 제 1 내지 제 4 칩 예비 데이터(CH1_dp, CH2_dp, CH3_dp, CH4_dp)로서 제공한다.
인에이블된 상기 제 1 및 제 2 칩 라이트 신호(WR1, WR2)를 입력 받은 상기 제 1 연산 제어부(211)는 상기 제 1 칩 예비 데이터(CH1_dp)를 상기 제 1 메모리 칩(310)에 제공하고, 상기 제 2 칩 예비 데이터(CH2_dp)를 상기 제 2 메모리 칩(320)에 제공한다,
인에이블된 상기 제 3 및 제 3 칩 라이트 신호(WR3, WR4)를 입력 받은 상기 제 2 연산 제어부(212)는 상기 제 3 칩 예비 데이터(CH1_dp)를 상기 제 3 메모리 칩(330)에 제공하고, 상기 제 4 칩 예비 데이터(CH4_dp)를 상기 제 4 메모리 칩(340)에 제공한다.
이와 같이, 본 발명의 실시예에 따른 반도체 시스템은 각 메모리 칩에 각각 데이터를 제공하거나 각 메모리 칩으로부터 출력된 데이터를 컨트롤러에 제공할 수도 있고, 각 메모리 칩에서 출력된 데이터를 논리 연산하고 그 결과를 컨트롤러 및 다른 메모리 칩에 제공할 수도 있다.
도 1에 도시된 본 발명의 실시예에 따른 반도체 시스템은 각 메모리 칩에 하나의 칩 데이터 입출력단을 개시하였으나, 각 메모리 칩에 복수개의 데이터 입출력단이 있을 수 있고, 그에 따라 버퍼칩에 구비되는 회로 또한 가변될 수 있다.
도4는 본 발명의 실시예에 따른 반도체 시스템으로서, 각 메모리 칩(310, 320, 330, 340)이 복수개의 칩 데이터 입출력단을 포함할 경우를 예로 하여 도시한 것이다.
제 1 메모리 칩(310)는 복수개의 칩 데이터 입출력단(CH1DQ(1)~CH1DQ(n))을 포함한다.
제2 메모리 칩(320)는 복수개의 칩 데이터 입출력단(CH2DQ(1)~CH2DQ(n))을 포함한다.
제3 메모리 칩(330)는 복수개의 칩 데이터 입출력단(CH3DQ(1)~CH3DQ(n))을 포함한다.
제4 메모리 칩(340)는 복수개의 칩 데이터 입출력단(CH4DQ(1)~CH4DQ(n))을 포함한다.
제 1-1 내지 제 1-n 연산 제어부(211-1~ 211-n)는 상기 제 1 및 제 2 메모리 칩(310, 320)이 포함하는 복수개의 칩 데이터 입출력단들(CH1DQ(1)~CH1DQ(n), CH2DQ(1)~CH2DQ(n))중 해당하는 칩 데이터 입출력단과 연결된다.
복수개의 제 1 입출력 제어부(221-1 ~ 221-n) 및 복수개의 제 2 입출력 제어부(222-1 ~ 222-n)는 해당하는 연산 제어부와 연결된다.
제 2-1 내지 제 2-n 연산 제어부(212-1~ 212-n)는 상기 제 3 및 제 4 메모리 칩(330, 340)이 포함하는 복수개의 칩 데이터 입출력단들(CH3DQ(1)~CH3DQ(n), CH4DQ(1)~CH4DQ(n))중 해당하는 칩 데이터 입출력단과 연결된다.
복수개의 제 3 입출력 제어부(223-1 ~ 223-n) 및 복수개의 제 4 입출력 제어부(224-1 ~ 224-n)는 해당하는 연산 제어부와 연결된다.
복수개의 제 1 채널 데이터 전달부(231-1 ~ 231-n) 및 복수개의 제 2 채널 데이터 전달부(232-1 ~ 232-n) 각각은 해당하는 연산 제어부와 연결된다.
상기 제 1-1 내지 제 1-n 연산 제어부(211-1~ 211-n), 복수개의 제 1 입출력 제어부(221-1 ~ 221-n), 복수개의 제 2입출력 제어부(222-1 ~ 222-n), 제 2-1 내지 제 2-n 연산 제어부(212-1~ 212-n), 복수개의 제 3 입출력 제어부(223-1 ~ 223-n), 및 복수개의 제 4 입출력 제어부(224-1 ~ 224-n) 각각은 도 1에 도시된 제 1 연산 제어부(211), 제 1 입출력 제어부(221), 제 2 입출력 제어부(222), 제 2 연산 제어부(212), 제 3 입출력 제어부(223), 및 제 4 입출력 제어부(224)와 동일하게 구성되며, 동일한 동작을 수행한다.
도 7을 참조하여, 도2에 도시된 본 발명의 실시예에 따른 반도체 시스템의 제어 방법을 예시하여 설명하면 다음과 같다.
제 1 및 제 2 메모리 칩(310, 320)에서 데이터를 출력한다(S01).
연산 리드 신호(OP_read)에 응답하여 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터의 연산 여부가 결정된다(S02).
상기 연산 리드 신호(OP_read)가 디스에이블되면 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터를 컨트롤러(100, 도1)에 제공된다(S03).
상기 연산 리드 신호(OP_read)가 인에이블되면 상기 제 1 및 제 2 메모리 칩(310, 320)에서 출력된 데이터는 제 1 및 제 2 연산을 수행한다(S04). 이때, 상기 제 1 연산은 도 3에 도시된 XOR(익스클루시브 오어) 연산일 수 있고, 상기 제 2 연산은 도 3에 도시된 AND(앤드) 연산일 수 있다.
제 1 칩 전달 신호(TRANS1) 및 제 2 칩 전달 신호(TRANS2)에 응답하여 상기 제 1 및 제 2 연산 결과가 제공될 메모리 칩이 선택된다(S05).
상기 제 1 칩 전달 신호(TRANS1)가 인에이블되면 상기 제 1 연산 결과는 상기 제 3 메모리 칩(330)에 제공된다(S06).
상기 제 2 칩 전달 신호(TRANS2)가 인에이블되면 상기 제 2 연산 결과는 상기 제 3 메모리 칩(340)에 제공된다(S07). 이때, 도 2에 도시된 제 1 칩 리드 신호(RD1) 및 제 1 칩 라이트(WR1)는 상기 제 1 메모리 칩(310)의 리드 및 라이트 동작시 컨트롤러에 의해 제어되는 신호이고, 제 2 칩 리드 신호(RD2) 및 제 2 칩 라이트 신호(WR2)는 상기 제 2 메모리 칩(320)의 리드 및 라이트 동작시 컨트롤러에 의해 제어되는 신호이며, 제 3 칩 리드 신호(RD3) 및 제 3 칩 라이트 신호(WR3)는 상기 제 3 메모리 칩(330)의 리드 및 라이트 동작시 컨트롤러에 의해 제어되는 신호이며, 제 4 칩 리드 신호(RD4) 및 제 4 칩 라이트 신호(WR4)는 상기 제 4 메모리 칩(340)의 리드 및 라이트 동작시 컨트롤러에 의해 제어되는 신호이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (15)
- 컨트롤러;
상기 컨트롤러와 전기적으로 연결된 버퍼칩; 및
상기 버퍼칩과 전기적으로 연결된 복수개의 메모리 칩을 포함하며,
상기 버퍼칩은 상기 복수개의 메모리 칩들 중 적어도 한쌍의 메모리 칩들이 출력한 데이터를 논리 연산하고, 논리 연산한 결과를 상기 컨트롤러로 출력하거나, 데이터를 출력한 한쌍의 메모리 칩 이외의 다른 메모리 칩에 논리 연산 결과를 제공하는 것을 특징으로 하는 반도체 시스템. - 제 1 항에 있어서,
상기 복수개의 메모리 칩은 제 1 내지 제 4 메모리 칩을 포함하며,
상기 버퍼칩은
상기 제 1 및 제2 메모리 칩과 전기적으로 연결된 제 1 연산 제어부,
상기 제 3 및 제 4 메모리 칩과 전기적으로 연결된 제 2 연산 제어부,
상기 제 1 연산 제어부와 전기적으로 연결된 제 1 입출력 제어부,
상기 제 1 연산 제어부와 전기적으로 연결된 제 2 입출력 제어부,
상기 제 2 연산 제어부와 전기적으로 연결된 제 3 입출력 제어부,
상기 제 2 연산 제어부와 전기적으로 연결된 제 4 입추력 제어부,
상기 제 1 연산 제어부와 상기 제 1 입출력 제어부가 연결된 노드와 상기 제 2 연산 제어부와 상기 제 3 입출력 제어부 사이를 전기적으로 연결하는 제 1 채널 데이터 전달부, 및
상기 제 1 연산 제어부와 상기 제 2 입출력 제어부가 연결된 노드와 상기 제 2 연산 제어부와 상기 제 4 입출력 제어부 사이를 전기적으로 연결하는 제 2 채널 데이터 전달부를 포함하는 것을 특징으로 하는 반도체 시스템. - 제 2 항에 있어서,
상기 제 1 연산 제어부는
상기 제 1 및 제 2 메모리 칩으로부터 입력되는 데이터를 상기 제 1 및 제 2 입출력 제어부로 각각 전달하거나 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 논리 연산하고, 논리 연산한 결과를 상기 제 1 및 제 2 입출력 제어부로 각각 전달하는 것을 특징으로 하는 반도체 시스템. - 제 3 항에 있어서,
상기 제 1 연산 제어부는
연산 리드 신호에 응답하여 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 제 1 논리 연산하여 상기 제 1 입출력 제어부로 전달하고, 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 제 2 논리 연산하여 상기 제 2 입출력 제어부로 전달하는 것을 특징으로 하는 반도체 시스템. - 제 4 항에 있어서,
상기 제 1 연산 제어부는
상기 연산 리드 신호가 인에이블되면 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 제 1 논리 연산하여 상기 제 1 입출력 제어부로 전달하고, 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 제 2 논리 연산하여 상기 제 2 입출력 제어부로 전달하고,
상기 연산 리드 신호가 디스에이블되면 상기 제 1 및 제 2 메모리 칩으로부터 입력된 데이터를 상기 제 1 및 제 1 입출력 제어부로 각각 전달하는 것을 특징으로 하는 반도체 시스템. - 제 5 항에 있어서,
상기 제 1 및 제 2 입출력 제어부 각각은
상기 제 1 연산 제어부로부터 입력되는 신호를 상기 컨트롤러로 제공하거나 상기 컨트롤러로부터 입력되는 신호를 상기 제 1 연산 제어부로 출력하는 것을 특징으로 하는 반도체 시스템. - 제 2 항에 있어서,
상기 제 2 연산 제어부는
상기 제 3 및 제 4 메모리 칩으로부터 입력되는 데이터를 상기 제 3 및 제 4 입출력 제어부로 각각 전달하거나 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 논리 연산하고, 논리 연산한 결과를 상기 제 3 및 제 4 입출력 제어부로 각각 전달하는 것을 특징으로 하는 반도체 시스템. - 제 7 항에 있어서,
상기 제 2 연산 제어부는
연산 리드 신호에 응답하여 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 제 1 논리 연산하여 상기 제 3 입출력 제어부로 전달하고, 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 제 2 논리 연산하여 상기 제 4 입출력 제어부로 전달하는 것을 특징으로 하는 반도체 시스템. - 제 8 항에 있어서,
상기 제 2 연산 제어부는
상기 연산 리드 신호가 인에이블되면 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 제 1 논리 연산하여 상기 제 3 입출력 제어부로 전달하고, 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 제 2 논리 연산하여 상기 제 4 입출력 제어부로 전달하고,
상기 연산 리드 신호가 디스에이블되면 상기 제 3 및 제 4 메모리 칩으로부터 입력된 데이터를 상기 제 3 및 제 4 입출력 제어부로 각각 전달하는 것을 특징으로 하는 반도체 시스템. - 제 9 항에 있어서,
상기 제 3 및 제 4 입출력 제어부 각각은
상기 제 2 연산 제어부로부터 입력되는 신호를 상기 컨트롤러로 제공하거나 상기 컨트롤러로부터 입력되는 신호를 상기 제 2 연산 제어부로 출력하는 것을 특징으로 하는 반도체 시스템. - 제 2 항에 있어서,
상기 제 1 및 제 2 채널 데이터 전달부 각각은
상기 제 1 연산 제어부의 출력을 상기 제 2 연산 제어부의 입력으로 전달하거나,
상기 제 2 연산 제어부의 출력을 상기 제 1 연산 제어부의 입력으로 전달하는 것을 특징으로 하는 반도체 시스템. - 제 1 메모리 칩 및 제 2 메모리 칩이 데이터를 출력하는 단계;
연산 여부를 결정하는 단계;
상기 연산 여부를 결정하는 단계에서 연산을 수행하지 않을 경우 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩에서 출력된 데이터를 컨트롤러에 제공하는 단계;
상기 연산 여부를 결정하는 단계에서 연산을 수행할 경우 상기 제 1 및 제 2 메모리 칩에서 출력된 데이터를 제 1 연산 및 제 2 연산을 수행하는 단계; 및
상기 제 1 연산 및 제 2 연산에 대한 결과를 전달할 메모리 칩을 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 제어 방법. - 제 12항에 있어서,
상기 연산 여부를 결정하는 단계는
상기 컨트롤러에서 제공하는 연산 리드 신호에 응답하여 상기 연산 여부가 결정되는 것을 특징으로 하는 반도체 제어 방법. - 제 12 항에 있어서,
상기 제 1 연산 및 제 2 연산을 수행하는 단계는
상기 제 1 및 제 2 메모리 칩에서 출력된 데이터로 서로 다른 상기 제 1 연산과 상기 제 2 연산이 수행되는 단계를 포함하는 것을 특징으로 하는 반도체 제어 방법. - 제 12 항에 있어서,
상기 제 1 연산 및 제 2 연산에 대한 결과를 전달할 메모리 칩을 선택하는 단계는
제 1 칩 전달 신호가 인에이블되면 상기 제 1 연산에 대한 결과를 제 3 메모리 칩에 제공하는 단계, 및
제 2 칩 전달 신호가 인에이블되면 상기 제 2 연산에 대한 결과를 제 4 메모리 칩에 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 제어 방법.
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