KR20150041688A - 듀티 보정 회로 및 이를 포함한 반도체 장치 - Google Patents

듀티 보정 회로 및 이를 포함한 반도체 장치 Download PDF

Info

Publication number
KR20150041688A
KR20150041688A KR20130119729A KR20130119729A KR20150041688A KR 20150041688 A KR20150041688 A KR 20150041688A KR 20130119729 A KR20130119729 A KR 20130119729A KR 20130119729 A KR20130119729 A KR 20130119729A KR 20150041688 A KR20150041688 A KR 20150041688A
Authority
KR
South Korea
Prior art keywords
duty
code
value
clock
adjustment code
Prior art date
Application number
KR20130119729A
Other languages
English (en)
Inventor
신동석
이현우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR20130119729A priority Critical patent/KR20150041688A/ko
Priority to US14/106,793 priority patent/US20150097605A1/en
Publication of KR20150041688A publication Critical patent/KR20150041688A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pulse Circuits (AREA)

Abstract

본 기술은 듀티 보정회로에 관한 것으로서, 입력 클럭의 듀티를 조절하여 출력 클럭을 생성하는 듀티 조절부, 상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부, 및 상기 제1 듀티 조절 코드의 값이 타겟값과 인접한 임계범위 이내인 경우에 상기 타겟값에 대응하는 제2 듀티 조절 코드를 상기 듀티 조절부에 제공하는 코드 필터부가 제공된다.

Description

듀티 보정 회로 및 이를 포함한 반도체 장치{DUTY CORRECTION CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 듀티 보정 회로에 관한 것이다.
동기식 메모리(Memory) 장치와 같이 클럭(Clock)에 기반하여 동작하는 반도체 장치들에 있어서, 클럭의 듀티(Duty)가 정확히 제어되는 것은 매우 중요하다. 클럭의 듀티가 50%라 함은 클럭 신호의 '하이(High)'레벨(Level) 구간과 '로우(Low)'레벨 구간의 크기가 동일하다는 것을 의미한다.
동기식 메모리장치의 경우 클럭의 라이징 에지(Rising edge)와 폴링 에지(Falling edge)에 정확히 동기 되어 데이터(Data)가 입/출력되어야 한다. 이러한 반도체 메모리 장치에서 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지 간의 타이밍(Timing)이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서 동기식 메모리 장치에서는 클럭의 듀티를 정확히 50%로 맞추기 위해 듀티 보정 회로(DCC : Duty Correction Circuit)가 사용되고 있다.
한편, 종래의 듀티 보정 회로는 디지털 코드로 제어하는 방식을 사용하고 있다. 그런데 50%에 인접한 듀티비를 가지는 경우 디지털 코드는 '0'일 수도 있고, '1' 코드가 업데이트 되는 경우도 발생한다. 따라서, 50%의 듀티비를 기준으로 상하로 오르락 내리락 하는 듀티를 가지게 된다. 즉, 듀티비가 49% ~ 51%로 뱅뱅(bangbang)하여 클럭의 듀티가 왜곡되는 문제점이 있다.
본 발명의 실시예들이 해결하려는 과제는 뱅뱅 현상으로 인해 클럭 듀티가 틀어지는 것을 방지할 수 있는 듀티 보정 회로 및 그를 포함한 반도체 장치를 제공하는 것이다.
본 발명의 실시예에 따른 코드 필터부를 포함한 듀티 보정 회로는, 입력 클럭의 듀티를 조절하여 출력 클럭을 생성하는 듀티 조절부; 상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부; 및 상기 제1 듀티 조절 코드의 값이 타겟값과 인접한 임계범위 이내인 경우에 상기 타겟값에 대응하는 제2 듀티 조절 코드를 상기 듀티 조절부에 제공하는 코드 필터부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 클럭의 듀티를 보정하는 방법에 있어서, 입력 클럭의 듀티를 조절하여 출력 클럭을 생성하는 단계; 상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드를 생성하는 단계; 상기 제1 듀티 조절 코드의 값이 타겟값과 인접한 임계범위 이내인 경우, 상기 타겟값에 대응하는 제2 듀티 조절 코드를 출력하는 단계; 및 상기 제2 듀티 조절 코드에 응답하여 상기 입력 클럭의 레벨을 조절하여 듀티를 보정하는 단계를 포함할 수 있다.
상술한 실시예들에 의한 듀티 보정 회로는 업데이트 주기마다 하이 펄스의 폭과 로우 펄스의 폭을 측정하고 측정된 값의 차이를 이용하여 바로 듀티를 보정하므로 종래에 비해 락킹 타임이 줄어드는 효과가 있다.
또한, 동일한 구성을 통해 하이 펄스 폭과 로우 펄스 폭을 측정하고, 측정된 값의 차이 값만을 이용하기 때문에, 하이 펄스 폭을 측정하면서 발생한 오프셋(Offset)과 로우 펄스 폭을 측정하면서 발생한 오프셋이 제거되는 효과가 있다.
또한, 50%에 가까운 듀티를 가지는 신호가 입력되면 하이 펄스 폭 또는 로우 펄스 폭을 줄이게 되어, 50%의 듀티를 기준으로 상하로 오르락 내리락 하는 듀티를 가지게 되는 뱅뱅 현상(bangbang)으로 인해 듀티가 틀어지는 것을 방지하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 듀티 보정 회로를 도시한 블록 다이어그램이다.
도 2A와 도 2B는 종래의 듀티 보정 회로의 코드 제어와 본 발명의 실시예에 따른 코드 제어를 통해 듀티 보정 범위를 나타내는 그래프이다.
도 3은 도 1에 도시된 듀티 보정 회로의 구성요소 중 코드 필터부를 상세히 도시한 회로도이다.
도 4는 본 발명의 실시예에 따른 클럭의 듀티를 보정하는 방법에 따른 순서도이다.
도 5는 도 1 및 도 4에 도시된 듀티 보정 회로의 구성요소 중 코드 필터부의 동작방법을 나타내는 순서도이다.
도 6은 본 발명의 실시예에 따른 듀티 보정 회로 및 그를 포함한 반도체 장치를 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 듀티 보정 회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 듀티 보정 회로는 듀티 조절부(110), 듀티 조절 코드 생성부(120), 및 코드 필터부(130)를 포함할 수 있다.
듀티 조절부(110)는 제2 듀티 조절 코드(C_OUT<5:1>)에 응답하여 입력 클럭(CLK_IN)의 듀티를 조절하여 출력 클럭(CLK_OUT)을 생성할 수 있다.
듀티 조절 코드 생성부(120)는 출력 클럭(CLK_OUT)의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드(C_IN<5:1>)>)를 생성할 수 있다.
여기서 듀티 조절 코드 생성부(120)는 듀티 감지부(121), 및 누적부(122)를 포함할 수 있다.
듀티 감지부(121)는 업데이트 주기마다 출력 클럭(CLK_OUT)의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 그 측정값에 대응하는 듀티 감지 코드(S<4:1>)의 값을 결정한다. 여기서 출력 클럭(CLK_OUT)의 하이 펄스 폭과 로우 펄스 폭의 차이에 대응하는 듀티 감지 코드(S<4:1>)의 값은 바로 현재 클럭의 듀티가 틀어진 정도를 나타낸다. 또한, 듀티 감지부(121)는 하이 펄스 폭이 더 큰지 아니면 로우 펄스 폭이 더 큰지, 즉, 클럭의 듀티가 어느 방향으로 틀어져 있는지를 나타내는 업/다운 정보도 감지하며, 듀티 감지 코드(S<4:1>)는 업/다운 정보도 포함된다.
누적부(122)는 듀티 감지부(121)로부터 출력되는 듀티 감지 코드(S<4:1>)의 값을 누적하여 제1 듀티 조절 코드(C_IN<1:5>)를 생성한다. 여기서의 누적이란 반복되는 업데이트 주기마다 출력되는 듀티 조절 코드(S<4:1>)를 합산하거나 감산함을 의미하는데, 합산을 할 것인지 감산을 할 것인지의 여부는 업/다운 정보에 따라 결정된다.
이때, 베스트 동작에서는 한 번의 업데이트 주기를 통해서도 듀티 감지부(121)로부터 클럭의 듀티를 보정하기 위해 필요한 완전한 정보가 출력될 수 있기에 클럭의 듀티는 완전히 조절되는 것이 가능하다. 그러나 클럭의 듀티가 한 번의 업데이트 주기로 보정할 수 없을 만큼 많이 틀어져 있는 경우에는 한 번의 업데이트 주기를 통해서도 클럭의 듀티를 완전히 조절하는 것이 불가능하다. 또한, 클럭의 듀티가 조절된 이후에도 여러가지의 요인에 의해 듀티가 다시 틀어지는 경우가 발생한다.
이와 같이 누적부(122)는 한 번의 업데이트 주기에 듀티의 보정이 완전하게 이루어지지 않거나 듀티의 보정 이후에 다시 듀티가 틀어지는 경우에 대비하기 위하여 구비된다.
예를 들어, 최초에 클럭의 듀티가 +10만큼(+는 하이 펄스 폭이 로우 펄스 폭보다 크다는 것을 의미함) 틀어졌는데 한 번의 업데이트 주기에서 보정 가능한 클럭의 듀티가 최대 +7밖에 안된다면, 한 번의 업데이트 주기에서 클럭의 듀티를 완전하게 보정하는 것이 불가능하다. 따라서, 상기 예와 같은 경우에서는 첫 번째 업데이트 주기에서 클럭의 듀티를 +7만큼 보정한 후, 두 번째 업데이트 주기에서 +3만큼 보정함으로써 클럭의 듀티를 완전하게 보정할 수 있다.
그리고, 최초에 클럭의 듀티가 +5만큼 틀어졌을 때에는 한 번의 업데이트 주기에서 클럭의 듀티를 +5만큼 조절함으로써 클럭의 듀티가 완전히 보정될 수 있다. 그러나 듀티보정 이후의 동작에서 듀티가 +2만큼 더 틀어졌다면 기존의 +5에 다시 +2를 해서 제1 듀티 조절 코드(C_IN<1:5>)의 값을 +7로 맞춰 주어야 하는데 누적부(122)는 이러한 역할을 담당하게 된다.
코드 필터부(130)는 제1 듀티 조절코드(C_IN<5:1>)에 대응하는 코드값이 듀티 타겟값을 포함하는 임계범위 이내인 경우에 타겟값에 대응하는 제2 듀티 조절 코드(C_OUT<5:1>)를 출력한다. 여기서 타겟값은 출력 클럭(CLK_OUT)의 듀티비가 50%인 경우에 대응하는 값이고, 임계범위는 타겟값보다 소정의 크기만큼 크거나 작은 범위일 수 있다.
좀 더 상세하게, 코드 필터부(130)는 듀티 조절 코드 생성부(120) 내의 누적부(122)로부터 발생하는 제1 듀티 조절 코드(C_IN<1:5>) 중에서 50%의 타겟값을 포함하는 임계범위 이내, 예컨대 49% ~ 51%의 듀티비를 가지는 코드는 모두 디폴트 코드인 ‘0’의 값으로 변환해준다.
즉, 50%에 인접한 듀티비를 가지는 코드(C_IN<1:5>)가 입력되면 50%의 듀티비에 대응하는 제2 듀티 조절 코드(C_OUT<1:5>)를 출력하는 동작을 수행할 수 있다. 코드 필터부(130)에 대한 상세한 구성은 도 3을 통해 다시 설명될 것이다.
듀티 조절부(110)는 코드 필터부(130)로부터 출력된 제2 듀티 조절 코드(C_OUT<5:1>)에 응답하여 입력 클럭(CLK_IN)의 듀티를 조절해 출력한다. 듀티 조절 코드(C_OUT<5:1>)는 클럭이 어느 방향으로 틀어졌는지 및 얼마만큼 틀어졌는지에 대한 정보를 포함하고 있으므로, 이러한 듀티 조절 코드(C_OUT<5:1>)를 이용하여 입력 클럭(CLK_IN)의 듀티를 조절해 출력 클럭(CLK_OUT)을 생성하는 것이 가능하다.
도 2A와 도 2B는 종래의 듀티 보정 회로의 코드 제어와 본 발명의 실시예에 따른 코드 제어를 통해 듀티 보정 범위를 나타내는 그래프이다.
도 2A와 같이 종래의 듀티 보정 회로는 예를 들어 ‘1’이 입력되면 ‘1’이, ‘2’가 입력되면 ‘2’가 출력되는 리니어(linear)한 특성을 지녔다. 반면에, 도 2B에 도시된 바와 같이, 본 발명의 실시예에 따른 듀티 보정 회로에서는 임계범위 내에서 에러가 생겨도 에러로 보지 않고 디폴트 코드값인 ‘0’을 출력할 수 있다. 즉, 본 발명의 실시예에 따른 코드 필터부(130)에서는 데드 존(dead zone)과 같은 영역을 둠으로써 임계범위 이내의 신호가 입력되었을 때, 타겟값에 대응하는 코드를 출력한다.
따라서 타겟값을 포함한 임계범위 이내에서는 상하로 오르락 내리락 하는 듀티를 가지게 되는 뱅뱅 현상으로 인해 듀티가 틀어지는 것을 방지할 수 있다.
도 3은 도 1에 도시된 듀티 보정 회로의 구성요소 중 코드 필터부를 상세히 도시한 회로도이다.
도 1 및 도 3을 참조하면, 코드 필터부(130)는 제1 듀티 조절 코드(C_IN<5:1>) 값이 임계범위 이내인 경우에 타겟값에 대응하는 코드로 변환하여 제2 듀티 조절 코드(C_OUT<5:1>)를 생성한다.
여기서 코드 필터부(130)는 코드 비교부(131) 및 에러 코드 출력부(132)를 포함할 수 있다.
코드 비교부(131)는 듀티 조절 코드 생성부(120)로부터 생성된 제1 듀티 조절 코드(C_IN<5:1>, 이하 ‘입력코드(C_IN<5:1>)’라 함)를 입력받아 입력코드(C_IN<5:1>) 값이 타겟값을 포함하는 임계범위 내에 있는지 비교하여 비교코드(UP_CODE, DN_CODE)를 출력한다.
에러코드 출력부(132)는 입력코드(C_IN<5:1>)의 최하위 비트(C_IN<1>)를 입력받고 비교 코드(UP_CODE, DN_CODE)에 제어받아 에러 코드(C_OUT<1>)를 출력한다. 이때, 에러코드 출력부(132)는 두 개의 낸드 게이트로 구성될 수 있다.
입력코드(C_IN(5:1>) 중 상위 4비트 코드(C_IN<5:2>)가 코드 비교부(131) 내의 인버터와 노아 게이트(NOR gate) 및 낸드 게이트(NAND gate)를 거쳐 제2 듀티 조절 코드(C_OUT<5:1>, 이하 출력코드(C_OUT<5:1>)이라 함) 중 상위 4비트의 출력코드(C_OUT<5:2>)와 비교코드(UP_CODE, DN_CODE)를 출력한다. 이때, 입력코드(C_IN<5:2>)의 4비트 중 최상위 비트코드(C_IN<5>)의 값은 디폴트 코드값을 결정하며, 중간코드(C_IN<4:2>) 3비트는 에러 크기를 나타낸다. 중간코드(C_IN<4:2>)의 값이 ‘000’ 또는 ‘111’과 같이 세 값이 모두 같을 경우, 비교 코드(UP_CODE, DN_CODE)는 서로 다른 값을 가지고 되고, 이때는 에러가 있더라도 없다는 것으로 판단하게 된다. 이와 같이 출력된 비교 코드(UP_CODE, DN_CODE)는 에러 코드 출력부(132)로 입력되어 입력코드(C_IN<5:1>)의 최하위 비트코드(C_IN<1>)를 제어하여 에러 코드(C_OUT<1>) 값을 출력하게 된다. 이때, 출력된 에러코드(C_OUT<1>)는 에러가 없는 경우로서 디폴트 코드값을 출력하게 된다.
즉, 코드 비교부(131)의 입력코드(C_IN<5:1>)의 중간코드(C_IN<4:2>)의 값이 ‘000’ 또는 ‘111’과 같이 세 값이 같을 경우, 에러가 있더라도 없는 것으로 판단하여 디폴트 코드값을 출력하게 되는 것이다. 반대로 중간코드(C_IN<4:2>)의 값이 ‘000’ 또는 ‘111’을 제외한 다른 값인 경우, 에러 코드를 디폴트 코드로 변환하지 않고, 입력코드를 그대로 출력하게 된다.
한편, 디폴트 코드값은 상기에서 기술한 바와 같이 입력코드(C_IN<5:1>)의 최상위 비트코드(C_IN<5>)의 값에 따라 결정될 수 있는데, 최상위 비트코드(C_IN<5>)의 값이 ‘1’일 경우, 디폴트 코드값은 ‘0’이며 최상위 비트코드(C_IN<5>)의 값이 ‘0’일 경우, 디폴트 코드값은 ‘1’이 될 수 있다.
예를 들면, 입력코드(C_IN<5:1>)의 값이 ‘10001’일 경우, 입력코드(C_IN<5:1>)의 최상위 비트코드(C_IN<5>) 값이 ‘1’이며, 중간코드(C_IN<4:2>) 값이 ‘000’으로 모두 같은 값이므로 에러코드(C_OUT<1>)는 디폴트 코드값인 ‘0’의 값으로 출력되어 최종 출력코드(C_OUT<5:1>)는 ‘10000’의 값이 된다. 반대로 입력코드(C_IN<5:1>)의 값이 ‘01110’일 경우는 출력코드(C_OUT<5:1>)의 값이 ‘01111’이 된다.
이와 같이 코드 필터부(130)를 듀티 보정 회로(100)로 포함함으로써, 클럭이 50% 듀티비에 인접한 임계범위 내의 듀티를 가지는 경우, 뱅뱅 현상에 의해 듀티가 틀어지는 것을 방지할 수 있다.
도 4는 본 발명의 실시예에 따른 클럭의 듀티를 보정하는 방법에 따른 순서도이다.
도 1 및 도 4를 참조하면, 듀티 조절부(110)는 입력 클럭(CLK_IN)의 듀티를 조절하여 출력 클럭(CLK_OUT)을 생성한다(S410).
듀티 조절 코드 생성부(120)는 출력 클럭(CLK_OUT)의 하이 펄스 폭과 로우 펄스 폭을 측정하고, 측정 결과에 따라 제1 듀티 조절 코드(C_IN<5:1>)를 생성한다(S420).
이어서, 코드 필터부(130)에 의해서 제1 듀티 조절 코드(C_IN<5:1>)에 대응하는 코드값이 타겟값을 포함하는 임계범위 이내에 있는지에 대한 여부를 확인할 수 있다(S430). 제1 듀티 조절 코드(C_IN<5:1>)의 값이 타겟값을 포함하는 임계범위 이내에 있는 경우(예) 타겟값에 대응하는 제2 듀티 조절 코드(C_OUT<5:1>)를 생성한다(S440). 이와 같이 생성된 제2 듀티 조절 코드(C_OUT<5:1>)에 의해서 듀티 조절부(110)는 입력 클럭(CLK_IN)의 듀티를 보정할 수 있다(S450). 여기서 단계 S430 내지 단계 S440을 통해 제2 듀티 조절 코드(C_OUT<5:1>)를 생성하는 상세 동작에 대한 설명은 도 5에서 하기로 한다.
한편, 제1 듀티 조절 코드(C_IN<5:1>)가 임계범위 이내에 있지 않은 경우(아니오) 제2 듀티 조절 코드(C_OUT<5:1>)는 제1 듀티 조절 코드(C_IN<5:1>) 값 그대로 출력됨으로써 듀티 조절부(110)는 실질적으로 제1 듀티 조절 코드(C_IN<5:1>)에 응답하여 입력 클럭(CLK_IN)의 듀티를 보정할 수 있다(S460).
도 5는 도 1 및 도 4에 도시된 듀티 보정 회로의 구성요소 중 코드 필터부의 동작방법을 나타내는 순서도이다.
도 1, 도 4 및 도 5를 참조하면, 듀티 조절 코드 생성부(120)를 통해 생성된 제1 듀티 조절 코드(C_IN<5:1>, 이하 ‘입력코드(C_IN<5:1>)’라 함)를 입력받아 듀티 조절 코드(C_IN<5:1>)>) 중 중간 코드(C_IN<4:2>)의 값이 ‘0’ 또는 ‘1’인지를 확인한다(S510). 여기서 단계 S510을 통해 입력코드(C_IN<5:1>)에 대응하는 코드값이 타겟값을 포함하는 임계범위 이내에 있는지에 대한 여부를 확인할 수 있다(S430).
즉, 중간 코드(C_IN<4:2>)의 값이 ‘000’ 또는 ‘111’ 값을 가지는 경우(예), 임계범위 이내에 있다고 판단하여 제2 듀티 조절 코드(C_OUT<5:1>, 이하 ‘출력코드(C_OUT<5:1>)’라 함) 중 최하위 비트코드(C_OUT<1>)의 출력 값을 타겟값에 대응하는 디폴트 코드값으로 출력한다(S520). 이때, 입력코드(C_IN<5:1>) 중 최상위 비트코드(C_IN<5>)의 값은 디폴트 값을 결정하는 것으로써 최상위 비트코드(C_IN<5>)의 값이 ‘1’일 경우, 디폴트 코드값은 ‘0’으로, 최상위 비트코드(C_IN<5>)의 값이 ‘0’일 경우, 디폴트 코드값은 ‘1’로 출력된다.
이와 같이 단계 S520을 통해 타겟값에 대응하는 출력코드(C_OUT<5:1>)를 생성할 수 있다(S440).
한편, 입력코드(C_IN<5:1>) 중 중간 코드(C_IN<4:2>)의 값이 ‘000’ 또는 ‘111’이 모두 아닐 경우(아니오), 출력코드(C_OUT<5:1>)의 최하위 비트코드(C_OUT<1>)의 값은 디폴트 코드값이 아닌 입력코드(C_IN<5:1>)의 최하위 비트코드(C_IN<1>)와 동일한 값으로 출력한다(S530).
따라서, 입력코드(C_IN<5:1>)의 최상위 4비트의 코드(C_IN<5:2>)의 값에 따라서 최하위 비트코드(C_IN<1>)의 값이 제어되어 최종적으로 듀티 조절 코드(C_OUT<5:1>)를 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 듀티 보정 회로 및 그를 포함한 반도체 장치를 도시한 블록 다이어그램이다.
도 6을 참조하면, 듀티 보정 회로(600)는 듀티 조절부(610), 듀티 조절 코드 생성부(620), 및 코드 필터부(630)를 포함할 수 있다. 이러한 구성을 포함하는 듀티 보정 회로(600)는 도 1에 도시된 듀티 보정 회로의 구성과 대응되며, 각 구성에 대한 동작 설명은 생략하기로 한다.
한편, 본 발명의 실시예에 따른 반도체 장치는 설정된 패드(601)를 통해 인가되는 외부 클럭(CLK)을 입력받아 내부 클럭(CLK_INT)을 생성하기 위한 내부 클럭 생성부(602), CML(Current Mode Logic) 레벨로 동작하는 디바이더(603), 디바이더(603)를 통해 출력된 클럭(DVD_CLK)을 저장하는 드라이버(604), 및 CML 레벨로 동작하는 클럭(DVD_CLK)을 CMOS 레벨로 변화시키기 위한 레벨 시프터(605)를 더 포함할 수 있다.
상기의 상세 예시들에서, 본 발명의 듀티 조절부(610)가 CML 레벨로 스윙하는 클럭의 듀티를 조절하는 것을 예시하였기에 이러한 구성들을 도 6에 도시하였으나, 듀티 조절부(610)가 CMOS 레벨로 스윙하는 클럭의 듀티를 조절하느냐 CML 레벨로 스윙하는 클럭의 듀티를 조절하느냐는 상황에 따라 가변되는 선택적인 문제에 불과하므로, 이러한 구성들은 듀티 보정 회로에 필수적인 구성은 아니다.
한편, 듀티 보정 회로(600)의 구성요소 중 듀티 조절 코드 생성부(620) 내의 펄스 발생부(623)는 레벨 시프터(605)를 통해 CMOS 레벨로 변환된 클럭신호(CMOS_CLK)를 이용해 펄스를 생성하여 듀티 감지부(621) 및 누적부(622)로 전달한다. 이에 응답하여 듀티 감지부(621) 및 누적부(622)는 펄스 신호가 업데이트 되는 주기마다 각각 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 업데이트 주기마다 하이 펄스 폭과 로우 펄스 폭을 측정하고 측정된 값의 차이를 이용하여 바로 듀티를 보정할 수 있으므로, 베스트 동작의 경우 한 번의 업데이트 주기 동작만으로 듀티비를 보정할 수 있으며, 베스트 동작이 아니더라도 락킹 타임을 현저히 줄인 상태에서 듀티비를 보정하는 것이 가능하다.
또한, 클럭이 50% 듀티비에 인접한 임계범위 내의 듀티를 가지는 경우, 뱅뱅 현상에 의해 듀티가 틀어지는 것을 방지할 수 있다.
한편, 전술한 실시예에서는 50%의 듀티비를 타겟값으로 하여 임계범위를 설정하였으나, 이는 하나의 실시예이며, 타겟값은 상황에 따라 변경이 가능하고 그에 따라서 임계범위 또한 설정될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 코드 필터부(130)를 구성함에 있어서, 노아 게이트 및 낸드 게이트를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 논리 게이트로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 듀티 조절부 120 : 듀티 조절 코드 생성부
121 : 듀티 감지부 122 : 누적부
130 : 코드 필터부

Claims (16)

  1. 입력 클럭의 듀티를 조절하여 출력 클럭을 생성하는 듀티 조절부;
    상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부; 및
    상기 제1 듀티 조절 코드의 값이 타겟값과 인접한 임계범위 이내인 경우에 상기 타겟값에 대응하는 제2 듀티 조절 코드를 상기 듀티 조절부에 제공하는 코드 필터부
    를 포함하는 듀티 보정 회로.
  2. 제 1항에 있어서,
    상기 코드 필터부는,
    상기 제1 듀티 조절 코드의 값이 상기 임계범위 이내에 있는지 비교하여 비교코드를 생성하는 코드 비교부; 및
    상기 비교코드에 응답하여 상기 제2 듀티 조절 코드의 에러 코드를 출력하기 위한 에러 코드 출력부
    를 포함하는 듀티 보정 회로.
  3. 제 2항에 있어서,
    상기 코드 필터부는 상기 출력클럭이 상기 임계범위 이내인 경우, 상기 제1 듀티 조절 코드를 디폴트 값으로 변환하여 상기 제2 듀티 조절 코드로 생성하는 듀티 보정 회로.
  4. 제2항에 있어서,
    상기 비교 코드는 상기 제1 듀티 조절 코드의 상위 4비트 코드의 조합으로 생성되는 듀티 보정 회로.
  5. 제4항에 있어서,
    상기 디폴트 값은 상기 4비트 코드 중 최상위 비트 코드에 의해 결정되는 듀티 보정 회로.
  6. 제5항에 있어서,
    상기 에러 코드는 상기 4비트 코드 중 하위 3비트 코드가 서로 동일한 값을 갖는 경우, 상기 비교 코드에 제어되어 상기 제1 듀티 조절 코드의 최하위 비트가 상기 디폴트 값으로 출력되는 듀티 보정 회로.
  7. 제 1항에 있어서,
    듀티 조절 코드 생성부는,
    업데이트 주기마다 상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 그 측정값에 대응하는 듀티 감지 코드를 생성하는 듀티 감지부; 및
    상기 업데이트 주기마다 출력되는 상기 듀티 감지 코드값을 누적하여 상기 듀티 조절 코드를 생성하는 누적부
    를 포함하는 듀티 보정 회로.
  8. 제 7항에 있어서,
    상기 듀티 감지부는 상기 듀티 감지 코드와 함께 상기 하이 펄스 폭과 상기기 로우 펄스 폭 중 어느 것이 큰지를 나타내는 업/다운 신호를 출력하는 듀티 보정 회로.
  9. 제 8항에 있어서,
    상기 누적부는 상기 업/다운 신호에 따라 상기 듀티 감지 코드의 값을 기존의 듀티 조절 코드에 합산하거나 감산하는 듀티 보정 회로.
  10. 클럭의 듀티를 보정하는 방법에 있어서,
    입력 클럭의 듀티를 조절하여 출력 클럭을 생성하는 단계;
    상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고, 측정 결과에 따라 제1 듀티 조절 코드를 생성하는 단계;
    상기 제1 듀티 조절 코드의 값이 타겟값과 인접한 임계범위 이내인 경우, 상기 타겟값에 대응하는 제2 듀티 조절 코드를 출력하는 단계; 및
    상기 제2 듀티 조절 코드에 응답하여 상기 입력 클럭의 레벨을 조절하여 듀티를 보정하는 단계
    를 포함하는 클럭의 듀티 보정 방법.
  11. 제10항에 있어서,
    상기 제2 듀티 조절 코드를 출력하는 단계는,
    상기 제1 듀티 조절 코드의 값이 상기 임계범위 이내에 있는지 비교하는 단계; 및
    상기 비교 결과에 따라서 상기 제2 듀티 조절 코드를 출력하는 단계
    를 포함하는 클럭의 듀티 보정 방법.
  12. 제11항에 있어서,
    상기 제2 듀티 조절 코드를 출력하는 단계는 상기 출력 클럭이 상기 임계범위 이내인 경우, 상기 제1 듀티 조절 코드를 디폴트 값으로 변환하여 상기 제2 듀티 조절 코드로 생성하는 클럭의 듀티 보정 방법.
  13. 제12항에 있어서,
    상기 비교 결과는 상기 제1 듀티 조절 코드의 상위 4비트 코드의 조합으로 생성되는 클럭의 듀티 보정 방법.
  14. 제13항에 있어서,
    상기 디폴트 값은 상기 4비트 코드 중 최상위 비트 코드에 의해 결정되는 클럭의 듀티 보정 방법.
  15. 제14항에 있어서,
    상기 제2 듀티 조절 코드는 상기 4비트 코드 중 하위 3비트 코드가 서로 동일한 값을 갖는 경우, 상기 디폴트 값으로 출력되는 클럭의 듀티 보정 방법.
  16. 제10항에 있어서,
    상기 제1 듀티 조절 코드를 생성하는 단계는,
    상기 출력 클럭의 하이 펄스 폭과 로우 펄스 폭의 차이를 측정하고 그 측정값에 대응하는 듀티 감지 코드를 생성하는 단계; 및
    상기 듀티 감지 코드값을 누적하여 상기 제1 듀티 조절 코드를 생성하는 단계
    를 포함하는 클럭의 듀티 보정 방법.
KR20130119729A 2013-10-08 2013-10-08 듀티 보정 회로 및 이를 포함한 반도체 장치 KR20150041688A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130119729A KR20150041688A (ko) 2013-10-08 2013-10-08 듀티 보정 회로 및 이를 포함한 반도체 장치
US14/106,793 US20150097605A1 (en) 2013-10-08 2013-12-15 Duty correction circuit and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130119729A KR20150041688A (ko) 2013-10-08 2013-10-08 듀티 보정 회로 및 이를 포함한 반도체 장치

Publications (1)

Publication Number Publication Date
KR20150041688A true KR20150041688A (ko) 2015-04-17

Family

ID=52776462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130119729A KR20150041688A (ko) 2013-10-08 2013-10-08 듀티 보정 회로 및 이를 포함한 반도체 장치

Country Status (2)

Country Link
US (1) US20150097605A1 (ko)
KR (1) KR20150041688A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11694736B2 (en) 2018-05-29 2023-07-04 Micron Technology, Inc. Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
US11894044B2 (en) 2018-11-21 2024-02-06 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US11955977B2 (en) 2018-11-21 2024-04-09 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment of a semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102625821B1 (ko) * 2016-09-05 2024-01-16 에스케이하이닉스 주식회사 듀티 보정장치 및 이를 포함하는 반도체 장치
CN111030645A (zh) * 2019-11-29 2020-04-17 芯创智（北京）微电子有限公司 一种数字控制宽范围时钟占空比调整***

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046245B1 (ko) * 2009-11-30 2011-07-04 주식회사 하이닉스반도체 듀티 보정 회로
US8106697B2 (en) * 2010-05-04 2012-01-31 Elite Semiconductor Memory Technology Inc. Circuit and method for providing a corrected duty cycle

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11694736B2 (en) 2018-05-29 2023-07-04 Micron Technology, Inc. Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
US11694734B2 (en) 2018-05-29 2023-07-04 Micron Technology, Inc. Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
US11908544B2 (en) 2018-05-29 2024-02-20 Lodestar Licensing Group Llc Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
US12033720B2 (en) 2018-05-29 2024-07-09 Micron Technology, Inc. Apparatuses and methods for setting a duty cycle adjuster for improving clock duty cycle
US11894044B2 (en) 2018-11-21 2024-02-06 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US11955977B2 (en) 2018-11-21 2024-04-09 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment of a semiconductor device

Also Published As

Publication number Publication date
US20150097605A1 (en) 2015-04-09

Similar Documents

Publication Publication Date Title
KR100933805B1 (ko) 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
KR100473813B1 (ko) 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및그 방법
US7990194B2 (en) Apparatus and method for correcting duty cycle of clock signal
US8674733B2 (en) Phase control circuit
US7525364B2 (en) Delay control circuit
KR20150041688A (ko) 듀티 보정 회로 및 이를 포함한 반도체 장치
KR101027679B1 (ko) Ｄｌｌ 회로
KR100817081B1 (ko) 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프
KR101051944B1 (ko) 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
US8581650B2 (en) Duty cycle correction circuit and delay locked loop circuit including the same
US20080174350A1 (en) DLL circuit and method of controlling the same
US7928783B2 (en) Semiconductor integrated circuit
KR101068572B1 (ko) 듀티 보정 회로
US20140152358A1 (en) Semiconductor apparatus and duty cycle correction method thereof
US7969214B2 (en) DLL circuit, update control apparatus in DLL circuit and update method of DLL circuit
US9413236B2 (en) Voltage converter
US8390351B2 (en) Delay locked loop circuit of semiconductor memory apparatus
US7920000B2 (en) PLL circuit and method of controlling the same
US20070164798A1 (en) Systems and methods for reducing static phase error
JP5177291B2 (ja) 発振回路および電流補正方法
US7764096B2 (en) DLL circuit and method of controlling the same
US20120249199A1 (en) Internal clock generator and operating method thereof
KR100902058B1 (ko) 반도체 집적 회로 및 그의 제어 방법
KR101242302B1 (ko) 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법
KR20120011714A (ko) 듀티 보정 회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid