KR20140132662A - 실리콘의 국부적 산화를 갖는 soi 집적 회로들 및 이의 제조 방법들 - Google Patents

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푸락 라 버마
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유쥬 후
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

실리콘의 국부적 산화를 갖는 절연체 상의 실리콘(SOI) 집적 회로들 및 이의 제조 방법이 제공된다. 집적 회로는 반도체 기판 및 복수의 얕은 트렌치 격리(STI) 영역들을 포함하고, 상기 STI 영역 각각은 상기 반도체 기판의 상부 표면 아래로 적어도 제1 깊이 확장된다. 상기 STI 영역들은 상기 반도체 기판에 제조된 디바이스들을 전기적으로 격리시킨다. 상기 집적 회로는 트랜지스터를 더 포함하며, 상기 트랜지스터는 상기 반도체 기판에 위치된 소스 및 드레인 영역들과, 상기 소스와 드레인 영역들 사이에 위치된 게이트 유전층과, 상기 반도체 기판의 제2 부분에 위치되고, 상기 반도체 기판의 상부 표면 아래에 제2 깊이로 확장되는 국부적 옥사이드층을 포함한다. 상기 제1 깊이는 상기 제2 깊이보다 깊다. 또한, 상기 집적 회로는 상기 게이트 유전층 및 국부적 옥사이드층 위로 확장되는 게이트 전극을 포함한다.

Description

실리콘의 국부적 산화를 갖는 SOI 집적 회로들 및 이의 제조 방법들{SILICON-ON-INSULATOR ITERGRATED CIRCUITS WITH LOCAL OXIDATION OF SILICON AND METHODS FOR FABRICATING THE SAME}
본 발명의 기술 분야는 일반적으로, 집적 회로들 및 집적 회로들을 제조하는 방법에 관한 것이며, 특히 실리콘의 국부적 산화(LOCOS)를 갖는 절연체 상의 실리콘(SOI) 집적 회로들 및 이의 제조 방법들에 관한 것이다.
집적 회로들의 제조는 특정한 회로 레이아웃에 따라 소정의 칩 영역 상에 형성될 트랜지스터들 및 기타 등등과 같은 다수의 회로 요소들을 요한다. 일반적으로, 복수의 공정 기술들이 현재 실시되며, 마이크로프로세서들, 스토리지 칩들, ASIC들(주문형 IC들) 및 기타 등등과 같은 복합 회로망의 경우, CMOS 기술은 동작 속도 및/또는 파워 소모 및/또는 비용 효율성에 비추어 우수한 특성들로 인해 가장 유망한 접근법들 중 하나이다. CMOS 기술을 이용하는 복합 집적 회로의 제조 동안, 수백만 개의 상보형 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체 층을 포함하는 기판 위에 형성된다. N-채널 트랜지스터 또는 P-채널 트랜지스터가 고려되는 지에 관계없이 MOS 트랜지스터가 이른바 PN 정션들을 포함하는 바, 상기 PN 정션들은 중 도핑된(highy doped) 드레인과 소스 영역들의 인터페이스에 의해 형성되고, 역으로 도핑되거나 또는 경 도핑된(weakly doped) 채널 영역이 상기 드레인 영역과 소스 영역 사이에 배치된다. 상기 채널 영역의 도전성, 즉 도전성 채널의 구동 전류 능력(capability)은, 상기 채널 영역 위에 형성되고 얇은 절연층에 의해 상기 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 상기 게이트 전극으로의 적절한 제어 전압의 인가로 인한 도전성 채널의 형성 시, 이 채널 영역의 도전성은 다른 것들 중에서도 특히, 채널 길이로도 지칭되는 소스와 드레인 영역들 사이의 거리에 좌우된다. 그러므로, 전계 효과 트랜지스터들의 피쳐 사이즈(feature size)들 및 특히, 게이트 길이를 줄이는 것은 중요한 설계 기준이 되었다.
다른 장점들에 더하여 트랜지스터들의 성능을 더 향상시키는 것을 고려할 때, SOI(절연체 상의 반도체 또는 실리콘) 구조는, 벌크 트랜지스터들에 비해 빠른 스위칭 속도를 가능하게 하는 PN 정션들의 감소된 기생 커패시턴스의 특성들로 인해 MOS 트랜지스터들을 제조하는 데 점점 중요해 졌다. SOI 트랜지스터들에서, 드레인 및 소스 영역들뿐만 아니라 채널 영역이 위치되며, 바디(body)로도 지칭되는 반도체 영역은 유전체로 캡슐화된다. 이 구성은 상당한 장점들을 제공하지만, 또한 복수의 문제들을 불러일으킨다.
SOI 제조 기법들에서, 디바이스들은 일반적으로, 얇은 실리콘막에 제조되고 매립된 옥사이드층(BOX)이 상기 디바이스 및 기판을 분리시키도록 이들 사이에 위치된다. 종래의 벌크 실리콘에 비해, SOI 기술은 많은 장점들을 가지는 바, 이 장점들은 빠른 속도 및 적은 파워 소모로 이어지는 감소된 기생 커패시턴스, 벌크-실리콘 CMOS 디바이스의 기생 래치-업 효과들의 발생을 없애고 SOI 디바이스들이 고집적도 및 양호한 반-방사(anti-irradiation) 특성들을 포함하는 우수한 성능들을 가지게끔 하는 SOI CMOS 디바이스의 완전한 유전 격리(full dielectric isolation)와 같은 것이다.
벌크 실리콘 MOSFET들에서, 벌크 실리콘의 하단은 고정 포텐셜에 연결될 수 있다. 그러나, SOI MOSFET에서, 바디는 상기 기판의 하단으로부터 전기적으로 격리된다. 이 "플로팅 바디" 효과는 결과적으로, 드레인 전류 "킹크(kink)" 효과, 비정상적인 임계 슬롭(threshold slope), 낮은 드레인 절연파괴 전압(breakdown voltage), 드레인 전류 과도현상(drain current transient) 및 노이즈 오버슈트(noise overshoot)가 초래되게 한다. "킹크" 효과는 충격 이온화로부터 비롯된다. SOI MOSFET이 큰 드레인-소스 간 전압에서 동작될 때, 채널 전자들이 채널의 드레인단 가까이에서 충격 이온화를 야기시킨다. 홀(hole)들이 디바이스의 바디에 쌓여서 바디의 포텐셜을 상승시키며 그로 인해 임계 전압을 상승시킨다. 이는 MOSFET 전류를 증가시켜서 전류 대. 전압(I-V) 곡선들에서 "킹크"를 야기시킨다.
종래의 SOI MOS의 이러한 플로팅 바디 구성에 의해 야기되는 바람직하지 않은 효과들을 해결하기 위해, 바디 컨택 방법이 일반적으로, 소스 영역 또는 접지와 같은 고정된 전기적 포텐셜에 "바디"를 연결하도록 채택된다. 도 1 및 2를 참조하면, 종래의 T-타입 게이트 구조 바디-컨택에서, 상기 T-타입 게이트의 일 측에 형성된 P+ 주입 영역이 P-타입 바디 영역에 접촉된다. MOS 디바이스들의 동작 동안, 바디 영역에 축적된 캐리어들이 바디 영역의 전기적 포텐셜을 감소시키도록 P+ 채널을 통한 흐름을 통해 릴리즈된다. 그러나, 복잡한 제조 공정, 증가된 기생 효과, 저하된 전기적 특성들 및 증가된 디바이스 영역과 같은 상기 T-타입 구성의 일부 단점들이 여전히 존재한다.
따라서, 감소된 임계 전압들 또는 누설 전류들을 겪지 않는 개선된 SOI 집적 회로들 및 이의 제조 방법들을 제공하는 것이 바람직하다. 게다가, 제조하기 쉽고 SOI 기판 상에서 상대적으로 작은 영역을 차지하는 SOI 집적 회로들 및 이의 제조 방법들을 제공하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징들 및 특성들이 본 발명의 첨부된 도면들 및 이 배경 기술란과 연계하여 본 발명의 후속하는 상세한 설명 및 첨부된 특허 청구 범위로부터 분명해질 것이다.
실리콘의 국부적 산화를 갖는 SOI 집적 회로들 및 이의 제조 방법이 제공된다. 일 실시예에 따르면, 집적 회로는 반도체 기판 및 복수의 얕은 트렌치 격리(STI) 영역들을 포함하고, 상기 STI 영역 각각은 반도체 기판의 상부 표면 아래로 적어도 제1 깊이(depth) 확장된다. 상기 STI 영역들은 반도체 기판에 제조된 디바이스들을 전기적으로 격리시킨다. 상기 집적 회로는 트랜지스터를 더 포함하는 바, 상기 트랜지스터는 상기 반도체 기판에 위치된 소스 및 드레인 영역들, 상기 소스와 드레인 영역들 사이에 위치된 게이트 유전층 및 상기 반도체 기판의 제2 부분에 위치되고 상기 반도체 기판의 상부 표면 아래로 제2 깊이 확장되는 국부적 옥사이드층을 포함한다. 제1 깊이는 제2 깊이보다 깊다. 또한, 상기 집적 회로는 게이트 유전층 및 국부적 옥사이드층 위로 확장되는 제1 게이트 전극을 포함한다.
다른 실시예에 따르면, 집적 회로를 제조하는 방법은 반도체 기판에 복수의 얕은 트렌치 격리(STI) 영역들을 형성하는 단계와, 상기 STI 영역 각각은 상기 반도체 기판의 상부 표면 아래 적어도 제1 깊이 확장되고, 상기 반도체 기판의 소스와 드레인 영역들 사이에 게이트 유전층을 형성하는 단계와 그리고 상기 반도체 기판의 제2 부분을 산화시켜서 그로 인해 상기 반도체 기판의 상부 표면 아래로 제2 깊이 확장되는 국부적 옥사이드 영역을 형성하는 단계를 포함한다. 제1 깊이는 제2 깊이보다 깊다. 또한, 상기 방법은 게이트 유전층 및 국부적 옥사이드 영역 위에 제1 게이트 전극을 형성하는 단계를 포함한다.
다양한 실시예들이 이후에 다음의 도면들과 연계하여 기술될 것이며, 이 도면들에서 유사한 도면 부호들은 유사한 요소들을 나타낸다.
도 1 및 2는 각각 선행기술의 SOI 집적 회로의 정면도 및 단면도이다.
도 3, 4 및 5는 각각 본 발명의 다양한 실시예들에 따른 SOI 집적 회로의 정면도, 단면도 및 사시도이다.
도 6 내지 12는 도 3 내지 5에 도시된 SOI 집적 회로를 제조하기 위한 다양한 실시예들에 따른 방법의 단계들을 단면으로 개략적이게 도시한다.
다음의 상세한 설명은 사실상 단지 예시적이며, 다양한 실시예들 또는 응용 및 이의 사용들을 제한하고자 의도된 것이 아니다. 더욱이, 선행하는 배경 기술 또는 다음의 상세한 설명에 제시되는 어떤 이론에 의해서도 제한되고자 하는 의도가 전혀 없다.
본 명세서에 제시된 다양한 실시예들은 실리콘의 국부적 산화를 갖는 SOI 집적 회로들 및 이의 제조 방법들을 제공한다. 개시된 실시예들은 적은 공정들을 완료하길 요하고 선행기술에 알려진 바와 같이 설계된 실리콘 칩 상에서 적은 공간을 차지하는 SOI 집적 회로들의 제조를을 가능하게 한다.
도 3, 4 및 5는 각각 본 발명의 다양한 실시예들에 따른 SOI 집적 회로의 정면도, 단면도 및 사시도이다. 하기에 더욱 상세히 기술되는 바와 같이, 도 3, 4 및 5의 구조는 종래의 딥 서브미크론(deep sub-micron) CMOS 공정과 호환가능한 공정을 이용하여 제조될 수 있다. 트랜지스터(200)(및 동일한 기판 상에 제조되는 다른 회로 요소들)가 필드 격리 영역들(230)에 의해 격리된다. 예시된 실시예들에서, 필드 격리 영역들(230)은 기판(201)의 표면 아래로 약 3500 옹스트롬의 깊이까지, 매립된 옥사이드층(202) 내로 확장되는 얕은 트랜치 격리(STI) 영역들이다.
트랜지스터(200)는 p-타입 바디 영역(203)에 제조되는 바, 상기 p-타입 바디 영역(203)은 또한, 매립된 옥사이드층(202) 위에 제조된다. 트랜지스터(200)는 P+ 바디 컨택 영역(240), N+ 소스 컨택 영역(241), N+ 드레인 컨택 영역(242), 게이트 유전층(212), 국부적 옥사이드 영역(LOCOS)(210) 및 게이트 전극(245)을 포함한다.국부적 옥사이드 영역(210)은 오직, 기판의 상부 표면 아래로 얕은 깊이(d1) 확장된다. 이 얕은 깊이(d1)는 필드 격리 영역들(230)의 깊이보다 현저히 얕다. 일 실시예에서, 깊이 d는 약 400 옹스트롬보다 얕거나 또는 이와 동일하다. 국부적 옥사이드 영역(210)은 매립된 옥사이드층(202)으로 확장되지 않는다. 국부적 옥사이드 영역(210)은 바디 컨택 영역(240)으로부터 소스 영역(241) 및 드레인 영역(242)을 분리시킨다. 국부적 옥사이드 영역은 기판의 표면 위로 확장된다. 게이트 전극(245)의 부분은 국부적 옥사이드 영역(210) 위로 확장된다. 따라서, 게이트 전극(245)은 국부적 옥사이드 영역(210) 위의 자신의 영역에서 융기된다. 일 필드 격리 영역(230)은 국부적 옥사이드 영역(210) 반대편에 소스 영역(241) 및 드레인 영역(242)에 인접하여 배치된다. 다른 필드 옥사이드 영역(230)은 국부적 옥사이드 영역(210)의 반대편에 바디 옥사이드 영역(240)에 인접하여 배치된다. 소스(241), 드레인(242) 및 바디 컨택(240) 영역들은 d1보다 깊은 깊이 d2까지 확장되지만, 매립된 옥사이드층(202)까지 확장되지 않는다.
게이트 전극은 길이 및 폭을 가지는 바, 여기서 상기 게이트 전극(245)의 길이는 상기 게이트 전극(245)의 폭보다 길다. 국부적 옥사이드층(210)은 길이 및 폭을 가지는 바, 여기서 상기 국부적 옥사이드층(210)의 길이는 상기 국부적 옥사이드층(210)의 폭보다 길다. 게이트 전극(245)의 길이는 국부적 옥사이드층(210)의 길이에 수직으로 확장된다. 국부적 옥사이드층(210)은 또한, 반도체 기판의 상부 표면 위로 확장된다. 소스 영역(241)은 길이 및 폭을 가지며, 여기서 상기 소스 영역(241)의 길이는 상기 소스 영역(241)의 폭보다 길고, 상기 소스 영역(241)의 길이는 게이트 전극(245)의 길이에 평행하게 확장된다. 드레인 영역(242)은 길이 및 폭을 가지고, 여기서 상기 드레인 영역(242)의 길이는 상기 드레인 영역(242)의 폭보다 길며, 상기 드레인 영역(242)의 길이는 게이트 전극(245)의 길이에 평행하게 확장된다. 바디 컨택 영역(240)은 폭 및 길이를 가지고, 여기서 상기 바디 컨택 영역(240)의 길이는 상기 바디 컨택 영역(240)의 폭보다 길며, 상기 바디 컨택 영역(240)의 길이는 국부적 옥사이드층(210)의 길이에 평행하게 확장된다.
소스(241) 및 드레인(242) 영역들 둘 모두는 복수의 STI 영역들(230) 중 하나에 인접해 있다. 소스(241) 및 드레인(242) 영역들 둘 모두는 국부적 옥사이드층(210)에 인접해 있다. 게이트 유전층(212)은 국부적 옥사이드층(210)과 복수의 STI 영역들(230) 중 하나와의 사이에서 확장된다.
이제, 본 발명의 일 실시예에 따른 트랜지스터(200)의 제조가 기술될 것이다. 도 6 내지 12는 본 발명의 실시예에 따른 SOI CMOS 집적 회로의 파트로서의 트랜지스터(200)의 부분을 형성하는 방법의 단계들을 단면으로 도시한다. 비록, 용어, "MOS 디바이스"가 금속 게이트 전극 및 옥사이드 게이트 절연체를 가진 디바이스를 적절히 나타내지만, 이 용어는, (옥사이드이든 다른 절연체이든) 게이트 절연체 - 이 게이트 절연체는 또한, 반도체 기판 위에 위치된다 - 위에 위치되는 (금속이든 또는 다른 도전성 물질이든) 도전성 게이트 전극을 포함하는 어떤 반도체 디바이스를 나타내는 데 명세서 전반에 걸쳐 사용될 것이다. 이 예시적인 실시예들에서, 단지 CMOS 집적 회로의 작은 부분만이 예시된다. CMOS 디바이스들의 제조에 있어서의 다양한 단계들이 잘 알려져 있고, 그래서 간결성을 위해 많은 종래의 단계들이 본 명세서에 간략하게 언급만 되거나 또는 잘 알려진 공정의 세부사항들을 제공함 없이 전체적으로 생략될 것이다. 비록, 이 예시적인 실시예에서, 집적 회로는 CMOS 회로로서 기술되지만, 본 발명은 또한 단일 채널 타입 MOS 회로의 제조에 적용가능하다.
도 6에 도시되는 바와 같이, 본 발명의 일 실시예에 따른 방법은 반도체 기판을 제공함으로써 시작된다. 상기 반도체 기판은 바람직하게는, 단결정질 실리콘 캐리어 기판(201) 위에 놓여 형성된 단결정질 실리콘 층(203)을 가진 실리콘 기판이다. 본 명세서에 사용된 용어들, "실리콘 층" 및 "실리콘 기판"은 반도체 산업에 전형적으로 사용되는 상대적으로 순수한 또는 분순물이 경 도핑된 단결정질 실리콘 물질들뿐만 아니라 실질적으로 단결정질인 반도체 물질을 형성하도록 게르마늄, 탄소 및 기타 등등과 같은 다른 요소들과 혼합된 실리콘을 포괄하도록 사용될 것이다. 이들로만 한정되는 것은 아니지만 설명의 용이를 위해 반도체 물질들은 일반적으로, 본 명세서에서 실리콘 물질들로 나타내질 것이다. 단결정질 실리콘 층(203)은 N-채널 및 P-채널 MOS 트랜지스터들의 형성에 사용될 것이다. 단결정질 실리콘 기판(201)은 단결정질 실리콘 층(203)을 위한 지지물을 제공한다. 단결정질 실리콘 층(203)은 단결정질 캐리어 기판(201)으로부터 단결정질 실리콘 층(203)을 분리시키는 유전 절연층(202)과 함께, 단결정질 실리콘 캐리어 기판(201)에 잘 알려진 웨이퍼 본딩 및 박막화 기법들에 의해 본딩된다. 단결정질 실리콘 층은 구현되는 회로 기능에 따라 약 50nm 내지 약 300nm의 두께로 박막화된다. 단결정질 실리콘 층(203) 및 단결정질 실리콘 캐리어 기판(201) 둘 모두는 바람직하게는, 적어도 약 1 내지 32 옴/스퀘어(ohms per square)의 저항성을 가진다. 본 발명의 일 실시예에 따르면, 얇은 실리콘층(203)은 불순물이 도핑된 p-타입이고 단결정질 캐리어 기판(201)은 불순물이 도핑된 p-타입이다. 유전 절연층(202), 전형적으로는 실리콘 다이옥사이드는 바람직하게는, 약 50nm 내지 약 200 nm의 두께를 가진다.
웨이퍼 본딩 기법에 대한 일 대안으로서, 단결정질 반도체 기판은 SIMOX 공정에 의해 형성될 수 있다. 상기 SIMOX 공정은 산소 이온들이 단결정질 실리콘 기판(201)의 서브-표면 영역 내로 주입되는 잘 알려진 공정이다. 단결정질 실리콘 기판 및 주입된 산소는 서브-표면 실리콘 옥사이드 유전층(202)을 형성하도록 후속적으로 가열되는 바, 상기 서브-표면 실리콘 옥사이드 유전층은 단결정질 실리콘 기판(201)의 나머지 부분으로부터 기판의 상부 부분, SOI 층(203)을 전기적으로 격리시킨다. SOI 층(203)의 두께는 주입된 이온들의 에너지에 의해 결정된다. SOI 층을 형성하는 데 사용된 방법에 관계없이, 유전층(202)은 매립된 옥사이드 즉, "BOX"로 일반적으로 칭해지며, 본 명세서에서도 그렇게 칭해질 것이다.
도 6에 도시된 바와 같이, 실리콘 옥사이드(SiO2) 패드 옥사이드층(212)은 반도체 구조의 상부 표면 위에 열적으로 성장된다. 그 다음, 희생 실리콘 나이트라이드(SiN4) 층(213)이 표준 화학적 기상 증착(CVD) 공정을 이용하여 실리콘 옥사이드층(212) 위에 증착된다. 기술된 실시예에서, 실리콘 옥사이드층(212)은 약 80옹스트롬의 두께를 가지며, 실리콘 나이트라이드 층(213)은 약 500 내지 2000 옹스트롬의 범위에 있는 두께를 가진다.
도 7 및 8에 도시된 바와 같이, 그 다음, 필드 격리 영역들(230)은 결과적인 반도체 구조의 상부 표면에 제조된다. 도시된 예에서, 필드 격리 영역들(230)은 얕은 트렌치 격리(STI) 영역들인 바, 상기 STI 영역들은 종래의 CMOS 공정 단계들을 이용하여 형성된다. 비록, 다른 깊이들이 가능하지만, 기술된 예에서 STI 영역들(230)은 약 3500옹스트롬의 깊이를 가진다. 이 깊이는 매립된 옥사이드층(202) 내로 확장된다. 따라서, 매립된 옥사이드층(202)과 연계하여 필드 격리 영역들(230)은 기판층(203)의 도시된 부분을 전기적으로 격리시킨다.
도 7은 필드 격리 영역 개구들 즉, "트렌치들"(230a)을 형성하는 데 사용되는 패터닝 및 에칭을 예시하고, 도 8은 필드 격리 영역들(230)을 형성하도록 상기 개구들(230a) 내로 예컨대 옥사이드를 증착하는 것을 예시한다. 특히, 도 7에 도시된 바와 같이, 개구(230a)는 실리콘 옥사이드층(212), 실리콘 나이트라이드 층(213) 및 기판 층(203)을 통해 형성된다. 이 개구(230a)는, 실리콘 나이트라이드 희생층(213) 위에 포토레지스트 마스크(미도시)를 형성하는 단계와, 여기서 상기 포토레지스트 마스크는 개구(230a)가 후속적으로 형성되는 영역을 노출시키는 개구를 가지며, 상기 포토레지스트 마스크 내의 개구를 통해 건식 에칭을 수행하여 그로 인해 개구(230a)를 생성하는 단계와, 그리고 그 다음 상기 포토레지스트 마스크를 제거하는 단계에 의해 생성된다. 개구(230a)의 위치는 필드 격리 영역(230)의 바람직한 위치에 대응하도록 선택되는 바, 상기 필드 격리 영역은 도 8에 도시된 바와 같이 표준 증착 절차들을 이용하여 증착된다. CMP가 나이트라이드 층(213) 및 필드 격리 영역들(230)을 평탄화하는 데 사용될 수 있다.
이제, 도 9를 참조하면, 도해는 국부적 옥사이드 영역(210)을 형성하는 데 사용되는 패터닝 및 에칭을 예시한다. 특히, 개구(210a)는 실리콘 옥사이드층(212) 및 실리콘 나이트라이드 층(213)을 통해 형성된다. 이 개구(210a)는, 실리콘 나이트라이드 희생층(213) 위에 포토레지스트 마스크(215)를 형성하는 단계와, 여기서 상기 포토레지스트 마스크는 개구(230a)가 후속적으로 형성되는 영역을 노출시키는 개구를 가지며, 상기 포토레지스트 마스크 내의 개구를 통해 건식 에칭을 수행하여 그로 인해 개구(210a)를 생성하는 단계와 그리고 그 다음 상기 포토레지스트 마스크(215)를 제거하는 단계에 의해 생성된다. 개구(210a)의 위치는 국부적 옥사이드 영역(210)의 바람직한 위치에 대응하도록 선택되는 바, 상기 국부적 옥사이드 영역은 하기에 논의되는 알려진 열적 옥사이드 성장 기법들을 이용하여 성장될 수 있다.
도 10에 도시된 바와 같이, 열적 산화 단계가 개구(210a)를 통해 노출되는 기판 층(203)의 부분 상에 얇은 LOCOS 격리 층(210)을 형성하도록 수행된다. 기술된 실시예에서, 얇은 LOCOS 격리 층(210)은 800옹스트롬의 총 두께를 가진다. 따라서, 얇은 LOCOS 격리 층(210)은 기판 층(203)의 상부 표면 레벨 위아래로 약 400옹스트롬 확장된다. 본 발명의 일 실시예에서, 얇은 LOCOS 격리 층(210)은 약 400 내지 1000 옹스트롬의 범위에 있는 두께를 가진다. 다른 실시예들에서, 열적 산화 단계는 얇은 LOCOS 격리 층(210)이 다른 두께들을 가지도록 제어된다. 특별한 실시예에서, 얇은 LOCOS 격리 층(210)은 800옹스트롬 미만의 두께를 가져서, 이 층(210)이 결과적인 유전 구조의 모양에 악영향을 끼치지 않는다. 얇은 LOCOS 격리 층(210)이 STI 영역들(230)의 두께보다 실질적으로 얇은 두께를 가지는 것에 주목하는 것이 중요하다.
도 11에 도시된 바와 같이, 실리콘 나이트라이드 층(213)은 뜨거운 인산(hot phosphoric acid)을 이용하여 에칭을 수행함으로써 제거된다. 이 에칭은 실리콘 옥사이드에 매우 선택적이며, 얇은 LOCOS 격리 영역(210) 또는 게이트 유전 영역(212)을 제거하지 않는다. 게이트 유전 영역(212)의 노출된 상부 표면이 이 에칭 동안 부분적으로 제거되어서, 게이트 유전 영역(212)의 두께가 감소됨을 주목하자. 그러나, 에칭의 제어된 특성은 게이트 유전 영역(212)의 최종 두께가 정확하게 제어되게끔 할 수 있다.
이제 도 12를 참조하면, 비록 이 기술 분야의 숙련자들은 다른 물질들 역시 사용될 수 있음을 인지할 것이지만, 게이트 전극을 형성하는 물질은 이후에, 이들로만 한정되는 것은 아니지만 설명의 편의를 위해 폴리결정질 실리콘으로 나타내질 것이다. 폴리결정질 실리콘은 실란(silane)(SiH4)의 환원(reduction)에 의한 CVD 또는 LPCVD에 의해 증착될 수 있다. 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 기타 등등(미도시)과 같은 하드 마스크 물질의 층이 또한, 게이트 전극들을 패터닝하고 에칭하는 것을 돕도록 폴리결정질 실리콘의 층 위에 증착될 수 있다. 폴리결정질 실리콘 층은 패터닝된 포토레지스트 층 및 종래의 포토리소그래피 기법들 및 Cl 또는 HBr/O2 화학제의 플라즈마 에칭을 이용하여 패터닝될 수 있다. 본 발명의 양호한 실시예에서, 측벽 스페이서들이 또한 형성된다. 상기 측벽 스페이서들은, 잘 알려진 방식으로 실리콘 옥사이드, 실리콘 나이트라이드 또는 기타 등등의 층을 이방성으로 에칭함으로써 형성될 수 있다. 스페이서 형성 물질의 층은, 실질적으로 수평인 표면들(폴리결정질 실리콘 피쳐들의 상단들)로부터 상기 층을 제거하고 실질적으로 수직인 표면들(폴리결정질 실리콘 피쳐들의 측벽들) 상에 상기 층을 남겨두도록 예컨대, CHF3, CF4 또는 SF6 화학제를 이용하는 반응성 이온 에칭(RIE)에 의해 이방성으로 에칭된다.
특히, 게이트 구조(245)를 형성하기 위해 포토레지스트 마스크는 폴리실리콘층 위에 형성되고, 에칭은 이 게이트 마스크의 개구들을 통해 수행된다. 이 에칭은 트랜지스터(200)의 게이트 전극(245)을 정의한다. 에칭된 폴리실리콘 영역의 나머지 부분은 트랜지스터(200)의 게이트 전극(245)을 형성한다.
소스/드레인 주입들이 경 도핑된 소스/드레인 영역들을 생성하도록 수행된다. 그 다음, 유전 측벽 스페이서들은 게이트 전극(245)에 인접하여 형성된다. N+ 주입이 소스/드레인 컨택 영역들(241 내지 242) 및 n-바디 컨택 영역(240)을 생성하도록 수행된다. 금속 실리사이드 영역들이 종래의 실리사이드 공정을 이용하여 결과적인 구조 위에 형성된다. 기준 CMOS 공정이 나머지 후위(backend) 구조들(예컨대, 컨택들, 금속들 및 비아들)을 형성하는 데 사용되는 바, 상기 구조들은 설명의 간략성을 위해 도시되지 않는다.
이와 같이, 실리콘의 국부적 산화를 갖는 SOI 집적 회로 및 이의 제조 방법들의 다양한 실시예들이 제공되었다. 기술된 실시예들은 종래의 SOI 구조들에 비해 기생 커패시턴스를 현저하게 감소시킴이 이해될 것이다. 또한, 기술된 집적 회로를 제조하기 위한 공정은 기존 공정 모듈들과 완전히 호환가능하다. 따라서, 기술된 구조를 포함하는 다양한 새로운 집적 회로들의 설계들이 쉽게 그리고 저렴하게 실현될 수 있다.
적어도 일 예시적 실시예가 본 발명의 상술된 상세한 설명에 제시되었지만, 다수의 변형들이 존재함이 이해되어야만 한다. 또한, 예시적인 실시예 또는 예시적인 실시예들은 단지 예들이며, 어떤 방식으로도 본 발명의 범위, 응용성 또는 구성을 제한하고자 의도된 것이 아님이 이해되어야만 한다. 오히려, 상술된 상세한 설명은 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드 맵을 이 기술분야의 숙련자들에게 제공할 것이다. 다양한 변경들이 첨부된 특허 청구 범위에 제시되는 바와 같은 본 발명의 범위를 벗어남 없이 예시적인 실시예에 기술된 요소들의 기능 및 구성에 이루어질 수 있다.

Claims (20)

  1. 집적 회로로서,
    반도체 기판과;
    복수의 얕은 트렌치 격리(STI: shallow trench isolation) 영역들과, 상기 STI 영역 각각은 상기 반도체 기판의 상부 표면 아래로 적어도 제1 깊이 확장되며, 상기 STI 영역들은 상기 반도체 기판에 제조된 디바이스들을 전기적으로 격리시키고; 그리고
    트랜지스터를 포함하며, 상기 트랜지스터는
    상기 반도체 기판에 위치된 소스 및 드레인 영역들과,
    상기 소스와 드레인 영역들 사이에 위치된 게이트 유전층과,
    상기 반도체 기판의 제2 부분에 위치되고, 상기 반도체 기판의 상부 표면 아래로 제2 깊이 확장되는 국부적 옥사이드층(local oxide layer)과, 상기 제1 깊이는 상기 제2 깊이보다 깊으며, 그리고
    상기 게이트 유전층 및 국부적 옥사이드층 위로 확장되는 게이트 전극을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 반도체 기판은 절연체 상의 실리콘(SOI: silicon on insulatior) 기판인 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 게이트 전극은 길이 및 폭을 가지며, 상기 게이트 전극의 길이는 상기 게이트 전극의 폭보다 긴 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서,
    상기 국부적 옥사이드층은 길이 및 폭을 가지며, 상기 국부적 옥사이드층의 길이는 상기 국부적 옥사이드층의 폭보다 긴 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서,
    상기 게이트 전극의 길이는 상기 국부적 옥사이드층의 길이에 수직으로 확장되는 것을 특징으로 하는 집적 회로.
  6. 제4항에 있어서,
    상기 국부적 옥사이드층은 상기 반도체 기판의 상부 표면 위로 확장되는 것을 특징으로 하는 집적 회로.
  7. 제4항에 있어서,
    상기 소스 영역은 길이 및 폭을 가지고, 상기 소스 영역의 길이는 상기 소스 영역의 폭보다 길고, 상기 소스 영역의 길이는 상기 게이트 전극의 길이에 평행하게 확장되는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    상기 드레인 영역은 길이 및 폭을 가지고, 상기 드레인 영역의 길이는 상기 드레인 영역의 폭보다 길고, 상기 드레인 영역의 길이는 상기 게이트 전극의 길이에 평행하게 확장되는 것을 특징으로 하는 집적 회로.
  9. 제4항에 있어서,
    바디 컨택 영역(body contact region)을 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    상기 바디 컨택 영역은 길이 및 폭을 가지고, 상기 바디 컨택 영역의 길이는 상기 바디 컨택 영역의 폭보다 길고, 상기 바디 컨택 영역의 길이는 상기 국부적 옥사이드층의 길이에 평행하게 확장되는 것을 특징으로 하는 집적 회로.
  11. 제9항에 있어서,
    상기 소스, 드레인 및 바디 컨택 영역은 상기 반도체 기판의 상부 표면 아래로 제3 깊이 확장되고, 상기 제3 깊이는 상기 제1 깊이보다 얕지만 상기 제2 깊이보다 깊은 것을 특징으로 하는 집적 회로.
  12. 제1항에 있어서,
    상기 게이트 전극은 상기 복수의 STI 영역들 중 한 영역의 부분 위로 더 확장되는 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서,
    상기 소스 및 드레인 영역들 둘 모두는 상기 복수의 STI 영역들 중 하나에 인접해 있는 것을 특징으로 하는 집적 회로.
  14. 제12항에 있어서,
    상기 소스 및 드레인 영역들 둘 모두는 상기 국부적 옥사이드층에 인접해 있는 것을 특징으로 하는 집적 회로.
  15. 제12항에 있어서,
    상기 게이트 유전층은 상기 국부적 옥사이드층과 상기 복수의 STI 영역들 중 한 영역과의 사이에서 확장되는 것을 특징으로 하는 집적 회로.
  16. 집적 회로 제조 방법으로서,
    반도체 기판에 복수의 얕은 트렌치 격리(STI) 영역들을 형성하는 단계와, 상기 STI 영역 각각은 상기 반도체 기판의 상부 표면 아래로 적어도 제1 깊이 확장되며;
    상기 반도체 기판의 소스 및 드레인 영역들의 제1 부분 위에 게이트 유전층을 형성하는 단계와;
    상기 반도체 기판의 제2 부분을 산화시키는 단계 - 이 산화 단계로 인해 상기 반도체 기판의 상부 표면 아래로 제2 깊이 확장되는 국부적 산화 영역을 형성하며, 여기서 상기 제1 깊이는 상기 제2 깊이보다 깊고 - 와; 그리고
    상기 게이트 유전층 및 상기 국부적 산화 영역 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 STI 영역들을 형성하는 단계는 상기 반도체 기판에서 복수의 트렌치 영역들을 에칭하는 단계 및 상기 복수의 트렌치들에 실리콘 옥사이드 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  18. 제16항에 있어서,
    상기 반도체 기판의 제2 부분을 산화시키는 단계는 상기 반도체 기판의 제2 부분을 열적으로 산화시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  19. 제16항에 있어서,
    상기 게이트 전극을 형성하는 단계는 폴리결정질(polycrystalline) 실리콘 층을 증착 및 에칭하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  20. 집적 회로로서,
    SOI 반도체 기판과;
    복수의 STI 영역들과, 상기 STI 영역 각각은 상기 SOI 반도체 기판의 매립된 옥사이드층 내로 확장되며, 상기 STI 영역들은 상기 반도체 기판에 제조된 디바이스들을 전기적으로 격리시키고;
    트랜지스터와, 상기 트랜지스터는
    상기 반도체 기판에 위치된 소스 및 드레인 영역들과,
    상기 소스와 드레인 영역들 사이에 위치된 게이트 유전층과,
    상기 반도체 기판의 제2 부분에 위치되고, 상기 반도체 기판의 상부 표면 아래의 깊이 및 위의 높이로 확장되는 국부적 옥사이드층과, 그리고
    상기 게이트 유전층 및 국부적 옥사이드층 위로 확장되는 게이트 전극을 포함하고, 상기 게이트 전극 및 국부적 옥사이드층은 T-모양의 구성으로 배치되며;
    상기 트랜지스터의 국부적 옥사이드층에 인접하여 배치된 바디 컨택 영역을 포함하는 것을 특징으로 하는 집적회로.
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